KR20110012775A - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 매립 게이트를 포함하는 반도체 소자에 있어서 소스/드레인 영역 상에 위치하는 콘택 형성과정에서 공정 마진을 증가시키고 콘택과 워드 라인 사이에 전기적 연결 등의 반도체 소자의 동작 신뢰성을 저하시키는 요인들을 제거할 수 있는 반도체 장치의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판에 리세스를 형성하는 단계, 리세스의 하부에 게이트를 형성하는 단계, 게이트의 상부에 절연막을 형성하는 단계, 리세스 내 절연막 상에 실리콘을 성장시키는 단계, 및 리세스의 남은 공간 및 반도체 기판 상에 절연막을 증착하는 단계를 포함한다.
반도체, 리세스, 매립 게이트, 에피텍셜 성장

Description

반도체 소자 및 그의 제조 방법{SEMICONDUCTOR APPARATUS AND FABRICATION METHOD THEREOF}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 안정적으로 동작하는 매립 워드라인 구조의 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질 수록 셀 트랜지스터에 연결된 워드 라인과 비트 라인 사이의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트 라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 비트 라인과 워드 라인 간의 기생 캐패시 턴스를 줄이기 위해 워드 라인을 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립 워드 라인 구조가 제안되었다. 매립 워드 라인 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 워드 라인이 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판 상에 형성되는 비트 라인과의 전기적인 격리를 보다 명확하게 할 수 있다.
도 1은 일반적인 반도체 장치 내 매립 게이트를 가지는 반도체 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기판(102) 상에 STI(Shallow trench isolation)기법을 이용하여 활성 영역을 정의하는 소자분리막(104)을 형성한다. 활성 영역 및 소자분리막(104) 상에 절연막(106)을 형성한 후, 노광공정을 통해 소자분리막(104)의 형성 후 게이트 패턴을 형성하기 위한 리세스(미도시)를 형성한다. 리세스의 하부에 도전 물질을 매립하여 매립 게이트(108)을 형성하고, 리세스의 상부와 활성 영역 상부에 질화막(110)을 증착한다. 이후, 도시되지 않았지만, 질화막(110)의 일부를 식각함으로써, 활성 영역 내 형성된 두 개의 이웃한 매립 게이트(108) 사이에 연결되는 비트 라인 콘택을 형성하고, 매립 게이트(108)와 소자분리막(104) 사이에는 저장 노드 콘택을 형성한다.
매립 게이트(108)를 형성하는 과정을 구체적으로 살펴보면, 리세스를 포함한 반도체 기판(102) 상에 도전 물질을 증착한 후, 화학적 기계적 연마공정(CMP)을 수행하여 절연막(106)의 상부가 노출될 때까지 도전 물질을 평탄화한다. 이후, 절연막(106)과 도전물질의 식각 선택비의 차이를 이용한 에치백(etch-back) 공정을 수 행하여 리세스의 하부에만 도전물질이 남도록 하여 매립 게이트(108)를 형성한다. 이후, 매립 게이트(108)의 상부에는 질화막(110)을 증착한다.
전술한 과정을 통해 형성된 반도체 소자는 도 1에서 설명한 매립 게이트(108)를 형성하기 위해 수행하는 에치백 공정의 특징으로 인한 문제가 발생한다. 즉, 리세스의 상부에 도전 물질이 완전히 평탄하게 제거되는 것이 아니라, 리세스의 측벽에 도전물질이 남아있고 리세스의 중앙에만 식각 깊이만큼 도전물질이 제거될 수 있다. 이와 같이, 도전 물질이 리세스의 측벽에 남아있는 채로 반도체 소자가 제조된 후, 워드 라인에 전압이 공급되면 측벽에 남은 도전물질에 전기장(Electrical Field)이 집중될 수 있다. 이와 같은 반도체 소자가 셀 트랜지스터로서 사용되는 경우, 전기장으로 인해 단위셀의 동작 특성이 나빠지는 것 뿐만 아니라 전기장으로 인해 발생하는 누설 전류 등으로 인해 데이터 저장 시간이 짧아진다.
아울러, 만약 리세스 상부의 측벽에 도전물질이 완전히 제거되지 않으면, 추후 형성되는 비트 라인 콘택과 도전물질이 전기적으로 연결되는 문제가 발생할 수 있다. 이러한 현상은 비트 라인 콘택 뿐만 아니라 저장 노드 콘택을 형성하는 과정에서도 발생할 수 있다. 비트 라인 콘택 또는 저장 노드 콘택과 워드 라인인 매립 게이트(108)가 전기적으로 연결되는 접합 불량의 발생은 반도체 장치의 동작 신뢰성을 떨어뜨리는 원인이 된다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 매립 게이트를 포함하는 반도체 소자를 형성함에 있어서 매립 게이트 상의 리세스 측벽에 도전성 물질이 남지않도록 하고 매립 게이트 상에 실리콘을 성장시켜, 소스/드레인 영역 상에 위치하는 콘택 형성과정에서 공정 마진을 증가시키고 콘택과 워드 라인 사이에 전기적 연결 등의 반도체 소자의 동작 신뢰성을 저하시키는 요인들을 제거할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판에 리세스를 형성하는 단계; 상기 리세스의 하부에 게이트를 형성하는 단계; 상기 게이트의 상부에 절연막을 형성하는 단계; 상기 리세스 내 상기 절연막 상에 실리콘을 성장시키는 단계; 및 상기 리세스의 남은 공간 및 상기 반도체 기판 상에 절연막을 증착하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 활성 영역 상에 형성된 상기 리세스의 양측에 소스/드레인 영역을 형성하는 단계, 상기 소스/드레인 영역 상에 콘택을 형성하는 단계 및 상기 콘택 상에 비트 라인 및 캐패시터 중 하나를 형성하는 단계를 더 포함한다.
바람직하게는, 상기 리세스 내 상기 절연막 상에 실리콘을 성장시키는 단계는 상기 리세스 내 상기 절연막 상부를 세정하여 상기 리세스의 측벽에 실리콘을 노출하는 단계; 및 상기 노출된 실리콘을 선택적으로 에피텍셜 성장시키는 단계를 포함한다.
바람직하게는, 상기 리세스의 하부에 게이트를 형성하는 단계는 상기 리세스에 도전물질을 증착하는 단계; 상기 리세스의 상부에 상기 도전물질을 제거하기 위한 에치백 공정을 수행하는 단계; 및 상기 에치백 공정 후, 상기 리세스의 상부를 세정하는 단계를 포함한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 리세스의 하부에 게이트를 형성하는 단계는 상기 리세스에 장벽금속막을 증착하는 단계를 더 포함한다.
바람직하게는, 상기 장벽금속막은 TiN으로 구성되고, 상기 도전물질은 텅스텐을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 게이트의 상부에 절연막을 형성하는 단계는 상기 게이트의 상부에 절연막을 증착하는 단계; 에치백 공정을 통해 상기 절연막이 상기 리세스 내에 일정두께만큼 남기는 단계; 및 상기 에치백 공정 후, 상기 리세스 내 남은 영역을 세정하는 단계를 포함한다.
바람직하게는, 상기 절연막의 일정두께는 소스/드레인 영역의 깊이에 대응하여 결정되는 것을 특징으로 한다.
바람직하게는, 상기 절연막은 산화막 또는 질화막을 포함하며, 상기 절연막의 두께는 최소 10~200Å정도인 것을 특징으로 한다.
바람직하게는, 상기 게이트는 상기 반도체 기판 내 1100~1300Å에서 300~400Å의 깊이에서형성되는 것을 특징으로 한다.
바람직하게는, 상기 리세스의 선폭은 디자인 규칙상 최소 거리이며, 상기 실리콘을 성장을 시킨 후 상기 리세스의 선폭은 최대 80% 정도까지 감소하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판에 형성된 리세스 내 형성된 게이트, 상기 리세스 내 상기 게이트의 상부에 형성된 절연막, 및 상기 반도체 기판의 상부와 상기 리세스 내 상기 절연막 상에 확장된 실리콘 영역을 포함하는 소스/드레인 영역을 포함하는 반도체 소자를 제공한다.
바람직하게는, 상기 반도체 소자는 상기 반도체 기판에 활성 영역을 정의하기 위한 소자분리막, 상기 소스/드레인 영역과 연결된 콘택, 및 상기 콘택 상에 형성된 비트라인 및 캐패시터를 더 포함한다.
바람직하게는, 상기 절연막의 일정두께는 상기 소스/드레인 영역의 깊이에 대응하여 결정되는 것을 특징으로 한다.
바람직하게는, 상기 절연막은 산화막 또는 질화막을 포함하며, 상기 절연막의 두께는 최소 10Å정도인 것을 특징으로 한다.
바람직하게는, 상기 게이트는 상기 반도체 기판 내 1100~1300Å에서 300~400Å의 깊이에서형성되는 것을 특징으로 한다.
바람직하게는, 상기 게이트는 텅스텐을 포함하고, TiN의 장벽금속막로 둘러싸인 것을 특징으로 한다.
바람직하게는, 상기 리세스의 선폭은 디자인 규칙상 최소 거리이며, 상기 확장된 실리콘 영역은 상기 리세스의 상부 선폭을 최대 80% 정도까지 줄이는 것을 특징으로 한다.
본 발명은 활성 영역 내 매립 게이트를 형성한 후 매립 게이트의 상부에 절연막을 형성한 후 절연막 상에 실리콘을 확장시키기 때문에, 활성 영역의 소스/드레인 영역과 직접 연결되는 콘택을 형성할 때 매립 게이트가 형성된 리세스로 인하여 활성 영역의 상부표면적이 줄어드는 단점을 극복하고, 콘택을 형성하기 위한 공정 마진을 늘릴 수 있는 장점이 있다.
또한, 본 발명은 리세스 내 매립 게이트와 절연막을 형성한 후 남아있는 리세스의 상부에 측벽의 실리콘을 성장시키기 전에 측벽의 실리콘을 노출시키기 위해 세정공정을 수행하는데, 이러한 세정 공정을 통해 종래의 반도체 소자에서 동작 안정성을 해치는 리세스의 측벽에 남은 도전물질이 제거되어 매립 게이트와 콘택이 전기적으로 연결되는 것을 방지할 수 있다.
본 발명의 실시예는 매립 게이트를 포함하는 반도체 기억 장치를 예로 들어 설명한다. 구체적으로는, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기억 장치 내 단위셀을 구성하는 셀 트랜지스터에 적용하여 워드 라인과 비트 라인 사이의 기생 캐패시턴스 및 누설 전류를 줄여 반도체 소자의 동작 성능을 향상시킬 수 있는 기술이다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설 명하고자 한다.
도 2a 내지 도 2h은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도 및 평면도이다.
도 2a를 참조하면, 반도체 기판(202) 상에 STI(Shallow trench isolation)기법을 이용하여 활성 영역을 정의하는 소자분리막(204)을 형성한다. 반도체 기판(202) 상에 소자분리막(204)이 형성되는 깊이는 약 3000Å정도이다.
도 2b를 참조하면, 활성 영역 및 소자분리막(204) 상에 제 1 절연막(206)을 증착한다. 도시되지 않았지만, 제 1 절연막(206) 상에는 감광막(미도시)을 도포한 후, 매립 게이트가 형성될 위치를 정의한 마스크를 사용하여 노광 공정을 수행함으로써 감광막을 패터닝한다. 패터닝된 감광막을 기준으로 노출된 제 1 절연막(206)을 제거한다. 식각된 제 1 절연막(206)을 기준으로 하부에 노출된 활성 영역을 식각하여 리세스(208)를 형성한다. 이때, 리세스(208)는 1100~1300Å으로 형성하며, 하나의 활성 영역에는 두 개의 리세스(208)를 형성하고, 소자분리막(204) 상에는 하나의 리세스(208)를 형성한다. 리세스(208)를 형성한 후에는 반도체 기판(202)의 전체 상부에 장벽금속막(210)을 증착한다. 여기서, 장벽금속막(210)은 TiN을 포함한다. 도시되지 않았지만, 리세스(208)를 형성한 후 장벽금속막(210)을 형성하기전, 리세스(208)의 하부에 이온주입을 통해 채널 영역을 형성하고, 리세스(208)의 하부 및 측벽에는 게이트 절연막을 형성한다.
도 2c를 참조하면, 장벽금속막(210) 상에 도전 물질을 일정 두께로 증착하여 리세스(208)가 도전층(212)으로 매립되도록 한다. 이때, 도전층(212)은 텅스텐(W) 등과 같은 금속 물질을 포함할 수 있다. 게이트의 대표적인 구성물질인 폴리실리콘과 달리, 금속물은 금속과 실리콘 간의 전하 이동 등과 관련된 물리적 성질의 차이를 이용하여 게이트의 문턱전압의 마진을 확보하는데 유리하다.
도 2d를 참조하면, 도전층(212)을 식각하기 위해 에치백(etch-back) 공정을 수행하여 리세스(208)의 하부에 매립 게이트(214)를 형성한다. 이때, 에치백(etch-back) 공정의 식각목표 깊이는 300~400Å정도로 할 수 있다. 이 경우, 매립 게이트(214)는 반도체 기판(202) 내 1100~1300Å에서 300~400Å의 깊이에서 형성된다. 리세스(208)의 측벽에 금속 잔유물을 제거하기 위해, 에치백 공정 후에는 세정 공정을 수행한다.
도 2e를 참조하면, 리세스(208) 내 매립 게이트(214) 상에 제 2 절연막(216)을 형성한다. 제 2 절연막(216)의 형성과정도 매립 게이트(214)의 형성과정과 유사하다. 먼저, 제 2 절연막(216)을 구성하는 절연물질을 일정 두께로 증착한 뒤, 에치백 공정을 수행하여 매립 게이트(214) 상에 일정 두께만 남긴다. 이때, 제 2 절연막(216)은 산화막 또는 질화막을 포함할 수 있다. 에치백 공정을 통해 제 2 절연막(216)의 두께를 결정하기 때문에, 제 2 절연막(216)과 제 1 절연막(206)의 식각선택비가 다른 절연물질을 사용해야 제 2 절연막(216)의 두께를 보다 효율적으로 제어할 수 있다. 또한, 제 2 절연막(216)은 최소 10~200Å정도의 두께 이상으로 형성되어야 하며, 매립 게이트(214)와 소스/드레인 영역 또는 비트라인 사이에 발생하는 기생 캐패시턴스와 리세스(208)의 측벽에 형성된 전계로 인한 GIDL을 포함한 누설전류를 줄일 수 있도록 두께를 조정해야한다. 예를 들어, 제 2 절연막(216)의 두께는 소스/드레인 영역의 이온주입 최대 깊이나 저장노드에 데이터가 저장되었을 때 이온주입 정션이 확장될 수 있는 정도에 따라 결정할 수 있다.
도 2f를 참조하면, 제 2 절연막(216) 상에 매립되지 않은 리세스(208)에 세정 공정을 수행하여 잔유물을 제거한 뒤, 리세스(208)의 측벽에 노출된 실리콘을 선택적으로 에피텍셜 성장시켜 실리콘 성장영역(218)을 형성한다. 일례로, 반도체 기억 장치의 셀 영역에 형성되는 리세스(208)는 디자인 규칙 상 최소 간격만큼의 선폭을 가지는데, 에페텍셜 성장으로 인해 리세스(208)의 선폭이 50%정도 줄어들 수 있다. 이때, 소자분리막(204) 상에 형성된 리세스(208)는 실리콘이 성장되지 않으므로 리세스(208)의 선폭에 변화가 없다.
도 2g는 노출된 실리콘을 선택적 에피텍셜 성장시키기 전(i)과 후(ii)의 활성 영역의 변화를 설명하기 위한 평면도이다. 활성 영역에 형성된 두 개의 리세스(208)의 선폭이 줄어든 것을 알 수 있다. 여기서, 50%정도의 선폭이 감소하는 것은 하나의 예에 불과하며 최대 70~80%까지 선폭을 줄이는 것도 가능하다. 다만, 실리콘을 성장시킬 때 리세스(208)의 양 측벽이 성장하여 연결되면서 활성 영역의 리세스(208)가 완전히 매립되어서는 안된다. 이는 실리콘 성장영역(218)을 포함하여 활성 영역의 상부에 형성되는 소스/드레인 영역이 리세스(208) 내 매립 게이트의 하부에 형성된 채널 영역을 통해서 연결되어야 하기 때문이다.
도 2h를 참조하면, 리세스(208)의 남은 공간과 제 1 절연막(206) 상에 제 3 절연막(220)을 증착한다. 이후, 도시되지 않았지만, 제 1 절연막(206) 및 제 3 절연막(220)의 일부를 식각함으로써, 활성 영역을 노출시키고, 두 개의 이웃한 매립 게이트(214) 사이에 연결되는 비트 라인 콘택을 형성하고, 매립 게이트(214)와 소자분리막(204) 사이에는 저장 노드 콘택을 형성한다. 비트라인 콘택 상에는 비트 라인을 형성하고, 저장 노드 콘택 상에는 캐패시터를 형성하는 데 이는 당업자에게 익히 잘 알려진 내용으로 여기서는 구체적인 설명을 생략한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판에 리세스를 형성하고 리세스의 하부에 게이트를 형성한 후 게이트의 상부에 절연막을 형성함으로써, 매립 게이트를 형성한다. 이후, 절연막으로 리세스를 매립하지 않고, 노출된 실리콘을 성장시켜 리세스의 상부를 좁게한 후, 리세스의 남은 부분을 절연막으로 매립하는 것이 특징이다. 이를 통해, 활성 영역의 상부에 형성되는 소스/드레인 영역이 넓어지는 효과가 있고, 소스/드레인 영역과 직접 연결되는 콘택을 형성할 때 공정 마진이 증가한다. 또한, 실리콘 성장 전에 리세스의 측벽에 세정공정을 한번 더 수행함으로써 리세스의 측벽에 남아있을 수 있는 금속 잔유물을 보다 더 확실하게 제거할 수 있다. 이러한 방법에 따라 제조된 반도체 소자는 반도체 기판에 형성된 리세스 내 형성된 게이트, 리세스 내 게이트의 상부에 형성된 절연막, 및 반도체 기판의 상부와 리세스 내 절연막 상에 확장된 실리콘 영역을 포함하는 소스/드레인 영역을 포함한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 일반적인 반도체 장치 내 매립 게이트를 가지는 반도체 소자를 설명하기 위한 단면도.
도 2a 내지 도 2h은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도 및 평면도.

Claims (19)

  1. 반도체 기판에 리세스를 형성하는 단계;
    상기 리세스의 하부에 게이트를 형성하는 단계;
    상기 게이트의 상부에 절연막을 형성하는 단계;
    상기 리세스 내 상기 절연막 상에 실리콘을 성장시키는 단계; 및
    상기 리세스의 남은 공간 및 상기 반도체 기판 상에 절연막을 증착하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 활성 영역 상에 형성된 상기 리세스의 양측에 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역 상에 콘택을 형성하는 단계; 및
    상기 콘택 상에 비트 라인 및 캐패시터 중 하나를 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 리세스 내 상기 절연막 상에 실리콘을 성장시키는 단계는
    상기 리세스 내 상기 절연막 상부를 세정하여 상기 리세스의 측벽에 실리콘을 노출하는 단계; 및
    상기 노출된 실리콘을 선택적으로 에피텍셜 성장시키는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 리세스의 하부에 게이트를 형성하는 단계는
    상기 리세스에 도전물질을 증착하는 단계;
    상기 리세스의 상부에 상기 도전물질을 제거하기 위한 에치백 공정을 수행하는 단계; 및
    상기 에치백 공정 후, 상기 리세스의 상부를 세정하는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 리세스의 하부에 게이트를 형성하는 단계는 상기 리세스에 장벽금속막을 증착하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 장벽금속막은 TiN으로 구성되고, 상기 도전물질은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 게이트의 상부에 절연막을 형성하는 단계는
    상기 게이트의 상부에 절연막을 증착하는 단계;
    에치백 공정을 통해 상기 절연막이 상기 리세스 내에 일정두께만큼 남기는 단계; 및
    상기 에치백 공정 후, 상기 리세스 내 남은 영역을 세정하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 절연막의 일정두께는 소스/드레인 영역의 깊이에 대응하여 결정되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 절연막은 산화막 또는 질화막을 포함하며, 상기 절연막의 두께는 최소 10~200Å정도인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 게이트는 상기 반도체 기판 내 1100~1300Å에서 300~400Å의 깊이에서형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제1항에 있어서,
    상기 리세스의 선폭은 디자인 규칙상 최소 거리이며, 상기 실리콘을 성장을 시킨 후 상기 리세스의 선폭은 최대 80% 정도까지 감소하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 반도체 기판에 형성된 리세스 내 형성된 게이트;
    상기 리세스 내 상기 게이트의 상부에 형성된 절연막; 및
    상기 반도체 기판의 상부와 상기 리세스 내 상기 절연막 상에 확장된 실리콘 영역을 포함하는 소스/드레인 영역
    을 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 반도체 기판에 활성 영역을 정의하기 위한 소자분리막;
    상기 소스/드레인 영역과 연결된 콘택; 및
    상기 콘택 상에 형성된 비트라인 및 캐패시터
    를 더 포함하는 반도체 소자.
  15. 제13항에 있어서,
    상기 절연막의 일정두께는 상기 소스/드레인 영역의 깊이에 대응하여 결정되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 절연막은 산화막 또는 질화막을 포함하며, 상기 절연막의 두께는 최소 10Å정도인 것을 특징으로 하는 반도체 소자.
  17. 제13항에 있어서,
    상기 게이트는 상기 반도체 기판 내 1100~1300Å에서 300~400Å의 깊이에서형성되는 것을 특징으로 하는 반도체 소자.
  18. 제13항에 있어서,
    상기 게이트는 텅스텐을 포함하고, TiN의 장벽금속막로 둘러싸인 것을 특징으로 하는 반도체 소자.
  19. 제13항에 있어서,
    상기 리세스의 선폭은 디자인 규칙상 최소 거리이며, 상기 확장된 실리콘 영역은 상기 리세스의 상부 선폭을 최대 80% 정도까지 줄이는 것을 특징으로 하는 반도체 소자.
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