CN112652528A - 埋入式栅极结构及其制作方法 - Google Patents
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Abstract
本发明涉及一种埋入式栅极结构及其制作方法。埋入式栅极的制作方法包括：提供具有浅沟槽隔离结构和平行交错设置的多个有源区的半导体衬底；形成并图案化硬掩膜层，形成穿过浅沟槽隔离结构的栅极沟槽图案；以硬掩膜层为掩膜，采用脉冲式偏压功率输出模式对半导体衬底进行刻蚀，形成延伸穿过多个有源区和浅沟槽隔离结构的栅极沟槽，栅极沟槽在多个浅沟槽隔离结构内的深度的差值小于预设值。本发明基于脉冲式偏压功率输出模式形成栅极沟槽时，增大了刻蚀产物的排出时间，以使较窄的浅沟槽隔离结构中的刻蚀产物能够及时排出，进而减小栅极沟槽在多个浅沟槽隔离结构内的深度的差值，进而增大栅极电流。
Description
技术领域
本发明涉及半导体制作工艺技术领域，尤其涉及一种埋入式栅极结构及其制作方法。
背景技术
栅极作为集成电路中的必要元件之一，在电路中扮演开关的角色，被广泛用于集成电路中。
请一并参见图1和图2，随着半导体器件结构尺寸的微缩，目前在20nm以下的集成电路制造中，为了进一步增加有源区的密度，有源区采取平行交错的方式排列，以至于在刻蚀栅极隔离槽的会遇到宽度不同的浅沟槽隔离(Shallow Trench Isolation，STI)结构，如图1中L(Long)区的浅沟槽的宽度大于所述S(Short)区的沟槽宽度。如图2所示，两侧沟槽对应图1中的L区，中间的沟槽对应图1中的S区。当采用目前厂内方式刻蚀进行时，由于浅沟槽的宽度不一致，因此对刻蚀产物的排出能力也不一样，最终导致栅极隔离槽深度不一致，与L区对应的沟槽的深度大于与S区对应的沟槽的深度，最终致使器件驱动电流偏小。
发明内容
基于此，针对半导体器件中由于栅极隔离槽深度不一致所导致的驱动电流偏小的问题，提供了一种埋入式栅极结构及其制作方法。
本发明实施例提供了一种埋入式栅极结构的制作方法，包括：
提供半导体衬底，所述半导体衬底中具有浅沟槽隔离结构和平行交错设置的多个有源区；
沉积绝缘材料以形成硬掩膜层，并图案化所述硬掩膜层，形成穿过所述浅沟槽隔离结构的栅极沟槽图案；
以所述硬掩膜层为掩膜，采用脉冲式偏压功率输出模式对所述半导体衬底进行刻蚀对所述半导体衬底进行刻蚀，形成延伸穿过多个所述有源区和所述浅沟槽隔离结构的栅极沟槽，所述栅极沟槽在多个所述浅沟槽隔离结构内的深度的差值小于预设值。
在其中一个实施例中，在所述脉冲式偏压功率输出模式中，刻蚀机的第一偏压输出功率为100～700瓦，所述刻蚀机的第一偏置电压为600～1150伏的低频脉冲式直流偏压。
在其中一个实施例中，所述第一偏置电压的占空比为20％～40％。
在其中一个实施例中，对所述半导体衬底刻蚀时，所述刻蚀机的反应腔内的第一压强为5～15mTorr，所述反应腔内的第一刻蚀气体包括四氟化碳、三氟甲烷和氩气；
其中，所述四氟化碳的流量速率范围为30～100SCCM，三氟甲烷的流量速率范围为50～200SCCM，氩气的流量速率范围为50～200SCCM。
在其中一个实施例中，图案化所述硬掩膜层时，所述刻蚀机的反应腔内的第二压强为15～40mTorr，所述反应腔内的第二刻蚀气体包括四氟化碳、三氟甲烷、氯气、溴化氢和氦气；
其中，所述四氟化碳的流量速率范围为30～180SCCM，所述三氟甲烷的流量速率范围为20～50SCCM，所述氯气的流量速率范围为10～50SCCM，所述溴化氢的流量速率范围为10～60SCCM，所述氦气的流量速率范围为50～200SCCM。
在其中一个实施例中，所述第二刻蚀气体中的所述溴化氢的体积百分比小于20％。
在其中一个实施例中，图形化所述硬掩膜层时，所述刻蚀机的第二偏压输出功率为800～1600瓦，所述刻蚀机的第二偏置电压为50～300伏。
在其中一个实施例中，在所述栅极沟槽与所述有源区的交界处，所述栅极沟槽的侧壁与通过所述交界处的所述有源区的相切平面之间的夹角大于110°
在其中一个实施例中，所述栅极沟槽的侧壁与通过所述交界处的所述有源区的相切平面之间的夹角范围为110～120°。
基于同一发明构思，本发明实施例还提供了一种采用上述任一实施例所述的制作方法形成的埋入式栅极结构，包括：
半导体衬底，具有浅沟槽隔离结构和平行交错设置的多个有源区；以及
硬掩膜层，设置于所述半导体表面，开设有栅极沟槽图案，所述栅极沟槽图案定义栅极沟槽；以及
所述栅极沟槽，延伸穿过多个所述有源区和所述浅沟槽隔离结构，且所述栅极沟槽在多个所述浅沟槽隔离结构内的深度的差值小于预设值。
在其中一个实施例中，在所述栅极沟槽与所述有源区的交界处，所述栅极沟槽的侧壁与通过所述交界处的所述有源区的相切平面之间的夹角为110°～120°
在其中一个实施例中，在所述半导体衬底中，所述栅极沟槽底部的宽度与顶端的宽度的比值大于0.7。
综上，本发明实施例提供了一种埋入式栅极结构及其制作方法。所述方法包括：提供半导体衬底，所述半导体衬底中具有浅沟槽隔离结构和平行交错设置的多个有源区；沉积绝缘材料以形成硬掩膜层，并图案化所述硬掩膜层，形成穿过所述浅沟槽隔离结构的栅极沟槽图案；以所述硬掩膜层为掩膜，采用脉冲式偏压功率输出模式对所述半导体衬底进行刻蚀，形成延伸穿过多个所述有源区和所述浅沟槽隔离结构的栅极沟槽，所述栅极沟槽在多个所述浅沟槽隔离结构内的深度的差值小于预设值。本发明中，采用脉冲式偏压功率输出模式对所述半导体衬底进行刻蚀对所述半导体衬底进行刻蚀的过程中，增大了刻蚀产物的排出时间，以使形成在宽度较窄的浅沟槽隔离结构内的刻蚀产物能够及时排出，从而减小所述栅极沟槽在多个所述浅沟槽隔离结构内的深度的差值，并将所述差值控制在预设范围内，进而解决因栅极隔离槽深度不一致所导致的驱动电流偏小的问题，增大半导体器件的栅极电流。
附图说明
图1为利用传统刻蚀工艺形成栅极隔离槽后的半导体衬底的俯视图；
图2为沿图1中虚线处的半导体衬底的剖面图；
图3发明实施例提供的一种埋入式栅极结构的制作方法流程图；
图4为发明实施例提供的另一种埋入式栅极结构的制作方法流程图；
图5为发明实施例提供的脉冲偏置电压/输出功率的模式图；
图6为发明实施例提供的一种刻蚀完栅极隔离槽后的半导体衬底的结构示意图；
图7为利用传统刻蚀工艺形成的底部具有尖角的栅极隔离槽的结构示意图。
附图标号说明
100半导体衬底 200浅沟槽隔离结构
210第一浅沟槽 220第二浅沟槽
300硬掩膜层 310第一硬掩膜
320第二硬掩膜 400栅极沟槽
410第一沟槽 420第二沟槽
430第三沟槽 500阻挡层
600第一光刻胶层
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施的限制。
请参见图3和图4，本发明实施例提供了一种埋入式栅极结构的制作方法，包括：
步骤S110，提供半导体衬底100，所述半导体衬底100中具有浅沟槽隔离结构200和平行交错设置的多个有源区。
本实施例中，所述半导体衬底100上形成的浅沟槽隔离结构200包括第一浅沟槽210和第二浅沟槽220，并通过所述第一浅沟槽210和所述第二浅沟槽220定义出平行交错设置的多个有源区；其中所述第一浅沟槽210的宽度大于所述第二浅沟槽220的宽度。所述半导体衬底100可为硅衬底、外延硅衬底、硅锗衬底、碳化硅衬底或硅覆绝缘衬底，但不以此为限。
步骤S120，沉积绝缘材料以形成硬掩膜层300，并图案化所述硬掩膜层，形成穿过所述浅沟槽隔离结构200的栅极沟槽图案。
本实施例中，所述硬掩膜层包括第一硬掩膜310和第二硬掩模320，所述第一硬掩膜310设置在所述半导体衬底100和所述第二硬掩膜320之间，填充所述浅沟槽隔离结构并覆盖所述半导体衬底100。其中所述第一硬掩膜310采用氮化硅材料形成，所述第二硬掩膜320采用碳材料形成。
步骤S130，以所述硬掩膜层300为掩膜，采用脉冲式偏压功率输出模式对所述半导体衬底100进行刻蚀，形成延伸穿过多个所述有源区和所述浅沟槽隔离结构200的栅极沟槽400，所述栅极沟槽在多个所述浅沟槽隔离结构内的深度的差值ΔH小于预设值。
可以理解，传统的采用连续偏压功率输出模式刻蚀形成栅极隔离槽400时，由于所述第一浅沟槽210的宽度大于所述第二浅沟槽220的宽度，因此在中形成的栅极隔离槽400的排出刻蚀产物的能力，大于在第二浅沟槽220以及有源区中形成的栅极隔离槽400排出刻蚀产物的能力，致使在第二浅沟槽220中形成的栅极隔离槽400中的刻蚀产物不能及时排出，最终导致所述栅极沟槽在所述第一浅沟槽210内的深度大于所述栅极沟槽在第二浅沟槽220的深度。
本实施中，采用脉冲式偏压功率输出模式刻蚀形成栅极隔离槽400的过程中，在非刻蚀阶段仍可以排出第一浅沟槽210和第二浅沟槽220内的刻蚀产物，增大了刻蚀产物的排出时间，以使形成在宽度较窄的第二浅沟槽220内的刻蚀产物能够及时排出，从而减少栅极沟槽400在第一浅沟槽210和第二浅沟槽220内的深度的差值，进而增大器件的栅极电流。
在其中一个实施例中，沉积绝缘材料以形成硬掩膜层300，并图案化所述硬掩膜层，形成穿过所述浅沟槽隔离结构的栅极沟槽图案，包括：
在所述半导体衬底100上依次沉积氮化硅材料、碳材料、多晶硅材料形成第一硬掩膜310、第二硬掩膜320和阻挡层500，并在所述阻挡层500表面涂覆光刻胶，形成第一光刻胶层600；
利用光刻工艺在所述第一光刻胶层600中形成栅极沟槽图案；
将所述栅极沟槽图案转移到所述阻挡层500、所述第二硬掩膜320和所述第一硬掩膜310；
去除剩余所述第一光刻胶层600、所述阻挡层500和所述第二硬掩膜320。
在其中一个实施例中，所述预设值不大于5nm。可以理解，当所述栅极沟槽在多个所述浅沟槽隔离结构内的深度的差值ΔH不大于5nm时，深度的差值对栅极电流的影响明显得到改善，甚至可以忽略。优选的，所述预设值可以是3、4和5nm。本实施中，所述栅极沟槽400包括位于有源区的第一沟槽410、位于S区的第二沟槽420和位于L区的第三沟槽430，其中第二沟槽420的深度小于第三沟槽430的深度，且二者之间的深度的差值ΔH约为5nm。所述第一沟槽410的深度小于所述第二沟槽420的深度，且二者之间的深度的差值范围为10～50nm，优选的，所述第一沟槽410与第二沟槽420的深度的差值可以为17、20、25、27、30、32、35和40nm，本实施例中所述第一沟槽410与所述第二沟槽420的深度的差值为30nm。
在其中一个实施例中，在所述脉冲式偏压功率输出模式中，刻蚀机的第一偏压输出功率为100～700瓦，所述刻蚀机的第一偏置电压为600～1150伏的低频脉冲式直流偏压。优选的，所述第一偏压输出功率为400、500和600瓦，所述第一偏置电压为800和900伏。
图5是本发明优选实施例的等离子体脉冲偏压功率输出模式。其中，X轴表示一蚀刻工艺从开始到结束所需的时间，y轴表示输出功率(或脉冲式直流偏压)。在蚀刻过程中，刻蚀等离子体输出功率源是以间断、非连续方式输出射频功率，来激活蚀刻气体。在单一工作循环的时间T内，包括一输出ON(开始)时段(或蚀刻段)t1以及一输出OFF(结束)时段(或钝化段)t2，所以使得等离子体的激活及产生是周期性的，而非连续性的。在所述的输出ON时段，等离子体能够蚀刻基材表面的材料层，而在所述的输出OFF时段，则停止等离子体的激活及产生。
在其中一个实施例中，所述第一偏置电压的占空比为20％～40％。
可以理解，在非刻蚀阶段，等离子的轰击力量减弱，使得刻蚀产物比较随意的附着在浅沟槽隔离结构的侧壁上，从而使得改善浅沟槽与有源区交界处过于方正的形貌，减少电荷的积累，进一步提高器件的有效性。并且，所述第一偏置电压的占空比越小，浅沟槽间隔结构与有源区的交界处的形貌变的越圆滑。为减少电荷的积累，一般设定所述第一偏置电压的占空比小于50％，且越小越好，但是占空比过于小时会影响生产效率和效益。本实施例中设置所述电压的占空比为20％～40％，可以保证半导体器件有效性，同时兼顾生产效率和效益。优选的，所述第一偏置电压的占空比为25％、30％和35％。
在其中一个实施例中，对所述半导体衬底100刻蚀时，所述刻蚀机的反应腔内的第一压强为5～15mTorr，所述反应腔内的第一刻蚀气体包括四氟化碳、三氟甲烷和氩气；其中，所述四氟化碳的流量速率范围为30～100SCCM，三氟甲烷的流量速率范围为50～200SCCM，氩气的流量速率范围为50～200SCCM。
可以理解，刻蚀硅基材半导体衬底所使用的电子气体包括四氟化碳(CF4)、六氟化二碳(C2F6)和六氟化硫(SF6)等，其中最常用的是CF4。CF4对单晶硅、氮化硅和氧化硅具有刻蚀作用。本实施例中，所述采用氮化硅形成所述第一硬掩膜310，采用四氟化硅、三氟甲烷(CHF3)和氩气的混合气体作为刻蚀气体时，可同步对第一硬掩膜310和所述半导体衬底进行刻蚀，形成栅极沟槽400。优选的，所述第一压强为8、10或12mTorr，所述四氟化碳的流量速率为50、75SCCM，三氟甲烷的流量速率为100、120和150SCCM，氩气的流量速率为100、120和150SCCM。
请参见图6，在其中一个实施例中，在所述栅极沟槽400与所述有源区的交界处，所述栅极沟槽400的侧壁与通过所述交界处的所述有源区的相切平面之间的夹角大于110°。可以理解，当所述栅极沟槽400的侧壁与通过所述交界处的所述有源区的相切平面之间的夹角大于110°时，可有效减小电荷的聚集，提高半导体器件的有效性，且所述夹角越大，电荷聚集的量越小，半导体器件的有效性越高。
在其中一个实施例中，所述栅极沟槽400的侧壁与通过所述交界处的所述有源区的相切平面之间的夹角范围为110°～120°。可以理解，需要形成的所述夹角的范围越大，第一偏置电压的占空比越小，生产周期越长，在保证半导体器件具有较好的有效性的同时，为兼顾生产效益，需要尽量缩短生产周期，因此本实施中选择将所述夹角的范围设置在110°～120°。优选的，所述夹角为115°和120°。
在其中一个实施例中，图案化所述硬掩膜层时，所述刻蚀机的反应腔内的第二压强为15～40mTorr，所述反应腔内的第二刻蚀气体包括四氟化碳、三氟甲烷、氯气、溴化氢和氦气；
其中，所述四氟化碳的流量速率范围为30～180SCCM，所述三氟甲烷的流量速率范围为20～50SCCM，所述氯气的流量速率范围为10～50SCCM，所述溴化氢的流量速率范围为10～60SCCM，所述氦气的流量速率范围为50～200SCCM。
本实施例中，第二刻蚀气体中四氟化碳、三氟甲烷、氯气作为刻蚀多晶硅、碳材料和氮化硅的主刻蚀气体，溴化氢作为钝化气体，氦气作为稀释气体，但不限于此。在单一工作循环的时段T中的输出ON时段(或蚀刻段)t1过程中，等离子体中的蚀刻气体四氟化碳、三氟甲烷、氯气衍生的反应自由基成分可以蚀刻利用多晶硅形成的抗反射图形、利用碳材料形成的第二硬掩膜320和利用氮化硅形成的第一硬掩膜310，同时，等离子体中的溴化氢或溴化氢衍生的自由基可以轻微的氧化沟槽侧壁而避免侧向的、等向性的蚀刻。在输出OFF时段(或钝化段)t2，等离子体中的溴化氢或溴化氢衍生的自由基可以钝化沟槽侧壁，以维持住沟槽侧壁垂直轮廓。并且，通过控制各气体的气体流量可以调节刻蚀气体的浓度，进而有利于控制刻蚀的速率和形状。此外，此时反应器的第二压强控制在15～40mTorr，可使反应自由基充分的到达栅极沟槽的底部并进行刻蚀反应，使得沟槽的底部比较圆滑。优选的，所述第二压强为20、30mTorr，所述四氟化碳的流量速率为80、100、120和150SCCM，所述三氟甲烷的流量速率为30和40SCCM，所述氯气的流量速率为25和35SCCM，所述溴化氢的流量速率为30、40和50SCCM，所述氦气的流量速率为80、120和150SCCM。
在其中一个实施例中，所述第二刻蚀气体中溴化氢的体积百分比小于20％。
请参见图7，由于溴化氢具有轰击作用，容易导致栅极沟槽的底部产生尖角，因此去除离子注入区域后由于底部的尖锐导电沟道导致电子容易从A区转移到B区，半导体存储器件整体呈现漏电的现象。因此，本实施例中通过降低溴化氢的体积百分比，可减小第二刻蚀气体对栅极沟槽底部的轰击，避免在栅极隔离槽400的底部产生尖角，从而防止因导电沟道较短而导致器件发生漏电问题。本实施例中，在第二压强下采用第二刻蚀气体形成的栅极隔离槽400底部宽度(BCD)与顶端宽度(TCD)的比值大于0.7，栅极沟道底部的宽度变大，有效防止产生尖锐导电沟道。
在其中一个实施例中，图形化所述硬掩膜层时，所述刻蚀机的第二偏压输出功率为800～1600瓦，所述刻蚀机的第二偏置电压为50～300伏。本实施例中，在形成所述栅极隔离槽400时，刻蚀机的连续偏压输出功率模型对硬掩膜层进行刻蚀，当偏压输出功率范围为800～1600瓦，预设偏置电压为50～300伏时，即可实现快速有效的刻蚀。此外，刻蚀机的反应腔内的气压保持在15～40毫托(mTorr)时，还可以保证沟槽的底部具有比较圆滑的形状。优选的，所述刻蚀机的第二偏压输出功率为1000、1200和1500瓦，所述刻蚀机的第二偏置电压为100、150和200伏。
在其中一个实施例中，形成所述第一浅沟槽210和所述第二浅沟槽220的步骤包括：
在所述半导体衬底100上形成牺牲材料层、抗反射层和第二光刻胶层；
通过光刻工艺在所述第二光刻胶层中形成包括所述第一浅沟槽210和所述第二浅沟槽220顶面图形的第一硬掩膜图案；
将所述第一硬掩膜图案转移到所述牺牲材料层，并去除剩余光刻胶和抗反射材料；
以所述牺牲材料层中的第一硬掩膜图案为掩模板，对所述半导体衬底100进行刻蚀，在所述半导体衬底100中形成所述第一浅沟槽210和所述第二浅沟槽220；
去除剩余的牺牲材料。
在其中一个实施例中，采用含碳材料形成所述牺牲材料层；采用掺硅材料形成所述抗反射层。
基于同一发明构思，本发明实施例还提供了一种利用上述任一实施例提供的方法形成的埋入式栅极结构，包括半导体衬底100、硬掩膜层300和栅极沟槽400。
所述半导体衬底100具有浅沟槽隔离结构200和平行交错设置的多个有源区。所述硬掩膜层300设置于所述半导体衬底表面，开设有栅极沟槽图案，所述栅极沟槽图案定义栅极沟槽400。所述栅极沟槽400延伸穿过多个所述有源区和所述浅沟槽隔离结构，且所述栅极沟槽在多个所述浅沟槽隔离结构内的深度的差值小于预设值。
在其中一个实施例中，所述栅极沟槽400的侧壁与通过所述交界处的所述有源区的相切平面之间的夹角范围为110°～120°。可以理解，需要形成的所述夹角的范围越大，第一偏置电压的占空比越小，生产周期越长，在保证半导体器件具有较好的有效性的同时，为兼顾生产效益，需要尽量缩短生产周期，因此本实施中选择将所述夹角的范围设置在110°～120°。
在其中一个实施例中，在所述半导体衬底中，所述栅极沟槽底部的宽度与所述栅极沟槽顶端的宽度的比值大于0.7。可以理解，当所述栅极沟槽底部的宽度与顶端的宽度的比值大于0.7时，避免在栅极隔离槽400的底部产生尖角，可有效防止因导电沟道较短而导致器件发生漏电问题。
综上，本发明实施例提供了一种埋入式栅极结构及其制作方法。所述方法包括：提供半导体衬底，所述半导体衬底中具有浅沟槽隔离结构和平行交错设置的多个有源区；沉积绝缘材料以形成硬掩膜层，并图案化所述硬掩膜层，形成穿过所述浅沟槽隔离结构的栅极沟槽图案；以所述硬掩膜层为掩膜，采用脉冲式偏压功率输出模式对所述半导体衬底进行刻蚀，形成延伸穿过多个所述有源区和所述浅沟槽隔离结构的栅极沟槽，所述栅极沟槽在多个所述浅沟槽隔离结构内的深度的差值小于预设值。本发明中，采用脉冲式偏压功率输出模式对所述半导体衬底进行刻蚀的过程中，增大了刻蚀产物的排出时间，以使形成在宽度较窄的浅沟槽隔离结构内的刻蚀产物能够及时排出，从而减小所述栅极沟槽在多个所述浅沟槽隔离结构内的深度的差值，并将所述差值控制在预设范围内，进而解决因栅极隔离槽深度不一致所导致的驱动电流偏小的问题，增大半导体器件的栅极电流。此外，在非刻蚀阶段内，刻蚀气体的轰击力量减弱，使得刻蚀产物比较随意的附着在浅沟槽的侧壁上，从而改善浅沟槽与有源区交界处过于方正的形貌，减少电荷的积累，进一步提高器件的有效性。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (12)
1.一种埋入式栅极结构的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底中具有浅沟槽隔离结构和平行交错设置的多个有源区；
沉积绝缘材料以形成硬掩膜层，并图案化所述硬掩膜层，形成穿过所述浅沟槽隔离结构的栅极沟槽图案；
以所述硬掩膜层为掩膜，采用脉冲式偏压功率输出模式对所述半导体衬底进行刻蚀对所述半导体衬底进行刻蚀，形成延伸穿过多个所述有源区和所述浅沟槽隔离结构的栅极沟槽，所述栅极沟槽在多个所述浅沟槽隔离结构内的深度的差值小于预设值。
2.如权利要求1所述的制作方法，其特征在于，在所述脉冲式偏压功率输出模式中，刻蚀机的第一偏压输出功率为100～700瓦，所述刻蚀机的第一偏置电压为600～1150伏的低频脉冲式直流偏压。
3.如权利要求2所述的制作方法，其特征在于，所述第一偏置电压的占空比为20％～40％。
4.如权利要求1～3任一权项所述的制作方法，其特征在于，对所述半导体衬底刻蚀时，所述刻蚀机的反应腔内的第一压强为5～15mTorr，所述反应腔内的第一刻蚀气体包括四氟化碳、三氟甲烷和氩气；
其中，所述四氟化碳的流量速率范围为30～100SCCM，三氟甲烷的流量速率范围为50～200SCCM，氩气的流量速率范围为50～200SCCM。
5.如权利要求1所述的制作方法，其特征在于，图案化所述硬掩膜层时，所述刻蚀机的反应腔内的第二压强为15～40mTorr，所述反应腔内的第二刻蚀气体包括四氟化碳、三氟甲烷、氯气、溴化氢和氦气；
其中，所述四氟化碳的流量速率范围为30～180SCCM，所述三氟甲烷的流量速率范围为20～50SCCM，所述氯气的流量速率范围为10～50SCCM，所述溴化氢的流量速率范围为10～60SCCM，所述氦气的流量速率范围为50～200SCCM。
6.如权利要求5所述的制作方法，其特征在于，所述第二刻蚀气体中的所述溴化氢的体积百分比小于20％。
7.如权利要求5或6所述的制作方法，其特征在于，图形化所述硬掩膜层时，所述刻蚀机的第二偏压输出功率为800～1600瓦，所述刻蚀机的第二偏置电压为50～300伏。
8.如权利要求1～7任一权项所述的制作方法，其特征在于，在所述栅极沟槽与所述有源区的交界处，所述栅极沟槽的侧壁与通过所述交界处的所述有源区的相切平面之间的夹角大于110°。
9.如权利要求8所述的制作方法，其特征在于，所述栅极沟槽的侧壁与通过所述交界处的所述有源区的相切平面之间的夹角范围为110°～120°。
10.一种采用权利要求1～9任一权项所述的方法制作的埋入式栅极结构，其特征在于，包括：
半导体衬底，具有浅沟槽隔离结构和平行交错设置的多个有源区；以及
硬掩膜层，设置于所述半导体衬底表面，具有栅极沟槽图案，所述栅极沟槽图案定义栅极沟槽；以及
所述栅极沟槽，延伸穿过多个所述有源区和所述浅沟槽隔离结构，且所述栅极沟槽在多个所述浅沟槽隔离结构内的深度的差值小于预设值。
11.如权利要求10所述的埋入式栅极结构，其特征在于，在所述栅极沟槽与所述有源区的交界处，所述栅极沟槽的侧壁与通过所述交界处的所述有源区的相切平面之间的夹角为110°～120°。
12.如权利要求11所述的埋入式栅极结构，其特征在于，在所述半导体衬底中，所述栅极沟槽底部的宽度与顶端的宽度的比值大于0.7。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023010606A1 (zh) * | 2021-08-05 | 2023-02-09 | 长鑫存储技术有限公司 | 一种半导体存储装置及形成方法 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050077568A1 (en) * | 2003-10-10 | 2005-04-14 | Jong-Chul Park | Method of forming a recess channel trench pattern, and fabricating a recess channel transistor |
| CN1702845A (zh) * | 2004-05-28 | 2005-11-30 | 三星电子株式会社 | 形成具有凹陷沟道区的场效应晶体管的方法 |
| US20070148864A1 (en) * | 2005-12-23 | 2007-06-28 | Hynix Semiconductor Inc. | Method of manufacturing flash memory device |
| CN101577249A (zh) * | 2008-05-06 | 2009-11-11 | 海力士半导体有限公司 | 具有鳍结构沟道的半导体器件及其制造方法 |
| CN101771047A (zh) * | 2008-12-26 | 2010-07-07 | 海力士半导体有限公司 | 具有鞍鳍晶体管的半导体器件及其制造方法 |
| CN102054819A (zh) * | 2009-10-30 | 2011-05-11 | 海力士半导体有限公司 | 具有掩埋栅和掩埋位线的半导体器件及其制造方法 |
| US20110177669A1 (en) * | 2010-01-15 | 2011-07-21 | Applied Materials, Inc. | Method of controlling trench microloading using plasma pulsing |
| CN103811554A (zh) * | 2012-11-13 | 2014-05-21 | 三星电子株式会社 | 半导体器件及其制造方法 |
| US20140170857A1 (en) * | 2012-12-18 | 2014-06-19 | Intermolecular, Inc. | Customizing Etch Selectivity with Sequential Multi-Stage Etches with Complementary Etchants |
| CN108122965A (zh) * | 2016-11-29 | 2018-06-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US20190067295A1 (en) * | 2017-08-31 | 2019-02-28 | Micron Technology, Inc. | Multi-component conductive structures for semiconductor devices |
-
2019
- 2019-10-11 CN CN201910964559.9A patent/CN112652528B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050077568A1 (en) * | 2003-10-10 | 2005-04-14 | Jong-Chul Park | Method of forming a recess channel trench pattern, and fabricating a recess channel transistor |
| CN1702845A (zh) * | 2004-05-28 | 2005-11-30 | 三星电子株式会社 | 形成具有凹陷沟道区的场效应晶体管的方法 |
| US20070148864A1 (en) * | 2005-12-23 | 2007-06-28 | Hynix Semiconductor Inc. | Method of manufacturing flash memory device |
| CN101577249A (zh) * | 2008-05-06 | 2009-11-11 | 海力士半导体有限公司 | 具有鳍结构沟道的半导体器件及其制造方法 |
| CN101771047A (zh) * | 2008-12-26 | 2010-07-07 | 海力士半导体有限公司 | 具有鞍鳍晶体管的半导体器件及其制造方法 |
| CN102054819A (zh) * | 2009-10-30 | 2011-05-11 | 海力士半导体有限公司 | 具有掩埋栅和掩埋位线的半导体器件及其制造方法 |
| US20110177669A1 (en) * | 2010-01-15 | 2011-07-21 | Applied Materials, Inc. | Method of controlling trench microloading using plasma pulsing |
| CN103811554A (zh) * | 2012-11-13 | 2014-05-21 | 三星电子株式会社 | 半导体器件及其制造方法 |
| US20140170857A1 (en) * | 2012-12-18 | 2014-06-19 | Intermolecular, Inc. | Customizing Etch Selectivity with Sequential Multi-Stage Etches with Complementary Etchants |
| CN108122965A (zh) * | 2016-11-29 | 2018-06-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US20190067295A1 (en) * | 2017-08-31 | 2019-02-28 | Micron Technology, Inc. | Multi-component conductive structures for semiconductor devices |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023010606A1 (zh) * | 2021-08-05 | 2023-02-09 | 长鑫存储技术有限公司 | 一种半导体存储装置及形成方法 |
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| Publication number | Publication date |
|---|---|
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