KR20090116061A - 핀 구조의 채널을 갖는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 핀 구조의 채널을 갖는 반도체 소자의 제조방법은, 반도체 기판 상에 활성영역을 정의하는 소자분리막을 형성하는 단계; 활성영역 내에 제1폭의 리세스 트렌치를 형성하고, 소자분리막 내에 리세스 트렌치보다 넓은 제2폭의 트렌치를 형성하는 단계; 소자분리막 내에 형성된 제2폭의 트렌치를 캡핑막으로 매립하는 단계; 리세스 트렌치 상에 세정 공정을 진행하여 돌출부 및 측벽으로 이루어진 핀 구조의 바닥 돌출부를 형성하는 단계; 리세스 트렌치를 채우는 게이트 스택을 형성하는 단계; 및 게이트 스택 사이에 상기 트렌치를 매립하는 캡핑막으로 분리된 랜딩플러그를 형성하는 단계를 포함한다.
핀 구조, 트렌치, 버퍼막

Description

핀 구조의 채널을 갖는 반도체 소자 및 그 제조방법{Semiconductor device with channel of FIN structure and the method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 핀 구조의 채널을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가하면서 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대되고 있다. 특히 반도체 소자의 디자인 룰이 50nm급 이하로 감소함에 따라 트랜지스터의 사이즈 또한 줄어들면서 셀 문턱전압(Vt; threshold voltage)과 리프레시(refresh) 특성 마진이 한계점에 이르고 있다. 이에 따라 디자인 룰의 증가 없이 유효채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 이와 같이 유효 채널의 길이를 확보하는 방법 가운데 제한된 게이트 선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조로서, 리세스 채널을 포함하는 트랜지스터 및 핀(Fin) 형태의 활성영역을 도입한 핀형 트랜지스터(FinFET)를 이용하여 채널의 길이를 보다 연장시키려는 시도가 이루어지고 있다. 그런데, 현재 상용화되고 있는 고속 DDR2(Double Data Rate) DRAM 제품은 기존 DDR DRAM 제품에 비해 고온에서 테스트 조건을 설정함으로써 데이터 보유 시간(Data retention time)이 급격하게 감소하고 있다. 또한 활성영역의 폭(width) 방향의 사이즈(size) 감소로 인해 셀 트랜지스터의 구동 전류 특성 열화도 동시에 유발되고 있다. 셀 트랜지스터의 구동 전류 특성 열화는 tWR(Write Recovery Time) 불량의 원인이 된다. 이러한 셀 구동 전류를 확보하기 위해서는 셀 정션(cell junction)과 랜딩플러그 영역의 저항 감소가 수반되어야 하며, 또한 보다 확장된 전류 경로(current path)가 필요하다. 그러나 현재 전류 경로는 활성영역의 폭 방향의 사이즈가 감소함에 따라 확장시키기 어려운 실정이다. 이에 따라 전류 경로를 확보하기 위해 핀형 트랜지스터(FinFET)를 적용하고 있다. 핀형 트랜지스터(FinFET)는 종래의 리세스 게이트에 비해 소자분리막을 리세스 게이트 이하로 제거하여 형성한다. 이와 같이 소자분리막을 리세스 게이트 이하로 제거한 다음 후속 공정을 진행하는 경우, 소자분리막 내에 형성된 트렌치에 매립된 도전막과 랜딩플러그와 단락(short)이 발생하여 자기정렬컨택(SAC) 결함을 제어하기 어렵다. 이를 개선하기 위해 소자분리영역에 마스크(Mask) 공정을 이용하는 방법이 시도되었으나 패터닝의 한계로 적용이 어려운 실정이다. 이에 따라, FinFET 구조와 리세스 채널을 포함하는 트랜지스터 구조의 장점을 동시에 구현하여, 셀 문턱전압의 마진을 확보하면서 도전막과 랜딩플러그와 단락(short)에 의해 유발되는 자기정렬컨택(SAC) 결함을 제어할 수 있는 방법이 요구된다.
본 발명의 일 관점에 따른 핀 구조의 채널을 갖는 반도체 소자의 제조방법은, 반도체 기판 상에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 활성영역 내에 제1폭의 리세스 트렌치를 형성하고, 상기 소자분리막 내에 상기 리세스 트렌치보다 넓은 제2폭의 트렌치를 형성하는 단계; 상기 소자분리막 내에 형성된 제2폭의 트렌치를 캡핑막으로 매립하는 단계; 상기 리세스 트렌치 상에 세정 공정을 진행하여 돌출부 및 측벽으로 이루어진 핀 구조의 바닥 돌출부를 형성하는 단계; 상기 리세스 트렌치를 채우는 게이트 스택을 형성하는 단계; 및 상기 게이트 스택 사이에 상기 트렌치를 매립하는 캡핑막으로 분리된 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 트렌치를 형성하는 단계는, 상기 활성영역 내에 제1폭의 리세스 트렌치를 형성하는 단계; 상기 리세스 트렌치를 형성하면서 상기 소자분리막 내에 상기 리세스 트렌치와 대등한 폭을 갖는 트렌치를 형성하는 단계; 및 상기 트렌치 상에 세정 공정을 수행하여 상기 트렌치의 폭을 제2폭으로 확장시키는 단계를 포함한다. 상기 트렌치는 상기 리세스 트렌치보다 1.5배 내지 2배 넓은 폭으로 형성하는 것이 바람직하다.
상기 트렌치를 형성하는 단계는; 상기 소자분리막을 형성하는 단계 이후에, 상기 반도체 기판상에 레지스트막을 형성하는 단계; 상기 레지스트막을 패터닝하여 상기 활성영역과 대응하는 영역에는 제1 개구부를 형성하면서, 상기 소자분리막과 대응하는 영역에는 상기 제1 개구부보다 폭이 넓은 제2 개구부가 형성된 레지스트 막 패턴을 형성하는 단계; 및 상기 레지스트막 패턴을 식각마스크로 상기 반도체 기판 및 소자분리막의 노출 부분을 식각하여 제1폭의 리세스 트렌치 및 상기 리세스 트렌치보다 넓은 제2폭의 트렌치를 형성하는 단계를 포함하는 것이 바람직하다.
상기 트렌치를 캡핑막으로 매립하는 단계는, 상기 트렌치 및 리세스 트렌치의 노출면 위에 라이너막을 형성하는 단계; 상기 트렌치는 노출시키면서 상기 리세스 트렌치의 상부를 차단하는 버퍼막을 형성하는 단계; 상기 버퍼막 위에 캡핑막을 형성하여 상기 노출된 트렌치를 매립하는 단계; 및 상기 캡핑막 및 버퍼막을 식각하여 상기 반도체 기판의 활성영역을 노출시키는 단계를 포함하는것이 바람직하다.
상기 라이너막은 TEOS(Tetra Ethyl Ortho Silicate)막 또는 HTO(High Thermal Oxide)막으로 형성하고, 상기 버퍼막은 버퍼 옥사이드 언도프트 실리케이트 글래스(BO USG)막을 포함하여 300Å 내지 500Å의 두께로 형성하며, 상기 캡핑막은 상기 버퍼막과 식각 선택비를 갖는 막으로 형성한다.
상기 캡핑막 및 버퍼막은 에치백(etch back) 공정 또는 화학적기계적연마(CMP) 공정을 진행하여 상기 활성영역을 노출시키는데, 이때 상기 에치백 공정은 반도체 기판의 표면으로부터 상기 버퍼막이 30Å 내지 50Å의 두께가 잔류되게 식각 타겟을 설정하여 진행하는 것이 바람직하다. 상기 랜딩플러그는 스토리지노드 컨택플러그 및 상기 활성영역으로부터 소자분리막 방향으로 직교하여 소정 길이만큼 연장된 비트라인 컨택플러그를 포함하여 형성하는 것이 바람직하다.
본 발명의 다른 관점에 따른 핀 구조의 채널을 갖는 반도체 소자의 제조방법은, 반도체 기판 상에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 활 성영역 내에 제1폭의 리세스 트렌치를 형성하면서 상기 소자분리막 내에 상기 리세스 트렌치의 제1폭보다 넓은 제2폭의 트렌치를 형성하는 단계; 상기 트렌치는 노출시키면서 상기 리세스 트렌치의 상부를 차단하는 버퍼막을 형성하는 단계; 상기 버퍼막 위에 캡핑막을 형성하여 상기 노출된 트렌치를 매립하는 단계; 상기 캡핑막 및 버퍼막을 식각하여 상기 반도체 기판의 활성영역을 노출시키는 단계; 상기 리세스 트렌치 상에 잔류된 버퍼막을 제거하여 상기 트렌치를 매립하고 있는 캡핑막과 소정 간격의 공간을 갖는 핀(FIN) 구조의 바닥 돌출부를 형성하는 단계; 상기 리세스 트렌치를 채우는 게이트 스택을 형성하는 단계; 및 상기 게이트 스택 사이에 상기 소자분리막과 상기 트렌치를 매립하는 캡핑막으로 분리된 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 핀 구조의 채널을 갖는 반도체 소자는, 소자분리막에 의해 활성영역이 정의된 반도체 기판; 상기 활성영역 내에 형성된 제1폭의 리세스 트렌치; 상기 리세스 트렌치의 바닥면에 형성된 돌출부 및 측벽을 포함하는 핀 구조의 바닥 돌출부; 상기 소자분리막 내에 형성된 상기 리세스 트렌치보다 넓은 제2폭의 트렌치; 상기 트렌치를 매립하면서 상기 바닥 돌출부로부터 소정 간격만큼 이격하여 배치된 캡핑막; 상기 리세스 트렌치 및 상기 바닥 돌출부를 메우면서 상기 반도체 기판의 일 방향으로 가로지르는 게이트 스택; 및 상기 게이트 스택 사이에 상기 트렌치를 매립하는 캡핑막으로 분리된 랜딩플러그를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
핀형 트랜지스터(FinFET)는 리세스 채널을 포함하는 트랜지스터 및 핀(Fin) 형태의 활성영역을 도입한 트랜지스터이다. 핀형 트랜지스터(FinFET)는 종래의 리세스 게이트에 비해 소자분리막을 리세스 게이트 이하로 제거하여 형성하고 있다. 그런데 소자분리막을 리세스 게이트 이하로 제거한 다음 후속 공정을 진행하는 과정에서 자기정렬컨택(SAC) 불량이 유발되는 경우가 있다.
도 1a 내지 도 1c는 일반적인 핀형 트랜지스터를 설명하기 위해 나타내보인 도면들이다. 도 1b 및 도 1c는 도 1a를 A-A' 방향 및 B-B' 방향으로 잘라낸 일부분을 나타내보인 도면들이다.
도 1a 내지 도 1c를 참조하면, 반도체 기판(100) 상에 활성영역을 정의하는 소자분리막(105)이 형성되어 있다. 반도체 기판(100)의 활성영역 내에는 리세스 트렌치(107)가 형성되어 있고, 소자분리막(105) 내에는 트렌치(109)가 형성되어 있다. 여기서 소자분리막(105) 내에 형성된 트렌치(109)는 리세스 트렌치(107)의 깊이보다 깊게 형성된다. 그러면 도 1c에 도시한 바와 같이, 활성영역의 상부 및 측벽 일부가 노출되어 바닥 돌출부(108)가 형성된다. 그리고 게이트 라인(130)이 리세스 트렌치(107) 및 트렌치(109)와 중첩하면서 활성영역을 가로질러 연장하여 형성된다. 게이트 라인(130)은 게이트 절연막 패턴(110), 게이트 도전막 패턴(115), 게이트 금속막 패턴(120) 및 하드마스크막 패턴(125)을 포함하여 이루어진다. 이 게이트 라인(130)은 도 1c에 도시한 바와 같이, 바닥 돌출부(108)의 노출면을 따라 형성된 핀(FIN) 구조를 갖는다. 이러한 핀 구조의 게이트 라인(130)에 의해 바닥 돌출부(108)를 따라 전류 경로(current path)가 확장되어 우수한 셀 구동 전류 특성을 확보할 수 있다. 그런데 핀 구조의 게이트 라인(130)을 형성한 다음 후속 공정, 예를 들어 랜딩플러그(135)를 형성하는 과정에서 트렌치(109)를 매립하는 도전물질과 랜딩플러그(145)와 단락(short)이 유발되는 문제가 발생한다. 구체적으로, 도 1a를 참조하면, 랜딩플러그(145) 가운데 비트라인 플러그(140)는 활성영역과 직교하여 소자분리영역 방향으로 연장하여 형성되어 있다. 그러면 소자분리영역으로 연장된 비트라인 플러그(140)와 소자분리막(105) 내에 형성된 트렌치(109)를 매립하는 게이트 도전막 패턴(115)이 연결되어 단락되는 불량(155)이 발생하게 된다. 이러한 불량(155)은 반도체 소자의 신뢰성을 저하시키는 주요한 원인이 된다. 이에 따라 게이트 도전막 패턴(115)과 랜딩플러그(145)와 단락에 의해 유발되는 자기정렬컨택(SAC) 결함을 방지할 수 있는 방법이 요구되고 있다.
도 2a 내지 도 11c는 본 발명의 실시예에 따른 핀 구조의 채널을 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 그리고 도 12는 본 발명에서 이용된 레지스트막 패턴을 개략적으로 나타내보인 도면이다.
도 2a 내지 도 2c를 참조하면, 반도체 기판(200) 상에 활성영역(X) 및 소자분리영역(Y)을 정의하는 소자분리막(220)을 형성한다. 여기서 도 2b 및 도 2c는 도 2a를 A-A' 방향 및 B-B' 방향의 일부분을 잘라내어 나타내보인 도면이다. 이하 이 에 대한 설명은 생략하기로 한다. 먼저, 반도체 기판(200) 위에 활성영역(X)은 차단하면서 소자분리영역(Y)의 반도체 기판(200)을 선택적으로 노출시키는 마스크막 패턴(215)을 형성한다. 이 마스크막 패턴(215)은 패드산화막패턴(205) 및 패드질화막패턴(210)이 적층된 구조로 이루어진다. 패드산화막패턴(205)은 50Å 내지 150Å의 두께로 형성하고, 패드질화막패턴(210)은 500Å 내지 1000Å의 두께로 형성할 수 있다. 다음에 이 마스크막 패턴(215)을 식각마스크로 반도체 기판(200)의 노출 부분을 식각하여 소자분리영역(Y) 내에 트렌치(217)를 형성한다. 계속해서 트렌치(217)를 절연막으로 매립한 다음, 평탄화 공정을 진행하여 활성영역(X) 및 소자분리영역(Y)을 정의하는 소자분리막(220)을 형성한다. 여기서 활성영역(X)은 이후 형성될 채널 영역(a) 및 채널 영역(a) 양쪽에 배치될 정션 영역(b)을 포함하여 설정된다. 이러한 활성영역(X) 상에 설정된 채널 영역(a)은 정션 영역(b) 사이에 배치되며, 이후 이 채널 영역(a)과 중첩하여 게이트 라인이 형성된다. 다음에 마스크막 패턴(215)을 제거하고 잔여물을 제거하는 세정을 진행한다. 그리고 비록 도면에 도시하지는 않았지만, 활성영역(X)의 표면에 문턱 전압 조절을 위한 이온주입과정에서 패드(pad)로 사용될 문턱전압용 스크린산화막(Vt screen)을 형성하고, 셀 영역 및 주변회로영역에 대한 이온 주입을 수행한다.
도 3a 내지 도 3c를 참조하면, 반도체 기판(200)의 활성영역(X) 내에 리세스 트렌치(230)를 형성한다. 구체적으로, 반도체 기판(200) 상에 하드마스크막을 증착한다. 이 하드마스크막은 비정질 카본(amorphous carbon)막을 포함한다. 다음에 하드마스크막 위에 레지스트막을 도포하고, 노광 및 현상 공정을 포함하는 리소그래 피(photolithography) 공정을 진행하여 하드마스크막을 선택적으로 노출시키는 레지스트막 패턴(미도시함)을 형성한다. 계속해서 레지스트막 패턴을 마스크로 하드마스크막의 노출 부분을 식각하여 하드마스크막 패턴(225)을 형성한다. 이 하드마스크막 패턴(225)은 활성영역(X)의 채널 영역(a)은 차단하면서, 채널 영역(a)을 제외한 나머지 영역은 노출시킨다. 여기서 하드마스크막 패턴(225)은 이후 게이트 라인이 형성될 채널 영역(a)을 노출시키면서 정션 영역(b)을 가로질러 라인(line) 형상으로 형성할 수 있다. 계속해서 레지스트막 패턴은 애슁(ashing) 공정으로 제거한다. 다음에 하드마스크막 패턴(225)을 마스크로 한 식각 공정으로 반도체 기판(200) 내에 리세스 트렌치(230)를 형성한다. 리세스 트렌치(230)는 채널 영역(a)을 따라 가로질러 연장되는 라인 형상으로 형성되며 제1폭(c1)을 갖는다. 반도체 기판(200)의 활성영역(X) 내에 리세스 트렌치(230)를 형성하기 위해 식각 공정을 진행하는 과정에서 소자분리막(220) 내에 리세스 트렌치(230)와 대등한 폭(width, c2)을 갖는 트렌치(235)가 형성된다. 이 경우 소자분리막(220) 내에 형성된 트렌치(235)는 리세스 트렌치(230)보다 깊게 형성된다. 다음에 하드마스크막 패턴(225)은 제거한다. 그러면 리세스 트렌치보다 깊게 트렌치(235)에 의해 도 3c에 도시한 바와 같이, 소자분리막(225)이 노출된 표면으로부터 소정 깊이(d)만큼 낮아지면서 활성영역(X)의 반도체 기판(200) 상부 및 측벽이 일부 노출된다.
도 4a 내지 도 4c를 참조하면, 반도체 기판(200)의 소자분리영역(Y)에 세정 공정을 진행하여 소자분리막(220) 내에 형성된 트렌치(235)의 폭을 증가시킨다. 세 정 공정은 건식 세정 또는 습식 세정으로 진행할 수 있으며, 세정 소스는 절연막, 예컨대 산화막을 선택적으로 식각할 수 있는 선택비를 갖는 소스를 이용한다. 예를 들어 세정 소스는 불화수소(HF) 가스 또는 암모니아(NH3) 가스의 혼합 가스를 공급하는 건식 세정 또는 불산(HF) 용액을 공급하는 습식 세정 방법으로 진행할 수 있다. 이러한 세정 공정은 반도체 기판(200)의 활성영역(X) 내에 형성된 리세스 트렌치(230)의 제1폭(c1)보다 소자분리막(220) 내에 형성된 트렌치(235)의 제2폭(c2)이 1.5배 내지 2배 넓게 형성되게 진행한다. 이에 따라 도 4b에 도시한 바와 같이, 리세스 트렌치(230)와 대등한 폭으로 소자분리막(220) 내에 형성된 트렌치(235)의 폭(c1, 도 3b 참조)이 세정 공정에 의해 넓어진 것(c2, 도 4b)을 확인할 수 있다. 여기서 도 4c를 참조하면, 세정 공정은 소자분리막(220)의 깊이에는 영향을 미치지 않는다.
한편, 활성 영역(X) 내에 제1폭을 갖는 리세스 트렌치(230) 및 소자분리막(220) 내에 형성된 제2폭을 갖는 트렌치(235)는 도 12의 레지스트막 패턴(300)을 이용하여 형성할 수도 있다. 구체적으로, 반도체 기판(200) 상에 소자분리막(220)을 형성한 다음, 반도체 기판(200) 상에 레지스트막을 형성한다. 다음에 레지스트막을 패터닝하여 활성영역(X)과 대응하는 영역에는 제1 개구부(305)를 형성하면서, 소자분리막(220, 도 4b 참조)과 대응하는 영역에는 제1 개구부(305)보다 폭이 넓은 제2 개구부(310)가 형성된 레지스트막 패턴(300)을 형성한다. 다음에 이 레지스트막 패턴(300)을 식각마스크로 반도체 기판(200) 및 소자분리막(220)의 노출 부분을 식각하여 제1폭의 리세스 트렌치(230, 도 4b 참조 ) 및 리세스 트렌치(230)보다 넓은 제2폭의 트렌치(235, 도 4b 참조 )를 형성한다.
도 5a 내지 도 5c를 참조하면, 반도체 기판(200) 상에 라이너막(240)을 형성한다. 라이너막(240)은 트렌치(235) 및 리세스 트렌치(230)의 노출면을 따라 절연막, 예를 들어 산화막으로 형성한다. 이 산화막은 스텝 커버리지 특성이 우수한 TEOS(Tetra Ethyl Ortho Silicate)막 또는 HTO(High Thermal Oxide) 막을 포함하여 30Å 내지 70Å의 두께로 형성할 수 있다. 여기서 라이너막(240)은 반도체 기판(200)에 형성된 트렌치(235) 및 리세스 트렌치(230)의 노출면 위에 형성되며, 식각 공정을 진행하면서 유발된 손상을 보상하는 역할을 한다.
다음에 반도체 기판(200) 상에 버퍼막(245)을 형성하여 소자분리막(220) 내에 형성된 트렌치(235)는 노출시키고, 리세스 트렌치(230)는 차단시킨다. 구체적으로, 반도체 기판(200) 상에 스텝 커버리지(step coverage) 특성이 취약한 특성을 갖는 물질을 포함하는 버퍼막(245)을 300Å 내지 500Å의 두께로 형성한다. 이 버퍼막(245)은 버퍼 옥사이드 언도프트 실리케이트 글래스(Buffer Oxide Undoped Silicate Glass; 이하 BO USG라 함)막으로 형성할 수 있다. BO USG막은 스텝 커버리지 특성이 취약하여 폭이 좁은 리세스 트렌치(230)에 증착되는 과정에서 리세스 트렌치(230)의 바닥면보다 상부에 먼저 증착된다. 이에 따라 리세스 트렌치(230)의 바닥면을 채우지 못하고 상부가 먼저 매립되어 리세스 트렌치(230) 내부에 보이드(250)가 발생한다. 여기서 소자분리영역(Y) 상에 형성된 트렌치(235)는 활성영역(X)의 리세스 트렌치(230)보다 상대적으로 넓은 폭으로 형성됨에 따라 트렌 치(235)의 상부가 먼저 매립되어 보이드가 발생하는 것을 방지할 수 있다. 이와 같이 소자분리영역(Y)의 트렌치(35)는 노출시키면서 리세스 트렌치(230)를 차단시키는 버퍼막(245)은 후속 공정에서 리세스 트렌치(230)를 보호하는 배리어 역할을 한다.
도 6a 내지 도 6c를 참조하면, 버퍼막(245) 위에 캡핑막(255)을 형성한다. 캡핑막(255)은 버퍼막(245)과 식각 선택비를 갖는 막으로 형성하며 노출된 소자분리막(220) 내의 트렌치(235)를 모두 매립하는 두께로 증착한다. 이러한 캡핑막(255)은 질화막으로 200Å 내지 500Å의 두께로 형성할 수 있다. 여기서 캡핑막(255)은 도 6c에 도시한 바와 같이, 리세스 트렌치(230)의 상부가 버퍼막(245)으로 먼저 매립되어 캡핑막(255)이 증착되지 않는다.
도 7a 내지 도 7c를 참조하면, 반도체 기판(200) 상에 활성영역(X)을 노출시키는 에치백(etch back) 공정을 진행한다. 에치백 공정은 활성영역(X)의 캡핑막(255)을 제거하면서 리세스 트렌치(230)의 상부를 덮고 있는 버퍼막(245)도 함께 식각한다. 이 경우, 에치백 공정은 반도체 기판(200)이 노출되면 손상될 수 있으므로, 반도체 기판(200)의 표면으로부터 30Å 내지 50Å의 두께만큼 버퍼막(245)이 잔류되게 식각 타겟을 설정하여 진행하며, 바람직하게는 500Å 내지 1000Å의 두께가 식각되게 조절한다. 이러한 에치백 공정에 의해 캡핑막(255) 및 버퍼막(245)이 식각되면서 활성영역(X)이 모두 노출된다. 이에 따라 도 7b에 도시한 바와 같이, 소자분리막(220) 내에 형성된 트렌치(235)는 라이너막(240), 버퍼막(245) 및 캡핑막(255)으로 매립된다. 여기서 활성영역(X)을 노출시키는 공정은 화학적기계적연 마(CMP; Chemical Mechanical Polishing) 공정으로 진행할 수도 있다.
도 8a 내지 도 8c를 참조하면, 포스트 세정을 진행하여 활성영역(X)의 상부, 측벽 및 하부에 잔류된 버퍼막(245)을 제거한다. 이러한 포스트 세정에 의해 도 8c에 도시한 바와 같이, 반도체 기판(200)의 노출된 상부 및 측벽을 덮고 있는 버퍼막(245) 및 라이너막(240)이 제거되면서 핀(FIN) 구조의 바닥 돌출부(257)가 형성된다. 여기서 바닥 돌출부(257)는 인접한 캡핑막(255)과 소정 간격(e)의 공간을 갖는다. 이 경우, 세정 수준에 따라 핀(FIN) 구조의 바닥 돌출부(257)의 높이가 결정될 수 있으므로 세정 조건, 예를 들어 세정 시간, 세정 소스의 공급량을 조절하여 바닥 돌출부(257)의 프로파일을 안정적이고 균일하게 제어한다. 이러한 포스트 세정은 건식 세정 또는 습식 세정으로 진행할 수 있다.
도 9a 내지 9c를 참조하면, 핀 구조의 바닥 돌출부(257)를 갖는 리세스 트렌치(235)와 중첩하는 게이트 스택(280)을 형성한다. 구체적으로, 반도체 기판(200) 상에 게이트 절연막으로 산화막을 30Å 내지 60Å의 두께로 형성하고, 게이트 도전막으로 도핑된 폴리실리콘막을 400Å 내지 700Å의 두께로 형성한다. 다음에 게이트 도전막 위에 게이트 금속막으로 1000Å 내지 1500Å 두께의 텅스텐실리사이드(WSix)막 또는 400Å 내지 500Å 두께의 텅스텐(W)막으로 형성하고, 하드마스크막을 2000Å 내지 2500Å의 두께로 형성한다. 다음에 게이트 패터닝을 위한 선택적 식각 과정을 수행하여 게이트 스택(280)을 형성한다. 게이트 스택(280)은 도 9a에 도시한 바와 같이, 라인(line type) 타입으로 형성되며, 게이트 절연막 패턴(260), 게이트 도전막 패턴(265), 게이트 금속막 패턴(270) 및 하드마스크막 패턴(275)을 포함하여 이루어진다. 이후 비록 도면에 도시하지는 않았지만 게이트 스택(180) 측벽에 스페이서막을 형성한 다음, 소스/드레인 불순물을 주입하여 소스/드레인 영역을 형성한다.
도 10a 내지 도 10c를 참조하면, 게이트 스택(280) 사이에 후속 공정에서 상부 전극과 하부 전극을 연결시키는 랜딩플러그가 형성될 랜딩플러그 컨택홀(295)을 형성한다. 구체적으로, 게이트 스택(280)이 매립되게 반도체 기판(200) 전면에 층간절연막(283)을 증착한다. 다음에 층간절연막(283) 상에 평탄화 공정을 진행하여 게이트 스택(280)의 하드마스크막 패턴(275)을 노출시킨다. 평탄화 공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing) 방법으로 진행할 수 있다. 다음에 게이트 스택(280) 사이의 층간절연막(283)을 선택적으로 제거하여 랜딩플러그 컨택홀(295)을 형성한다. 랜딩플러그 컨택홀(295)은 이후 스토지노드와 연결되는 스토리지노드 컨택홀(290)과 비트라인과 연결되는 비트라인 컨택홀(285)을 포함하여 이루어진다. 랜딩플러그 컨택홀(295)은 게이트 스택(280)과 인접하는 게이트 스택(280)에 의해 자기정렬컨택(SAC; Self Align)방법으로 설정할 수 있다. 여기서 비트라인 컨택홀(285)은 도 10a에 도시한 바와 같이, 활성영역(X)으로부터 소자분리영역(Y) 방향으로 소정 길이만큼 연장하여 배치된다.
도 11a 내지 도 11c를 참조하면, 게이트 스택(280) 사이에 랜딩플러그(310)를 형성한다. 구체적으로, 반도체 기판(200) 상에 노출되어 있는 표면이 모두 매립되게 도전막을 증착한다. 여기서 도전막은 폴리실리콘을 포함하여 형성할 수 있다. 다음에 도전막 상에 연마공정, 예를 들어 에치백 공정 또는 화학적 기계적 연 마(CMP)방법을 게이트 스택(280)의 하드마스크막 패턴(275) 상부가 드러나는 지점까지 진행하여 랜딩플러그(310)를 형성한다. 랜딩플러그(310)는 이후 스토리지노드와 연결되는 스토리지노드 컨택플러그(300) 및 비트라인과 연결되는 비트라인 컨택플러그(305)를 포함하여 이루어진다. 여기서 비트라인 컨택플러그(305)는 도 11a 에 도시한 바와 같이, 활성영역(X)으로부터 소자분리영역(Y) 방향으로 직교하여 소정 길이만큼 연장하여 배치된다. 이 경우, 도 11b를 참조하면, 소자분리영역(Y) 내에 형성된 소자분리막(220)에 의해 소자분리영역(Y)까지 연장된 비트라인 컨택플러그(305)와 게이트 스택(280)의 게이트 도전막 패턴(265) 사이에 유발되는 단락(short)을 방지할 수 있다.
본 발명에 따른 핀 구조의 채널을 갖는 반도체 소자의 제조방법은, 활성영역에 리세스 트렌치를 형성하면서 소자분리영역에 형성된 트렌치를 국부적으로 매립함으로써 SAC 불량이 발생하는 것을 방지할 수 있다. 또한, 리세스 트렌치의 바닥면을 핀(FIN) 구조로 형성함으로써 보다 향상된 셀 구동 전류 특성을 확보하면서 후속 공정에 대한 안정적인 공정 마진을 제공할 수 있다.
도 1a 내지 도 1c는 일반적인 핀형 트랜지스터를 설명하기 위해 나타내보인 도면들이다.
도 2a 내지 도 11c는 본 발명의 실시예에 따른 핀 구조의 채널을 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 12는 본 발명에서 이용된 레지스트막 패턴을 개략적으로 나타내보인 도면이다.

Claims (31)

  1. 반도체 기판 상에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성영역 내에 제1폭의 리세스 트렌치를 형성하고, 상기 소자분리막 내에 상기 리세스 트렌치보다 넓은 제2폭의 트렌치를 형성하는 단계;
    상기 소자분리막 내에 형성된 제2폭의 트렌치를 캡핑막으로 매립하는 단계;
    상기 리세스 트렌치 상에 세정 공정을 진행하여 돌출부 및 측벽으로 이루어진 핀 구조의 바닥 돌출부를 형성하는 단계;
    상기 리세스 트렌치를 채우는 게이트 스택을 형성하는 단계; 및
    상기 게이트 스택 사이에 상기 트렌치를 매립하는 캡핑막으로 분리된 랜딩플러그를 형성하는 단계를 포함하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 활성영역 내에 제1폭의 리세스 트렌치를 형성하는 단계;
    상기 리세스 트렌치를 형성하면서 상기 소자분리막 내에 상기 리세스 트렌치와 대등한 폭을 갖는 트렌치를 형성하는 단계; 및
    상기 트렌치 상에 세정 공정을 수행하여 상기 트렌치의 폭을 제2폭으로 확장시키는 단계를 포함하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 세정 공정은 산화막을 선택적으로 식각하는 세정 소스를 공급하여 불화수소 가스 또는 암모니아 가스의 혼합 가스를 공급하는 건식 세정 또는 불산 용액을 공급하는 습식 세정 방법으로 진행하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 트렌치는 상기 리세스 트렌치보다 1.5배 내지 2배 넓은 폭으로 형성하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 트렌치를 형성하는 단계는;
    상기 소자분리막을 형성하는 단계 이후에, 상기 반도체 기판상에 레지스트막을 형성하는 단계;
    상기 레지스트막을 패터닝하여 상기 활성영역과 대응하는 영역에는 제1 개구부를 형성하면서, 상기 소자분리막과 대응하는 영역에는 상기 제1 개구부보다 폭이 넓은 제2 개구부가 형성된 레지스트막 패턴을 형성하는 단계; 및
    상기 레지스트막 패턴을 식각마스크로 상기 반도체 기판 및 소자분리막의 노출 부분을 식각하여 제1폭의 리세스 트렌치 및 상기 리세스 트렌치보다 넓은 제2폭의 트렌치를 형성하는 단계를 포함하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 트렌치를 캡핑막으로 매립하는 단계는,
    상기 트렌치 및 리세스 트렌치의 노출면 위에 라이너막을 형성하는 단계;
    상기 트렌치는 노출시키면서 상기 리세스 트렌치의 상부를 차단하는 버퍼막을 형성하는 단계;
    상기 버퍼막 위에 캡핑막을 형성하여 상기 노출된 트렌치를 매립하는 단계; 및
    상기 캡핑막 및 버퍼막을 식각하여 상기 반도체 기판의 활성영역을 노출시키는 단계를 포함하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 라이너막은 TEOS(Tetra Ethyl Ortho Silicate)막 또는 HTO(High Thermal Oxide)막으로 형성하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  8. 제6항에 있어서,
    상기 버퍼막은 버퍼 옥사이드 언도프트 실리케이트 글래스(BO USG)막을 포함하여 300Å 내지 500Å의 두께로 형성하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  9. 제6항에 있어서,
    상기 버퍼막은 상기 반도체 기판의 활성영역을 노출시키는 단계에서 상기 리 세스 트렌치를 보호하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  10. 제6항에 있어서,
    상기 캡핑막은 상기 버퍼막과 식각 선택비를 갖는 막으로 형성하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  11. 제6항에 있어서,
    상기 캡핑막 및 버퍼막은 에치백(etch back) 공정 또는 화학적기계적연마(CMP) 공정을 진행하여 상기 활성영역을 노출시키는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 에치백 공정은 반도체 기판의 표면으로부터 상기 버퍼막이 30Å 내지 50Å의 두께가 잔류되게 식각 타겟을 설정하여 진행하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  13. 제1항에 있어서,
    상기 랜딩플러그는 스토리지노드 컨택플러그 및 상기 활성영역으로부터 소자분리막 방향으로 직교하여 소정 길이만큼 연장된 비트라인 컨택플러그를 포함하여 형성하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  14. 반도체 기판 상에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성영역 내에 제1폭의 리세스 트렌치를 형성하면서 상기 소자분리막 내에 상기 리세스 트렌치의 제1폭보다 넓은 제2폭의 트렌치를 형성하는 단계;
    상기 트렌치는 노출시키면서 상기 리세스 트렌치의 상부를 차단하는 버퍼막을 형성하는 단계;
    상기 버퍼막 위에 캡핑막을 형성하여 상기 노출된 트렌치를 매립하는 단계;
    상기 캡핑막 및 버퍼막을 식각하여 상기 반도체 기판의 활성영역을 노출시키는 단계;
    상기 리세스 트렌치 상에 잔류된 버퍼막을 제거하여 상기 트렌치를 매립하고 있는 캡핑막과 소정 간격의 공간을 갖는 핀(FIN) 구조의 바닥 돌출부를 형성하는 단계;
    상기 리세스 트렌치를 채우는 게이트 스택을 형성하는 단계; 및
    상기 게이트 스택 사이에 상기 소자분리막과 상기 트렌치를 매립하는 캡핑막으로 분리된 랜딩플러그를 형성하는 단계를 포함하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  15. 제14항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 활성영역 내에 리세스 트렌치를 형성하는 단계;
    상기 리세스 트렌치를 형성하면서 상기 소자분리막 내에 상기 리세스 트렌치 와 대등한 폭을 갖는 트렌치를 형성하는 단계; 및
    상기 소자분리막 내에 형성된 트렌치 상에 세정 공정을 수행하여 상기 트렌치의 폭을 확장시키는 단계를 포함하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  16. 제14항에 있어서,
    상기 세정 공정은 산화막을 선택적으로 식각하는 세정 소스를 공급하여 불화수소 가스 또는 암모니아 가스의 혼합 가스를 공급하는 건식 세정 또는 불산 용액을 공급하는 습식 세정 방법으로 진행하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  17. 제14항에 있어서,
    상기 트렌치는 상기 리세스 트렌치보다 1.5배 내지 2배 넓은 폭으로 형성하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  18. 제14항에 있어서,
    상기 트렌치를 형성하는 단계 이후에, 상기 트렌치 및 리세스 트렌치의 노출면 위에 라이너막을 형성하는 단계를 더 포함하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  19. 제18항에 있어서,
    상기 라이너막은 TEOS(Tetra Ethyl Ortho Silicate)막 또는 HTO(High Thermal Oxide)막으로 형성하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  20. 제14항에 있어서,
    상기 버퍼막은 버퍼 옥사이드 언도프트 실리케이트 글래스(BO USG)막을 포함하여 300Å 내지 500Å의 두께로 형성하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  21. 제14항에 있어서,
    상기 버퍼막은 상기 반도체 기판의 활성영역을 노출시키는 단계에서 상기 리세스 트렌치를 보호하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  22. 제14항에 있어서,
    상기 캡핑막은 상기 버퍼막과 식각선택비를 갖는 막으로 형성하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  23. 제14항에 있어서,
    상기 캡핑막 및 버퍼막은 에치백(etch back) 공정 또는 화학적기계적연마( CMP) 공정을 진행하여 상기 활성영역을 노출시키는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  24. 제23항에 있어서,
    상기 에치백 공정은 반도체 기판의 표면으로부터 상기 버퍼막이 30Å 내지 50Å의 두께가 잔류되게 식각 타겟을 설정하여 진행하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  25. 제14항에 있어서,
    상기 핀(FIN) 구조의 바닥 돌출부는 상기 리세스 트렌치 상에 포스트 세정을 진행하여 상기 리세스 트렌치의 상부, 측벽 및 하부에 잔류된 버퍼막을 제거하여 형성하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  26. 제25항에 있어서,
    상기 포스트 세정의 세정 시간 또는 세정 소스의 공급량을 조절하여 상기 바닥 돌출부의 높이를 제어하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  27. 제14항에 있어서,
    상기 랜딩플러그는 스토리지노드 컨택플러그 및 상기 활성영역으로부터 소자분리막 방향으로 직교하여 소정 길이만큼 연장된 비트라인 컨택플러그를 포함하여 형성하는 핀 구조의 채널을 갖는 반도체 소자의 제조방법.
  28. 소자분리막에 의해 활성영역이 정의된 반도체 기판;
    상기 활성영역 내에 형성된 제1폭의 리세스 트렌치;
    상기 리세스 트렌치의 바닥면에 형성된 돌출부 및 측벽을 포함하는 핀 구조의 바닥 돌출부;
    상기 소자분리막 내에 형성된 상기 리세스 트렌치보다 넓은 제2폭의 트렌치;
    상기 트렌치를 매립하면서 상기 바닥 돌출부로부터 소정 간격만큼 이격하여 배치된 캡핑막;
    상기 리세스 트렌치 및 상기 바닥 돌출부를 메우면서 상기 반도체 기판의 일 방향으로 가로지르는 게이트 스택;
    상기 게이트 스택 사이에 상기 트렌치를 매립하는 캡핑막으로 분리된 랜딩플러그를 포함하는 핀 구조의 채널을 갖는 반도체 소자.
  29. 제28항에 있어서,
    상기 트렌치는 상기 리세스 트렌치보다 1.5배 내지 2배 넓은 폭으로 형성된 핀 구조의 채널을 갖는 반도체 소자.
  30. 제28항에 있어서,
    상기 캡핑막은 질화막으로 형성된 핀 구조의 채널을 갖는 반도체 소자.
  31. 제28항에 있어서,
    상기 랜딩플러그는 스토리지노드 컨택플러그 및 상기 활성영역으로부터 소자분리막 방향으로 직교하여 소정 길이만큼 연장된 비트라인 컨택플러그를 포함하여 형성된 핀 구조의 채널을 갖는 반도체 소자.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130105020A (ko) * 2012-03-16 2013-09-25 에스케이하이닉스 주식회사 고유전층 및 금속게이트를 갖는 ｃｍｏｓ 장치 및 그 제조방법
KR101364378B1 (ko) * 2011-11-03 2014-02-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｆｉｎ 전계 효과 트랜지스터 게이트 산화물

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101061178B1 (ko) * 2008-12-30 2011-09-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR101536562B1 (ko) * 2009-02-09 2015-07-14 삼성전자 주식회사 반도체 집적 회로 장치
KR101061321B1 (ko) * 2009-03-02 2011-08-31 주식회사 하이닉스반도체 융기된 랜딩 플러그 콘택을 갖는 새들 핀 트랜지스터 및 그형성 방법
KR101708847B1 (ko) * 2010-04-08 2017-02-22 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
US8329521B2 (en) * 2010-07-02 2012-12-11 Taiwan Semiconductor Manufacturing Company. Ltd. Method and device with gate structure formed over the recessed top portion of the isolation structure
KR101194960B1 (ko) * 2011-01-07 2012-10-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US8625334B2 (en) * 2011-12-16 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
US8586449B1 (en) 2012-08-14 2013-11-19 International Business Machines Corporation Raised isolation structure self-aligned to fin structures
CN103730362B (zh) * 2012-10-11 2017-06-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
KR101983633B1 (ko) * 2012-11-30 2019-05-29 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN103943500B (zh) * 2013-01-22 2016-08-31 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的制作方法
KR102135306B1 (ko) * 2013-09-27 2020-07-17 인텔 코포레이션 최대화된 컴플라이언스 및 자유 표면 완화를 갖는 Ge 및 III-V족 채널 반도체 소자들
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US9876074B2 (en) * 2015-05-22 2018-01-23 International Business Machines Corporation Structure and process to tuck fin tips self-aligned to gates
KR102476764B1 (ko) * 2015-12-23 2022-12-14 에스케이하이닉스 주식회사 소자분리구조 및 그 제조 방법
US9704752B1 (en) * 2016-02-26 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9704751B1 (en) * 2016-02-26 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
US11171236B2 (en) 2018-07-31 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-fin isolation regions and method forming same
CN111341847B (zh) * 2018-12-19 2023-03-28 联华电子股份有限公司 半导体结构及其制作方法
CN112652528B (zh) * 2019-10-11 2022-07-05 长鑫存储技术有限公司 埋入式栅极结构及其制作方法
CN113823693A (zh) * 2020-06-19 2021-12-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100899567B1 (ko) * 2002-12-30 2009-05-27 주식회사 하이닉스반도체 텅스텐막을 포함하는 게이트전극을 구비한 반도체 소자의제조 방법
KR20040072267A (ko) * 2003-02-10 2004-08-18 주식회사 하이닉스반도체 반도체소자의 랜딩플러그 형성시의 이온주입방법
US6921982B2 (en) * 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
KR100587672B1 (ko) * 2004-02-02 2006-06-08 삼성전자주식회사 다마신 공법을 이용한 핀 트랜지스터 형성방법
KR100720232B1 (ko) * 2005-12-30 2007-05-23 주식회사 하이닉스반도체 핀 구조의 반도체 소자의 형성방법
KR100720238B1 (ko) * 2006-01-23 2007-05-23 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR100764360B1 (ko) * 2006-04-28 2007-10-08 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20080010661A (ko) * 2006-07-27 2008-01-31 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100838378B1 (ko) * 2006-09-29 2008-06-13 주식회사 하이닉스반도체 핀트랜지스터의 제조 방법
KR20080029637A (ko) * 2006-09-29 2008-04-03 주식회사 하이닉스반도체 마이크로트렌치를 이용한 폴리메탈게이트의 형성 방법
JP2008124189A (ja) * 2006-11-10 2008-05-29 Elpida Memory Inc 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101364378B1 (ko) * 2011-11-03 2014-02-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｆｉｎ 전계 효과 트랜지스터 게이트 산화물
KR20130105020A (ko) * 2012-03-16 2013-09-25 에스케이하이닉스 주식회사 고유전층 및 금속게이트를 갖는 ｃｍｏｓ 장치 및 그 제조방법
KR101877937B1 (ko) * 2012-03-16 2018-07-12 에스케이하이닉스 주식회사 고유전층 및 금속게이트를 갖는 ｃｍｏｓ 장치 및 그 제조방법

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