KR20130105020A - 고유전층 및 금속게이트를 갖는 ｃｍｏｓ 장치 및 그 제조방법 - Google Patents

고유전층 및 금속게이트를 갖는 ｃｍｏｓ 장치 및 그 제조방법 Download PDF

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Abstract

본 기술은 NMOS 문턱전압과 PMOS 문턱전압을 독립적으로 조정할 수 있는 CMOS 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 기판 상에 분리되어 형성되며 각각 상기 기판에 형성된 트렌치, 상기 트렌치 표면에 형성된 게이트절연막 및 상기 게이트절연막 상에서 상기 트렌치를 갭필하는 금속막을 포함하는 NMOS 게이트적층체와 PMOS게이트적층체에서, 상기 트렌치의 깊이를 조절하여 상기 NMOS 게이트적층체의 금속막 두께보다 상기 PMOS 게이트적층체의 금속막 두께가 더 큰 CMOS 장치를 제공한다.

Description

고유전층 및 금속게이트를 갖는 ＣＭＯＳ 장치 및 그 제조방법{COMPLEMENTARY METAL OXIDE SEMICONDUCTOR DEVICE WITH METAL GATE AND HIGH―K DIELECTRIC}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 고유전층 및 금속게이트를 갖는 CMOS 장치 및 그 제조방법에 관한 것이다.
MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)와 같은 반도체 장치의 게이트적층체는 기판 상에 형성된 게이트절연막과 게이트절연막 상에 형성된 게이트전극을 포함한다. 일반적으로 게이트절연막으로는 실리콘산화물(Silicon oxide, SiO2)이 주로 이용되고, 게이트전극으로는 실리콘(Silicon)이 주로 이용되었다.
실리콘산화물은 물리적 두께 감소시 게이트 제어력이 개선되므로 동작전류(Drive current)를 증가시킬 수 있다. 그러나, 게이트절연막의 물리적 두께 감소는 다이렉트터널링(Direct tunneling)에 의한 누설전류 증가로 인해 오프스테이트(Off-state) 특성을 열화시킨다.
또한, CMOS 장치 공정시 NMOS(N-channel MOSFET)과 PMOS(P-channel MOSFET)의 게이트전극을 구현하기 위해 실리콘을 증착한 후 리소그래피 및 이온주입(Implantation)을 진행하고 있다. 즉, 고농도 N형 불순물이 도핑된 'N+ 도프드 실리콘(Doped silicon)'과 고농도 P형 불순물이 도핑된 'P+ 도프드 실리콘'을 형성한다. 이와 같이, N+ 도프드 실리콘을 형성하므로써 NMOS의 문턱전압(Threshold Voltage)을 최적화하고, P+ 도프드 실리콘을 형성하므로써 PMOS의 문턱전압을 최적화한다. 그러나 도프드 실리콘은 게이트공핍(Gate depletion) 현상으로 인해 동작전류가 감소하는 문제점이 발생한다. 특히 PMOS의 P+ 도프드 실리콘에 주입되는 보론(Boron)은 후속 열공정을 통해 외확산(out-diffusion)되어 NMOS 대비 10% 이상 게이트공핍현상이 더 증가된다. 따라서, 도프드 실리콘은 각 MOS의 문턱전압을 최적화시키는데 한계가 있다.
본 발명의 실시예는 CMOS 장치에서 NMOS의 문턱전압과 PMOS의 문턱전압을 독립적으로 조정할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 CMOS 장치는 기판 상에 분리되어 형성되며 각각 상기 기판에 형성된 트렌치, 상기 트렌치 표면에 형성된 게이트절연막 및 상기 게이트절연막 상에서 상기 트렌치를 갭필하는 금속막을 포함하는 NMOS 게이트적층체와 PMOS게이트적층체에서, 상기 트렌치의 깊이를 조절하여 상기 NMOS 게이트적층체의 금속막 두께보다 상기 PMOS 게이트적층체의 금속막 두께가 더 큰 구조를 가질 수 있다. 또한, 상기 트렌치 양측 기판에 형성된 접합영역을 더 포함하고, 상기 트렌치의 깊이를 조절하여 상기 NMOS 게이트적층체의 채널길이보다 상기 PMOS 게이트적층체의 채널길이가 더 큰 구조를 가질 수 있다.
또한, 본 발명의 실시예에 따른 CMOS 장치는 NMOS영역과 PMOS영역을 갖는 기판; 상기 NMOS영역의 기판에 형성된 제1트렌치; 상기 PMOS영역의 기판에 형성되고, 상기 제1트렌치보다 큰 깊이를 갖는 제2트렌치; 상기 제1 및 제2트렌치 표면에 형성된 게이트절연막; 및 상기 게이트절연막 상에서 상기 제1 및 제2트렌치에 갭필된 금속막을 포함할 수 있다.
본 발명의 실시예에 따른 CMOS 장치 제조방법은 NMOS영역의 기판에 제1트렌치를 형성하고, PMOS영역의 기판에 제1트렌치보다 큰 깊이를 갖는 제2트렌치를 형성하는 단계; 상기 제1 및 제2트렌치를 포함한 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 제1 및 제2트렌치를 갭필하는 금속막을 형성하는 단계; 및 상기 기판 표면이 노출될때까지 평탄화공정을 실시하는 단계를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 CMOS 장치 제조방법은 기판에 NMOS영역과 PMOS영역을 분리하는 소자분리막을 형성하는 단계; 상기 NMOS영역의 기판에 제1이온주입영역을 형성하고, 상기 PMOS 영역의 기판에 상기 제1이온주입영역보다 큰 깊이를 갖는 제2이온주입영역을 형성하는 단계; 표면처리를 실시하여 상기 제1 및 제2이온주입영역에 희생막을 형성하는 단계; 상기 희생막을 제거하여 상기 NMOS영역의 기판에 제1트렌치를 형성함과 동시에 상기 PMOS영역의 기판에 제1트렌치보다 큰 깊이를 갖는 제2트렌치를 형성하는 단계; 상기 제1 및 제2트렌치를 포함한 구조물 표면을 따라 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 제1 및 제2트렌치를 갭필하는 금속막을 형성하는 단계; 및 상기 기판 표면이 노출될때까지 평탄화공정을 실시하는 단계를 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 서로 다른 깊이를 갖는 제1 및 제2트렌치에 금속막이 갭필된 구조로 NMOS영역과 PMOS영역에서 게이트전극으로 작용하는 금속막 두께를 서로 다르게 가져감으로써, NMOS 문턱전압과 PMOS 문턱전압을 독립적으로 조정할 수 있는 효과가 있다.
또한, 서로 다른 깊이를 갖는 제1 및 제2트렌치에 금속막이 갭필된 구조로 NMOS영역과 PMOS영역에서 채널길이를 서로 다르게 가져감으로써, 보다 효과적으로 NMOS 문턱전압과 PMOS 문턱전압을 독립적으로 조정할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 CMOS 장치를 도시한 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 CMOS 장치 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명의 실시예는 CMOS 장치에서 NMOS의 문턱전압과 PMOS의 문턱전압을 독립적으로 조정할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 금속막이 임계 두께 이하에서는 일함수(work function)가 감소하고 임계 두께 이상에서는 일함수가 증가하는 물리적 특성 및 트랜지스터에서 채널길이에 따라 문턱전압이 변화하는 특성을 이용하여 NMOS의 문턱전압과 PMOS의 문턱전압을 독립적으로 조정할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
도 1은 본 발명의 실시예에 따른 CMOS 장치를 도시한 단면도이다.
도 1에 도시된 바와 같이, 기판(10)에 형성된 소자분리막(20)에 의하여 분리된 NMOS영역과 PMOS영역에 각각 NMOS 게이트적층체(NG)와 PMOS 게이트적층체(PG)가 형성되어 있다. 그리고, NMOS 게이트적층체(NG) 및 PMOS 게이트적층체(PG) 양측벽에는 스페이서(18, 28)가 형성되어 있고, NMOS 게이트적층체(NG) 및 PMOS 게이트적층체(PG) 양측 기판(10)에는 N형 접합영역(19) 및 P형 접합영역(29)이 형성되어 있다. 스페이서(18, 28)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층막일 수 있다. N형 및 P형 접합영역(19, 29)은 기판(10)에 불순물이 도핑된 불순물영역일 수 있다.
NMOS 게이트적층체(NG)는 기판(10)에 형성된 제1트렌치(11), 제1트렌치(11) 표면에 형성된 계면막(12), 계면막(12) 상의 게이트절연막(13) 및 게이트절연막(13) 상에서 제1트렌치(11)를 갭필하는 금속막(14)을 포함할 수 있다. 그리고, PMOS 게이트적층체(PG)는 기판(10)에 형성된 제2트렌치(21), 제2트렌치(21) 표면에 형성된 계면막(22), 계면막(22) 상의 게이트절연막(23) 및 게이트절연막(23) 상에서 제2트렌치(21)를 갭필하는 금속막(24)을 포함할 수 있다. 이때, NMOS 게이트적층체(NG)의 계면막(12), 게이트절연막(13) 및 금속막(14)은 PMOS 게이트적층체(PG)의 계면막(22), 게이트절연막(23) 및 금속막(24)과 각각 서로 동일한 물질일 수 있다.
계면막(12, 22)은 기판(10)과 게이트절연막(13, 23) 사이의 계면특성을 향상시키는 역할을 수행하는 것으로, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층막일 수 있다.
게이트절연막(13, 23)은 물리적 두께를 감소시키더라도 다이렉트터널링(Direct tunneling)에 의한 누설전류 증가를 방지하기 위하여 고유전상수를 갖는 절연막일 수 있다. 고유전상수를 갖는 절연막은 실리콘산화막의 유전상수(ε=3.9)보다 큰 유전상수를 갖는 절연막을 의미한다. 게이트절연막(13, 23)으로는 하프늄 계열의 금속산화물(HfO2, HfSiO, HfSiON, HfZrO 등)을 사용할 수 있다.
금속막(14, 24)은 게이트전극으로 작용하며, 제1 및 제2트렌치(11, 21)에 갭필되어 실질적으로 채널의 생성 및 소멸을 유도하고, 금속막(14, 24)의 일함수는 트랜지스터의 문턱전압을 결정짓는 주요인으로 작용한다. 그리고, 게이트전극을 금속막(14, 24)으로 형성함에 따라 종래 게이트전극을 폴리실리콘막으로 형성함에 따른 게이트 공핍 현상을 방지하여 트랜지스터의 동작전류를 증가시킬 수 있다. 금속막(14, 24)으로는 티타늄 계열의 금속물(TiN, TiCN, TiAlN 등) 또는 탄탈륨 계열의 금속물(TaCN, TaC, TaN 등)을 사용할 수 있다.
제1트렌치(11) 및 제2트렌치(21)는 서로 동일한 선폭을 갖되, 기판(10) 상부면을 기준으로 서로 다른 깊이를 가질 수 있다. 구체적으로, NMOS 및 PMOS가 요구하는 문턱전압을 제공하기 위하여 제2트렌치(21)의 깊이가 제1트렌치(11)의 깊이보다 더 클 수 있다. 이때, 제1 및 제2트렌치(11, 21)의 깊이를 서로 다르게 형성하는 이유는 제1 및 제2트렌치(11, 21)의 깊이를 조절하는 방법으로 제1 및 제2트렌치(11, 21)에 갭필되는 금속막(14, 24)의 두께를 조절함과 동시에 채널길이를 조절하여 NMOS 문턱전압 및 PMOS 문턱전압을 독립적으로 조정하기 위함이다.
여기서, 제1 및 제2트렌치(11, 21)는 서로 다른 깊이를 갖기 때문에 이들에 갭필되는 금속막(14, 24) 또한 서로 다른 두께를 갖게 된다. 금속막(14, 24)은 임계 두께 이하에서는 일함수가 감소하고, 임계 두께 이상에서는 일함수가 증가하는 물리적 특성을 갖기 때문에 NMOS영역 및 PMOS영역에서 금속막(14, 24)의 두께를 서로 다르게 가져감으로써, NMOS 문턱전압과 PMOS 문턱전압을 독립적으로 조정할 수 있다.
이와 더불어서, 제1 및 제2트렌치(11, 21)는 서로 다른 깊이를 갖기 때문에 NMOS영역과 PMOS영역에서 이들이 표면을 따라 기판(10)에 형성되는 채널의 길이를 서로 다르게 가져갈 수 있다. 트랜지스터에서 채널길이가 감소할수록 문턱전압이 감소하고, 채널길이가 증가할수록 문턱전압이 증가하는 특성을 갖기 때문에 NMOS영역 및 PMOS영역에서 채널길이를 서로 다르게 가져감으로써, 보다 효과적으로 NMOS 문턱전압과 PMOS 문턱전압을 독립적으로 조정할 수 있다.
또한, 본 발명의 실시예에 따른 CMOS 장치에서 NMOS 게이트적층체(NG)는 계면막(12), 게이트절연막(13) 및 금속막(14)을 덮는 제1도전막(15) 및 제1도전막(15) 상에 형성된 제2도전막(16) 및 제2도전막(16) 상에 형성된 하드마스크막(17)을 더 포함할 수 있다. 그리고, PMOS 게이트적층체(PG)는 계면막(22), 게이트절연막(23) 및 금속막(24)을 덮는 제1도전막(25) 및 제1도전막(25) 상에 형성된 제2도전막(26) 및 제2도전막(26) 상에 형성된 하드마스크막(27)을 더 포함할 수 있다. 이때, NMOS 게이트적층체(NG)의 제1도전막(15), 제2도전막(16) 및 하드마스크막(17)은 PMOS 게이트적층체(PG)의 제1도전막(25), 제2도전막(26) 및 하드마스크막(27)과 각각 동일한 물질일 수 있다.
제1도전막(15, 25)은 게이트전극으로 작용함과 동시에 제1 및 제2트렌치(11, 21)에 갭필된 금속막(14, 24)을 보호하는 역할을 수행하는 것으로, 폴리실리콘막일 수 있다. 그리고, 제2도전막(16, 26)은 게이트전극으로 작용함과 동시에 NMOS 게이트적층체(NG) 및 PMOS 게이트적층체(PG)의 저항을 감소시키는 역할을 수행하는 것으로 금속물일 수 있다.
본 발명의 실시예에 따른 CMOS 장치는 서로 다른 깊이를 갖는 제1 및 제2트렌치(11, 21)에 금속막(14, 24)이 갭필된 구조로 NMOS영역과 PMOS영역에서 게이트전극으로 작용하는 금속막(14, 24) 두께를 서로 다르게 가져감으로써, NMOS 문턱전압과 PMOS 문턱전압을 독립적으로 조정할 수 있다.
또한, 서로 다른 깊이를 갖는 제1 및 제2트렌치(11, 21)에 금속막(14, 24)이 갭필된 구조로 NMOS영역과 PMOS영역에서 채널길이를 서로 다르게 가져감으로써, 보다 효과적으로 NMOS 문턱전압과 PMOS 문턱전압을 독립적으로 조정할 수 있다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 CMOS 장치 제조방법을 도시한 공정단면도이다. 이하에서는, 도 1에 도시된 구조를 갖는 CMOS 장치의 제조방법에 대한 일례를 설명하기로 한다.
도 2a에 도시된 바와 같이, 기판(51)에 소자분리막(52)을 형성하여 NMOS영역과 PMOS영역을 정의한다. 소자분리막(52)에 의하여 NMOS영역과 PMOS영역에 각각 활성영역이 형성된다. 기판(51)으로는 단결정 실리콘기판을 사용할 수 있고, 소자분리막(52)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다.
다음으로, 기판(51) 상에 NMOS 게이트적층체가 형성될 영역을 오픈하는 개구부(53A)를 갖는 제1마스크패턴(53)을 형성한다. 제1마스크패턴(53)은 감광막으로 형성할 수 있다.
다음으로, 제1마스크패턴(53)을 이온주입장벽으로 기판(51)에 도펀트를 이온주입하여 제1이온주입영역(54)을 형성한다. 이때, 제1이온주입영역(54)은 이온주입공정시 도펀트에 의해 기판(51)에 전달된 에너지에 의하여 비정질상태(amorphous state)를 가질 수 있다.
제1이온주입영역(54)을 형성하기 위한 이온주입공정시 사용되는 도펀트로는 기판(51)을 구성하는 물질과 동일한 족에 속하면서 기판(51)을 구성하는 물질보다 원자량이 큰 물질을 사용하거나, 또는 기판(51)을 구성하는 물질보다 원자량이 큰 비활성물질을 사용할 수 있다. 예컨대, 기판(51)으로 실리콘기판을 사용하는 경우에 도펀트로는 저마늄(Ge), 아르곤(Ar), 크립톤(Kr)등을 사용할 수 있다.
제1이온주입영역(54)을 형성하기 위한 이온주입공정은 1×1014 atoms/cm2 내지 1×1015 atoms/cm2 범위의 도즈량 및 1KeV 내지 10KeV 범위의 주입에너지를 사용하여 실시할 수 있다.
다음으로, 제1마스크패턴(53)을 제거한다.
도 2b에 도시된 바와 같이, 기판(51) 상에 PMOS 게이트적층체가 형성될 영역을 오픈하는 개구부(55A)를 갖는 제2마스크패턴(55)을 형성한다. 제2마스크패턴(55)의 개구부(55A) 선폭은 제1마스크패턴(53)의 개구부(53A) 선폭과 동일할 수 있으며, 제2마스크패턴(55)은 감광막으로 형성할 수 있다.
다음으로, 제2마스크패턴(55)을 이온주입장벽으로 기판(51)에 도펀트를 이온주입하여 제2이온주입영역(56)을 형성한다. 이때, 제2이온주입영역(56)은 이온주입공정시 도펀트에 의해 기판(51)에 전달된 에너지에 의하여 비정질상태를 가질 수 있다.
제2이온주입영역(56)을 형성하기 위한 이온주입공정시 사용되는 도펀트는 제1이온주입영역(54)을 형성하기 위한 이온주입공정시 사용되는 도펀트와 동일할 수 있다. 즉, 제2이온주입영역(56)을 형성하기 위한 이온주입공정시 사용되는 도펀트로는 기판(51)을 구성하는 물질과 동일한 족에 속하면서 기판(51)을 구성하는 물질보다 원자량이 큰 물질을 사용하거나, 또는 기판(51)을 구성하는 물질보다 원자량이 큰 비활성물질을 사용할 수 있다.
제2이온주입영역(56)은 기판(51) 표면을 기준으로 제1이온주입영역(54)보다 큰 깊이를 갖도록 형성할 수 있다. 이를 위하여, 제2이온주입영역(56)을 형성하기 위한 이온주입공정은 제1이온주입영역(54)을 형성하기 위한 이온주입공정보다 큰 도즈량 및 주입에너지를 사용하여 실시할 수 있다. 구체적으로, 제2이온주입영역(56)을 형성하기 위한 이온주입공정은 1×1015 atoms/cm2 내지 1×1016 atoms/cm2 범위의 도즈량 및 10KeV 내지 100KeV 범위의 주입에너지를 사용하여 실시할 수 있다.
다음으로, 제2마스크패턴(55)을 제거한다.
도 2c에 도시된 바와 같이, 기판(51) 전면에 대한 표면처리를 실시하여 기판(51) 표면에 희생막(57)을 형성한다. 이때, 희생막(57)은 기판(51)을 소모하면서 형성되는 절연막일 수 있다.
표면처리는 열처리, 플라즈마처리 및 라디컬처리로 이루어진 그룹으로부터 선택된 어느 한 방법 또는 둘 이상의 방법을 혼합하여 실시할 수 있다. 또한, 표면처리는 산소분위기, 질소분위기 및 산소와 질소가 혼합된 분위기에서 실시할 수 있다. 따라서, 표면처리를 통해 형성되는 희생막(57)은 표면처리 분위기에 따라 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다. 이하에서는, 산소분위기에서 열처리를 진행하는 방법으로 표면처리를 실시한 경우를 예시하여 설명하기로 한다.
표면처리를 위해 산소분위기에서 열처리를 실시하는 경우에는, 제1 및 제2이온주입영역(54, 56)이 형성된 지역에 상대적으로 더 두꺼운 희생막(57) 즉, 산화막이 형성될 수 있다. 또한, 표면처리시 제1이온주입영역(54)에 형성되는 제1희생막(57A)보다 이온주입공정시 상대적으로 큰 도즈량 및 주입에너지를 사용하여 형성된 제2이온주입영역(56)에 형성되는 제2희생막(57B)이 더 두껍게 형성될 수 있다. 이처럼, 희생막(57)의 두께가 서로 상이하게 형성되는 것은 이온주입공정 및 이온주입공정이 사용되는 도펀트의 도즈량 및 주입에너지 차이에 의한 것이다.
도 2d에 도시된 바와 같이, 희생막(57)을 제거하여 NMOS영역의 기판(51)에 제1트렌치(58)를 형성함과 동시에 PMOS영역의 기판(51)에 제1트렌치(58)보다 큰 깊이를 갖는 제2트렌치(59)를 형성한다.
상술한 공정과정을 통해 NMOS영역과 PMOS영역에 각각 서로 다른 깊이를 갖는 제1트렌치(58)와 제2트렌치(59)를 형성할 수 있다.
한편, NMOS 게이트적층체가 형성될 영역과 PMOS 게이트적층체가 형성될 영역을 오픈하는 마스크패턴을 형성한 이후에 마스크패턴을 식각장벽으로 기판(51)을 식각하는 방법으로도 제1 및 제2트렌치(58, 59)를 형성할 수 있다. 하지만, 식각공정을 통해 서로 다른 깊이를 갖는 제1 및 제2트렌치(58, 59)를 형성하기 위해서는 다수의 마스킹공정 및 식각공정이 필요하고, 식각공정시 제1 및 제2트렌치(58, 59) 표면에 형성된 손상(또는 결함)을 치유하기 위한 별도의 후처리가 필요한 바, 공정과정이 복잡하여 생산성이 저하될 수 있다.
도 2e에 도시된 바와 같이, 제1 및 제2트렌치(58, 59)를 포함한 구조물 표면을 따라 일정한 두께를 갖는 계면막(60)을 형성한다. 계면막(60)은 10Å 이하의 두께, 구체적으로 1Å 내지 10Å 범위의 두께를 갖도록 형성할 수 있다. 계면막(60)은 후속 공정을 통해 형성될 게이트절연막(61)과 기판(51) 사이의 계면특성을 개선하는 역할을 수행하는 것으로, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
한편, EOT(Electric oxide thicknes) 감소를 위하여 계면막(60) 형성공정을 생략할 수도 있다.
다음으로, 계면막(60) 상에 제1 및 제2트렌치(58, 59)를 포함한 구조물 표면을 따라 일정한 두께를 갖는 게이트절연막(61)을 형성한다. 게이트절연막(61)은 고유전상수를 갖는 절연막으로 형성할 수 있다. 즉, 게이트절연막(61)은 실리콘산화막의 유전상수(ε=3.9)보다 큰 유전상수를 갖는 절연막으로 형성할 수 있다. 일례로, 게이트절연막(61)은 하프늄 계열의 금속산화물(HfO2, HfSiO, HfSiON, HfZrO 등)로 형성할 수 있다.
다음으로, 게이트절연막(61) 상에 제1 및 제2트렌치(58, 59)를 갭필하도록 금속막(62)을 형성한다. 금속막(62)은 게이트전극으로 작용하며, 티타늄 계열 금속물(TiN, TiCN, TiAlN 등) 또는 탄탈륨 계열 금속물(TaCN, TaC, TaN 등)로 형성할 수 있다.
도 2f에 도시된 바와 같이, 기판(51) 표면에 노출될때까지 금속막(62), 게이트절연막(61) 및 계면막(60)에 대한 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
평탄화공정이 완료된 시점에서 NMOS영역에는 제1트렌치(58), 제1트렌치(58) 표면에 형성된 계면막(60A), 계면막(60A) 상의 게이트절연막(61A) 및 게이트절연막(61A) 상에서 제1트렌치(58)에 갭필된 금속막(62A)이 잔류한다. 그리고, PMOS영역에는 제2트렌치(59), 제2트렌치(59) 표면에 형성된 계면막(60B), 계면막(60B) 상의 게이트절연막(61B) 및 게이트절연막(61B) 상에서 제2트렌치(59)에 갭필된 금속막(62B)이 잔류한다.
NMOS영역과 PMOS영역에 각각 서로 다른 깊이를 갖는 제1트렌치(58) 및 제2트렌치(59)를 형성한 이후에 금속막(62)을 증착하고, 평탄화하는 방법으로 각 영역에서 서로 다른 두께를 갖는 금속막(62A, 62B)을 용이하게 형성할 수 있다. 즉, 상술한 공정과정을 통해 각 영역에서 요구되는 문턱전압을 제공하는 일함수를 갖는 금속막(62A, 62B)을 용이하게 형성할 수 있다.
도 2g에 도시된 바와 같이, 기판(51) 전면에 제1도전막(63A, 63B), 제2도전막(64A, 64B) 및 하드마스크막(65A, 65B)을 순차적으로 형성한 이후에 이들을 선택적으로 식각하여 NMOS영역에 NMOS 게이트적층체(NG)를 형성하고, PMOS영역에 PMOS 게이트적층체(PG)를 형성한다. 제1도전막(63A, 63B)은 게이트전극으로 작용함과 동시에 제1 및 제2트렌치(58, 59)에 갭필된 금속막(62A, 62B)을 보호하는 역할을 수행하는 것으로, 폴리실리콘막일 수 있다. 그리고, 제2도전막(64A, 64B)은 게이트전극으로 작용함과 동시에 NMOS 게이트적층체(NG) 및 PMOS 게이트적층체(PG)의 저항을 감소시키는 역할을 수행하는 것으로 금속물일 수 있다.
다음으로, NMOS 게이트적층체(NG)와 PMOS 게이트적층체(PG) 양측벽에 스페이서(66)를 형성한다. 스페이서(66)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층막으로 형성할 수 있다.
다음으로, PMOS 게이트적층체(PG) 양측 기판(51)에 P형 접합영역(69)을 형성한 이후에 NMOS 게이트적층체(NG) 양측 기판(51)에 N형 접합영역(68)을 형성한다.
본 발명의 실시예에 따라 형성된 CMOS 장치는 서로 다른 깊이를 갖는 제1 및 제2트렌치(58, 59)에 금속막(62A, 62B)이 갭필된 구조로 NMOS영역과 PMOS영역에서 게이트전극으로 작용하는 금속막(62A, 62B) 두께를 서로 다르게 가져감으로써, NMOS 문턱전압과 PMOS 문턱전압을 독립적으로 조정할 수 있다.
또한, 서로 다른 깊이를 갖는 제1 및 제2트렌치(58, 59)에 금속막(62A, 62B)이 갭필된 구조로 NMOS영역과 PMOS영역에서 채널길이를 서로 다르게 가져감으로써, 보다 효과적으로 NMOS 문턱전압과 PMOS 문턱전압을 독립적으로 조정할 수 있다.
또한, 서로 다른 깊이를 갖는 제1 및 제2트렌치(58, 59)를 일반적인 마스킹공정/식각공정 대신 이온주입공정을 통해 서로 다른 두께를 갖도록 형성된 희생막(57)을 제거하는 방법으로 형성함으로써, 공정과정을 단순화시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 제1트렌치 21 : 제2트렌치
12, 22 : 계면막 13, 23 : 게이트절연막
14, 24 : 금속막 15, 25 : 제1도전막
16, 26 : 제2도전막 17, 27 : 하드마스크막
18, 28 : 스페이서 19, 29 : 접합영역
NG : NMOS 게이트적층체 PG : PMOS 게이트적층체

Claims (22)

  1. 기판 상에 분리되어 형성되며 각각 상기 기판에 형성된 트렌치, 상기 트렌치 표면에 형성된 게이트절연막 및 상기 게이트절연막 상에서 상기 트렌치를 갭필하는 금속막을 포함하는 NMOS 게이트적층체와 PMOS게이트적층체에서,
    상기 트렌치의 깊이를 조절하여 상기 NMOS 게이트적층체의 금속막 두께보다 상기 PMOS 게이트적층체의 금속막 두께가 더 큰 CMOS 장치.
  2. 제1항에 있어서,
    상기 트렌치 양측 기판에 형성된 접합영역을 더 포함하고,
    상기 트렌치의 깊이를 조절하여 상기 NMOS 게이트적층체의 채널길이보다 상기 PMOS 게이트적층체의 채널길이가 더 큰 CMOS 장치.
  3. 제1항에 있어서,
    상기 기판과 상기 게이트절연막 사이에 삽입된 계면막을 더 포함하고,
    상기 게이트절연막은 상기 계면막보다 큰 유전상수를 갖는 CMOS 장치.
  4. 제3항에 있어서,
    상기 계면막은 실리콘산화물을 포함하고, 상기 게이트절연막은 실리콘산화물보다 큰 유전상수를 갖는 절연막을 포함하는 CMOS 장치.
  5. 제1항에 있어서,
    상기 NMOS 게이트적층체 및 상기 PMOS 게이트적층체는,
    상기 금속막 상의 제1도전막;
    상기 제1도전막 상의 제2도전막;
    상기 제2도전막 상의 하드마스크막; 및
    상기 제1, 제2도전막 및 상기 하드마스크막 양측벽에 형성된 스페이서
    를 더 포함하는 CMOS 장치.
  6. 제5항에 있어서,
    상기 제1도전막은 폴리실리콘을 포함하고, 상기 제2도전막은 금속물을 포함하는 CMOS 장치.
  7. NMOS영역과 PMOS영역을 갖는 기판;
    상기 NMOS영역의 기판에 형성된 제1트렌치;
    상기 PMOS영역의 기판에 형성되고, 상기 제1트렌치보다 큰 깊이를 갖는 제2트렌치;
    상기 제1 및 제2트렌치 표면에 형성된 게이트절연막; 및
    상기 게이트절연막 상에서 상기 제1 및 제2트렌치에 갭필된 금속막
    을 포함하는 CMOS 장치.
  8. 제7항에 있어서,
    상기 제1트렌치 양측 기판에 형성된 N형 접합영역; 및
    상기 제2트렌치 양측 기판에 형성된 P형 접합영역
    을 더 포함하는 CMOS 장치.
  9. 제7항에 있어서,
    상기 기판과 상기 게이트절연막 사이에 삽입된 계면막을 더 포함하고,
    상기 게이트절연막은 상기 계면막보다 큰 유전상수를 갖는 CMOS 장치.
  10. 제9항에 있어서,
    상기 계면막은 실리콘산화물을 포함하고, 상기 게이트절연막은 실리콘산화물보다 큰 유전상수를 갖는 절연막을 포함하는 CMOS 장치.
  11. NMOS영역의 기판에 제1트렌치를 형성하고, PMOS영역의 기판에 제1트렌치보다 큰 깊이를 갖는 제2트렌치를 형성하는 단계;
    상기 제1 및 제2트렌치를 포함한 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 제1 및 제2트렌치를 갭필하는 금속막을 형성하는 단계; 및
    상기 기판 표면이 노출될때까지 평탄화공정을 실시하는 단계
    를 포함하는 CMOS 장치 제조방법.
  12. 제11항에 있어서,
    상기 게이트절연막을 형성하기 이전에,
    상기 제1 및 제2트렌치를 포함한 기판 상에 계면막을 형성하는 단계를 더 포함하고, 상기 게이트절연막은 상기 계면막보다 큰 유전상수를 갖는 CMOS 장치 제조방법.
  13. 제12항에 있어서,
    상기 계면막은 실리콘산화물을 포함하고, 상기 게이트절연막은 실리콘산화물보다 유전상수가 큰 절연막을 포함하는 CMOS 장치 제조방법.
  14. 제11항에 있어서,
    기판 상에 제1도전막, 제2도전막 및 하드마스크막을 형성하는 단계;
    상기 제1 및 제2트렌치를 덮도록 상기 하드마스크막, 상기 제1 및 제2도전막을 선택적으로 식각하여 상기 NMOS영역에 NMOS 게이트적층체를 형성함과 동시에 상기 PMOS영역에 PMOS 게이트적층체를 형성하는 단계;
    상기 NMOS 게이트적층체 및 상기 PMOS 게이트적층체 양측 기판에 각각 N형 접합영역 및 P형 접합영역을 형성하는 단계
    를 더 포함하는 CMOS 장치 제조방법.
  15. 제14항에 있어서,
    상기 제1도전막은 폴리실리콘을 포함하고, 상기 제2도전막은 금속물을 포함하는 CMOS 장치 제조방법.
  16. 기판에 NMOS영역과 PMOS영역을 분리하는 소자분리막을 형성하는 단계;
    상기 NMOS영역의 기판에 제1이온주입영역을 형성하고, 상기 PMOS 영역의 기판에 상기 제1이온주입영역보다 큰 깊이를 갖는 제2이온주입영역을 형성하는 단계;
    표면처리를 실시하여 상기 제1 및 제2이온주입영역에 희생막을 형성하는 단계;
    상기 희생막을 제거하여 상기 NMOS영역의 기판에 제1트렌치를 형성함과 동시에 상기 PMOS영역의 기판에 제1트렌치보다 큰 깊이를 갖는 제2트렌치를 형성하는 단계;
    상기 제1 및 제2트렌치를 포함한 구조물 표면을 따라 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 제1 및 제2트렌치를 갭필하는 금속막을 형성하는 단계; 및
    상기 기판 표면이 노출될때까지 평탄화공정을 실시하는 단계
    를 포함하는 CMOS 장치 제조방법.
  17. 제16항에 있어서,
    상기 제1 및 제2이온주입영역은 상기 기판을 구성하는 물질과 동일한 족에 속하고 상기 기판을 구성하는 물질보다 원자량이 큰 물질 또는 상기 기판을 구성하는 물질보다 원자량이 큰 비활성물질을 도펀트로 사용하는 CMOS 장치 제조방법.
  18. 제16항에 있어서,
    상기 제2이온주입영역은 상기 제1이온주입영역보다 큰 도즈량 및 큰 주입에너지를 사용하여 실시하는 CMOS 장치 제조방법.
  19. 제16항에 있어서,
    상기 게이트절연막을 형성하기 이전에,
    상기 제1 및 제2트렌치를 포함한 기판 상에 계면막을 형성하는 단계를 더 포함하고, 상기 게이트절연막은 상기 계면막보다 큰 유전상수를 갖는 CMOS 장치 제조방법.
  20. 제19항에 있어서,
    상기 계면막은 실리콘산화물을 포함하고, 상기 게이트절연막은 실리콘산화물보다 유전상수가 큰 절연막을 포함하는 CMOS 장치 제조방법.
  21. 제16항에 있어서,
    기판 상에 제1도전막, 제2도전막 및 하드마스크막을 형성하는 단계;
    상기 제1 및 제2트렌치를 덮도록 상기 하드마스크막, 상기 제1 및 제2도전막을 선택적으로 식각하여 상기 NMOS영역에 NMOS 게이트적층체를 형성함과 동시에 상기 PMOS영역에 PMOS 게이트적층체를 형성하는 단계;
    상기 NMOS 게이트적층체 및 상기 PMOS 게이트적층체 양측 기판에 각각 N형 접합영역 및 P형 접합영역을 형성하는 단계
    를 더 포함하는 CMOS 장치 제조방법.
  22. 제21항에 있어서,
    상기 제1도전막은 폴리실리콘을 포함하고, 상기 제2도전막은 금속물을 포함하는 CMOS 장치 제조방법.
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