CN100511648C - 用于形成半导体器件的方法 - Google Patents
用于形成半导体器件的方法 Download PDFInfo
- Publication number
- CN100511648C CN100511648C CNB2007101294360A CN200710129436A CN100511648C CN 100511648 C CN100511648 C CN 100511648C CN B2007101294360 A CNB2007101294360 A CN B2007101294360A CN 200710129436 A CN200710129436 A CN 200710129436A CN 100511648 C CN100511648 C CN 100511648C
- Authority
- CN
- China
- Prior art keywords
- dielectric film
- pattern
- active area
- etching
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 113
- 238000000034 method Methods 0.000 title claims abstract description 58
- 150000004767 nitrides Chemical class 0.000 claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 238000002955 isolation Methods 0.000 claims abstract description 55
- 238000005530 etching Methods 0.000 claims description 71
- 230000000994 depressogenic effect Effects 0.000 claims description 52
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 6
- 239000004744 fabric Substances 0.000 description 5
- 239000012212 insulator Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000004062 sedimentation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
本发明公开一种用于形成半导体器件的方法，该方法解决在用于形成包括凹陷区的鳍型栅极的工序中的问题，例如，工序复杂、制造余量低以及难以形成精确的鳍形。在用于形成限定有源区的隔离介电膜的工序中，以如下方式形成氮化膜图案，即：根据后续工序步骤中所形成的鳍型有源区中的鳍部的线宽而调整氮化膜的尺寸，并且在除了半导体基板的氮化膜图案之外的每个区域中形成隔离介电膜。接着，蚀刻出凹陷部，并且从所述氮化膜图案的线宽缩小至某种程度的区域中移除所述隔离介电膜。因此，用于形成鳍型有源区的工序余量增加，并且可以精确地调整鳍部的形状，这一起有助于改善半导体器件的电气特性。
Description
技术领域
本发明整体涉及一种用于形成半导体器件的方法。更具体而言，本发明涉及一种用于形成包括凹陷区的鳍型栅极的改进的方法，该方法解决与现有技术方法相关的问题，例如，工序复杂、制造余量低以及难以形成精确的鳍形。在用于形成限定有源区的隔离介电膜的工序中，以如下方式形成氮化膜图案，即：根据后续工序步骤中所形成的鳍型有源区中的鳍部的线宽调整氮化膜的尺寸，并且在除了半导体基板的氮化膜图案之外的每个区域中形成隔离介电膜。接着，蚀刻出凹陷部，并且从氮化膜图案的线宽缩小至某种程度的区域中移除隔离介电膜。因此，用于形成鳍型有源区的工序余量增加，并且可精确地调整鳍部的形状，这一起有助于改善半导体器件的电气特性。
背景技术
在半导体器件的高度集成的趋势下，限定有源区及隔离介电膜的工序余量减小。由于栅极的线宽变窄导致沟道长度缩短，还可能会发生短沟道效应。为了克服这一问题，引入了诸如凹式栅极和鳍型栅极等多沟道FET(McFET)。在此，通过将期望的栅极区中的半导体基板蚀刻至规定深度而形成凹式栅极结构，以增加沟道长度。同时，通过增加有源区与栅极之间的接触面积而形成鳍型栅极结构，以增加栅极的驱动能力，并且进一步改善半导体器件的电气特性。
图1是显示一种用于形成半导体器件的传统方法的平面图。
具体地说，图中所示的SRAM单元区域在半导体基板10之上限定条状有源区。
接着，在有源区20之间的区域中形成隔离介电膜50。
接着形成栅极90，使其规定区域与有源区20重叠。此时，优选的是，栅极90包括凹陷区以及鳍型有源区。
图2a至2g是分步显示一种用于形成半导体器件的传统方法的横截面图。在每幅图中，(i)示出沿着图1的线X-X′所截取的横截面，并且(ii)示出沿着图1的线Y-Y′所截取的横截面。
参考图2a，在半导体基板10上形成限定有源区的第一介电膜图案25以及第一氮化膜图案30。利用第一氮化膜图案30作为掩模而蚀刻半导体基板10，并且采用介电膜层填充被蚀刻的区域，以形成隔离介电膜50。此时，使用第一光阻图案来形成第一介电膜图案25以及第一氮化膜图案30。然而，形成隔离介电膜50的一个问题在于，在形成第一介电图案25以及第一氮化膜图案30之后，必须移除第一光阻图案，因而必须重新再执行一次CMP工序。
参考图2b，在第一氮化膜图案30之上形成限定凹陷区的第二光阻图案(未显示)，并且利用第二光阻图案作为掩模而蚀刻第一氮化膜图案30。再次移除第二光阻图案，以提供限定凹陷区的第二氮化膜图案35。
参考图2c，在隔离介电膜50以及限定凹陷区的第二氮化膜图案35之间的区域中形成第二介电膜40，并且执行CMP工序，直到限定凹陷区的第二氮化膜图案35露出为止。
参考图2d，移除限定凹陷区的第二氮化膜图案35，以便在第二介电膜40的侧壁上形成第二氮化膜45。
接着，采用第二介电膜40以及第二氮化膜45作为掩模，蚀刻半导体基板10以形成凹陷区60。此时，移除凹陷区60以及相邻区域中的隔离介电膜50，以形成鳍型栅极。在此，由于第二氮化膜45而未被蚀刻的有源区20变成鳍状，所以第二氮化膜45的线宽变成鳍型有源区中的线宽。然而，调整在第二介电膜40之上类似间隙壁形成的第二氮化膜45的厚度是困难的，并且氮化膜相对于半导体基板的蚀刻选择性比例不高。这些因素使得用于形成精确的鳍型有源区的工序余量减小。
参考图2e，全部移除半导体基板10上的第一介电膜图案25、第二介电膜40以及第二氮化膜45，并且蚀刻隔离介电膜50的与凹陷区60相邻并且与期望的栅极区重叠的部分，以形成鳍型有源区。此时，必须以如下方式小心地控制蚀刻工序，即：使鳍型有源区中用于形成鳍部的部分和凹陷区60一样高。在此过程中，对栅极纵向上的多余沟道区也进行蚀刻，这使得难以调整鳍部的形状。
参考图2f，在有源区20的表面上形成栅极介电膜70之后，在半导体基板10的整个表面上相继形成栅极多晶硅层75、栅极导电层80以及栅极绝缘层85。
参考图2g，通过限定栅极的掩模相继蚀刻栅极绝缘层85、栅极导电层80以及栅极多晶硅层75，以形成限定凹陷区60以及鳍型有源区的栅极90。
如上所述，用于形成半导体器件的该传统方法的工序复杂以及制造余量较低，这是因为该方法使用第一介电膜和第二介电膜以及第一氮化膜和第二氮化膜来形成凹陷区，因而需要反复执行光阻掩模图案形成工序以及用于每个图案的CMP工序。此外，根据该传统方法，当形成鳍型有源区时，鳍部的线宽由图2d的第二氮化膜所决定。然而，调整类似间隙壁形成的第二氮化膜的厚度是困难的，并且该氮化膜相对于半导体基板的蚀刻选择性比例不高，这使得难以提供精确的鳍形。
发明内容
考虑到上述情况，本发明提供一种用于形成半导体器件的方法，以解决在用于形成包括凹陷区的鳍型栅极的工序中所存在的问题，例如，工序复杂、制造余量低以及难以形成精确的鳍形。
本发明的第一实施例提供一种用于形成半导体器件的方法，所述方法包括如下步骤：在半导体基板之上形成氮化膜图案，所述氮化膜图案在其侧壁上包括绝缘膜；利用所述氮化膜图案以及所述绝缘膜作为掩模来蚀刻所述半导体基板，由此形成限定有源区的第一沟槽；移除所述绝缘膜以形成第二沟槽；形成隔离介电膜，由此填充所述第二沟槽；移除所述氮化膜图案；形成硬掩模图案，所述硬掩模图案限定横跨所述有源区的凹陷区；利用所述硬掩模图案来蚀刻所述半导体基板，由此在所述凹陷区中形成鳍型有源区；移除所述硬掩模图案；以及在包括所述凹陷区的半导体基板之上形成栅极，由此填充所述鳍型有源区。
本发明的第二实施例提供一种用于形成半导体器件的方法，所述方法包括如下步骤：在半导体基板之上形成第一介电膜；在所述第一介电膜之上形成氮化膜层；在所述氮化膜层之上形成第一光阻图案，所述第一光阻图案限定的有源区在尺寸上与传统技术所形成的有源区相等或者比传统技术所形成的有源区小规定尺寸；利用所述第一光阻图案作为掩模以蚀刻所述氮化膜层、所述第一介电膜以及所述半导体基板，由此形成沟槽；移除所述第一光阻图案，并且将被蚀刻的所述氮化膜层的表面湿式蚀刻至规定厚度，由此形成比所述有源区小规定尺寸的氮化膜图案；利用所述氮化膜图案作为掩模以蚀刻所述第一介电膜；在具有所述沟槽的半导体基板的整个表面上形成隔离介电膜；蚀刻所述隔离介电膜以降低所述隔离介电膜的高度，并且移除所述氮化膜图案以及所述第一介电膜；在移去所述第一介电膜的区域中形成第二介电膜；在所述半导体基板的整个表面上形成第二硬掩模图案；在所述第二硬掩模图案之上形成第二光阻图案，所述第二光阻图案露出横跨所述有源区的凹陷区，而栅极区位于所述半导体基板以及所述隔离介电膜之上；利用所述第二光阻图案作为掩模以蚀刻所述第二硬掩模图案、所述第二介电膜、所述半导体基板以及所述隔离介电膜，由此在所述凹陷区中形成鳍型有源区；移除所述第二光阻图案以及所述第二硬掩模图案；蚀刻所述第二介电膜以及所述隔离介电膜，由此露出所述有源区的表面；在所述有源区的露出表面之上形成栅极介电膜；以及在具有所述鳍型有源区以及所述凹陷区的半导体区域之上形成栅极。
本发明的第三实施例提供一种用于形成半导体器件的方法，所述方法包括如下步骤：在半导体基板之上形成第一介电膜；在所述第一介电膜之上的期望的有源区上以规定尺寸依次形成氮化膜图案以及第一硬掩模图案；在所述氮化膜图案以及所述第一硬掩模图案的侧壁上形成绝缘膜；利用所述绝缘膜以及所述第一硬掩模图案作为掩模以蚀刻所述第一介电膜以及所述半导体基板，由此形成沟槽；移除所述绝缘膜以及所述第一硬掩模图案，由此在具有所述沟槽的半导体基板的整个表面上形成隔离介电膜；蚀刻所述隔离介电膜以降低所述隔离介电膜的高度，并且移除所述氮化膜图案以及所述第一介电膜；在移去所述第一介电膜的区域中形成第二介电膜；在所述半导体基板的整个表面上形成第二硬掩模图案；在所述第二硬掩模图案之上形成光阻图案，所述光阻图案露出与期望的栅极区和所述有源区重叠的区域、以及竖直SOI(绝缘体上硅)类型区域；利用所述光阻图案作为掩模来蚀刻所述第二硬掩模图案、所述第二介电膜、所述半导体基板以及所述隔离介电膜，由此形成凹陷区以及鳍型有源区；移除所述光阻图案以及所述第二硬掩模图案；蚀刻所述第二介电膜以及所述隔离介电膜，由此露出所述有源区的表面；在所述有源区的露出表面之上形成栅极介电膜；以及在具有所述竖直SOI类型有源区以及所述凹陷区的半导体区域之上形成栅极。
本发明的第四实施例提供一种用于形成半导体器件的方法，所述方法包括如下步骤：在半导体基板之上形成第一介电膜；在所述第一介电膜之上形成氮化膜层；在所述氮化膜层之上形成第一光阻图案，所述第一光阻图案限定的有源区在尺寸上与传统技术所形成的有源区相等或者比传统技术所形成的有源区小规定尺寸；利用所述第一光阻图案作为掩模以蚀刻所述氮化膜层、所述第一介电膜以及所述半导体基板，以形成沟槽；移除所述第一光阻图案，并且将被蚀刻的所述氮化膜层的表面湿式蚀刻至规定厚度，以形成在尺寸上比所述有源区小规定尺寸的氮化膜图案；利用所述氮化膜图案作为掩模以蚀刻所述第一介电膜；在具有所述沟槽的半导体基板的整个表面上形成隔离介电膜；蚀刻所述隔离介电膜以降低所述隔离介电膜的高度，并且移除所述氮化膜图案以及所述第一介电膜；在移去所述第一介电膜的区域中形成第二介电膜；在所述半导体基板的整个表面上形成第二硬掩模图案；在所述第二硬掩模图案之上形成第二光阻图案，所述第二光阻图案露出与期望的栅极区和所述有源区重叠的区域、以及竖直SOI类型区域；利用所述第二光阻图案作为掩模以蚀刻所述第二硬掩模图案、所述第二介电膜、所述半导体基板以及所述隔离介电膜，由此形成凹陷区以及鳍型有源区；移除所述第二光阻图案以及所述第二硬掩模图案；蚀刻所述第二介电膜以及所述隔离介电膜，由此露出所述有源区的表面；在所述有源区的露出表面之上形成栅极介电膜；以及在具有所述竖直SOI类型有源区以及所述凹陷区的半导体区域之上形成栅极。
于是，本发明的半导体器件形成方法的特征在于：在用于限定有源区的隔离介电膜形成工序中，在半导体基板之上形成形状与有源区相同且在尺寸上与有源区相等或者比有源区小规定尺寸的硬掩模图案或氮化膜图案，并且在硬掩模图案的侧壁上或氮化膜图案的侧壁上形成具有规定线宽的绝缘膜。这些结构特征使得可以形成用于鳍型有源区的正常鳍形，并且提高半导体器件的工序余量。此外，竖直SOI结构的沟道区有助于改善半导体器件的电气特性以及增强其驱动电压，从而提高了半导体器件的可靠性。
通过以下的描述和本发明的实施例将会理解和更清楚地体会到本发明的其它目的及优点。此外，容易认识到，通过权利要求书中所规定的方法及其组合可以实现本发明的目的及优点。
附图说明
图1是显示一种用于形成半导体器件的传统方法的平面图；
图2a至2g是分步显示一种用于形成半导体器件的传统方法的横截面图；
图3是显示根据本发明优选实施例的一种用于形成半导体器件的方法的布局图；
图4a至4g是分步显示根据本发明第一实施例的一种用于形成半导体器件的方法的横截面图；以及
图5a与5b是显示根据本发明第二实施例的一种用于形成半导体器件的方法的横截面图。
具体实施方式
下面将参考附图详细阐述本发明的优选实施例，以使本领域的技术人员可以容易地实施本发明。
图3是显示根据本发明优选实施例的一种用于形成半导体器件的方法的布局图。
首先，限定有源区120，其中有源区以岛状布置在半导体基板100之上，并且具有条状平面形状。
接着，限定凹式栅极区170以及鳍型有源区175。换言之，限定这样的凹陷区170以及鳍型有源区175，即：凹陷区170具有与半导体基板100的有源区120中的期望栅极区重叠的部分，鳍型有源区175包括隔离介电膜150的位于凹陷区170的相邻区域中的一部分。
最后，在包括鳍型有源区175的半导体基板之上限定栅极200。
同时，栅极200之下的凹陷区170以及鳍型有源区175具有‘Fx-2D’的线宽，其中‘Fx’指栅极200的线宽，并且‘D’是在0与(Fx/2)之间的值，即，0<D<(Fx/2)，该值是考虑到栅极200与凹式栅极区170及鳍型有源区175之间的对齐误差来决定的。假设‘W’代表有源区120的线宽，那么鳍型有源区175在栅极200方向上的长度在一个方向上比有源区120长0至W/2，当考虑两个方向时则比有源区120长0至W。
图4a至4g是示出根据本发明第一实施例的一种用于形成半导体器件的方法的横截面图，其中每幅图中的(i)显示沿着图3的X-X′所截取的横截面，并且每幅图中的(ii)显示沿着图3的Y-Y′所截取的横截面。
首先参考图4a，在半导体基板100之上形成第一介电膜125。
在第一介电膜之上相继形成氮化膜以及第一硬掩模图案，并且在第一硬掩模图案之上形成限定有源区120的第一光阻图案(未显示)，有源区120的尺寸与传统有源区相等或者比传统有源区小规定尺寸。
利用第一光阻图案作为掩模而蚀刻第一硬掩模图案以及氮化膜，以形成第一硬掩模图案135以及氮化膜图案130。
移除第一光阻图案，并且在第一硬掩模图案135以及氮化膜图案130的侧壁上形成绝缘膜140。此时，考虑到硅半导体基板100的厚度在后续工序步骤中减小的事实，绝缘膜140的线宽应该大于最终鳍型有源区中的鳍部的线宽。
接着，利用绝缘膜140以及第一硬掩模图案135作为掩模而蚀刻第一介电膜125以及半导体基板100，以形成器件隔离沟槽110。
参考图4b，通过湿式蚀刻移除绝缘膜140以及第一硬掩模图案135。
接着，利用隔离介电膜填充被蚀刻的器件隔离沟槽110和氮化膜图案130之间的空间(间隙)。在沉积隔离介电膜之后，执行CMP工序，直到氮化膜图案130露出为止，从而通过填充图4a的器件隔离沟槽110以及第一介电膜125与氮化膜图案130之间的区域而形成隔离介电膜150。在沟槽的表面上依次形成热氧化膜、氮化膜以及介电膜层之后，可以另外形成隔离介电膜层。
参考图4c，通过湿式蚀刻降低隔离介电膜150的高度，并且移除氮化膜图案130以及第一介电膜125。
在移除第一介电膜的区域中形成第二介电膜160。
接着，在半导体器件100的整个表面上执行阱与沟道离子注入(well and channel ion-implantation)，从而有助于有源区能够用作沟道区。阱与沟道离子注入可以采用两种方式执行。一种方式是在掩模图案形成于单元区域中之后，首先在半导体基板100的核心区域以及周围区域上执行沟道离子注入。当从单元区域中移除掩模图案并且此后在核心区域及周围区域中再次形成掩模图案时，在单元区域上执行离子注入。另一种方式是首先在单元区域中执行离子注入，并且在核心区域上形成掩模图案，接着在周围区域上形成掩模图案。
在第二介电膜160之上形成第二硬掩模图案165。
参考图4d，以如下方式在第二硬掩模图案165之上形成第二光阻图案165b，即：露出与期望的栅极区以及有源区120(即，期望的凹陷区以及用于形成如图4d的(ii)中所示的鳍型有源区的蚀刻区域)重叠的区域的规定部分。
利用第二光阻图案165b作为掩模而蚀刻第二硬掩模图案165以及第二介电膜160，以形成第二硬掩模图案165a以及第二介电膜图案160a。
在此之后，利用第二光阻图案165b、第二硬掩模图案165a以及第二介电膜图案160a作为掩模而蚀刻半导体基板100，以形成凹陷区170。
参考图4e，蚀刻与凹陷区相邻的隔离介电膜150，以完成在鳍型有源区中形成鳍部175。
接着，同时移除剩余的第二光阻图案165b以及第二硬掩模图案165a。此时，当形成凹陷区170以及鳍型有源区中的鳍部175时，期望根据蚀刻选择性比例来完全移除硬掩模图案165。即使可能余留部分图案，但优选的是，同时移除第二光阻图案165b以及第二硬掩模图案165a。
如图4e的(ii)所示，鳍部175的线宽窄于图4a的(ii)所示的绝缘膜的线宽。这表明可以通过控制绝缘膜的厚度来容易地控制鳍部175的线宽。
参考图4f，通过蚀刻而移除第二介电膜图案160a。此时，期望的是，同时蚀刻隔离介电膜150，以使其表面与有源区120一样高或是稍微高一点。
接着，在有源区120的表面之上形成栅极介电膜180。
在包括鳍型有源区以及凹陷区170的半导体基板100的整个表面上形成下方的栅极电极层185。接着，再次将下方的栅极电极层185平坦化。
在下方的栅极电极层185之上依次形成上方的栅极电极层190以及上方的栅极绝缘膜195。
参考图4g，利用栅极掩模(未显示)相继蚀刻上方的栅极绝缘膜、上方的栅极电极层以及下方的栅极电极层，以形成上方的栅极绝缘膜图案195a、上方的栅极电极层图案190a以及下方的栅极电极层图案185a，这些图案限定栅极200。
接着，为了完成晶体管，依次执行一些工序，例如，通过离子注入而在栅极200之间的区域中形成轻掺杂漏极(LDD)区域，在栅极200的侧壁上形成间隙壁绝缘膜，在源极/漏极区域上执行离子注入，形成将要与源极/漏极区域电连接的插塞，形成位线触点以及位线，形成电容器触点以及电容器，并且最后形成金属线触点以及金属线。
图5a与5b显示根据本发明第二实施例的一种用于形成半导体器件的方法的横截面图，其中每幅图中的(i)显示沿着图3的X-X′所截取的横截面，并且每幅图中的(ii)显示沿着图3的Y-Y′所截取的横截面。
首先参考图5a，在半导体基板100的整个上表面上形成第一介电膜125。
在第一介电膜125之上形成氮化膜(未显示)。
接着，形成限定有源区120的第一光阻图案(未显示)，有源区120的尺寸与传统有源区相等或者比传统有源区小规定尺寸。
利用第一光阻图案作为掩模而蚀刻氮化膜，以形成氮化膜图案130。此外，蚀刻第一介电膜125以及半导体基板100，以形成器件隔离沟槽。
移除第一光阻图案，并且将被蚀刻的氮化膜的表面的一部分厚度蚀刻掉，以形成比有源区小规定尺寸的氮化膜图案130。
参考图5b，利用氮化膜图案130作为掩模而蚀刻第一介电膜125。采用隔离介电膜150填充器件隔离沟槽以及第一介电膜125与氮化膜图案130之间的空间。
如文中所述，根据本发明第二实施例的用于形成半导体器件的方法与第一实施例的不同之处在于，第一实施例的第一硬掩模图案以及隔离膜被光阻图案所取代。因此，对氮化膜进行湿式蚀刻以形成尺寸缩小的氮化膜图案，接着形成隔离介电膜。此外，在此之后的步骤和图4c至图4g的步骤相同。
此外，通过采用与第一实施例中直到图4d相同的步骤可以构造第三实施例，但是，在图4e的步骤中，在不蚀刻凹陷区170及其相邻的隔离介电膜150的情况下，移除剩余的第二光阻图案165b以及第二硬掩模层图案165a。此外，通过结合与图5a、图5b、图4c及图4d中相同的步骤可以构造第四实施例，但是，在图4e的步骤中，在不蚀刻凹陷区170及其相邻的隔离介电膜150的情况下，移除剩余的第二光阻图案165b以及第二硬掩模层图案165a。简而言之，与本发明的第一实施例及第二实施例不同，第三实施例及第四实施例并不包括图4e中的步骤，所以沟道并非形成为鳍型有源区，而是形成为竖直SOI类型有源区。后续的步骤与图4f至4g中的步骤相同。
如上所述，在用于限定有源区的隔离介电膜形成工序中，在半导体基板之上形成形状与有源区相同且在尺寸上等于或小于有源区的硬掩模图案或氮化膜图案，并且在硬掩模图案的侧壁上或氮化膜图案的侧壁上形成具有规定线宽的绝缘膜。以这种方式，可以更加容易地完成用于形成鳍型有源区的后续工序步骤。此外，因为不必要的沟道区的扩展(这是传统技术中的问题之一)并非必然会发生，所以可以增加插塞的与源极/漏极区域电连接的接触区域。因此，降低了漏电流，并且改善了半导体器件的刷新特性。同时，竖直SOI结构的沟道区可以减小短沟道效应，由此改善临界电压特性。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于在此所述的沉积类型、蚀刻抛光以及图案化的步骤。本发明也不限于任何特定类型的半导体器件。例如，本发明可以应用于动态随机存取存储器(DRAM)器件或非易失性存储器件中。在阅读本发明的公开内容之后明显可知的其它增加、减少或修改都落在所附权利要求书的范围内。
本发明要求2006年9月4日提交的韩国专利申请No.10-2006-0084653的优先权，该韩国专利申请的全部内容以引用的方式并入本文。
Claims (21)
1.一种用于形成半导体器件的方法，包括如下步骤：
在半导体基板之上形成氮化膜图案，所述氮化膜图案在其侧壁上包括绝缘膜；
利用所述氮化膜图案以及所述绝缘膜作为掩模来蚀刻所述半导体基板，由此形成限定有源区的第一沟槽；
移除所述绝缘膜以形成第二沟槽；
在所述第二沟槽中形成隔离介电膜，从而填充所述第二沟槽；
移除所述氮化膜图案；
形成硬掩模图案，所述硬掩模图案限定横跨所述有源区的凹陷区，所述凹陷区包括所述有源区的与栅极区重叠的部分、以及所述隔离介电膜的邻近所述有源区的部分；
利用所述硬掩模图案来蚀刻所述半导体基板，由此在所述凹陷区中形成鳍型有源区；
移除所述硬掩模图案；以及
在包括所述凹陷区的半导体基板之上形成栅极，从而填充所述鳍型有源区。
2.根据权利要求1所述的方法，还包括如下步骤：
通过湿式蚀刻移除所述绝缘膜。
3.根据权利要求1所述的方法，其中，
形成所述隔离介电膜的步骤包括：
移除所述绝缘膜；
填充所述第一沟槽以及其中移除了所述绝缘膜的空间，由此形成介电膜；以及
通过化学机械抛光(CMP)来蚀刻所述介电膜，直到所述氮化膜图案露出为止，由此形成所述隔离介电膜。
4.根据权利要求3所述的方法，还包括如下步骤：
在所述第一沟槽的表面上形成热氧化膜、氮化膜以及介电膜。
5.根据权利要求1所述的方法，还包括如下步骤：
在形成限定凹陷区的硬掩模图案之前，在所述半导体基板上执行阱与沟道离子注入。
6.根据权利要求5所述的方法，包括：
在所述半导体基板的核心区域、周围区域以及单元区域上执行所述阱与沟道离子注入。
7.根据权利要求1所述的方法，其中，
形成所述鳍型有源区的步骤包括：在所述半导体基板和所述凹陷区中露出的隔离介电膜之间进行选择性蚀刻。
8.根据权利要求1所述的方法，其中，
形成所述鳍型有源区的步骤包括：
利用所述硬掩模图案来蚀刻所述半导体基板，由此形成所述凹陷区；以及
利用所述硬掩模图案蚀刻所述隔离介电膜，由此在所述凹陷区中形成所述鳍型有源区。
9.根据权利要求1所述的方法，其中，
形成所述栅极的步骤包括：
形成下方的栅极电极层，由此填充所述鳍型有源区以及所述凹陷区；
平坦化所述下方的栅极电极层；
在所述下方的栅极电极层之上依次形成上方的栅极电极层以及上方的栅极绝缘膜；以及
利用栅极掩模依次蚀刻所述上方的栅极绝缘膜、所述上方的栅极电极层以及所述下方的栅极电极层。
10.一种用于形成半导体器件的方法，包括如下步骤：
在半导体基板之上形成第一介电膜；
在所述第一介电膜之上形成氮化膜层；
在所述氮化膜层之上形成第一光阻图案，所述第一光阻图案限定的有源区在尺寸上与传统有源区相等或者比传统有源区小；
利用所述第一光阻图案作为掩模以蚀刻所述氮化膜层、所述第一介电膜以及所述半导体基板，由此形成沟槽；
移除所述第一光阻图案，并且将被蚀刻的所述氮化膜层的表面湿式蚀刻，以形成比所述有源区小的氮化膜图案；
利用所述氮化膜图案作为掩模以蚀刻所述第一介电膜；
在具有所述沟槽的半导体基板的整个表面上形成隔离介电膜；
蚀刻所述隔离介电膜以降低所述隔离介电膜的高度，并且移除所述氮化膜图案以及所述第一介电膜；
在移去所述第一介电膜的区域中形成第二介电膜；
在所述半导体基板的整个表面上形成第二硬掩模图案；
在所述第二硬掩模图案之上形成第二光阻图案，所述第二光阻图案露出横跨所述有源区的凹陷区，而栅极区位于所述半导体基板以及所述隔离介电膜之上，所述凹陷区包括所述有源区的与栅极区重叠的部分、以及所述隔离介电膜的邻近所述有源区的部分；
利用所述第二光阻图案作为掩模以蚀刻所述第二硬掩模图案、所述第二介电膜、所述半导体基板以及所述隔离介电膜，由此在所述凹陷区中形成鳍型有源区；
移除所述第二光阻图案以及所述第二硬掩模图案；
蚀刻所述第二介电膜以及所述隔离介电膜，以露出所述有源区的表面；
在所述有源区的露出表面之上形成栅极介电膜；以及
在具有所述鳍型有源区以及所述凹陷区的半导体区域之上形成栅极。
11.根据权利要求10所述的方法，还包括：
将所述氮化膜层湿式蚀刻至规定厚度，所述规定厚度根据在后续工序中形成的鳍型有源区的鳍部的线宽而决定。
12.根据权利要求10所述的方法，其中，
形成所述隔离介电膜的步骤包括：
填充所述沟槽以及所述第一介电膜与所述氮化膜图案之间的空间，由此形成介电膜层；以及
通过化学机械抛光(CMP)蚀刻所述介电膜，直到所述氮化膜图案露出为止，以形成所述隔离介电膜。
13.根据权利要求12所述的方法，还包括如下步骤：
在形成所述介电膜层之前，在所述沟槽的表面之上依次形成热氧化膜、氮化膜以及介电膜。
14.根据权利要求10所述的方法，还包括：
湿式蚀刻所述第二介电膜以及所述隔离介电膜以平坦化所述半导体基板。
15.根据权利要求10所述的方法，还包括如下步骤：
在形成所述第二介电膜之后，执行阱与沟道离子注入。
16.根据权利要求15所述的方法，还包括：
在所述半导体基板的核心区域、周围区域以及单元区域上执行所述阱与沟道离子注入。
17.根据权利要求10所述的方法，还包括：
湿式蚀刻所述第二介电膜以及所述隔离介电膜。
18.根据权利要求10所述的方法，其中，
形成所述栅极的步骤包括：
形成下方的栅极电极层，由此填充所述鳍型有源区以及所述凹陷区；
平坦化所述下方的栅极电极层；
在所述下方的栅极电极层之上依次形成上方的栅极电极层以及上方的栅极绝缘膜；以及
利用栅极掩模依次蚀刻所述上方的栅极绝缘膜、所述上方的栅极电极层以及所述下方的栅极电极层。
19.根据权利要求10所述的方法，其中，
在形成所述栅极之后，执行一系列工序，包括：
通过离子注入而在所述栅极之间的区域中形成轻掺杂漏极(LDD)区域；
在所述栅极的侧壁上形成间隙壁绝缘膜；
在源极/漏极区域上执行离子注入；
将插塞与所述源极/漏极区域电连接；
形成位线触点和位线；
形成电容器触点和电容器；以及
形成金属线触点和金属线。
20.一种用于形成半导体器件的方法，包括如下步骤：
在半导体基板之上形成第一介电膜；
在所述第一介电膜之上的期望的有源区上以规定尺寸依次形成氮化膜图案以及第一硬掩模图案；
在所述氮化膜图案以及所述第一硬掩模图案的侧壁上形成绝缘膜；
利用所述绝缘膜以及所述第一硬掩模图案作为掩模以蚀刻所述第一介电膜以及所述半导体基板，由此形成沟槽；
移除所述绝缘膜以及所述第一硬掩模图案，由此在具有所述沟槽的半导体基板的整个表面上形成隔离介电膜；
蚀刻所述隔离介电膜以降低所述隔离介电膜的高度，并且移除所述氮化膜图案以及所述第一介电膜；
在移去所述第一介电膜的区域中形成第二介电膜；
在所述半导体基板的整个表面上形成第二硬掩模图案；
在所述第二硬掩模图案之上形成光阻图案，所述光阻图案露出与期望的栅极区和所述有源区重叠的区域、以及竖直SOI类型区域；
利用所述光阻图案作为掩模来蚀刻所述第二硬掩模图案、所述第二介电膜、所述半导体基板以及所述隔离介电膜，由此形成凹陷区以及鳍型有源区；
移除所述光阻图案以及所述第二硬掩模图案；
蚀刻所述第二介电膜以及所述隔离介电膜，由此露出所述有源区的表面；
在所述有源区的露出表面之上形成栅极介电膜；以及
在具有所述竖直SOI类型有源区以及所述凹陷区的半导体区域之上形成栅极。
21.一种用于形成半导体器件的方法，包括如下步骤：
在半导体基板之上形成第一介电膜；
在所述第一介电膜之上形成氮化膜层；
在所述氮化膜层之上形成第一光阻图案，所述第一光阻图案限定的有源区在尺寸上与传统有源区相等或者比传统有源区小；
利用所述第一光阻图案作为掩模以蚀刻所述氮化膜层、所述第一介电膜以及所述半导体基板，由此形成沟槽；
移除所述第一光阻图案，并且将被蚀刻的所述氮化膜层的表面湿式蚀刻，以形成比所述有源区小的氮化膜图案；
利用所述氮化膜图案作为掩模以蚀刻所述第一介电膜；
在具有所述沟槽的半导体基板的整个表面上形成隔离介电膜；
蚀刻所述隔离介电膜以降低所述隔离介电膜的高度，并且移除所述氮化膜图案以及所述第一介电膜；
在移去所述第一介电膜的区域中形成第二介电膜；
在所述半导体基板的整个表面上形成第二硬掩模图案；
在所述第二硬掩模图案之上形成第二光阻图案，所述第二光阻图案露出与期望的栅极区和所述有源区重叠的区域、以及竖直SOI类型区域；
利用所述第二光阻图案作为掩模以蚀刻所述第二硬掩模图案、所述第二介电膜、所述半导体基板以及所述隔离介电膜，由此形成凹陷区以及鳍型有源区；
移除所述第二光阻图案以及所述第二硬掩模图案；
蚀刻所述第二介电膜以及所述隔离介电膜，由此露出所述有源区的表面；
在所述有源区的露出表面之上形成栅极介电膜；以及
在具有所述竖直SOI类型有源区以及所述凹陷区的半导体区域之上形成栅极。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060084653 | 2006-09-04 | ||
| KR1020060084653A KR100881818B1 (ko) | 2006-09-04 | 2006-09-04 | 반도체 소자의 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101140906A CN101140906A (zh) | 2008-03-12 |
| CN100511648C true CN100511648C (zh) | 2009-07-08 |
Family
ID=39152177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2007101294360A Expired - Fee Related CN100511648C (zh) | 2006-09-04 | 2007-07-12 | 用于形成半导体器件的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7718493B2 (zh) |
| KR (1) | KR100881818B1 (zh) |
| CN (1) | CN100511648C (zh) |
| TW (1) | TWI374509B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10453860B1 (en) | 2018-06-28 | 2019-10-22 | Yangtze Memory Technologies Co., Ltd. | Method of forming staircase structures for three-dimensional memory device double-sided routing |
| US10847534B2 (en) | 2018-06-28 | 2020-11-24 | Yangtze Memory Technologies Co., Ltd. | Staircase structures for three-dimensional memory device double-sided routing |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618893B1 (ko) * | 2005-04-14 | 2006-09-01 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| US7824983B2 (en) * | 2008-06-02 | 2010-11-02 | Micron Technology, Inc. | Methods of providing electrical isolation in semiconductor structures |
| KR101776955B1 (ko) | 2009-02-10 | 2017-09-08 | 소니 주식회사 | 고체 촬상 장치와 그 제조 방법, 및 전자 기기 |
| KR101315473B1 (ko) | 2009-12-07 | 2013-10-04 | 성균관대학교산학협력단 | 전이 박막트랜지스터 및 그의 제조방법 |
| KR101139483B1 (ko) * | 2010-03-10 | 2012-05-02 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그의 형성 방법 |
| JP5718585B2 (ja) * | 2010-05-19 | 2015-05-13 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法、並びにデータ処理システム |
| US8304837B2 (en) * | 2010-06-16 | 2012-11-06 | International Business Machines Corporation | Differentially recessed contacts for multi-gate transistor of SRAM cell |
| US8525262B2 (en) * | 2011-04-07 | 2013-09-03 | Nanya Technology Corp. | Transistor with buried fins |
| US20120306005A1 (en) * | 2011-06-04 | 2012-12-06 | Kimihiro Satoh | Trough channel transistor and methods for making the same |
| US8697522B2 (en) * | 2011-07-05 | 2014-04-15 | International Business Machines Corporation | Bulk finFET with uniform height and bottom isolation |
| US9048260B2 (en) * | 2011-12-31 | 2015-06-02 | Intel Corporation | Method of forming a semiconductor device with tall fins and using hard mask etch stops |
| CN102969280A (zh) * | 2012-11-30 | 2013-03-13 | 上海宏力半导体制造有限公司 | 提高半导体器件可微缩性的方法 |
| KR102067171B1 (ko) | 2013-02-14 | 2020-01-16 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9853154B2 (en) * | 2014-01-24 | 2017-12-26 | Taiwan Semiconductor Manufacturing Company Ltd. | Embedded source or drain region of transistor with downward tapered region under facet region |
| US9129988B1 (en) * | 2014-11-26 | 2015-09-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET and method of manufacturing the same |
| KR102259917B1 (ko) | 2015-02-23 | 2021-06-03 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US10038096B2 (en) * | 2015-09-08 | 2018-07-31 | Globalfoundries Inc. | Three-dimensional finFET transistor with portion(s) of the fin channel removed in gate-last flow |
| US9704752B1 (en) * | 2016-02-26 | 2017-07-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor and method for fabricating the same |
| US9704751B1 (en) * | 2016-02-26 | 2017-07-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR102487548B1 (ko) * | 2017-09-28 | 2023-01-11 | 삼성전자주식회사 | 집적회로 소자 |
| CN109545688B (zh) * | 2018-11-20 | 2022-01-11 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管的沟道区的最终宽长比确定方法及装置 |
| CN116207127B (zh) * | 2021-12-24 | 2024-03-15 | 北京超弦存储器研究院 | 半导体氧化物晶体管及其制备方法 |
| TWI833423B (zh) * | 2022-11-04 | 2024-02-21 | 南亞科技股份有限公司 | 半導體裝置及其製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7508048B2 (en) * | 2003-01-16 | 2009-03-24 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby |
| KR100604816B1 (ko) * | 2003-05-19 | 2006-07-28 | 삼성전자주식회사 | 집적 회로 소자 리세스 트랜지스터의 제조 방법 및 이에의해 제조된 집적회로 소자 리세스 트랜지스터 |
| KR100568854B1 (ko) * | 2003-06-17 | 2006-04-10 | 삼성전자주식회사 | 반도체 메모리에서의 리세스 채널을 갖는 트랜지스터 형성방법 |
| KR100596889B1 (ko) * | 2005-03-22 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100609525B1 (ko) | 2005-03-25 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100600044B1 (ko) | 2005-06-30 | 2006-07-13 | 주식회사 하이닉스반도체 | 리세스게이트를 구비한 반도체소자의 제조 방법 |
-
2006
- 2006-09-04 KR KR1020060084653A patent/KR100881818B1/ko not_active IP Right Cessation
-
2007
- 2007-06-28 US US11/770,628 patent/US7718493B2/en not_active Expired - Fee Related
- 2007-07-09 TW TW096124946A patent/TWI374509B/zh not_active IP Right Cessation
- 2007-07-12 CN CNB2007101294360A patent/CN100511648C/zh not_active Expired - Fee Related
-
2010
- 2010-04-06 US US12/755,222 patent/US7785969B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10453860B1 (en) | 2018-06-28 | 2019-10-22 | Yangtze Memory Technologies Co., Ltd. | Method of forming staircase structures for three-dimensional memory device double-sided routing |
| WO2020000296A1 (en) * | 2018-06-28 | 2020-01-02 | Yangtze Memory Technologies Co., Ltd. | Method of forming staircase structures for three-dimensional memory device double-sided routing |
| US10847534B2 (en) | 2018-06-28 | 2020-11-24 | Yangtze Memory Technologies Co., Ltd. | Staircase structures for three-dimensional memory device double-sided routing |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI374509B (en) | 2012-10-11 |
| KR100881818B1 (ko) | 2009-02-03 |
| US7718493B2 (en) | 2010-05-18 |
| KR20080021343A (ko) | 2008-03-07 |
| US20080057634A1 (en) | 2008-03-06 |
| US7785969B2 (en) | 2010-08-31 |
| US20100190305A1 (en) | 2010-07-29 |
| TW200814204A (en) | 2008-03-16 |
| CN101140906A (zh) | 2008-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100511648C (zh) | 用于形成半导体器件的方法 | |
| US7795670B2 (en) | Semiconductor device and method for fabricating the same | |
| US7279742B2 (en) | Transistor structure with a curved channel, memory cell and memory cell array for DRAMs, and methods for fabricating a DRAM | |
| US8143121B2 (en) | DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof | |
| KR100633646B1 (ko) | 트랜지스터, 메모리 셀 어레이 및 트랜지스터 제조 방법 | |
| US7247541B2 (en) | Method of manufacturing a semiconductor memory device including a transistor | |
| CN101577249B (zh) | 具有鳍结构沟道的半导体器件及其制造方法 | |
| US20020074614A1 (en) | Semiconductor device and manufacturing method therefor | |
| CN100541805C (zh) | 具有被包围通道晶体管的半导体器件 | |
| KR0144899B1 (ko) | 매몰 비트라인 디램 셀 및 그 제조방법 | |
| US20090173992A1 (en) | Semiconductor device with improved performance characteristics | |
| KR100843711B1 (ko) | 리세스 채널 영역을 갖는 트랜지스터를 채택하는반도체소자 및 그 제조방법 | |
| US9553186B2 (en) | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation | |
| US20060105529A1 (en) | Methods of forming MOS transistors having buried gate electrodes therein | |
| US20090114991A1 (en) | Semiconductor devices having a contact structure and methods of fabricating the same | |
| US20090173984A1 (en) | Integrated circuit and method of manufacturing an integrated circuit | |
| KR20060070705A (ko) | 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법 | |
| US7633117B2 (en) | Capacitorless DRAM with cylindrical auxiliary gate and fabrication method thereof | |
| CN100382323C (zh) | 电荷捕捉存储单元 | |
| KR100673011B1 (ko) | 노어형 플래시 메모리 장치 및 그 제조 방법 | |
| US7170133B2 (en) | Transistor and method of fabricating the same | |
| US20090261459A1 (en) | Semiconductor device having a floating body with increased size and method for manufacturing the same | |
| US6849552B2 (en) | Vertical type transistor and method for fabricating the same | |
| US8183613B2 (en) | Bipolar transistor for a memory array | |
| US7005346B2 (en) | Method for producing a memory cell of a memory cell field in a semiconductor memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090708 Termination date: 20130712 |