CN116207127B - 半导体氧化物晶体管及其制备方法 - Google Patents

半导体氧化物晶体管及其制备方法 Download PDF

Info

Publication number
CN116207127B
CN116207127B CN202111597808.9A CN202111597808A CN116207127B CN 116207127 B CN116207127 B CN 116207127B CN 202111597808 A CN202111597808 A CN 202111597808A CN 116207127 B CN116207127 B CN 116207127B
Authority
CN
China
Prior art keywords
insulating layer
sub
active layer
accommodating groove
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111597808.9A
Other languages
English (en)
Other versions
CN116207127A (zh
Inventor
孟敬恒
曾明
韩宝东
罗杰
平延磊
李永杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Superstring Academy of Memory Technology
Original Assignee
Beijing Superstring Academy of Memory Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Superstring Academy of Memory Technology filed Critical Beijing Superstring Academy of Memory Technology
Priority to CN202111597808.9A priority Critical patent/CN116207127B/zh
Priority to PCT/CN2022/140784 priority patent/WO2023116783A1/zh
Publication of CN116207127A publication Critical patent/CN116207127A/zh
Application granted granted Critical
Publication of CN116207127B publication Critical patent/CN116207127B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供了一种半导体氧化物晶体管及其制备方法，晶体管包括衬底、第一绝缘层、有源层、栅极、源极、漏极、栅极绝缘层和第二绝缘层，第一绝缘层设置于衬底上，第一绝缘层包括容槽；有源层设置于所述容槽中，有源层包括第一部分有源层和第二部分有源层；栅极绝缘层设置于栅极与第一部分有源层和第二部分有源层之间；源极和漏极相对设置于第二部分有源层上表面；第二绝缘层填充于源极和漏极周边。制备方法包括在衬底上通过沉积工艺和图形化工艺形成容槽；以向容槽内填充的方式形成有源层；在有源层上制备场效应晶体管。

Description

半导体氧化物晶体管及其制备方法
技术领域
本发明涉及半导体元器件及制备技术领域，特别涉及一种半导体氧化物晶体管及其制备方法。
背景技术
IGZO(Indium Gallium Zinc Oxide，氧化铟镓锌)材料具有高的电子迁移率(10～30cm2/Vs)，高的带隙宽度(3.1eV)，优良的低漏电性能，并且具有较高的电流开关比(Ion/Ioff>～108)。目前，以IGZO TFT为代表的氧化物薄膜晶体管由于具有良好的性能，越来越多的应用于各种电子器件。另外，IGZO材料与其它材料的附着结合性能较好，可以生长在各种材料表面用来制作2D或3D电子器件。
但是，IGZO材料采用干法刻蚀加工时会产生难挥发的副产物，易在工件上形成难以清除的残留物，造成图案界线不清；而IGZO材料的湿法刻蚀图形保真度不强，图形的最小线宽受到限制；因而使得IGZO材料无法进行精细图案制作，这给IGZO材料用于高精密度的晶体管带来障碍。
发明内容
为了解决上述技术问题，本发明提供了一种半导体氧化物晶体管及其制备方法。
半导体氧化物晶体管包括：
衬底，
第一绝缘层，设置于所述衬底上，所述第一绝缘层包括容槽；
有源层，设置于所述容槽中，所述有源层包括第一部分有源层和第二部分有源层；
栅极，至少部分埋入所述第二部分有源层中；
栅极绝缘层，设置于所述栅极与所述第一部分有源层和所述第二部分有源层之间；
源极和漏极，相对设置于所述第二部分有源层上表面；
第二绝缘层，填充于所述源极和所述漏极周边。
可选的，所述第一绝缘层包括沿远离所述衬底的方向依次层叠的第一子绝缘层和第二子绝缘层；
所述第一子绝缘层包括第一容槽，所述第一部分有源层设置于所述第一容槽中；
所述第二子绝缘层包括第二容槽，所述第二部分有源层设置于所述第二容槽中。
可选的，所述第二部分有源层的平面呈回字形。
可选的，所述第一绝缘层和第二绝缘层采用不同绝缘材料。
可选的，所述第一绝缘层和第二绝缘层采用相同绝缘材料。
可选的，所述第一绝缘层采用氮化物绝缘材料，所述第二绝缘层采用氧化物绝缘材料。
可选的，所述第一绝缘层与所述衬底之间设置有第三绝缘层，所述第三绝缘层采用氧化物绝缘材料。
可选的，所述有源层采用铟镓锌氧化物材料。
可选的，所述衬底采用硅衬底材料。
本发明还提供了一种半导体氧化物晶体管的制备方法，包括以下步骤：
准备衬底；
在所述衬底上形成第一绝缘层；
通过构图工艺，在所述第一绝缘层中形成容槽；
通过填充工艺，在所述容槽中填充有源层，所述填充有源层包括填充第一部分有源层和填充第二部分有源层；
通过栅极埋设工艺形成栅极；
通过沉积工艺，在所述栅极与所述第一部分有源层和所述第二部分有源层之间沉积栅极绝缘层；
通过源极和漏极成型工艺，在所述第二部分有源层的上表面形成相对设立的源极和漏极；
所述源极和所述漏极周边填充有第二绝缘层。
可选的，形成所述第一绝缘层包括形成第一子绝缘层和形成第二子绝缘层；
形成所述容槽包括在所述第一子绝缘层中形成第一容槽和在所述第二子绝缘层中形成第二容槽。
可选的，通过构图工艺在所述第一绝缘层中形成容槽以及在所述容槽中填充有源层的过程如下：
S210在衬底上通过沉积工艺形成所述第一子绝缘层；
S220采用图形化工艺在所述第一子绝缘层中形成所述第一容槽；
S230向所述第一容槽内填充所述第一部分有源层；
S240在所述第一部分有源层上方通过沉积工艺形成所述第二子绝缘层；
S250采用图形化工艺在所述第二子绝缘层中形成所述第二容槽；
S260向所述第二容槽内填充所述第二部分有源层，所述第二部分有源层的平面呈回形。
可选的，在S220步骤中，采用图形化工艺在所述第一子绝缘层中形成所述第一容槽的方法为：
根据第一容槽图案设计，在所述衬底上通过沉积工艺形成的所述第一子绝缘层上设置第一掩膜；
进行第一次干法刻蚀，将所述第一容槽图案转移至所述第一子绝缘层形成所述第一容槽。
可选的，在S250步骤中，采用图形化工艺在所述第二子绝缘层中形成所述第二容槽的方法为：
根据第二容槽图案设计，在所述第一部分有源层上方沉积形成的所述第二子绝缘层上设置第二掩膜；
进行第二次干法刻蚀，将所述第二容槽图案转移至所述第二子绝缘层形成所述第二容槽，所述第二容槽的平面呈回形。
可选的，在S230步骤中，填充所述第一部分有源层后，和/或
在S260步骤中，填充所述第二部分有源层后，
采用化学机械抛光工艺进行磨平处理。
可选的，在所述衬底上形成第一绝缘层前，对衬底表面进行湿法清洗；并采用沉积工艺在衬底上形成第三绝缘层。
可选的，所述栅极埋设工艺包括：
S310在所述第二部分有源层上端通过沉积工艺形成第三子绝缘层；
S320根据栅极图案设计，在所述第三子绝缘层上设置第三掩膜；
S330进行第三次干法刻蚀，将栅极图案转移至所述第二部分有源层上端的所述第三子绝缘层形成第三容槽，所述第三容槽的底部与所述第二部分有源层的上表面齐平；
S340采用热磷酸清洗第三容槽的底面暴露的第二子绝缘层，形成第四容槽，所述第四容槽的底部与所述第一部分有源层的上表面齐平；
S350采用高温沉积工艺形成氧化层，并通过图案化工艺保留所述第三容槽的侧面、所述第四容槽的底部和侧面的氧化层，即为栅极绝缘层；
S360在所述第四容槽内部沉积栅极材料形成栅极；
S370在第四容槽的上端沉积第四子绝缘层。
可选的，所述源极和漏极成型工艺包括：
S410根据源极和漏极图案设计，在所述第四子绝缘层上设置第四掩膜；
S420进行第四次干法刻蚀，将所述源极和漏极图案转移至所述第三子绝缘层和所述第四子绝缘层形成源极容槽和漏极容槽，所述源极容槽和所述漏极容槽的底面与所述栅极的顶面齐平；
S430在所述源极容槽的内部沉积源极材料形成源极；
S440在所述漏极容槽的内部沉积漏极材料形成漏极。
可选的，在S360步骤中，所述栅极材料采用多晶硅或者金属材料。
可选的，所述第三子绝缘层和所述第四子绝缘层采用相同材料。
可选的，在S430和S440步骤分别形成源极和漏极后，采用化学机械抛光工艺进行磨平处理，使得源极的顶面、漏极的顶面与其周边第四绝缘层的顶面齐平。
可选的，所述衬底采用硅衬底。
可选的，所述有源层采用铟镓锌氧化物。
本发明的半导体氧化物晶体管及其制备方法，制备时，采用“沉积绝缘材料——制作容槽——填充有源层(IGZO材料)”的方式代替直接对铟镓锌氧化物(IGZO)材料进行刻蚀，有源层以此实现有源层整体成型；采用这种有源层成型方式，制作容槽可以选择使用精细图形工艺，如干法刻蚀，使得图形不会像湿法刻蚀IGZO材料那样最小线宽受到限制，也可避免对IGZO材料直接进行干法刻蚀产生难挥发的副产物形成残留造成图案界线不清；因此，使得晶体管可以制作精细图案，提高晶体管制备精度和集成度；另外，制备的晶体管结构中可以包含有源层，采用此方法制作的晶体管，场效应晶体管的栅极(字线)在衬底上且完全被包裹，即采用了埋入式栅极(字线)结构；在栅极(字线)的下端与周边都设有有源层，栅极(字线)与有源层两者以栅极绝缘层进行了隔离，即栅极(字线)只有上端面没有被有源层包裹；该晶体管结构利用IGZO材料做载流子(电子)的通道(Channel)，可借助IGZO材料在电子迁移率、带隙宽度和电流开关比等方面的优势，降低漏电，提高了晶体管的性能。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1为本发明实施例中一种半导体氧化物晶体管截面示意图；
图2为本发明实施例中一种半导体氧化物晶体管的制备方法流程图；
图3为本发明的半导体氧化物晶体管的制备方法实施例中将有源层分解为两层的有源层成型工艺流程图；
图4为本发明的半导体氧化物晶体管的制备方法实施例的栅极埋设工艺流程图；
图5为本发明的半导体氧化物晶体管的制备方法实施例的源极和漏极成型工艺流程图；
图6为本发明的半导体氧化物晶体管的制备方法实施例中在衬底上沉积第三绝缘层后示意图；其中的图a为截面示意图，图b为立体示意图；
图7为本发明的半导体氧化物晶体管的制备方法实施例中在第三绝缘层上沉积第一子绝缘层后示意图；其中的图a为截面示意图，图b为立体示意图；
图8为本发明的半导体氧化物晶体管的制备方法实施例中采用图形化工艺形成第一容槽后示意图；其中的图a为截面示意图，图b为立体示意图；
图9为本发明的半导体氧化物晶体管的制备方法实施例中在第一容槽内填充第一部分有源层后示意图；其中的图a为截面示意图，图b为立体示意图；
图10为本发明的半导体氧化物晶体管的制备方法实施例中在第一部分有源层上方通过沉积形成第二子绝缘层后示意图；其中的图a为截面示意图，图b为立体示意图；
图11为本发明的半导体氧化物晶体管的制备方法实施例中采用图形化工艺形成第二容槽后示意图；其中的图a为截面示意图，图b为立体示意图；
图12为本发明的半导体氧化物晶体管的制备方法实施例中在第二容槽内填充第二有源层后形成整体有源层示意图；其中的图a为截面示意图，图b为立体示意图；
图13为本发明的半导体氧化物晶体管的制备方法实施例中在整体有源层上沉积形成第三子绝缘层后示意图；其中的图a为截面示意图，图b为立体示意图；
图14为本发明的半导体氧化物晶体管的制备方法实施例中通过第三次干法刻蚀形成第三容槽后示意图；其中的图a为截面示意图，图b为立体示意图；
图15为本发明的半导体氧化物晶体管的制备方法实施例中采用热磷酸清洗第三容槽底部的第二子绝缘层后形成第四容槽示意图；其中的图a为截面示意图，图b为立体示意图；
图16为本发明的半导体氧化物晶体管的制备方法实施例中采用高温沉积形成氧化层后示意图；其中的图a为截面示意图，图b为立体示意图；
图17为本发明的半导体氧化物晶体管的制备方法实施例中在第四容槽内部沉积栅极材料形成栅极后示意图；其中的图a为截面示意图，图b为立体示意图；
图18为本发明的半导体氧化物晶体管的制备方法实施例中形成栅极后在第四容槽的上端沉积形成第四子绝缘层埋住栅极以及第四容槽后示意图；其中的图a为截面示意图，图b为立体示意图；
图19为本发明的半导体氧化物晶体管的制备方法实施例中进行第四次干法刻蚀形成源极容槽和漏极容槽后示意图；其中的图a为截面示意图，图b为立体示意图；
图20为本发明的半导体氧化物晶体管的制备方法实施例中填充源极容槽和漏极容槽形成源极和漏极后的立体图。
图中：1-衬底；2-源极；3-栅极；4-漏极；5-第一绝缘层，51-第一子绝缘层，52-第二子绝缘层；6-第二绝缘层，61-第三子绝缘层，62-第四子绝缘层；7-有源层，71-第一部分有源层，72-第二部分有源层；8-栅极绝缘层；9-第一容槽；10-第二容槽；11-第三容槽；12-第四容槽；13-氧化层；14-源极容槽；15-漏极容槽；16-第三绝缘层。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
如图1所示，本发明实施例提供了一种半导体氧化物晶体管，包括：
衬底1，
第一绝缘层5，设置于所述衬底1上，所述第一绝缘层包括容槽；
有源层7，设置于所述容槽中，所述有源层7包括第一部分有源层71和第二部分有源层72；
栅极3，所述栅极3与所述第一部分有源层71、所述第二部分有源层72之间均设置有栅极绝缘层8；
源极2和漏极4，相对设置于所述第二部分有源层上表面；
第二绝缘层6，设置于所述源极2周边和所述漏极4周边。
上述技术方案的工作原理和有益效果为：本方案的场效应管为鳍式场效应晶体管，采用容槽填充方式实现有源层成型，避免了直接对有源层进行刻蚀，有源层可以采用铟镓锌氧化物(IGZO)材料，可以形成精细图案；场效应管的栅极字线在衬底上且完全被包裹，即采用了埋入式字线结构；在栅极的下端与周边都设有有源层，栅极与有源层两者以栅极绝缘层进行了隔离，即栅极上端没有被有源层包裹；该晶体管结构利用IGZO材料做载流子(电子)的通道(Channel)，可借助IGZO材料在电子迁移率、带隙宽度和电流开关比等方面的优势，降低漏电，提高了晶体管的性能。在其他的实施例中，有源层的材料也可以为ZnOx、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa、InGaSiO等其他材料。
在一个实施例中，如图1所示，所述第一绝缘层5层的下端与衬底1之间设置第三绝缘层16进行隔离。
上述技术方案的工作原理和有益效果为：本方案选择第一绝缘层、第二绝缘层和第三绝缘层对晶体管进行埋设，第一绝缘层、第二绝缘层和第三绝缘层可以采用相同的绝缘材料，也可以采用不同的绝缘材料；一方面可以保障晶体管的性能，另一方面还对晶体管形成保护，提高寿命。
在一个实施例中，如图1所示，所述第一绝缘层5和第二绝缘层6采用不同绝缘材料；所述第一绝缘层5为氮化物，例如可以采用氮化硅(SiN)；第二绝缘层6为氧化物，例如可以采用二氧化硅(SiO2)。
上述技术方案的工作原理和有益效果为：本方案中的第一绝缘层和第二绝缘层选择为不同绝缘材料，选择可以考虑两者的蚀刻选择比不低于5(即蚀刻选择比范围为5～∞：1)，例如分别选择采用氮化硅(SiN)和二氧化硅(SiO2)，通过这种选择，可以方便在晶体管制备中更好地使用刻蚀工艺，提高刻蚀工艺的加工质量。
如图1-2和图6-20所示，本发明实施例提供了一种半导体氧化物晶体管的制备方法，用于制备上述半导体氧化物晶体管，包括以下步骤：
S100准备衬底1；
S200在所述衬底1上形成第一绝缘层5；
通过构图工艺，在所述第一绝缘层5中形成容槽；
在所述容槽中填充有源层7，所述有源层7包括第一部分有源层71和第二部分有源层72；
S300通过栅极埋设工艺形成栅极3；
在所述栅极3与所述第一部分有源层71、所述第二部分有源层72之间沉积有栅极绝缘层8；
S400通过源极和漏极成型工艺，在所述第二部分有源层72的上表面形成相对设立的源极2和漏极4；
所述源极2和所述漏极4周边填充有第二绝缘层6。
上述技术方案的工作原理和有益效果为：本方案采用“沉积绝缘材料——制作容槽——填充IGZO材料”的方式代替直接对IGZO材料进行刻蚀，以此实现有源层整体成型；采用这种有源层成型方式，制作容槽可以选择使用精细图形工艺，如干法刻蚀，使得图形不会像湿法刻蚀IGZO材料那样最小线宽受到限制，也可避免对IGZO材料直接进行干法刻蚀产生难挥发的副产物形成残留造成图案界线不清；因此，使得晶体管可以制作精细图案，提高晶体管制备精度和集成度；制备的晶体管结构中可以包含有源层，利用IGZO材料做载流子(电子)的通道(Channel)，可借助IGZO材料在电子迁移率、带隙宽度和电流开关比等方面的优势，降低漏电，提高了晶体管的性能。
在一个实施例中，如图3和图7-12所示，在S200步骤中，有源层成型过程如下：
S210如图7所示，在衬底1上通过沉积工艺形成第一子绝缘层51；
S220如图8所示，采用图形化工艺在所述第一子绝缘层51中形成第一容槽9；
S230如图9所示，向第一容槽9内填充第一部分有源层71；
S240如图10所示，在第一部分有源层71上方通过沉积工艺形成第二子绝缘层52；
S250如图11所示，采用图形化工艺在第二子绝缘层52中形成第二容槽10，第二容槽10的平面呈回形；
S260如图12所示，向第二容槽10内填充第二部分有源层72，第二部分有源层72的平面呈回形；第二部分有源层72与第一部分有源层71形成一体的有源层7。
上述技术方案的工作原理和有益效果为：本方案中对于前述的晶体管，将其中的有源层分解为两层，通过两次“沉积绝缘材料——制作容槽——填充有源层(IGZO材料)”循环加工分别得到第一部分有源层和第二有源层，第一部分有源层和第二有源层形成一体，即得到有源层；其中，第一容槽和第二容槽通过干法刻蚀成型，但不对IGZO材料直接进行干法刻蚀，不会产生难挥发的副产物形成残留造成图案界线不清，使得晶体管可以制作精细图案，提高晶体管制备精度和集成度。
在一个实施例中，如图6所示，在S100步骤中，
采用湿法清洗衬底表面；并采用沉积工艺在衬底上形成第三绝缘层16。
上述技术方案的工作原理和有益效果为：本方案在制备晶体管的初始时，先对衬底表面进行清洗，去除杂质，使得沉积时绝缘材料薄膜与衬底结合更好；可以采用沉积工艺在衬底上形成第三绝缘层，将第二绝缘层与衬底隔离，由于不同绝缘材料的刻蚀速率不同，方便对第二绝缘层进行刻蚀，避免刻蚀影响衬底，提高刻蚀精确度。
在一个实施例中，如图8所示，在S220步骤中，采用图形化工艺形成第一容槽的方法为：
根据第一容槽图案设计，设置第一掩膜；
进行第一次干法刻蚀，如图8所示，将第一容槽图案转移至第一子绝缘层51形成第一容槽9。
上述技术方案的工作原理和有益效果为：本方案在制备带有有源层的晶体管时，对第一部分有源层填充形成的第一容槽以图形化工艺制作，即先根据第一容槽的图案设计设置第一掩膜阻挡不需要刻蚀的部分，采用干法刻蚀未被第一掩膜阻挡部分，刻蚀至预定深度即将第一容槽图案转移到被刻蚀的第一子绝缘层上形成第一容槽，通过此方式避免了直接对IGZO材料进行干法刻蚀，防止产生难挥发的副产物残留影响精细图案。
在一个实施例中，如图11所示，在S250步骤中，采用图形化工艺在第一部分有源层上方形成第二容槽的方法为：
根据第二容槽图案设计，在第一部分有源层71上方沉积形成的第二子绝缘层52上设置第二掩膜；
进行第二次干法刻蚀，如图11所示，将第二容槽图案转移至第一部分有源层71上方的第二子绝缘层52形成第二容槽10，所述第二容槽的平面呈回形。
上述技术方案的工作原理和有益效果为：本方案在制备带有有源层的晶体管时，对第二有源层填充形成的第二容槽以图形化工艺制作，即先根据第二容槽的图案设计设置第二掩膜阻挡不需要刻蚀的部分，采用干法刻蚀未被第二掩膜阻挡部分，刻蚀至预定深度即将第二容槽图案转移到被刻蚀的第二子绝缘层上形成第二容槽，通过此方式避免了直接对IGZO材料进行干法刻蚀，防止产生难挥发的副产物残留影响精细图案。
在一个实施例中，在S230步骤中，填充第一部分有源层后，采用化学机械抛光工艺进行磨平处理；在S260步骤中，填充第二部分有源层后，采用化学机械抛光工艺进行磨平处理。
上述技术方案的工作原理和有益效果为：本方案在每次填充IGZO材料后，都采用化学机械抛光工艺(CMP)进行磨平处理，使得填充的IGZO材料更平整，有利于后续工艺中与其上端材料层的结合，保障工艺精度。
在一个实施例中，如图4和图13-18所示，在S300步骤中，所述栅极埋设工艺包括：
S310如图13所示，在形成一体的有源层7后，在有源层7的上端通过沉积工艺形成第三子绝缘层61，图13中沉积的是氧化物；
S320根据栅极图案设计，在所述第三子绝缘层61上设置第三掩膜；
S330如图14所示，进行第三次干法刻蚀，将栅极图案转移至有源层7上端的所述第三子绝缘层61形成第三容槽11，第三容槽11的底部与第二部分有源层的上表面齐平，第三容槽11的底面暴露出回形第二部分有源层72内侧包围的第二子绝缘层52；
S340如图15所示，采用热磷酸清洗第三容槽11的底面暴露的第二子绝缘层52，让第三容槽11加深形成第四容槽12，第四容槽12的底部与第一部分有源层71的上表面齐平；
S350如图16所示，采用高温沉积形成氧化层13，并通过图案化工艺保留所述第三容槽11的侧面、所述第四容槽12的底部和侧面的氧化层13，即为栅极绝缘层8；
S360如图17所示，在第四容槽12内部沉积栅极材料形成栅极3；
S370如图18所示，在第四容槽12的上端沉积第四子绝缘层，埋住栅极3以及第四容槽12；图18中在第四容槽12的上端沉积的第四子绝缘层62是氧化物。
上述技术方案的工作原理和有益效果为：本方案在有源层上制作场效应管的工艺中，对栅极埋设工艺主要采用干法刻蚀方式，不会受到最小线宽限制，可以制作出精细图案的晶体管；场效应管在有源层上，利用IGZO材料做载流子(电子)的通道(Channel)，可借助IGZO材料在电子迁移率、带隙宽度和电流开关比等方面的优势，降低漏电，提高了晶体管的性能；另外，采用热磷酸(H3PO4)清洗方式去除栅极仿造物(Dummy gate)形成第四容槽，图14所示实施例中其栅极仿造物(Dummy gate)可以看出是位于有源层包裹中(即设计的栅极埋入位置)的第二子绝缘层，可以避免采用干法刻蚀由于控制误差触及之前成型的有源层，避免产生难挥发的副产物残留影响精细图案，其中第三子绝缘层和第四子绝缘层为第二绝缘层的组成部分。
在一个实施例中，如图5和图19-20所示，在S400步骤中，所述源极和漏极成型工艺包括：
S410根据源极和漏极图案设计，在第四子绝缘层62上设置第四掩膜；
S420如图19所示，进行第四次干法刻蚀，将源极和漏极图案转移至所述第三子绝缘层61和所述第四子绝缘层62(所述第三子绝缘层61和所述第四子绝缘层62都是第二绝缘层6的组成部分)形成源极容槽14和漏极容槽15，源极容槽14和漏极容槽15的底面与栅极3的顶面齐平，使得源极容槽14和漏极容槽15的底面暴露出第二部分有源层72；
S430如图20所示，在源极容槽14的内部沉积源极材料形成源极2；
S440如图20所示，在漏极容槽15的内部沉积漏极材料形成漏极4。
上述技术方案的工作原理和有益效果为：本方案在有源层上制作场效应管的工艺中，对源极和漏极成型工艺，主要采用干法刻蚀方式，不会受到最小线宽限制，可以制作出精细图案的晶体管；可以避免采用干法刻蚀由于控制误差触及之前成型的有源层，避免产生难挥发的副产物残留影响精细图案。
在一个实施例中，在S360步骤中，在第四容槽12内部沉积栅极材料后，采用化学机械抛光工艺进行磨平处理，使得栅极材料的顶面与第二部分有源层72的上表面齐平；
在S370步骤中，埋住栅极以及第四容槽后，采用化学机械抛光工艺进行磨平处理，使得所述第四子绝缘层62的顶面与设计的源极和/或漏极的顶面位置齐平；
在S430和S440步骤分别形成源极2和漏极4后，采用化学机械抛光工艺进行磨平处理，使得源极2的顶面、漏极4的顶面与其周边第四子绝缘层62的顶面平齐。
上述技术方案的工作原理和有益效果为：本方案对沉积工艺形成的栅极、第四子绝缘层、源极和漏极都采用化学机械抛光工艺(CMP)进行磨平处理，使得填充的IGZO材料更平整，一方面使得栅极和第三子绝缘层有利于后续工艺中与其上端材料层的结合，保障工艺精度；另一方面，对源极和漏极进行磨平处理，可以使得晶体管表面更平整美观，可以提高晶体管使用时的电连接可靠性，保障器件性能。
在一个实施例中，所述第一掩膜、第二掩膜、第三掩膜和第四掩膜都采用光刻胶材料；在S216步骤中，所述栅极材料采用多晶硅或者金属材料。
上述技术方案的工作原理和有益效果为：本方案选择光刻胶(PR)材料用来设置各个掩膜层，其光学性能较好，有利于干法刻蚀的进行；栅极材料采用多晶硅(polycrystalline silicon)或者金属(Metal)材料，材料容易得到，成本较低，技术较为成熟，有利于制作成本控制，且器件性能有保障。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围，例如在结构上和工艺上将第一部分有源层和/或所述第二部分有源层再进行分层及制备等。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (22)

1.一种半导体氧化物晶体管，其特征在于，包括：
衬底，
第一绝缘层，设置于所述衬底上，所述第一绝缘层包括容槽；
有源层，设置于所述容槽中，所述有源层包括第一部分有源层和第二部分有源层；
栅极，至少部分埋入所述第二部分有源层中；
栅极绝缘层，设置于所述栅极与所述第一部分有源层和所述第二部分有源层之间；
源极和漏极，相对设置于所述第二部分有源层上表面；
第二绝缘层，填充于所述源极和所述漏极周边；
通过构图工艺在所述第一绝缘层中形成容槽以及在所述容槽中填充有源层的过程如下：
S210在衬底上通过沉积工艺形成第一子绝缘层；
S220采用图形化工艺在所述第一子绝缘层中形成第一容槽；
S230向所述第一容槽内填充所述第一部分有源层；
S240在所述第一部分有源层上方通过沉积工艺形成第二子绝缘层；
S250采用图形化工艺在所述第二子绝缘层中形成第二容槽；
S260向所述第二容槽内填充所述第二部分有源层，所述第二部分有源层的平面呈回形。
2.根据权利要求1所述的半导体氧化物晶体管，其特征在于，所述第一绝缘层包括沿远离所述衬底的方向依次层叠的第一子绝缘层和第二子绝缘层；
所述第一子绝缘层包括第一容槽，所述第一部分有源层设置于所述第一容槽中；
所述第二子绝缘层包括第二容槽，所述第二部分有源层设置于所述第二容槽中。
3.根据权利要求2所述的半导体氧化物晶体管，其特征在于，所述第二部分有源层的平面呈回字形。
4.根据权利要求3所述的半导体氧化物晶体管，其特征在于，所述第一绝缘层和第二绝缘层采用不同绝缘材料。
5.根据权利要求3所述的半导体氧化物晶体管，其特征在于，所述第一绝缘层和第二绝缘层采用相同绝缘材料。
6.根据权利要求4所述的半导体氧化物晶体管，其特征在于，所述第一绝缘层采用氮化物绝缘材料，所述第二绝缘层采用氧化物绝缘材料。
7.根据权利要求1所述的半导体氧化物晶体管，其特征在于，所述第一绝缘层与所述衬底之间设置有第三绝缘层，所述第三绝缘层采用氧化物绝缘材料。
8.根据权利要求1-7中任意一项所述的半导体氧化物晶体管，其特征在于，所述有源层采用铟镓锌氧化物材料。
9.根据权利要求1-7中任意一项所述的半导体氧化物晶体管，其特征在于，所述衬底采用硅衬底材料。
10.一种半导体氧化物晶体管的制备方法，其特征在于，包括以下步骤：
准备衬底；
在所述衬底上形成第一绝缘层；
通过构图工艺，在所述第一绝缘层中形成容槽；
通过填充工艺，在所述容槽中填充有源层，所述填充有源层包括填充第一部分有源层和填充第二部分有源层；
通过栅极埋设工艺形成栅极；
通过沉积工艺，在所述栅极与所述第一部分有源层和所述第二部分有源层之间沉积栅极绝缘层；
通过源极和漏极成型工艺，在所述第二部分有源层的上表面形成相对设立的源极和漏极；
所述源极和所述漏极周边填充有第二绝缘层；
通过构图工艺在所述第一绝缘层中形成容槽以及在所述容槽中填充有源层的过程如下：
S210在衬底上通过沉积工艺形成第一子绝缘层；
S220采用图形化工艺在所述第一子绝缘层中形成第一容槽；
S230向所述第一容槽内填充所述第一部分有源层；
S240在所述第一部分有源层上方通过沉积工艺形成第二子绝缘层；
S250采用图形化工艺在所述第二子绝缘层中形成第二容槽；
S260向所述第二容槽内填充所述第二部分有源层，所述第二部分有源层的平面呈回形。
11.根据权利要求10所述的半导体氧化物晶体管的制备方法，其特征在于，形成所述第一绝缘层包括形成第一子绝缘层和形成第二子绝缘层；
形成所述容槽包括在所述第一子绝缘层中形成第一容槽和在所述第二子绝缘层中形成第二容槽。
12.根据权利要求11所述的半导体氧化物晶体管的制备方法，其特征在于，在S220步骤中，采用图形化工艺在所述第一子绝缘层中形成所述第一容槽的方法为：
根据第一容槽图案设计，在所述衬底上通过沉积工艺形成的所述第一子绝缘层上设置第一掩膜；
进行第一次干法刻蚀，将所述第一容槽图案转移至所述第一子绝缘层形成所述第一容槽。
13.根据权利要求11所述的半导体氧化物晶体管的制备方法，其特征在于，在S250步骤中，采用图形化工艺在所述第二子绝缘层中形成所述第二容槽的方法为：
根据第二容槽图案设计，在所述第一部分有源层上方沉积形成的所述第二子绝缘层上设置第二掩膜；
进行第二次干法刻蚀，将所述第二容槽图案转移至所述第二子绝缘层形成所述第二容槽，所述第二容槽的平面呈回形。
14.根据权利要求11所述的半导体氧化物晶体管的制备方法，其特征在于，在S230步骤中，填充所述第一部分有源层后，和/或
在S260步骤中，填充所述第二部分有源层后，
采用化学机械抛光工艺进行磨平处理。
15.根据权利要求10所述的半导体氧化物晶体管的制备方法，其特征在于，在所述衬底上形成第一绝缘层前，对衬底表面进行湿法清洗；并采用沉积工艺在衬底上形成第三绝缘层。
16.根据权利要求11所述的半导体氧化物晶体管的制备方法，其特征在于，所述栅极埋设工艺包括：
S310在所述第二部分有源层上端通过沉积工艺形成第三子绝缘层；
S320根据栅极图案设计，在所述第三子绝缘层上设置第三掩膜；
S330进行第三次干法刻蚀，将栅极图案转移至所述第二部分有源层上端的所述第三子绝缘层形成第三容槽，所述第三容槽的底部与所述第二部分有源层的上表面齐平；
S340采用热磷酸清洗第三容槽的底面暴露的第二子绝缘层，形成第四容槽，所述第四容槽的底部与所述第一部分有源层的上表面齐平；
S350采用高温沉积工艺形成氧化层，并通过图案化工艺保留所述第三容槽的侧面、所述第四容槽的底部和侧面的氧化层，即为栅极绝缘层；
S360在所述第四容槽内部沉积栅极材料形成栅极；
S370在第四容槽的上端沉积第四子绝缘层。
17.根据权利要求16所述的半导体氧化物晶体管的制备方法，其特征在于，所述源极和漏极成型工艺包括：
S410根据源极和漏极图案设计，在所述第四子绝缘层上设置第四掩膜；
S420进行第四次干法刻蚀，将所述源极和漏极图案转移至所述第三子绝缘层和所述第四子绝缘层形成源极容槽和漏极容槽，所述源极容槽和所述漏极容槽的底面与所述栅极的顶面齐平；
S430在所述源极容槽的内部沉积源极材料形成源极；
S440在所述漏极容槽的内部沉积漏极材料形成漏极。
18.根据权利要求16所述的半导体氧化物晶体管的制备方法，其特征在于，在S360步骤中，所述栅极材料采用多晶硅或者金属材料。
19.根据权利要求16所述的半导体氧化物晶体管的制备方法，其特征在于，所述第三子绝缘层和所述第四子绝缘层采用相同材料。
20.根据权利要求17所述的半导体氧化物晶体管的制备方法，其特征在于，在S430和S440步骤分别形成源极和漏极后，采用化学机械抛光工艺进行磨平处理，使得源极的顶面、漏极的顶面与其周边第四绝缘层的顶面齐平。
21.根据权利要求10至20中任意一项所述的半导体氧化物晶体管的制备方法，其特征在于，所述衬底采用硅衬底。
22.根据权利要求10至20中任意一项所述的半导体氧化物晶体管的制备方法，其特征在于，所述有源层采用铟镓锌氧化物。
CN202111597808.9A 2021-12-24 2021-12-24 半导体氧化物晶体管及其制备方法 Active CN116207127B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111597808.9A CN116207127B (zh) 2021-12-24 2021-12-24 半导体氧化物晶体管及其制备方法
PCT/CN2022/140784 WO2023116783A1 (zh) 2021-12-24 2022-12-21 半导体氧化物晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111597808.9A CN116207127B (zh) 2021-12-24 2021-12-24 半导体氧化物晶体管及其制备方法

Publications (2)

Publication Number Publication Date
CN116207127A CN116207127A (zh) 2023-06-02
CN116207127B true CN116207127B (zh) 2024-03-15

Family

ID=86513559

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111597808.9A Active CN116207127B (zh) 2021-12-24 2021-12-24 半导体氧化物晶体管及其制备方法

Country Status (2)

Country Link
CN (1) CN116207127B (zh)
WO (1) WO2023116783A1 (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101140906A (zh) * 2006-09-04 2008-03-12 海力士半导体有限公司 用于形成半导体器件的方法
CN107946368A (zh) * 2017-11-22 2018-04-20 深圳市华星光电半导体显示技术有限公司 顶栅型薄膜晶体管的制作方法及顶栅型薄膜晶体管
CN111681960A (zh) * 2020-05-12 2020-09-18 福建华佳彩有限公司 一种tft结构的制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093268A (ja) * 2004-09-22 2006-04-06 Seiko Epson Corp 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
CN108292672B (zh) * 2015-12-23 2022-04-12 英特尔公司 用于igzo非平面器件的环绕式导电金属氧化物接触部的制作
CN107833926B (zh) * 2017-10-31 2020-08-07 沈阳工业大学 方筒形栅内嵌u形沟道场效应晶体管及其制造方法
CN112424917B (zh) * 2018-06-06 2022-08-19 港大科桥有限公司 金属氧化物半导体场效应晶体管及其制造方法
US11264512B2 (en) * 2018-06-29 2022-03-01 Intel Corporation Thin film transistors having U-shaped features

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101140906A (zh) * 2006-09-04 2008-03-12 海力士半导体有限公司 用于形成半导体器件的方法
CN107946368A (zh) * 2017-11-22 2018-04-20 深圳市华星光电半导体显示技术有限公司 顶栅型薄膜晶体管的制作方法及顶栅型薄膜晶体管
CN111681960A (zh) * 2020-05-12 2020-09-18 福建华佳彩有限公司 一种tft结构的制作方法

Also Published As

Publication number Publication date
CN116207127A (zh) 2023-06-02
WO2023116783A1 (zh) 2023-06-29

Similar Documents

Publication Publication Date Title
TWI816685B (zh) 半導體裝置及其製造方法
US7972914B2 (en) Semiconductor device with FinFET and method of fabricating the same
TWI500075B (zh) 二極體、雙極接面電晶體及於鰭型場效電晶體裝置內二極體之製造方法
TWI524466B (zh) 半導體結構與其形成方法
JP3795386B2 (ja) トレンチ型ｄｒａｍユニットの製造方法
CN112466945B (zh) 半导体结构及其形成方法
CN106298945A (zh) 屏蔽栅沟槽型mosfet工艺方法
US20070259499A1 (en) Method for manufacturing semiconductor device having recess gate
WO2022001592A1 (zh) 半导体结构及其制作方法
CN112652664B (zh) 一种半导体器件及其制造方法、集成电路、电子设备
CN116207127B (zh) 半导体氧化物晶体管及其制备方法
TWI435373B (zh) 具有埋藏摻雜層之完全耗盡型絕緣體上矽裝置
CN110571193B (zh) 单扩散隔断结构的制造方法和半导体器件的制造方法
JP4197576B2 (ja) 半導体装置の製造方法
KR20070001491A (ko) 수직 채널을 갖는 전계 효과 트랜지스터의 제조방법
CN109429526B (zh) 一种隧穿场效应晶体管及其制备方法
CN109962035A (zh) 半导体结构和图像传感器的形成方法
CN107591327B (zh) 鳍式场效应管的形成方法
CN110085555B (zh) 半导体结构及其形成方法
CN110034069B (zh) 半导体结构及其形成方法
CN115799260B (zh) 一种负电容围栅纳米片结构cmos反相器及其制造方法
CN108376709A (zh) 一种插入倒t形介质层的鳍式场效应晶体管及其制备方法
KR100273319B1 (ko) 모스 트랜지스터 제조방법
CN110875255B (zh) 半导体器件及其形成方法
KR100511000B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant