CN108376709A - 一种插入倒t形介质层的鳍式场效应晶体管及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 19
- 238000002353 field-effect transistor method Methods 0.000 title description 2
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 16
- 239000013078 crystal Substances 0.000 claims description 14
- 238000002955 isolation Methods 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 239000002210 silicon-based material Substances 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 2
- 229910052681 coesite Inorganic materials 0.000 claims description 2
- 229910052906 cristobalite Inorganic materials 0.000 claims description 2
- 239000003989 dielectric material Substances 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- 230000000717 retained effect Effects 0.000 claims description 2
- 229910052682 stishovite Inorganic materials 0.000 claims description 2
- 229910052905 tridymite Inorganic materials 0.000 claims description 2
- 238000001947 vapour-phase growth Methods 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000000151 deposition Methods 0.000 description 10
- 230000005855 radiation Effects 0.000 description 10
- 230000008021 deposition Effects 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 238000000609 electron-beam lithography Methods 0.000 description 3
- 230000003628 erosive effect Effects 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000000671 immersion lithography Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000037230 mobility Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000191 radiation effect Effects 0.000 description 1
- 238000005510 radiation hardening Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- -1 silicon nitrides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提出了一种插入倒T形介质层的FinFET器件及其制备方法，属于超大规模集成电路制造技术领域。本发明通过在sub‑Fin区域形成超薄倒T形介质层，隔断了辐照后sub‑Fin区域连通源漏的泄漏电流通道，可以减小辐照引起的器件关态泄漏电流退化。与普通体硅FinFET相比，本发明器件关态泄漏电流更小；且制备方法与现有CMOS工艺完全兼容，可以免去PTS掺杂。
Description
技术领域
本发明涉及一种鳍式场效应晶体管(inverted-T-shaped Dielectric InsertedFinFET,TDIFinFET)器件及其制备方法，属于超大规模集成电路制造技术领域。
背景技术
工作在外太空中的半导体器件受到电子、X射线、γ射线等辐照后，会产生总剂量辐射效应，导致器件特性发生变化，如阈值电压漂移、关态泄漏电流增加等，引起集成电路功耗增加、性能降低甚至功能失效。随着集成电路技术的飞速发展，器件特征尺寸已缩小到纳米尺度。FinFET器件具有良好的栅控能力，能够克服传统平面体硅器件所面临的短沟道效应、迁移率退化等问题，成为纳米级超大规模集成电路制造中的主流器件。目前工业界中22nm及以下技术代器件大部分是体硅FinFET器件。现有的研究表明，体硅FinFET器件受总剂量辐照后关态泄漏电流显著增加。总剂量辐照在浅槽隔离(STI)区中引入的氧化层陷阱电荷是导致器件关态泄漏电流增大的主因。特别是当Fin宽较小时，总剂量辐照引起的器件关态泄漏电流退化更加严重。为了使先进集成电路正常工作在恶劣的空间辐射环境中，需对FinFET器件进行抗辐射加固。
发明内容
为了提高FinFET器件的抗总剂量辐射能力，本发明提出一种新型抗总剂量辐射的插入倒T形介质层的FinFET器件(TDI FinFET)及其制备方法。
本发明提出的抗总剂量辐射的TDI FinFET器件在Fin条底部(sub-Fin区域)形成超薄倒T形介质层。该倒T形介质层由两垂直和水平部分组成，垂直部分是垂直于衬底部分介质层，位于器件沟道区下方，顶部位于Fin底部，两侧连接sub-Fin两边的STI区；水平部分是平行于衬底部分介质层，连接器件四周STI区底部。超薄倒T形介质层隔断了辐照后sub-Fin区域连通源漏的泄漏电流通道，可以减小辐照引起的器件关态泄漏电流退化。
具体的，本发明提供的抗总剂量辐射的TDI FinFET器件，包括半导体衬底，在半导体衬底上具有与衬底相连的Fin条结构，Fin条顶部至侧壁表面具有横跨Fin条的栅极结构，与栅极结构接触的Fin条部分构成沟道区；sub-Fin中插入超薄倒T形介质层，该介质层剖面形貌类似“倒T形”，倒T形介质层位于器件沟道区下方，连通sub-Fin两侧STI区，介质层底部连通器件四周STI区；源、漏位于沟道区两端。
上述抗总剂量辐射的TDI FinFET器件中，所述Fin条的材料可以是Si、Ge、SiGe、III-V族半导体材料或其异质结构。倒T形介质层的材料为SiO2或其他介质材料。进一步的，上述TDI FinFET器件的倒T形介质层顶部位于Fin条底部，底部连接器件四周STI区底部，各部分厚度小于30nm。
本发明还提供了一种上述抗总剂量辐射的TDI FinFET器件的制备方法，包括以下步骤：
1)在半导体衬底上形成倒T形介质层，在介质层上方保留籽晶；
2)在倒T形介质层上方形成Fin条；
3)在Fin条下部形成浅槽隔离区；
4)在Fin条侧壁和顶部表面形成栅极结构，并在栅极结构的侧面形成侧墙；
5)光刻定义源漏区图形，掺杂并退火形成源漏。
以体硅衬底上形成倒T形SiO2介质层为例，步骤1)中所述半导体衬底为体硅衬底，形成倒T形介质层的方法具体可包括：
1-1)在半导体衬底上淀积硬掩膜，光刻定义倒T形介质层图形；
1-2)干法刻蚀硬掩膜和一定深度的体硅衬底，形成籽晶；
1-3)淀积一层氮化硅，并进行干法刻蚀，形成包裹籽晶的氮化硅侧墙；
1-4)各向同性刻蚀体硅衬底至一定深度，氧化籽晶下方的硅材料，形成倒T形介质层；
1-5)去除硬掩膜和氮化硅侧墙，外延硅材料，并进行平坦化。
所述步骤1-1)中硬掩膜是氮化硅层或其他材料，所用材料应具有较好的保形性。淀积硬掩膜的工艺可以采用低压化学气相淀积(Low Pressure Chemical VaporDeposition，LPCVD)、等离子体增强化学气相淀积(Plasma Enhanced Chemical VaporDeposition，PECVD)等方法。硬掩膜的厚度一般为10～200nm；光刻优选为电子束光刻或193nm浸没式光刻等能形成纳米尺度线条的先进光刻技术。
所述步骤1-3)中淀积氮化硅的工艺可与步骤1-1)中相同。
所述步骤1-4)中衬底的刻蚀深度决定了倒T形介质层的高度，各向同性刻蚀深度可以与STI区深度相同，使籽晶下方的硅材料厚度变小。氧化工艺可以采用湿氧氧化、氢氧合成氧化、等离子体氧化等，使得籽晶下方的硅材料完全被氧化，形成倒T形介质层上部分；刻蚀暴露出来的衬底同时也被氧化，形成倒T形介质层下部分。
所述步骤1-5)中去除氮化硅硬掩膜可以通过浓磷酸加热170℃。外延半导体层可以采用分子束外延(Molecule Beam Epitaxy,MBE)、化学气相淀积(Chemical VaporDeposition,CVD)等方法。外延出来的硅材料应确保可以填平沟槽，可通过CMP实现平坦化。
上述制备方法中，步骤2)中形成Fin条的方法具体可包括：
2-1)定义器件有源区，并形成器件之间的隔离；
2-2)在步骤1-5)形成的半导体外延层上淀积硬掩膜，光刻定义Fin条图形，干法刻蚀硬掩膜和半导体外延层，停止在外延层内一定深度或衬底表面，去掉光刻胶，形成Fin条。
所述步骤2-2)中硬掩膜的材料和淀积工艺可以与步骤1-1)相同，Fin条宽度一般为0～100nm。
上述制备方法中，步骤3)具体可包括：
3-1)淀积浅槽隔离氧化物，并进行平坦化；
3-2)各向同性刻蚀浅槽隔离氧化物至一定深度，暴露出Fin条。
所述步骤3-1)中淀积浅槽隔离氧化物可以是二氧化硅，淀积厚度应保证填满Fin间沟槽。淀积工艺可与步骤1-1)中淀积硬掩膜工艺相同，应尽量保证浅槽隔离氧化物的质量，可通过CMP实现平坦化。
所述步骤3-2)中浅槽隔离氧化物的刻蚀深度决定了最终器件Fin高。
上述制备方法中，步骤4)和步骤5)为常规的工艺步骤。步骤4)包括淀积栅介质层，光刻、刻蚀形成栅电极，淀积氮化硅并刻蚀形成侧墙隔离层等。步骤5)包括光刻定义源漏区图形，离子掺杂并退火形成源漏，以及后续的工艺步骤：光刻、刻蚀接触孔，溅射金属，光刻、刻蚀形成金属互连，合金，钝化等。
本发明优点如下：
1)在器件sub-Fin中形成超薄倒T形介质层，隔断了sub-Fin区域连通源漏的泄漏电流通道，降低辐照引起的器件关态泄漏电流增大。
2)与普通体硅FinFET相比，器件关态泄漏电流更小。
3)与现有CMOS工艺完全兼容，可以免去PTS掺杂。
附图说明
图1为本发明器件TDI FinFET的倒T形介质层三维透视示意图，其中示意了(a)、(b)剖面方向。
图2～图10为实施制备的抗总剂量辐射的体硅TDI FinFET器件的关键工艺步骤示意图，各图中(a)为垂直于Fin条方向的剖面图，(b)为平行于Fin条方向的剖面图，分别对应于图1中的(a)、(b)剖面方向。
其中：1-体硅衬底；2-氮化硅硬掩膜；3-倒T形介质层；4-Fin条；5-浅槽隔离区(STI)；6-栅电极；7-栅介质；8-侧墙层；9-源、漏区。
具体实施方式
本发明提出了一种新型抗总剂量辐射的TDI FinFET器件及其制备方法，该方法通过刻蚀和氧化形成倒T形介质层，隔断了sub-Fin区域连通源漏的泄漏电流通道，降低辐照引起的器件关态泄漏电流增大。另外，相比普通体硅FinFET具有更小的关态泄漏电流。下面结合附图对本发明进行详细说明。
根据下列步骤可以实现新型抗总剂量辐射的体硅TDI FinFET器件，以NMOS为例：
步骤1.在P型硅衬底1上通过化学气相沉积法(CVD)淀积氮化硅层作为硬掩膜2，通过电子束光刻定义倒T形介质层图形，刻蚀硬掩膜2，露出衬底1上表面，去胶，如图2所示；
步骤2.以氮化硅硬掩膜2为掩蔽，刻蚀衬底1，形成籽晶；CVD氮化硅并刻蚀，在籽晶周围形成氮化硅侧墙，如图3所示；
步骤3.以硬掩膜2和侧墙为掩蔽，各向同性刻蚀硅衬底1，如图4所示；
步骤4.氧化，在籽晶正下方形成倒T形介质层3，如图5所示；
步骤5.通过浓磷酸加热170℃，腐蚀去除氮化硅，所得结构如图6所示；
步骤6.由籽晶外延硅材料，CMP平坦化。在外延硅上通过CVD淀积氮化硅层作为硬掩膜2，通过电子束光刻定义Fin条图形，刻蚀硬掩膜2，露出外延层上表面，去胶，如图7所示；
步骤7.以硬掩膜2为掩蔽，刻蚀外延层，浓磷酸加热170℃，腐蚀去除氮化硅，形成Fin条4，如图8所示；
步骤8.CVD淀积氧化硅，通过CMP实现平坦化，刻蚀氧化硅，形成STI区5，所得结构如图9所示；
步骤9.形成栅介质7、高K/金属栅叠层，光刻、刻蚀形成栅电极6，淀积氧化硅并刻蚀形成侧墙隔离层8；
步骤10.通过光刻定义源漏区图形，P+注入对源漏进行注入掺杂，通过退火激活杂质，形成源区、漏区9，如图10所示；
步骤11.CVD淀积氧化硅，通过CMP实现平坦化；
步骤12.通过光刻、ICP刻蚀形成栅、源、漏各端的接触孔，去胶；
步骤13.溅射金属，光刻、刻蚀形成金属互连，合金。
本发明通过刻蚀和氧化形成倒T形介质层，该介质层隔断了sub-Fin区域连通源漏的泄漏电流通道，降低辐照引起的器件关态泄漏电流增大。另外，相比普通体硅FinFET具有更小的关态泄漏电流。TDI FinFET制备工艺与普通体硅FinFET制备工艺完全兼容。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种鳍式场效应晶体管，包括半导体衬底，在半导体衬底上具有与衬底相连的Fin条结构，Fin条顶部至侧壁表面具有横跨Fin条的栅极结构，与栅极结构接触的Fin条部分构成沟道区；源、漏位于沟道区两端，其特征在于，在Fin条中插入一介质层，该介质层剖面形貌为倒T形，由水平和垂直部分组成，垂直部分是垂直于衬底位于器件沟道区下方，顶部位于Fin底部，两侧连接Fin条两边的STI区；水平部分是平行于衬底，连接器件四周STI区底部。
2.如权利要求1所述的鳍式场效应晶体管，其特征在于，所述Fin条的材料是Si、Ge、SiGe、III-V族半导体材料或其异质结构。
3.如权利要求1所述的鳍式场效应晶体管，其特征在于，所述介质层的材料为SiO2或其他介质材料。
4.如权利要求1所述的鳍式场效应晶体管，其特征在于，所述介质层的水平和垂直部分的厚度分别小于30nm。
5.如权利要求1所述的鳍式场效应晶体管，其特征在于，所述Fin条的宽度小于100nm。
6.如权利要求1所述鳍式场效应晶体管的制备方法，包括以下步骤：
1)在半导体衬底上形成倒T形介质层，在介质层上方保留籽晶；
2)在倒T形介质层上方形成Fin条；
3)在Fin条下部形成浅槽隔离区；
4)在Fin条侧壁和顶部表面形成栅极结构，并在栅极结构的侧面形成侧墙；
5)光刻定义源漏区图形，掺杂并退火形成源漏。
7.如权利要求6所述的制备方法，其特征在于，步骤1)中所述半导体衬底为体硅衬底，形成倒T形介质层的方法具体包括：
1-1)在半导体衬底上淀积硬掩膜，光刻定义倒T形介质层图形；
1-2)干法刻蚀硬掩膜和一定深度的体硅衬底，形成籽晶；
1-3)淀积一层氮化硅，并进行干法刻蚀，形成包裹籽晶的氮化硅侧墙；
1-4)各向同性刻蚀体硅衬底至一定深度，氧化籽晶下方的硅材料，形成倒T形介质层；
1-5)去除硬掩膜和氮化硅侧墙，外延硅材料，并进行平坦化。
8.如权利要求6所述的制备方法，其特征在于，步骤2)中形成Fin条的方法具体可包括：
2-1)定义器件有源区，并形成器件之间的隔离；
2-2)在步骤1-5)形成的半导体外延层上淀积硬掩膜，光刻定义Fin条图形，干法刻蚀硬掩膜和半导体外延层，停止在外延层内一定深度或衬底表面，去掉光刻胶，形成Fin条。
9.如权利要求6所述的制备方法，其特征在于，上述制备方法中，步骤3)具体可包括：
3-1)淀积浅槽隔离氧化物，并进行平坦化；
3-2)各向同性刻蚀浅槽隔离氧化物至一定深度，暴露出Fin条。
10.如权利要求7、8或9所述的制备方法，其特征在于，上述硬掩膜是氮化硅层或其他材料，淀积硬掩膜的工艺采用低压化学气相淀积、等离子体增强化学气相淀积方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108376709A true CN108376709A (zh) | 2018-08-07 |
| CN108376709B CN108376709B (zh) | 2020-06-26 |
Family
ID=63018488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810198645.9A Active CN108376709B (zh) | 2018-03-12 | 2018-03-12 | 一种插入倒t形介质层的鳍式场效应晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108376709B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111916398A (zh) * | 2020-07-01 | 2020-11-10 | 中国科学院微电子研究所 | 一种半导体器件的制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2018
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| Publication number | Publication date |
|---|---|
| CN108376709B (zh) | 2020-06-26 |
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