CN102956498A - 半导体器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种半导体器件及其制造方法。该半导体器件包括：衬底；在衬底上形成的鳍片，所述鳍片通过半导体层接于所述衬底；以及跨于所述鳍片上的栅堆叠，其中，所述鳍片和所述半导体层具有不同的材料，且两者相对于彼此具有刻蚀选择性。根据本发明的实施例，由于鳍片材料与鳍片之下的半导体层材料之间的刻蚀选择性，对于鳍片的构图可以准确地停止于该半导体层，从而可以很好地控制鳍片高度，并因此控制最终形成的器件的沟道宽度。
Description
技术领域
本发明涉及半导体器件领域，更具体地，涉及一种能够准确控制鳍片高度的半导体器件及其制造方法。
背景技术
鳍式场效应晶体管(FinFET)由于对短沟道效应的良好控制而倍受关注。图1中示出了示例FinFET的透视图。如图1所示，该FinFET包括：体Si衬底100；在体Si衬底100上形成的鳍片101；跨于鳍片101上的栅堆叠102，栅堆叠102例如包括栅介质层和栅电极层(未示出)；以及隔离层(如SiO2)103。在该FinFET中，在栅电极的控制下，在鳍片101中具体地在鳍片101的三个侧面(图中左、右侧面以及顶面)中产生导电沟道。也即，鳍片101位于栅电极之下的部分充当沟道区，源、漏区则分别位于沟道区两侧。
在图1的示例中，FinFET形成于体半导体衬底上，但是FinFET也可以形成于其他形式的衬底如绝缘体上半导体(SOI)衬底上。另外，图1所示的FinFET由于在鳍片101的三个侧面上均能产生沟道，从而也称作3栅FET。例如，通过在鳍片101的顶面与栅堆叠102之间设置隔离层(例如氮化物等)来形成2栅FET，此时鳍片101的顶面没有受到栅电极的控制从而不会产生沟道。
以下，将参照附图2(a)-2(f)来说明FinFET的常规制造流程。
如图2(a)所示，提供体Si半导体层100，并在该体Si半导体层100上依次形成氧化物(氧化硅)层104和氮化物(氮化硅)层105。例如，氧化物层104约为2-5nm厚，氮化物层105约为10-50nm厚。该氧化物层104和氮化物层105在随后用作硬掩膜。另外，在氮化物层105上形成构图的光刻胶106。该构图的光刻胶106位于将要形成鳍片的区域。
接下来，如图2(b)所示，对硬掩膜层(包括氮化物层105和氧化物层104)进行构图。具体地，利用构图的光刻胶106作为掩膜，对氮化物层105进行刻蚀如反应离子刻蚀(RIE)。该刻蚀停止于氧化物层104。然后，继续对氧化物层104进行刻蚀如RIE，形成构图后的硬掩膜层104和105。最后去除光刻胶106。
接下来，如图2(c)所示，利用构图的硬掩膜层104和105作为掩膜，对半导体层100进行构图如RIE，从而在半导体层100中形成鳍片101。在此，可以通过控制RIE过程中的工艺参数如刻蚀时间等，来控制形成的鳍片101的高度。
在形成鳍片之后，如图2(d)和2(e)所示，在半导体层100上在鳍片101两侧形成隔离层。具体地，首先如图2(d)所示，在整个结构上淀积一层氧化物层103，如高密度等离子(HDP)氧化物(例如，SiO2)。该氧化物层103的底部厚，而位于鳍片101侧面上的部分薄。然后，如图2(e)所示，对氧化物层103进行各向同性回蚀，以露出鳍片101的侧面，从而形成隔离层103。
然后，如图2(f)所示，横跨鳍片101，形成栅介质层102-1和栅电极层102-2，它们构成栅堆叠。在此之后，可以同常规工艺中一样，制作源/漏区、金属互连等，完成最终的器件。
在以上常规工艺中，可以在对鳍片101的构图过程中通过控制刻蚀工艺参数，来控制鳍片101的高度，并因此控制最终形成的器件的沟道宽度。但是，这种方式只能通过控制工艺参数来间接控制所形成的鳍片高度，而不能直接对鳍片高度进行控制，因而这种控制是不够精确的。
因此，需要一种新颖的半导体器件及其制造方法，其能够准确控制鳍片的高度。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法。
根据本发明的一个方面，提供了一种半导体器件，包括：衬底；在衬底上形成的鳍片，所述鳍片通过半导体层接于所述衬底；以及跨于所述鳍片上的栅堆叠，其中，所述鳍片和所述半导体层具有不同的材料，且两者相对于彼此具有刻蚀选择性。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：提供衬底；在所述衬底上依次形成第一半导体层和第二半导体层，其中所述第一半导体层和所述第二半导体层具有不同的材料，且两者相对于彼此具有刻蚀选择性；对第二半导体层进行构图，以形成鳍片；以及横跨鳍片形成栅堆叠。
根据本发明的实施例，设置两层材料不同从而相对于彼此具有刻蚀选择性的半导体层，其中一层被构图以形成鳍片，而另一层则充当该鳍片构图过程中的刻蚀停止层。这样，最终形成的鳍片的高度对应于所述一层半导体层的厚度。因此，可以精确控制所形成的鳍片的高度，并因此可以精确控制最终形成的器件的沟道宽度。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据现有技术的FinFET的示意透视图；
图2(a)-2(f)示出了根据现有技术的制造FinFET的流程中各阶段得到的结构的示意剖面图；
图3示出了根据本发明实施例的半导体器件的示意透视图；
图4(a)-(j)示出了根据本发明实施例的制造半导体器件的流程中各阶段得到的结构的示意剖面图
图5示出了根据本发明另一实施例的半导体器件的示意透视图；以及
图6(a)-(g)示出了根据本发明另一实施例的制造半导体器件的流程中各阶段得到的结构的示意剖面图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的半导体器件的各种结构图及截面图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
图3示出了根据本发明一个实施例的半导体器件的示意透视图。如图3所示，该半导体器件包括：衬底200；在衬底200上形成的鳍片201，该鳍片201通过半导体层200a接于所述衬底200，其中鳍片201的材料不同于半导体层200a的材料，且两者相对于彼此具有刻蚀选择性；以及跨于鳍片201上的栅堆叠202。
衬底200例如可以是体半导体衬底，可以包括各种半导体材料如Si、Ge、SiGe或III-V族化合物半导体材料等。或者，衬底200可以是SOI等其他形式的衬底。
鳍片201可以通过对半导体材料层进行构图而得到。例如，由于鳍片201的材料和半导体层200a的材料相对于彼此具有刻蚀选择性，因此在对鳍片进行构图过程中，刻蚀可以停止于半导体层200a。例如，在构成鳍片201的半导体层为Si的情况下，半导体层200a可以选择为SiGe。
栅堆叠202可以包括栅介质层如SiO2和栅电极层如多晶硅(图中未示出)。优选地，栅介质层可以包括高K栅介质，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO等，栅电极层可以包括金属栅电极，如Ti、Co、Ni、Al、W等。更为优选地，在栅介质层与栅电极层之间还夹有功函数调节层。功函数调节层例如可以包括TiN、TiAlN、TaN、TaAlN、TaC等。
在该半导体器件中，半导体层200a的宽度与鳍片201的宽度大致相同。在此，“相同”意味着两者的宽度在半导体制造领域可以接受的误差范围内相同。在衬底200上半导体层200a的两侧，形成有隔离层203如SiO2等电介质，以便将栅堆叠202与衬底200相隔开。这里需要指出的是，尽管在附图2中将隔离层203的顶面示出为与半导体层200a的顶面齐平，但是这并不是必须的，隔离层203的顶面优选地可以略高于半导体层200a的顶面。
在该半导体器件中，由于对于鳍片的构图能够精确地停止于半导体层200a，鳍片201的高度(即，最终得到的器件中沟道的宽度)主要由构成该鳍片201的半导体层的厚度确定。因此，根据本发明，可以通过控制构成鳍片的半导体层的厚度，来直接控制最终得到的鳍片的高度并因此直接控制沟道宽度。
此外，在该半导体器件中，鳍片201通过半导体层200a与衬底200相连，从而散热效果较好。
以下，将参照附图4，来描述制造图3所示半导体器件的示例方法。在以下，以Si基材料为例进行描述，但是应该理解的是，本发明并不限于Si基材料，而是可以应用于其他各种半导体材料。
如图4(a)所示，提供体Si衬底200，并在该体Si衬底200上依次形成第一半导体层200a和第二半导体层201。在此，第一半导体层200a和第二半导体层201的材料彼此不同，从而相对于彼此具有刻蚀选择性。例如，第一半导体层200a可以是厚度约为10-50nm的SiGe层，其中Ge的原子百分比约为5-10％；第二半导体层201可以是厚度约为20-150nm的Si层。第一半导体层200a和第二半导体层201例如可以通过外延生长而依次形成于衬底200上。在此，第二半导体层201作为鳍片的主体材料层，而第一半导体层200a则在对第二半导体层201进行构图以形成鳍片的过程中充当刻蚀停止层。
此外，在第二半导体层201上依次形成氧化物(氧化硅)层204和氮化物(氮化硅)层205。例如，氧化物层204约为2-5nm厚，氮化物层205约为10-50nm厚。该氧化物层204和氮化物层205在随后用作硬掩膜。另外，在氮化物层205上形成构图的光刻胶206。该构图的光刻胶206位于将要形成鳍片的区域。
接下来，如图4(b)所示，对硬掩膜层(包括氮化物层205和氧化物层204)进行构图。具体地，利用构图的光刻胶206作为掩膜，对氮化物层205进行刻蚀如反应离子刻蚀(RIE)，该刻蚀停止于氧化物层204。然后，继续对氧化物层204进行刻蚀如RIE，该刻蚀停止于第二半导体层201，从而形成构图后的硬掩膜层204和205。最后去除光刻胶206。
接下来，如图4(c)所示，利用构图的硬掩膜层204和205作为掩膜，对第二半导体层201进行构图如RIE。具体地，在此，相对于第一半导体层200a的SiGe选择性刻蚀第二半导体层201的Si，从而利用第二半导体层形成鳍片201。在此，由于第一半导体层200a和第二半导体201之间的刻蚀选择性，对鳍片的构图可以准确地停止于第一半导体层200a，从而最终形成的鳍片201的厚度由最初形成的第二半导体层的厚度确定。而第二半导体层(例如，通过外延生长来形成)的厚度可以很好地控制。因此，可以准确地控制最终形成的鳍片201的高度，并因此准确地控制最终形成的器件的沟道宽度。
在形成鳍片之后，可以按照常规技术来继续形成器件的其他部分。在此，为了进一步控制最终形成的器件的沟道宽度，优选地如下所述来制造栅堆叠。
具体地，如图4(d)所示，在鳍片201两侧形成栅介质层202-1。优选地，还可以在栅介质层外侧形成功函数调节层202-2。在此，优选地，栅介质层为高K栅介质，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO等；功函数调节层包括TiN、TiAlN、TaN、TaAlN、TaC等。具体地，首先在图4(c)所示的整个结构上例如通过淀积形成例如约2-5nm厚的高K电介质材料层，随后淀积约为3-15nm厚的功函数调节层。然后，对功函数调节层进行构图如RIE，使得功函数调节层形成为如图4(d)所示的侧墙形式。接着，对高K电介质材料层进行RIE，去除露在外面的高K电介质材料层，从而形成附图4(d)所示的栅介质层202-1。图4(d)中示出了形成栅介质层202-1和功函数调节层202-2的示例。但是本发明不限于此，也可以仅形成侧墙形式的栅介质层202-1。
在这里需要指出的是，在本实施例中，仅示出了在鳍片两侧形成栅介质层202-1和可选的功函数调节层202-2，而在鳍片顶部保留硬掩膜层204、205的示例(最终得到2栅器件)。但是，本发明不限于此，也可以应用于3栅器件。例如，可以去除鳍片顶部的硬掩膜层204、205，并在鳍片的三个侧面(左、右侧面以及顶面)上均形成栅介质层和可选的功函数调节层。
根据本发明的实施例，在形成鳍片201之后，就在鳍片201侧面形成栅介质层202-1和功函数调节层202-2，与常规工艺中先在鳍片两侧形成隔离层、然后在隔离层上在鳍片侧面形成栅介质层和功函数调节层(参见附图2(e)、2(f))不同。在常规工艺中，栅介质层所覆盖的鳍片部分的高度(即，最终得到的沟道宽度)不仅取决于鳍片本身的高度，而且还受到隔离层厚度的影响(参见附图1所示的示意图)。而根据本发明，栅介质层覆盖整个鳍片高度，与之后将要形成的隔离层的厚度无关。更具体来说，在随后刻蚀隔离层的过程中(参见图4(h))，无论隔离层203被刻蚀得略高还是略低，栅电极202-3总是可以通过功函数调节层和栅介质层连接到鳍片的整个高度(参见图4(j))，从而精确地控制了沟道宽度。
在此，所形成的栅介质层和可选的功函数调节层能够至少覆盖鳍片的整个高度，以便随后形成的栅电极能够通过它们控制整个高度的鳍片。而栅介质层和功函数调节层的形式和形成方法不限于上述实施例。具体地，例如可以先淀积一层栅介质材料并对其进行刻蚀以形成侧墙形式的栅介质层；然后再在淀积一层功函数调节材料并对其进行刻蚀以形成侧墙形式的功函数调节层。另外，栅介质层和功函数调节层不限于严格的侧墙形式，而是可以略微偏离侧墙形式，只要它们能够覆盖鳍片的整个高度，例如可以在底部沿第一半导体层200a的表面略有延伸。
然后，如图4(e)和4(f)所示，对第一半导体层200a进行构图，以保留其位于鳍片201底部的部分。具体地，首先，如图4(e)所示，以形成的鳍片201和功函数调节层202-2为掩膜，对第一半导体层200a的SiGe进行RIE，该RIE停止于衬底200的Si；接着，如图4(f)所示，相对于Si(沿图中水平方向，即，沿横向)选择性刻蚀第一半导体层200a的SiGe，使得第一半导体层200a留于鳍片201底部，从而第一半导体层200a的宽度近似等于鳍片201的宽度。这样，一方面可以保证鳍片201与衬底200之间良好的体接触(如果第一半导体层200a的宽度太小，则不能形成良好的体接触)，另一方面可以(通过在第一半导体层200a两侧形成的隔离层)保证随后形成的栅电极与鳍片201之间的电隔离(如果第一半导体层200a的宽度太大，则可能导致栅电极与第一半导体层200a接触从而与鳍片201之间形成电接触)。
接下来，如图4(g)和4(h)所示，在衬底200上在第一半导体层200a两侧形成隔离层。具体地，首先如图4(g)所示，在整个结构上淀积一层氧化物层203，如高密度等离子(HDP)氧化物(例如，SiO2)。该氧化物层203的底部厚，而位于鳍片201侧面上的部分薄。然后，如图4(h)所示，对氧化物层203进行各向同性回蚀，以露出鳍片201的侧面，从而形成隔离层203。优选地，隔离层203的顶面略高于第一半导体层200a的顶面。
然后，如图4(i)所示，横跨鳍片201，形成栅电极层202-3。栅电极层202-3可以包括多晶硅，也可以包括金属栅电极如Ti、Co、Ni、Al、W等。接着，如图4(j)所示，对栅堆叠进行构图。具体地，首先对栅电极层202-3进行构图如RIE，以保留其与最终形成的栅电极相对应的部分；然后对功函数调节层202-2进行构图如RIE，以去除其露在栅电极层202-3之外的部分。可选地，还可以对栅介质层202-1进行构图如RIE，以去除其露在栅电极层202-3之外的部分。需要指出的是，在该步骤中，可以不对栅介质层进行构图，而是原样保留。这样，栅介质层在整个鳍片的长度上延伸，这对最终形成的器件的性能不会造成影响。
在此之后，可以同常规工艺中一样，制作源/漏区、金属互连等，完成最终的器件。
这样，就得到了根据本发明该实施例的半导体器件。该器件的透视图类似于图3中的透视图(图3中没有示出栅堆叠的具体结构，且没有示出硬掩膜层)。
参照图4(j)的剖面图和图3的透视图，根据本发明的该实施例，鳍片201的高度由第二半导体层201的厚度确定，从而可以准确控制鳍片的高度并因此准确控制最终形成的器件的沟道宽度。
图5示出了根据本发明另一实施例的半导体器件的示意透视图。根据该实施例的半导体器件与图3和4所示的半导体器件基本上相同，除了其中隔离层的形成方法不同之外。
具体地，如图5所示，该半导体器件包括：衬底300；在衬底300上形成的鳍片301-1，该鳍片301-1通过半导体层300a接于所述衬底300，其中鳍片301-1的半导体材料不同于半导体层300a的半导体材料，且两者相对于彼此具有刻蚀选择性；以及跨于鳍片301-1上的栅堆叠(包括栅介质层302-1、功函数调节层302-2和栅电极层302-3)。在图5的透视图中，还示出了位于鳍片301-1顶部的硬掩膜层301-2。本领域技术人员应当理解，可以不存在这种硬掩膜层。
关于衬底及各层的材料，可以参见上述实施例，在此不再赘述。
在该半导体器件中，隔离层303由通过对第一半导体层300a进行处理(如氧化处理)而得到的绝缘物(如氧化物)构成。
以下，将参照附图6，来描述制造图5所示半导体器件的示例方法。在以下，以Si基材料为例进行描述，但是应该理解的是，本发明并不限于Si基材料，而是可以应用于其他各种半导体材料。
如图6(a)所示，提供体Si衬底300，并在该体Si衬底300上依次形成第一半导体层300a和第二半导体层301-1。在此，第一半导体层300a和第二半导体层301-1的材料彼此不同，从而相对于彼此具有刻蚀选择性。例如，第一半导体层300a可以是厚度约为10-50nm的SiGe层，其中Ge的原子百分比约为5-10％；第二半导体层301-1可以是厚度约为20-150nm的Si层。第一半导体层300a和第二半导体层301-1例如可以通过外延生长而依次形成于衬底300上。
此外，在第二半导体层301-1上依次形成氧化物(氧化硅)层304和氮化物(氮化硅)层305。例如，氧化物层304约为2-5nm厚，氮化物层305约为10-50nm厚。该氧化物层304和氮化物层305在随后用作硬掩膜。另外，在氮化物层305上形成构图的光刻胶306。该构图的光刻胶306位于将要形成鳍片的区域。
接下来，如图6(b)所示，对硬掩膜层(包括氮化物层305和氧化物层304)进行构图。具体地，利用构图的光刻胶306作为掩膜，对氮化物层305进行刻蚀如反应离子刻蚀(RIE)，该刻蚀停止于氧化物层304。然后，继续对氧化物层304进行刻蚀如RIE，该刻蚀停止于第二半导体层301-1，从而形成构图后的硬掩膜层301-2。最后去除光刻胶306。
接下来，如图6(c)所示，利用构图的硬掩膜层301-2作为掩膜，对第二半导体层301-1进行构图如RIE。具体地，在此，相对于第一半导体层300a的SiGe选择性刻蚀第二半导体层301-1的Si，从而利用第二半导体层形成鳍片301-1。在此，由于第一半导体层300a和第二半导体301-1之间的刻蚀选择性，对鳍片的构图可以准确地停止于第一半导体层300a，从而最终形成的鳍片301-1的厚度由最初形成的第二半导体层的厚度确定。而第二半导体层(例如，通过外延生长来形成)的厚度可以很好地控制。因此，可以准确地控制最终形成的鳍片301-1的高度，并因此准确地控制最终形成的器件的沟道宽度。
在形成鳍片之后，如图6(d)所示，在鳍片301-1两侧形成栅介质层302-1，优选地还形成功函数调节层302-2。关于栅介质层302-1和功函数调节层302-2的材料和形成，可以参照以上结合附图4(d)的描述。
根据本发明的实施例，在形成鳍片301-1之后，就在鳍片301-1侧面形成栅介质层302-1和功函数调节层302-2，与常规工艺中先在鳍片两侧形成隔离层、然后在隔离层上在鳍片侧面形成栅介质层和功函数调节层(参见附图2(e)、2(f))不同。在常规工艺中，栅介质层所覆盖的鳍片部分的高度不仅取决于鳍片本身的高度，而且还受到隔离层厚度的影响；而根据本发明，栅介质层覆盖整个鳍片高度，与之后将要形成的隔离层的厚度无关。
然后，如图6(e)所示，对第一半导体层300a进行氧化，使得第一半导体层300a暴露在外的表面部分转变成氧化物，并因此形成隔离层303。这种氧化例如可通过在氧的气氛下进行热处理来完成。第一半导体层300a位于鳍片301-1之下的部分由于被鳍片301-1和硬掩膜层301-2覆盖，从而没有被氧化，并因此将鳍片301-1可靠地连接至衬底300。
当然，本发明并不局限于此。本领域技术人员可以想到对第一半导体层300a进行其他处理(如氮化处理)，使得第一半导体层300a暴露在外的表面部分转变为绝缘物，从而形成隔离层。
然后，如图6(f)所示，横跨鳍片301-1，形成栅电极层302-3，并且如图6(g)所示，对栅堆叠进行构图。形成栅堆叠的步骤例如可以参见以上结合图4(i)和4(j)的描述。
根据本发明的该实施例，可以容易地形成隔离层，从而可以进一步简化工艺。根据该实施例的方法及得到的器件可以实现与第一实施例中相同的优点。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。尽管以上分别描述了各个实施例，但是并不意味着这些实施例中的有利特征不能结合使用。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (13)
1.一种半导体器件，包括：
衬底；
在衬底上形成的鳍片，所述鳍片通过半导体层接于所述衬底；以及
跨于所述鳍片上的栅堆叠，
其中，所述鳍片和所述半导体层具有不同的材料，且两者相对于彼此具有刻蚀选择性。
2.根据权利要求1所述的半导体器件，其中所述栅堆叠包括栅介质层，所述栅介质层覆盖所述鳍片的整个高度。
3.根据权利要求2所述的半导体器件，其中所述栅堆叠还包括位于所述栅介质层外侧、覆盖栅介质层整个高度的功函数调节层。
4.根据权利要求2所述的半导体器件，其中所述栅堆叠还包括栅电极层，所述栅电极层通过所述衬底上所述半导体层两侧的隔离层而与所述衬底相隔开。
5.根据权利要求1所述的半导体器件，其中所述鳍片的宽度与所述半导体层的宽度实质上相同。
6.根据权利要求1所述的半导体器件，其中所述鳍片包括Si，所述半导体层包括SiGe。
7.一种制造半导体器件的方法，包括：
提供衬底；
在所述衬底上依次形成第一半导体层和第二半导体层，其中所述第一半导体层和所述第二半导体层具有不同的材料，且两者相对于彼此具有刻蚀选择性；
对第二半导体层进行构图，以形成鳍片；以及
横跨鳍片形成栅堆叠。
8.根据权利要求7所述的方法，其中形成栅堆叠的步骤包括：
在所述鳍片的侧面上形成栅介质层；
对所述第一半导体层进行构图，保留其位于所述鳍片之下的部分；
在所述衬底上所述留下的第一半导体层部分两侧，形成隔离层；
在所述隔离层上跨于所述鳍片形成栅电极层；以及
对栅电极层和栅介质层进行构图，以形成栅堆叠。
9.根据权利要求8所述的方法，其中，在形成隔离层之前，还在所述栅介质层的侧面上形成功函数调节层。
10.根据权利要求9所述的方法，其中，对所述第一半导体层进行构图，保留其位于所述鳍片之下的部分的步骤包括：
以所述鳍片和功函数调节层为掩模，刻蚀所述第一半导体层；以及
进一步横向刻蚀所述第一半导体层，使得所述第一半导体层与所述鳍片的宽度实质上相同。
11.根据权利要求7所述的方法，其中形成栅堆叠的步骤包括：
在所述鳍片的侧面上形成栅介质层；
对所述第一半导体层进行处理，使得第一半导体层暴露在外的表面部分转变为绝缘物从而形成隔离层；
在所述隔离层上跨于所述鳍片形成栅电极层；以及
对栅电极层和栅介质层进行构图，以形成栅堆叠。
12.根据权利要求11所述的方法，其中，对所述第一半导体层进行的处理包括氧化处理。
13.根据权利要求11所述的方法，其中，在形成隔离层之前，还在所述栅介质层的侧面上形成功函数调节层。
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