WO2013029314A1 - 半导体器件及其制造方法 - Google Patents

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WO2013029314A1
WO2013029314A1 PCT/CN2011/082929 CN2011082929W WO2013029314A1 WO 2013029314 A1 WO2013029314 A1 WO 2013029314A1 CN 2011082929 W CN2011082929 W CN 2011082929W WO 2013029314 A1 WO2013029314 A1 WO 2013029314A1
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layer
fin
semiconductor layer
semiconductor
substrate
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PCT/CN2011/082929
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English (en)
French (fr)
Inventor
朱慧珑
尹海洲
骆志炯
Original Assignee
中国科学院微电子研究所
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Definitions

  • the present invention relates to the field of semiconductor devices, and more particularly to a semiconductor device capable of accurately controlling the fin height and a method of fabricating the same. Background technique
  • Fin field effect transistors have received much attention due to good control of short channel effects.
  • FIG. 1 A perspective view of an example FinFET is shown in FIG.
  • the FinFET includes: a bulk Si substrate 100; fins 101 formed on the bulk Si substrate 100; across the gate stack 102 on the fins 101, the gate stack 102 includes, for example, a gate dielectric layer and a gate.
  • An electrode layer (not shown); and an isolation layer (such as Si0 2 ) 103.
  • a conductive channel is formed in the fin 101, specifically on the three sides of the fin 101 (left, right side, and top surface in the figure) under the control of the gate electrode. That is, the portion of the fin 101 under the gate electrode serves as a channel region, and the source and drain regions are respectively located on both sides of the channel region.
  • a FinFET is formed on a bulk semiconductor substrate, but a FinFET can also be formed on other forms of a substrate such as a semiconductor-on-insulator (SOD substrate.
  • the FinFET shown in Fig. 1 is due to the fin 101.
  • a channel can be formed on all three sides, which is also referred to as a 3-gate FET.
  • a 2-gate FET is formed by providing an isolation layer (e.g., nitride or the like) between the top surface of the fin 101 and the gate stack 102, The top surface of the fin 101 is not controlled by the gate electrode so that no channel is generated.
  • a bulk Si semiconductor layer 100 is provided, and an oxide (silicon oxide) layer 104 and a nitride (silicon nitride) layer 105 are sequentially formed on the bulk Si semiconductor layer 100.
  • oxide layer 104 is approximately 2-5 nm thick and nitride layer 105 is approximately 10-50 nm thick.
  • the oxide layer 104 and the nitride layer 105 are then used as a hard mask.
  • a patterned photoresist 106 is formed on the nitride layer 105. The patterned photoresist 106 is located in the area where the fins are to be formed. .
  • the hard mask layer (including the nitride layer 105 and the oxide layer 104) is patterned. Specifically, the nitride layer 105 is etched by reactive ion etching (RIE) using the patterned photoresist 106 as a mask. The etch stops at the oxide layer 104. Then, the oxide layer 104 is further etched, such as RIE, to form patterned hard mask layers 104 and 105. Finally, the photoresist 106 is removed.
  • RIE reactive ion etching
  • the semiconductor layer 100 is patterned such as RIE by using the patterned hard mask layers 104 and 105 as a mask, thereby forming the fins 101 in the semiconductor layer 100.
  • the height of the formed fins 101 can be controlled by controlling process parameters such as etching time and the like in the RIE process.
  • an isolation layer is formed on both sides of the fin 101 on the semiconductor layer 100.
  • an oxide layer 103 such as a high density plasma (HDP) oxide (e.g., Si0 2 ) is deposited over the entire structure.
  • the bottom of the oxide layer 103 is thick, and the portion on the side of the fin 101 is thin.
  • the oxide layer 103 is isotropically etched back to expose the side faces of the fins 101, thereby forming the isolation layer 103.
  • HDP high density plasma
  • a gate dielectric layer 102-1 and a gate electrode layer 102-2 are formed which constitute a gate stack.
  • the source/drain regions, metal interconnections, etc. can be fabricated as in the conventional process to complete the final device.
  • the height of the fins 101 can be controlled by controlling the etching process parameters during the patterning of the fins 101, and thus the channel width of the finally formed device.
  • this method can only indirectly control the fin height formed by controlling the process parameters, and cannot directly control the fin height, so this control is not accurate enough.
  • a semiconductor device comprising: a substrate; fins formed on the substrate, the fins being bonded to the substrate through a semiconductor layer; and across the fins A gate stack, wherein the fins and the semiconductor layer have different materials, and both have etch selectivity with respect to each other.
  • a method of fabricating a semiconductor device including: providing a substrate; sequentially forming a first semiconductor layer and a second semiconductor layer on the substrate, wherein the first semiconductor layer and The second semiconductor layer has a different material and both have etch selectivity with respect to each other; the second semiconductor layer is patterned to form fins; and the gate stack is formed across the fins.
  • two layers of semiconductor material having different etch selectivity relative to each other are provided, one of which is patterned to form a fin and the other layer serves as an etch during the fin patterning process. Stop the layer.
  • the height of the finally formed fin corresponds to the thickness of the one layer of the semiconductor layer. Therefore, the height of the formed fin can be precisely controlled, and thus the channel width of the finally formed device can be precisely controlled.
  • FIGS. 2(a)-2(f) are schematic cross-sectional views showing structures obtained at respective stages in the flow of fabricating a FinFET according to the prior art
  • FIG. 3 shows a schematic perspective view of a semiconductor device in accordance with an embodiment of the present invention
  • 4(a)-(j) are schematic cross-sectional views showing structures obtained at respective stages in the flow of fabricating a semiconductor device in accordance with an embodiment of the present invention.
  • FIG. 5 is a schematic perspective view of a semiconductor device in accordance with another embodiment of the present invention.
  • 6(a)-(g) are schematic cross-sectional views showing structures obtained at respective stages in the flow of fabricating a semiconductor device in accordance with another embodiment of the present invention. detailed description
  • FIG. 3 shows a schematic perspective view of a semiconductor device in accordance with one embodiment of the present invention.
  • the semiconductor device includes: a substrate 200; a fin 201 formed on the substrate 200, the fin 201 being connected to the substrate 200 through a semiconductor layer 200a, wherein the material of the fin 201 is different from that of the substrate 201
  • the material of the semiconductor layer 200a, and the two are opposite to each other This has etch selectivity; and across the gate stack 202 on the fins 201.
  • the substrate 200 may be, for example, a bulk semiconductor substrate, and may include various semiconductor materials such as Si, Ge, SiGe or ⁇ -V compound semiconductor materials and the like. Alternatively, the substrate 200 may be another form of substrate such as SOI.
  • the fins 201 can be obtained by patterning a layer of semiconductor material.
  • etching may stop at the semiconductor layer 200a during patterning of the fins.
  • the semiconductor layer 200a may be selected as SiGe.
  • the gate stack 202 may include a gate dielectric layer such as SiO 2 and a gate electrode layer such as polysilicon (not shown).
  • the gate dielectric layer may include a high-k gate dielectric such as Hf0 2 , HfSiO, HffiiON, HfTaO, HfTiO, H£ZrO, A1 2 0 3 , La 2 0 3 , Zr0 2 , LaAlO, etc.
  • the gate electrode layer may include Metal gate electrodes, such as Ti, Co, Ni, Al, W, and the like.
  • a work function adjusting layer is interposed between the gate dielectric layer and the gate electrode layer.
  • the work function adjusting layer may include, for example, TiN, TiAlN, TaN, TaAlN, TaC, or the like.
  • the width of the semiconductor layer 200a is substantially the same as the width of the fin 201.
  • “identical” means that the widths of the two are the same within an error range acceptable for the semiconductor manufacturing field.
  • an isolation layer 203 such as a dielectric such as SiO 2 is formed to separate the gate stack 202 from the substrate 200. It should be noted here that although the top surface of the isolation layer 203 is shown as being flush with the top surface of the semiconductor layer 200a in FIG. 2, this is not essential, and the top surface of the isolation layer 203 may preferably be slightly higher. On the top surface of the semiconductor layer 200a.
  • the height of the fin 201 (i.e., the width of the channel in the finally obtained device) is mainly composed of the semiconductor layer constituting the fin 201.
  • the thickness is determined. Therefore, according to the present invention, the height of the finally obtained fin can be directly controlled by controlling the thickness of the semiconductor layer constituting the fin and thus the channel width can be directly controlled.
  • the fins 201 are connected to the substrate 200 through the semiconductor layer 200a, so that the heat dissipation effect is good.
  • the Si-based material will be described as an example, but it should be understood that the present invention is not limited to the Si-based material, but can be applied to other various semiconductor materials.
  • a bulk Si substrate 200 is provided, and a first semiconductor layer 200a and a second semiconductor layer 201 are sequentially formed on the bulk Si substrate 200.
  • the materials of the first semiconductor layer 200a and the second semiconductor layer 201 are different from each other to have etch selectivity with respect to each other.
  • the first semiconductor layer 200a may have a thickness of approximately A 10-50 nm SiGe layer in which the atomic percentage of Ge is about 5-10%; and the second semiconductor layer 201 may be a Si layer having a thickness of about 20-150 nm.
  • the first semiconductor layer 200a and the second semiconductor layer 201 may be sequentially formed on the substrate 200 by epitaxial growth, for example.
  • the second semiconductor layer 201 serves as a host material layer of the fin, and the first semiconductor layer 200a functions as an etch stop layer in the process of patterning the second semiconductor layer 201 to form the fin.
  • oxide layer 204 and a nitride (silicon nitride) layer 205 are sequentially formed on the second semiconductor layer 201.
  • oxide layer 204 is about 2-5 nm thick and nitride layer 205 is about 10-50 nm thick.
  • the oxide layer 204 and the nitride layer 205 are then used as a hard mask.
  • a patterned photoresist 206 is formed on the nitride layer 205. The patterned photoresist 206 is located in the area where the fins are to be formed.
  • the hard mask layer (including the nitride layer 205 and the oxide layer 204) is patterned. Specifically, the nitride layer 205 is etched by reactive ion etching (RIE) using the patterned photoresist 206 as a mask, and the etching stops at the oxide layer 204. Then, the oxide layer 204 is further etched such as RE, and the etching is stopped at the second semiconductor layer 201, thereby forming the patterned hard mask layers 204 and 205. Finally, the photoresist 206 is removed.
  • RIE reactive ion etching
  • the second semiconductor layer 201 is patterned such as RIE by using the patterned hard mask layers 204 and 205 as masks. Specifically, here, Si of the second semiconductor layer 201 is selectively etched with respect to SiGe of the first semiconductor layer 200a, thereby forming the fins 201 with the second semiconductor layer.
  • the patterning of the fins can be accurately stopped at the first semiconductor layer 200a, so that the thickness of the finally formed fins 201 is initially formed.
  • the thickness of the second semiconductor layer is determined.
  • the thickness of the second semiconductor layer (e.g., formed by epitaxial growth) can be well controlled. Therefore, the height of the finally formed fin 201 can be accurately controlled, and thus the channel width of the finally formed device can be accurately controlled.
  • the gate stack is preferably fabricated as described below.
  • a gate dielectric layer 202-1 is formed on both sides of the fin 201.
  • the success function adjustment layer 202-2 may also be formed outside the gate dielectric layer.
  • the gate dielectric layer is a high-k gate dielectric such as Hf0 2 , HfSiO, HiSiON, HfTaO, HfTiO, HfZrO, A1 2 0 3 , La 2 0 3 , Zr0 2 , LaAlO, etc.; the work function adjustment layer includes TiN, TiAlN, TaN, TaAlN, TaC, and the like.
  • a high-k dielectric material layer of, for example, about 2 to 5 nm thick is formed on the entire structure shown in FIG. 4(c), for example, by deposition, and then a work function adjustment layer of about 3 to 15 nm thick is deposited. Then, the work function adjusting layer is patterned such as RIE so that the work function adjusting layer is formed in the form of a side wall as shown in Fig. 4 (d). Next, RIE is performed on the high-k dielectric material layer to remove the The outer layer of high K dielectric material forms the gate dielectric layer 202-1 shown in Figure 4(d). An example of forming the gate dielectric layer 202-1 and the work function adjusting layer 202-2 is shown in FIG. 4(d). However, the present invention is not limited thereto, and it is also possible to form only the gate dielectric layer 202-1 in the form of a side wall.
  • the gate dielectric layer 202-1 and the optional work function adjusting layer 202-2 are formed on both sides of the fin, and a hard mask is left on the top of the fin.
  • the present invention is not limited thereto and can also be applied to a 3-gate device.
  • the hard mask layers 204, 205 at the top of the fins can be removed and a gate dielectric layer and an optional work function adjustment layer can be formed on the three sides (left, right side, and top) of the fin.
  • the gate dielectric layer 202-1 and the work function adjusting layer 202-2 are formed on the sides of the fins 201, and a spacer layer is formed on both sides of the fins in a conventional process.
  • a gate dielectric layer and a work function adjustment layer are then formed on the isolation layer on the side of the fin.
  • the height of the fin portion covered by the gate dielectric layer i.e., the resulting channel width
  • the gate dielectric layer covers the entire fin height regardless of the thickness of the isolation layer to be formed later. More specifically, in the subsequent etching of the isolation layer (see FIG. 4(h)), regardless of whether the isolation layer 203 is etched slightly higher or slightly lower, the gate electrode 202-3 can always pass the work function adjustment layer.
  • the gate dielectric layer is connected to the entire height of the fin (see Fig. 4(j)), thereby precisely controlling the channel width.
  • the formed gate dielectric layer and the optional work function adjustment layer can cover at least the entire height of the fins so that subsequently formed gate electrodes can control the fins of the entire height.
  • the form and formation method of the gate dielectric layer and the work function adjusting layer are not limited to the above embodiments. Specifically, for example, a gate dielectric material may be deposited and etched to form a gate dielectric layer in the form of a sidewall; then a work function adjusting material is deposited and etched to form a sidewall spacer. The form of the work function adjustment layer.
  • the gate dielectric layer and the work function adjusting layer are not limited to the strict side wall form, but may be slightly offset from the side wall form as long as they can cover the entire height of the fin, for example, may be slightly along the surface of the first semiconductor layer 200a at the bottom. There is an extension.
  • the first semiconductor layer 200a is patterned to retain its portion at the bottom of the fin 201. Specifically, first, as shown in FIG. 4(e), RIE is performed on the SiGe of the first semiconductor layer 200a by using the formed fin 201 and the work function adjusting layer 202-2 as a mask, and the RIE stops at the substrate 200. Next, as shown in FIG. 4(e), RIE is performed on the SiGe of the first semiconductor layer 200a by using the formed fin 201 and the work function adjusting layer 202-2 as a mask, and the RIE stops at the substrate 200. Next, as shown in FIG.
  • the SiGe of the first semiconductor layer 200a is selectively etched with respect to Si (in the horizontal direction in the drawing, that is, in the lateral direction), so that the first semiconductor layer 200a remains on the fin
  • the bottom of the sheet 201 is such that the width of the first semiconductor layer 200a is approximately equal to the width of the fin 201. In this way, on the one hand, the fin 201 and the substrate 200 can be ensured.
  • the gate electrode formed subsequently can be ensured (by the isolation layer formed on both sides of the first semiconductor layer 200a) Electrical isolation from the fins 201 (if the width of the first semiconductor layer 200a is too large, the gate electrode may be brought into contact with the first semiconductor layer 200a to form electrical contact with the fins 201).
  • an isolation layer is formed on both sides of the first semiconductor layer 200a on the substrate 200.
  • an oxide layer 203 such as a high density plasma (HDP) oxide (e.g., Si0 2 ) is deposited over the entire structure.
  • the bottom of the oxide layer 203 is thick, and the portion on the side of the fin 201 is thin.
  • the oxide layer 203 is isotropically etched back to expose the side faces of the fins 201 to form the isolation layer 203.
  • the top surface of the isolation layer 203 is slightly higher than the top surface of the first semiconductor layer 200a.
  • the gate electrode layer 202-3 may include polysilicon, and may also include a metal gate electrode such as Ti, Co, Ni, Al, W, or the like.
  • the gate stack is patterned. Specifically, the gate electrode layer 202-3 is first patterned such as RIE to retain a portion corresponding to the finally formed gate electrode; then the work function adjusting layer 202-2 is patterned such as ME to remove it from the gate. A portion other than the electrode layer 202-3.
  • the gate dielectric layer 202-1 may be patterned such as RIE to remove portions thereof exposed outside the gate electrode layer 202-3 . It should be noted that in this step, the gate dielectric layer may not be patterned, but may be left as it is. Thus, the gate dielectric layer extends over the length of the entire fin, which does not affect the performance of the resulting device.
  • the semiconductor device according to this embodiment of the invention is obtained.
  • the perspective view of the device is similar to the perspective view in Fig. 3 (the specific structure of the gate stack is not shown in Fig. 3, and the hard mask layer is not shown).
  • the height of the fin 201 is determined by the thickness of the second semiconductor layer 201, so that the height of the fin can be accurately controlled and thus accurate The channel width of the resulting device is controlled.
  • Fig. 5 shows a schematic perspective view of a semiconductor device in accordance with another embodiment of the present invention.
  • the semiconductor device according to this embodiment is substantially the same as the semiconductor device shown in Figs. 3 and 4 except that the method of forming the spacer layer is different.
  • the semiconductor device includes: a substrate 300; a fin 301-1 formed on the substrate 300, the fin 301-1 being connected to the substrate 300 through a semiconductor layer 300a, wherein The semiconductor material of the fins 301-1 is different from the semiconductor material of the semiconductor layer 300a, and both have etch selectivity with respect to each other; and across the fins 301-1
  • the upper gate stack (including the gate dielectric layer 302-1, the work function adjusting layer 302-2, and the gate electrode layer 302-3).
  • a hard mask layer 301-2 at the top of the fin 301-1 is also shown. Those skilled in the art will appreciate that such a hard mask layer may not be present.
  • the spacer layer 303 is composed of an insulator (e.g., oxide) obtained by processing (e.g., oxidizing) the first semiconductor layer 300a.
  • an insulator e.g., oxide
  • the Si-based material will be described as an example, but it should be understood that the present invention is not limited to the Si-based material, but can be applied to other various semiconductor materials.
  • a bulk Si substrate 300 is provided, and a first semiconductor layer 300a and a second semiconductor layer 301-1 are sequentially formed on the bulk Si substrate 300.
  • the materials of the first semiconductor layer 300a and the second semiconductor layer 301-1 are different from each other to have etching selectivity with respect to each other.
  • the first semiconductor layer 300a may be a SiGe layer having a thickness of about 10 to 50 nm, wherein the atomic percentage of Ge is about 5 to 10%; and the second semiconductor layer 301-1 may be a Si layer having a thickness of about 20 to 150 legs.
  • the first semiconductor layer 300a and the second semiconductor layer 301-1 may be sequentially formed on the substrate 300, for example, by epitaxial growth.
  • oxide layer 304 and a nitride (silicon nitride) layer 305 are sequentially formed on the second semiconductor layer 301-1.
  • oxide layer 304 is about 2-5 nm thick and nitride layer 305 is about 10-50 nm thick.
  • the oxide layer 304 and the nitride layer 305 are then used as a hard mask.
  • a patterned photoresist 306 is formed over the nitride layer 305. The patterned photoresist 306 is located in the area where the fins are to be formed.
  • the hard mask layer (including the nitride layer 305 and the oxide layer 304) is patterned. Specifically, the nitride layer 305 is etched by reactive ion etching (RIE) using the patterned photoresist 306 as a mask, and the etching stops at the oxide layer 304. Then, the oxide layer 304 is further etched such as RIE, and the etching is stopped at the second semiconductor layer 301-1, thereby forming the patterned hard mask layer 301-2. Finally, the photoresist 306 is removed.
  • RIE reactive ion etching
  • the second semiconductor layer 301-1 is patterned such as RIE by using the patterned hard mask layer 301-2 as a mask. Specifically, here, Si of the second semiconductor layer 301-1 is selectively etched with respect to SiGe of the first semiconductor layer 300a, thereby forming the fins 301-1 with the second semiconductor layer.
  • the patterning of the fins can be accurately stopped at the first semiconductor layer 300a, thereby finally forming the fins 301-1.
  • the thickness is determined by the thickness of the initially formed second semiconductor layer.
  • the thickness of the second semiconductor layer (for example, formed by epitaxial growth) can be well controlled. therefore, The height of the finally formed fin 301-1 can be accurately controlled, and thus the channel width of the finally formed device can be accurately controlled.
  • a gate dielectric layer 302-1 is formed on both sides of the fins 301-1, and a success function adjustment layer 302-2 is preferably formed.
  • a gate dielectric layer 302-1 and the work function adjusting layer 302-2 reference may be made to the above description in conjunction with Fig. 4(d).
  • the gate dielectric layer 302-1 and the work function adjusting layer 302-2 are formed on the sides of the fins 301-1, which are on both sides of the fins in the conventional process.
  • Forming the isolation layer and then forming a gate dielectric layer and a work function adjustment layer on the side of the fin on the isolation layer are different.
  • the height of the fin portion covered by the gate dielectric layer depends not only on the height of the fin itself but also on the thickness of the isolation layer; and according to the present invention, the gate dielectric layer covers the entire fin height, and thereafter The thickness of the isolation layer to be formed is independent.
  • the first semiconductor layer 300a is oxidized so that the exposed surface portion of the first semiconductor layer 300a is converted into an oxide, and thus the isolation layer 303 is formed.
  • This oxidation can be accomplished, for example, by heat treatment under an oxygen atmosphere.
  • the portion of the first semiconductor layer 300a under the fin 301-1 is covered by the fin 301-1 and the hard mask layer 301-2 so as not to be oxidized, and thus the fin 301-1 is reliably connected to the lining Bottom 300.
  • the invention is not limited thereto. It is conceivable by those skilled in the art to perform other processes (e.g., nitridation treatment) on the first semiconductor layer 300a such that the exposed surface portion of the first semiconductor layer 300a is converted into an insulator, thereby forming an isolation layer.
  • other processes e.g., nitridation treatment
  • a gate electrode layer 302-3 is formed, and as shown in Fig. 6(g), the gate stack is patterned.
  • the step of forming the gate stack can be referred to, for example, the description above in conjunction with Figs. 4(i) and 4(j).
  • the isolation layer can be easily formed, so that the process can be further simplified.
  • the same advantages as in the first embodiment can be achieved according to the method of the embodiment and the resulting device.

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Abstract

提供了一种半导体器件及其制造方法。半导体器件包括：衬底（300）；在衬底上形成的鳍片（301-1），鳍片通过半导体层（300a）接于衬底，以及跨于鳍片上的栅堆叠，其中，鳍片和半导体层具有不同的材料，且两者相对于彼此具有刻蚀选择性。由于鳍片材料与鳍片之下的半导体层材料之间的刻蚀选择性，对于鳍片的构图可以准确地停止于半导体层，从而可以很好地控制鳍片高度，并因此控制最终形成的器件的沟道宽度。

Description

半导体器件及其制造方法
本申请要求了 2011年 8月 31日提交的、 申请号为 201110254187.4、 发明名称为 "半导体器件及其制造方法"的中国专利申请的优先权， 其全部内容通过引用结合在 本申请中。 技术领域
本发明涉及半导体器件领域， 更具体地， 涉及一种能够准确控制鳍片高度的半导 体器件及其制造方法。 背景技术
鳍式场效应晶体管 （FinFET) 由于对短沟道效应的良好控制而倍受关注。 图 1中 示出了示例 FinFET的透视图。 如图 1所示， 该 FinFET包括： 体 Si衬底 100; 在体 Si衬底 100上形成的鳍片 101 ; 跨于鳍片 101上的栅堆叠 102， 栅堆叠 102例如包括 栅介质层和栅电极层 （未示出）； 以及隔离层 （如 Si02) 103。 在该 FinFET中， 在栅 电极的控制下， 在鳍片 101中具体地在鳍片 101的三个侧面 （图中左、 右侧面以及顶 面） 中产生导电沟道。 也即， 鳍片 101位于栅电极之下的部分充当沟道区， 源、 漏区 则分别位于沟道区两侧。
图 1的示例中， FinFET形成于体半导体衬底上， 但是 FinFET也可以形成于其他 形式的衬底如绝缘体上半导体（SOD衬底上。 另外， 图 1所示的 FinFET由于在鳍片 101的三个侧面上均能产生沟道， 从而也称作 3栅 FET。 例如， 通过在鳍片 101的顶 面与栅堆叠 102之间设置隔离层 （例如氮化物等）来形成 2栅 FET, 此时鳍片 101的 顶面没有受到栅电极的控制从而不会产生沟道。
以下， 将参照附图 2 (a) -2 (f)来说明 FinFET的常规制造流程。
如图 2 (a)所示， 提供体 Si半导体层 100， 并在该体 Si半导体层 100上依次形 成氧化物（氧化硅）层 104和氮化物（氮化硅）层 105。例如，氧化物层 104约为 2-5nm 厚， 氮化物层 105约为 10-50nm厚。该氧化物层 104和氮化物层 105在随后用作硬掩 膜。 另外， 在氮化物层 105上形成构图的光刻胶 106。 该构图的光刻胶 106位于将要 形成鳍片的区域。 . 接下来， 如图 2 (b)所示， 对硬掩膜层 （包括氮化物层 105和氧化物层 104)进 行构图。 具体地， 利用构图的光刻胶 106作为掩膜， 对氮化物层 105进行刻蚀如反应 离子刻蚀 （RIE)。 该刻蚀停止于氧化物层 104。 然后， 继续对氧化物层 104进行刻蚀 如 RIE， 形成构图后的硬掩膜层 104和 105。 最后去除光刻胶 106。
接下来， 如图 2 (c)所示， 利用构图的硬掩膜层 104和 105作为掩膜， 对半导体 层 100进行构图如 RIE, 从而在半导体层 100中形成鳍片 101。 在此， 可以通过控制 RIE过程中的工艺参数如刻蚀时间等， 来控制形成的鰭片 101的高度。
在形成鳍片之后， 如图 2 (d) 和 2 (e)所示， 在半导体层 100上在鳍片 101两 侧形成隔离层。具体地， 首先如图 2 (d)所示， 在整个结构上淀积一层氧化物层 103， 如高密度等离子（HDP)氧化物（例如， Si02)。 该氧化物层 103的底部厚， 而位于鳍 片 101侧面上的部分薄。然后， 如图 2 (e)所示，对氧化物层 103进行各向同性回蚀， 以露出鰭片 101的侧面， 从而形成隔离层 103。
然后， 如图 2 (f)所示， 横跨鳍片 101 , 形成栅介质层 102-1和栅电极层 102-2， 它们构成栅堆叠。 在此之后， 可以同常规工艺中一样， 制作源 /漏区、 金属互连等， 完 成最终的器件。
在以上常规工艺中， 可以在对鳍片 101的构图过程中通过控制刻蚀工艺参数， 来 控制鳍片 101的高度， 并因此控制最终形成的器件的沟道宽度。 但是， 这种方式只能 通过控制工艺参数来间接控制所形成的鳍片高度， 而不能直接对鳍片高度进行控制， 因而这种控制是不够精确的。
因此， 需要一种新颖的半导体器件及其制造方法， 其能够准确控制鳍片的高度。 发明内容
本发明的目的在于提供一种半导体器件及其制造方法。
根据本发明的一个方面， 提供了一种半导体器件， 包括： 衬底； 在衬底上形成的 鰭片， 所述鳍片通过半导体层接于所述衬底； 以及跨于所述鳍片上的栅堆叠， 其中， 所述鳍片和所述半导体层具有不同的材料， 且两者相对于彼此具有刻蚀选择性。
根据本发明的另一方面， 提供了一种制造半导体器件的方法， 包括： 提供衬底； 在所述衬底上依次形成第一半导体层和第二半导体层， 其中所述第一半导体层和所述 第二半导体层具有不同的材料， 且两者相对于彼此具有刻蚀选择性； 对第二半导体层 进行构图， 以形成鳍片； 以及横跨鳍片形成栅堆叠。 根据本发明的实施例， 设置两层材料不同从而相对于彼此具有刻蚀选择性的半导 体层，其中一层被构图以形成鰭片，而另一层则充当该鳍片构图过程中的刻蚀停止层。 这样， 最终形成的鳍片的高度对应于所述一层半导体层的厚度。 因此， 可以精确控制 所形成的鳍片的高度， 并因此可以精确控制最终形成的器件的沟道宽度。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、 特征和 优点将更为清楚， 在附图中- 图 1示出了根据现有技术的 FinFET的示意透视图；
图 2 (a) -2 (f)示出了根据现有技术的制造 FinFET的流程中各阶段得到的结构 的示意剖面图；
图 3示出了根据本发明实施例的半导体器件的示意透视图；
图 4 (a) - (j) 示出了根据本发明实施例的制造半导体器件的流程中各阶段得到 的结构的示意剖面图
图 5示出了根据本发明另一实施例的半导体器件的示意透视图； 以及
图 6 (a) - (g)示出了根据本发明另一实施例的制造半导体器件的流程中各阶段 得到的结构的示意剖面图。 具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知结构 和技术的描述， 以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的半导体器件的各种结构图及截面图。 这些图 并非是按比例绘制的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些 细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示 例性的， 实际中可能由于制造公差或技术限制而有所偏差， 并且本领域技术人员根据 实际所需可以另外设计具有不同形状、 大小、 相对位置的区域 /层。
图 3示出了根据本发明一个实施例的半导体器件的示意透视图。 如图 3所示， 该半 导体器件包括： 衬底 200; 在衬底 200上形成的鳍片 201， 该鳍片 201通过半导体层 200a 接于所述衬底 200， 其中鳍片 201的材料不同于半导体层 200a的材料， 且两者相对于彼 此具有刻蚀选择性； 以及跨于鳍片 201上的栅堆叠 202。
衬底 200例如可以是体半导体衬底， 可以包括各种半导体材料如 Si、 Ge、 SiGe或 ΙΠ-V族化合物半导体材料等。 或者， 衬底 200可以是 SOI等其他形式的衬底。
鰭片 201可以通过对半导体材料层进行构图而得到。 例如， 由于鳍片 201的材料和 半导体层 200a的材料相对于彼此具有刻蚀选择性， 因此在对鰭片进行构图过程中， 刻 蚀可以停止于半导体层 200a。例如， 在构成鳍片 201的半导体层为 Si的情况下， 半导体 层 200a可以选择为 SiGe。
栅堆叠 202可以包括栅介质层如 Si02和栅电极层如多晶硅（图中未示出）。优选地， 栅介质层可以包括高 K栅介质， 如 Hf02、 HfSiO、 HffiiON、 HfTaO、 HfTiO、 H£ZrO、 A1203、 La203、 Zr02、 LaAlO等， 栅电极层可以包括金属栅电极， 如 Ti 、 Co、 Ni、 Al、 W等。 更为优选地， 在栅介质层与栅电极层之间还夹有功函数调节层。 功函数调节层 例如可以包括 TiN、 TiAlN、 TaN、 TaAlN、 TaC等。
在该半导体器件中， 半导体层 200a的宽度与鳍片 201的宽度大致相同。 在此， "相 同"意味着两者的宽度在半导体制造领域可以接受的误差范围内相同。 在衬底 200上 半导体层 200a的两侧，形成有隔离层 203如 Si02等电介质， 以便将栅堆叠 202与衬底 200 相隔开。 这里需要指出的是， 尽管在附图 2中将隔离层 203的顶面示出为与半导体层 200a的顶面齐平， 但是这并不是必须的， 隔离层 203的顶面优选地可以略高于半导体 层 200a的顶面。
在该半导体器件中， 由于对于鳍片的构图能够精确地停止于半导体层 200a， 鳍片 201的高度 （即， 最终得到的器件中沟道的宽度）主要由构成该鳍片 201的半导体层的 厚度确定。 因此， 根据本发明， 可以通过控制构成鳍片的半导体层的厚度， 来直接控 制最终得到的鳍片的高度并因此直接控制沟道宽度。
此外， 在该半导体器件中， 鳍片 201通过半导体层 200a与衬底 200相连， 从而散热 效果较好。
以下， 将参照附图 4， 来描述制造图 3所示半导体器件的示例方法。 在以下， 以 Si 基材料为例进行描述， 但是应该理解的是， 本发明并不限于 Si基材料， 而是可以应用 于其他各种半导体材料。
如图 4 (a)所示， 提供体 Si衬底 200， 并在该体 Si衬底 200上依次形成第一半导体 层 200a和第二半导体层 201。 在此， 第一半导体层 200a和第二半导体层 201的材料彼此 不同， 从而相对于彼此具有刻蚀选择性。 例如， 第一半导体层 200a可以是厚度约为 10-50nm的 SiGe层， 其中 Ge的原子百分比约为 5-10%; 第二半导体层 201可以是厚度约 为 20-150nm的 Si层。第一半导体层 200a和第二半导体层 201例如可以通过外延生长而依 次形成于衬底 200上。 在此， 第二半导体层 201作为鳍片的主体材料层， 而第一半导体 层 200a则在对第二半导体层 201进行构图以形成鰭片的过程中充当刻蚀停止层。
此外， 在第二半导体层 201上依次形成氧化物（氧化硅）层 204和氮化物（氮化硅) 层 205。 例如， 氧化物层 204约为 2-5nm厚， 氮化物层 205约为 10-50nm厚。 该氧化物层 204和氮化物层 205在随后用作硬掩膜。另外，在氮化物层 205上形成构图的光刻胶 206。 该构图的光刻胶 206位于将要形成鳍片的区域。
接下来， 如图 4 (b)所示， 对硬掩膜层 （包括氮化物层 205和氧化物层 204)进行 构图。 具体地， 利用构图的光刻胶 206作为掩膜， 对氮化物层 205进行刻蚀如反应离子 刻蚀（RIE)， 该刻蚀停止于氧化物层 204。然后， 继续对氧化物层 204进行刻蚀如 RE， 该刻蚀停止于第二半导体层 201， 从而形成构图后的硬掩膜层 204和 205。 最后去除光 刻胶 206。
接下来， 如图 4 (c)所示， 利用构图的硬掩膜层 204和 205作为掩膜， 对第二半导 体层 201进行构图如 RIE。 具体地， 在此， 相对于第一半导体层 200a的 SiGe选择性刻蚀 第二半导体层 201的 Si， 从而利用第二半导体层形成鳍片 201。 在此， 由于第一半导体 层 200a和第二半导体 201之间的刻蚀选择性， 对鳍片的构图可以准确地停止于第一半 导体层 200a， 从而最终形成的鳍片 201的厚度由最初形成的第二半导体层的厚度确定。 而第二半导体层 （例如， 通过外延生长来形成） 的厚度可以很好地控制。 因此， 可以 准确地控制最终形成的鰭片 201的高度， 并因此准确地控制最终形成的器件的沟道宽 度。
在形成鳍片之后， 可以按照常规技术来继续形成器件的其他部分。 在此， 为了进 一步控制最终形成的器件的沟道宽度， 优选地如下所述来制造栅堆叠。
具体地， 如图 4 (d)所示， 在鰭片 201两侧形成栅介质层 202-1。 优选地， 还可以 在栅介质层外侧形成功函数调节层 202-2。 在此， 优选地， 栅介质层为高 K栅介质， 如 Hf02、 HfSiO、 HiSiON、 HfTaO、 HfTiO、 HfZrO、 A1203、 La203、 Zr02、 LaAlO等； 功函数调节层包括 TiN、 TiAlN、 TaN、 TaAlN、 TaC等。 具体地， 首先在图 4 (c)所示 的整个结构上例如通过淀积形成例如约 2-5nm厚的高 K电介质材料层， 随后淀积约为 3-15nm厚的功函数调节层。 然后， 对功函数调节层进行构图如 RIE， 使得功函数调节 层形成为如图 4 (d)所示的侧墙形式。接着， 对高 K电介质材料层进行 RIE, 去除露在 外面的高 K电介质材料层， 从而形成附图 4 (d)所示的栅介质层 202-1。 图 4 (d) 中示 出了形成栅介质层 202-1和功函数调节层 202- 2的示例。 但是本发明不限于此， 也可以 仅形成侧墙形式的栅介质层 202-1。
在这里需要指出的是， 在本实施例中， 仅示出了在鰭片两侧形成栅介质层 202-1 和可选的功函数调节层 202-2， 而在鳍片顶部保留硬掩膜层 204、 205的示例（最终得到 2栅器件）。 但是， 本发明不限于此， 也可以应用于 3栅器件。 例如， 可以去除鳍片顶 部的硬掩膜层 204、 205 , 并在鳍片的三个侧面 （左、 右侧面以及顶面）上均形成栅介 质层和可选的功函数调节层。
根据本发明的实施例，在形成鳍片 201之后，就在鳍片 201侧面形成栅介质层 202-1 和功函数调节层 202- 2，与常规工艺中先在鳍片两侧形成隔离层、然后在隔离层上在鳍 片侧面形成栅介质层和功函数调节层（参见附图 2 (e)、 2 (f) )不同。 在常规工艺中， 栅介质层所覆盖的鳍片部分的高度 （即， 最终得到的沟道宽度）不仅取决于鳍片本身 的高度， 而且还受到隔离层厚度的影响 （参见附图 1所示的示意图）。 而根据本发明， 栅介质层覆盖整个鰭片高度， 与之后将要形成的隔离层的厚度无关。 更具体来说， 在 随后刻蚀隔离层的过程中 （参见图 4 (h))， 无论隔离层 203被刻蚀得略高还是略低， 栅电极 202- 3总是可以通过功函数调节层和栅介质层连接到鳍片的整个高度 （参见图 4 (j))， 从而精确地控制了沟道宽度。
在此， 所形成的栅介质层和可选的功函数调节层能够至少覆盖鳍片的整个高度， 以便随后形成的栅电极能够通过它们控制整个高度的鳍片。 而栅介质层和功函数调节 层的形式和形成方法不限于上述实施例。 具体地， 例如可以先淀积一层栅介质材料并 对其进行刻蚀以形成侧墙形式的栅介质层； 然后再在淀积一层功函数调节材料并对其 进行刻蚀以形成侧墙形式的功函数调节层。 另外， 栅介质层和功函数调节层不限于严 格的侧墙形式， 而是可以略微偏离侧墙形式， 只要它们能够覆盖鳍片的整个高度， 例 如可以在底部沿第一半导体层 200a的表面略有延伸。
然后， 如图 4 (e)和 4 (f)所示， 对第一半导体层 200a进行构图， 以保留其位于 鰭片 201底部的部分。 具体地， 首先， 如图 4 (e)所示， 以形成的鳍片 201和功函数调 节层 202- 2为掩膜， 对第一半导体层 200a的 SiGe进行 RIE， 该 RIE停止于衬底 200的 Si; 接着， 如图 4 ( f)所示， 相对于 Si (沿图中水平方向， 即， 沿横向）选择性刻蚀第一 半导体层 200a的 SiGe， 使得第一半导体层 200a留于鳍片 201底部， 从而第一半导体层 200a的宽度近似等于鳍片 201的宽度。 这样， 一方面可以保证鳍片 201与衬底 200之间 良好的体接触 （如果第一半导体层 200a的宽度太小， 则不能形成良好的体接触）， 另 一方面可以 （通过在第一半导体层 200a两侧形成的隔离层）保证随后形成的栅电极与 鳍片 201之间的电隔离 （如果第一半导体层 200a的宽度太大， 则可能导致栅电极与第 一半导体层 200a接触从而与鰭片 201之间形成电接触 )。
接下来， 如图 4 (g)和 4 (h)所示， 在衬底 200上在第一半导体层 200a两侧形成 隔离层。 具体地， 首先如图 4 (g)所示， 在整个结构上淀积一层氧化物层 203， 如高 密度等离子（HDP)氧化物（例如， Si02)。 该氧化物层 203的底部厚， 而位于鳍片 201 侧面上的部分薄。 然后， 如图 4 (h)所示， 对氧化物层 203进行各向同性回蚀， 以露 出鳍片 201的侧面 从而形成隔离层 203。 优选地， 隔离层 203的顶面略高于第一半导 体层 200a的顶面。
然后， 如图 4 (i) 所示， 横跨鰭片 201， 形成栅电极层 202-3。 栅电极层 202-3可以 包括多晶硅， 也可以包括金属栅电极如 Ti 、 Co、 Ni、 Al、 W等。 接着， 如图 4 (j)所 示， 对栅堆叠进行构图。 具体地， 首先对栅电极层 202-3进行构图如 RIE， 以保留其与 最终形成的栅电极相对应的部分； 然后对功函数调节层 202-2进行构图如 ME, 以去除 其露在栅电极层 202- 3之外的部分。 可选地， 还可以对栅介质层 202-1进行构图如 RIE， 以去除其露在栅电极层 202— 3之外的部分。需要指出的是， 在该步骤中， 可以不对栅介 质层进行构图， 而是原样保留。 这样， 栅介质层在整个鳍片的长度上延伸， 这对最终 形成的器件的性能不会造成影响。
在此之后，可以同常规工艺中一样，制作源 /漏区、金属互连等，完成最终的器件。 这样， 就得到了根据本发明该实施例的半导体器件。 该器件的透视图类似于图 3 中的透视图 （图 3中没有示出栅堆叠的具体结构， 且没有示出硬掩膜层）。
参照图 4 (j ) 的剖面图和图 3的透视图， 根据本发明的该实施例， 鳍片 201的高度 由第二半导体层 201的厚度确定， 从而可以准确控制鳍片的高度并因此准确控制最终 形成的器件的沟道宽度。
图 5示出了根据本发明另一实施例的半导体器件的示意透视图。 根据该实施例的 半导体器件与图 3和 4所示的半导体器件基本上相同， 除了其中隔离层的形成方法不同 之外。
具体地，如图 5所示，该半导体器件包括：衬底 300;在衬底 300上形成的鳍片 301-1 , 该鳍片 301-1通过半导体层 300a接于所述衬底 300，其中鳍片 301- 1的半导体材料不同于 半导体层 300a的半导体材料，且两者相对于彼此具有刻蚀选择性； 以及跨于鰭片 301-1 上的栅堆叠 （包括栅介质层 302-1、 功函数调节层 302-2和栅电极层 302-3 )。 在图 5的透 视图中， 还示出了位于鰭片 301-1顶部的硬掩膜层 301-2。 本领域技术人员应当理解， 可以不存在这种硬掩膜层。
关于衬底及各层的材料， 可以参见上述实施例， 在此不再赘述。
在该半导体器件中， 隔离层 303由通过对第一半导体层 300a进行处理 （如氧化处 理） 而得到的绝缘物 （如氧化物） 构成。
以下， 将参照附图 6， 来描述制造图 5所示半导体器件的示例方法。 在以下， 以 Si 基材料为例进行描述， 但是应该理解的是， 本发明并不限于 Si基材料， 而是可以应用 于其他各种半导体材料。
如图 6 (a)所示， 提供体 Si衬底 300, 并在该体 Si衬底 300上依次形成第一半导体 层 300a和第二半导体层 301-1。 在此， 第一半导体层 300a和第二半导体层 301-1的材料 彼此不同， 从而相对于彼此具有刻蚀选择性。 例如， 第一半导体层 300a可以是厚度约 为 10-50nm的 SiGe层， 其中 Ge的原子百分比约为 5-10%; 第二半导体层 301-1可以是厚 度约为 20-150腿的 Si层。第一半导体层 300a和第二半导体层 301-1例如可以通过外延生 长而依次形成于衬底 300上。
此外， 在第二半导体层 301-1上依次形成氧化物（氧化硅）层 304和氮化物 （氮化 硅） 层 305。 例如， 氧化物层 304约为 2-5nm厚， 氮化物层 305约为 10-50nm厚。 该氧化 物层 304和氮化物层 305在随后用作硬掩膜。 另外， 在氮化物层 305上形成构图的光刻 胶 306。 该构图的光刻胶 306位于将要形成鰭片的区域。
接下来， 如图 6 (b)所示， 对硬掩膜层 （包括氮化物层 305和氧化物层 304)进行 构图。 具体地， 利用构图的光刻胶 306作为掩膜， 对氮化物层 305进行刻蚀如反应离子 刻蚀（RIE), 该刻蚀停止于氧化物层 304。 然后， 继续对氧化物层 304进行刻蚀如 RIE, 该刻蚀停止于第二半导体层 301-1， 从而形成构图后的硬掩膜层 301-2。 最后去除光刻 胶 306。
接下来， 如图 6 ( c)所示， 利用构图的硬掩膜层 301-2作为掩膜， 对第二半导体层 301-1进行构图如 RIE。 具体地， 在此， 相对于第一半导体层 300a的 SiGe选择性刻蚀第 二半导体层 301-1的 Si， 从而利用第二半导体层形成鳍片 301- 1。 在此， 由于第一半导 体层 300a和第二半导体 301- 1之间的刻蚀选择性，对鳍片的构图可以准确地停止于第一 半导体层 300a，从而最终形成的鳍片 301-1的厚度由最初形成的第二半导体层的厚度确 定。 而第二半导体层 （例如， 通过外延生长来形成） 的厚度可以很好地控制。 因此， 可以准确地控制最终形成的鳍片 301-1的高度，并因此准确地控制最终形成的器件的沟 道宽度。
在形成鰭片之后， 如图 6 ( d)所示， 在鳍片 301-1两侧形成栅介质层 302-1， 优选 地还形成功函数调节层 302-2。 关于栅介质层 302-1和功函数调节层 302-2的材料和形 成， 可以参照以上结合附图 4 (d) 的描述。
根据本发明的实施例， 在形成鳍片 301-1之后， 就在鳍片 301-1侧面形成栅介质层 302-1和功函数调节层 302-2， 与常规工艺中先在鳍片两侧形成隔离层、 然后在隔离层 上在鳍片侧面形成栅介质层和功函数调节层 （参见附图 2 (e)、 2 (f))不同。 在常规 工艺中， 栅介质层所覆盖的鳍片部分的高度不仅取决于鰭片本身的高度， 而且还受到 隔离层厚度的影响； 而根据本发明， 栅介质层覆盖整个鳍片高度， 与之后将要形成的 隔离层的厚度无关。
然后， 如图 6 ( e)所示， 对第一半导体层 300a进行氧化， 使得第一半导体层 300a 暴露在外的表面部分转变成氧化物， 并因此形成隔离层 303。 这种氧化例如可通过在 氧的气氛下进行热处理来完成。第一半导体层 300a位于鳍片 301-1之下的部分由于被鳍 片 301-1和硬掩膜层 301-2覆盖， 从而没有被氧化， 并因此将鳍片 301-1可靠地连接至衬 底 300。
当然， 本发明并不局限于此。 本领域技术人员可以想到对第一半导体层 300a进行 其他处理 （如氮化处理）， 使得第一半导体层 300a暴露在外的表面部分转变为绝缘物， 从而形成隔离层。
然后， 如图 6 ( f)所示， 横跨鳍片 301-1， 形成栅电极层 302-3， 并且如图 6 (g) 所示， 对栅堆叠进行构图。 形成栅堆叠的步骤例如可以参见以上结合图 4 (i)和 4 (j ) 的描述。
根据本发明的该实施例， 可以容易地形成隔离层， 从而可以进一步简化工艺。 根 据该实施例的方法及得到的器件可以实现与第一实施例中相同的优点。
在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细的说明。 但 是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法 并不完全相同的方法。 尽管以上分别描述了各个实施例， 但是并不意味着这些实施例 中的有利特征不能结合使用。
以上参照本发明的实施例对本发明予以了说明。但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替代和修改， 这些替代和 修改都应落在本发明的范围之内。

Claims

权 利 要 求
1. 一种半导体器件， 包括：
衬底；
在衬底上形成的鳍片， 所述鳍片通过半导体层接于所述衬底； 以及
跨于所述鳍片上的栅堆叠，
其中， 所述鳍片和所述半导体层具有不同的材料， 且两者相对于彼此具有刻蚀选 择性。
2. 根据权利要求 1所述的半导体器件，其中所述栅堆叠包括栅介质层，所述栅介 质层覆盖所述鳍片的整个高度。
3. 根据权利要求 2所述的半导体器件，其中所述栅堆叠还包括位于所述栅介质层 外侧、 覆盖栅介质层整个高度的功函数调节层。
4. 根据权利要求 2所述的半导体器件，其中所述栅堆叠还包括栅电极层，所述栅 电极层通过所述衬底上所述半导体层两侧的隔离层而与所述衬底相隔开。
5. 根据权利要求 1所述的半导体器件，其中所述鳍片的宽度与所述半导体层的宽 度实质上相同。
6. 根据权利要求 1所述的半导体器件，其中所述鳍片包括 Si，所述半导体层包括 SiGe。
7. 一种制造半导体器件的方法， 包括：
提供衬底；
在所述衬底上依次形成第一半导体层和第二半导体层， 其中所述第一半导体层和 所述第二半导体层具有不同的材料， 且两者相对于彼此具有刻蚀选择性；
对第二半导体层进行构图， 以形成鳍片； 以及
横跨鳍片形成栅堆叠。
8. 根据权利要求 7所述的方法， 其中形成栅堆叠的步骤包括- 在所述鳍片的侧面上形成栅介质层；
对所述第一半导体层进行构图， 保留其位于所述鳍片之下的部分；
在所述衬底上所述留下的第一半导体层部分两侧， 形成隔离层；
在所述隔离层上跨于所述鳍片形成栅电极层； 以及
对栅电极层和栅介质层进行构图， 以形成栅堆叠。
9. 根据权利要求 8所述的方法， 其中， 在形成隔离层之前， 还在所述栅介质层的 侧面上形成功函数调节层。
10. 根据权利要求 9所述的方法， 其中， 对所述第一半导体层进行构图， 保留其 位于所述鳍片之下的部分的步骤包括- 以所述鳍片和功函数调节层为掩模， 刻蚀所述第一半导体层； 以及
进一步横向刻蚀所述第一半导体层， 使得所述第一半导体层与所述鳍片的宽度实 质上相同。 .
11. 根据权利要求 7所述的方法， 其中形成栅堆叠的步骤包括：
在所述鳍片的侧面上形成栅介质层；
对所述第一半导体层进行处理， 使得第一半导体层暴露在外的表面部分转变为绝 缘物从而形成隔离层；
在所述隔离层上跨于所述鳍片形成栅电极层； 以及
对栅电极层和栅介质层进行构图， 以形成栅堆叠。
12. 根据权利要求 11所述的方法， 其中， 对所述第一半导体层进行的处理包括氧 化处理。
13. 根据权利要求 11所述的方法， 其中， 在形成隔离层之前， 还在所述栅介质层 的侧面上形成功函数调节层。
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