CN101228634A - 虚拟体接触的三栅极 - Google Patents

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Abstract

一种场效应晶体管(FET)以及形成所述FET的方法包括衬底(101)；在所述衬底(103)之上的硅锗(SiGe)层(103)；在所述SiGe层(103)之上并邻近所述SiGe层(103)的半导体层(105)；邻近所述衬底(101)、所述SiGe层(103)、以及所述半导体层(105)的绝缘层(109a)；邻近所述绝缘层(109a)的第一栅极结构对(111)；以及在所述绝缘层(109a)之上的第二栅极结构(113)。优选地，所述绝缘层(109a)邻近所述SiGe层(103)的侧表面和所述半导体层(105)的上表面、所述半导体层(105)的下表面、以及所述半导体层(105)的侧表面。优选地，所述SiGe层(103)包括碳。优选地，所述第一栅极结构对(111)基本上相对于所述第二栅极结构(113)是横向的。此外，优选通过所述绝缘层(109a)包围所述第一栅极结构对(111)。

Description

虚拟体接触的三栅极
技术领域
本发明的实施例通常涉及半导体器件，更具体而言，涉及场效应晶体管(FET)器件。
背景技术
混合取向技术(HOT)提供用于PFET反型层的表面和用于NFET反型层的表面。实现HOT技术的低成本方法导致FET的一种类型的器件体被氧化物所隔离(绝缘体上硅(SOI))，而另一种被物理连接到体晶片。在HOT中已经示出了三栅极器件，但是通常缺少阈值电压(Vt)调节方法。由于设计需要控制宽度和高度以保证完全耗尽以及控制短沟道效应，因此在体硅上设定三栅极器件中的鳍片高度通常是关键的。
为了扩展互补金属氧化物半导体(CMOS)技术的缩放超过65nm节点，提出了三栅极技术。此外，已经介绍了提供结隔离或氧化物隔离的鳍片(Fin)FET的体鳍片FET集成方案。而且，随着器件尺寸的物理减小，由于在单独的器件中掺杂剂的波动，通过掺杂控制阈值电压变得越来越无效。此外，Vt控制逐渐成为进一步缩放CMOS器件的主要障碍。因此，仍然需要这样的器件，该器件能够更好地控制FET器件的阈值电压。
发明内容
考虑到上述情况，本发明的实施例提供了一种场效应晶体管(FET)，包括：衬底；硅锗(SiGe)层，在所述衬底之上；半导体层，在所述SiGe层之上并邻近所述SiGe层；绝缘层，邻近所述衬底、所述SiGe层、以及所述半导体层；第一栅极结构对，邻近所述绝缘层；以及第二栅极结构，在所述绝缘层之上。优选地，所述绝缘层邻近所述SiGe层的侧表面和所述半导体层的上表面、所述半导体层的下表面、以及所述半导体层的侧表面。优选地，所述SiGe层包括碳。优选地，所述第一栅极结构对基本上相对于所述第二栅极结构是横向的。此外，所述第一栅极结构对被所述绝缘层包围。
本发明的另一实施例提供了一种集成电路，其包括：衬底；硅锗(SiGe)层，邻近所述衬底；第一场效应晶体管(FET)，邻近所述衬底；以及第二FET，邻近所述SiGe层，其中所述第一FET包括鳍片FET和三栅极结构中的任何一种，其中所述第二FET包括鳍片FET和三栅极结构中的任何一种，以及其中所述第一FET包括：半导体层，在所述衬底之上；绝缘层，在所述半导体层之上；介质层，在所述半导体层之上；以及多晶硅层，在所述介质层和所述绝缘层之上。此外，所述第二FET包括：半导体层，在所述SiGe层之上；介质层，在所述半导体层之上并邻近所述SiGe层；以及多晶硅层，在所述介质层之上并邻近所述SiGe层。此外，所述SiGe层包括碳。所述集成电路还包括在所述衬底中的多个注入阱区域，其中所述注入阱区域中的至少一个接触所述SiGe层。此外，所述集成电路还包括在所述衬底中的多个注入阱区域，其中所述注入阱区域中的至少一个接触所述半导体层。
本发明的另一方面提供了一种晶体管，其包括：硅衬底；硅锗(SiGe)层，在所述硅衬底之上；第一场效应晶体管(FET)，在所述硅衬底之上；以及第二FET，其接触所述SiGe层，其中所述第一FET优选包括鳍片FET和三栅极结构中的任何一种，以及其中所述第二FET优选包括部分耗尽的FET结构。优选地，所述第一FET包括：半导体层，在所述硅衬底之上；绝缘层，在所述半导体层之上；介质层，在所述半导体层之上；以及多晶硅层，在所述介质层和所述绝缘层之上。此外，所述第二FET包括：半导体层，在所述SiGe层之上；介质层，在所述半导体层之上并邻近所述SiGe层；以及多晶硅层，在所述介质层之上并邻近所述SiGe层。同样，所述SiGe层优选地包括碳。优选地，所述晶体管还包括在所述衬底中的多个注入阱区域，其中所述注入阱区域中的至少一个接触所述SiGe层。同样，所述晶体管还包括在所述衬底中的多个注入阱区域，其中所述注入阱区域中的至少一个接触所述半导体层。优选地，所述晶体管还包括在所述第一FET与所述硅衬底之间的绝缘层。此外，所述晶体管包括在所述绝缘层中的空间电荷区域。此外，所述晶体管优选还包括在所述第二FET与所述硅衬底之间的体区域，所述体区域相对于所述SiGe层基本上是平面的。优选地，所述晶体管还包括在所述体区域中的中性区域。此外，所述第一FET优选包括第一宽度和所述第二FET包括第二宽度，其中所述第二宽度大于所述第一宽度。
本发明的另一实施例提供了一种制造场效应晶体管(FET)的方法，其中所述方法包括：在衬底之上形成硅锗(SiGe)层；在所述SiGe层之上并邻近所述SiGe层淀积半导体层；邻近所述衬底、所述SiGe层、以及所述半导体层配置绝缘层；邻近所述绝缘层设置第一栅极结构对；以及在所述绝缘层之上形成第二栅极结构，其中所述配置包括邻近所述SiGe层的侧表面和所述半导体层的上表面、所述半导体层的下表面、以及所述半导体层的侧表面形成所述绝缘层。优选地，所述配置包括用所述绝缘层包围所述第一栅极结构对。
本发明的另一方面提供了一种制造晶体管的方法，其中所述方法包括：在硅衬底之上形成硅锗(SiGe)层；在所述硅衬底之上配置第一场效应晶体管(FET)；以及使第二FET接触到所述SiGe层。其中所述配置优选地包括使所述第一FET接触到所述硅衬底，以及其中所述配置优选地包括：在所述硅衬底之上形成半导体层；在所述半导体层之上形成绝缘层；在所述半导体层之上形成介质层；以及在所述介质层和所述绝缘层之上形成多晶硅层。优选地，这样形成所述第二FET：在所述SiGe层之上设置半导体层；在所述半导体层之上并邻近所述SiGe层设置介质层；以及在所述介质层之上并邻近所述SiGe层设置多晶硅层。所述方法还包括在所述第一FET与所述衬底之间以及在所述第二FET与所述衬底之间形成绝缘层。此外，所述方法还包括配置所述第一FET具有第一宽度以及配置所述第二FET具有第二宽度，其中所述第二宽度大于所述第一宽度。
当结合下列描述和附图考虑时，将更好了解和理解本发明的实施例的这些和其它方面。然而，应该理解，以示例的方式给出了下列描述而不是限制，所述描述示出了本发明的优选的实施例和其众多的具体细节。可以在本发明的实施例的范围内做出很多改变和修改而不背离其精神，并且本发明的实施例包括所有这样的修改。
附图说明
参考附图，通过下列详细的描述将更好地理解本发明的实施例，其中：
图1到8(B)示例了根据本发明的第一实施例的集成电路的连续的制造示意图；
图9到14示例了根据本发明的第二实施例的集成电路的连续的制造示意图；
图15到23示例了根据本发明的第三实施例的集成电路的连续的制造示意图；以及
图24到35(B)示例了根据本发明的第四实施例的集成电路的连续的制造示意图。
具体实施方式
参考在附图中示例并在下列描述中所详述的非限制性实施例，更充分地阐述了本发明的实施例及其各种特征和有利的细节。应该注意，附图中的特征不必按比例绘制。省略了公知的部件和处理技术的描述以避免不必要地模糊本发明的实施例。这里使用的实例仅仅旨在有助于理解实践本发明的实施例的方法，以及进一步使本领域的技术人员能够实践本发明的实施例。因此，不应将实例解释为限制本发明的实施例的范围。
如上所述，在FET器件中仍需要一种能够更好地控制阈值电压的器件。本发明的实施例通过提供具有三栅极配置的自对准体接触SiGe基器件的结构实现了这一点。现在参考附图，更具体而言参考图1到图35(B)示出了本发明的优选实施例，其中相似的参考符号表示所有附图中的相应的特征。
图1到图9(B)示例了本发明的第一实施例。首先，如在图1中所示，首先从具有优选约200到500μm厚度的半导体(例如，硅)晶片101开始，形成本发明的第一实施例的结构。优选地，晶片101包括具有{100}晶体取向的体硅。之后，在约550℃的优选的生长温度下，使用分子束外延(MBE)、原子层淀积(ALD)、或化学气相淀积(CVD)技术，在硅晶片101上外延生长硅锗(SiGe)层的层103例如，(p型SiGe层)，可选地具有碳。例如，可以将按重量的高至1％的碳增加到SiGe层以减轻SiGe层103中的应变。优选地，SiGe层具有约15到50nm的厚度。
接下来，使用公知的MBE或CVD技术在SiGe层103之上外延生长另一硅层105。优选地，硅层105包括这样的硅，其具有{100}晶体取向和优选约7到50nm范围的厚度。对于随后形成的沟道，{100}硅的使用使得能够使用高迁移率的平面。接下来，如在图2中所示，通过蚀刻上硅层105，然后使用相对于硅选择性地蚀刻暴露的SiGe层103的蚀刻，并停止在下硅层101上，来限定三栅极体。可以使用适用于金属氧化物半导体(MOS)器件的等离子体蚀刻、反应离子蚀刻(RIE)、湿法蚀刻或任何其它公知的蚀刻方法，完成该蚀刻工艺。之后，使用各向同性蚀刻技术，例如选择性蚀刻或通过氧化SiGe比氧化硅的速率更大的约600℃的热氧化，随后是各向同性SiO2蚀刻，选择性地去除SiGe层103的端部以底切(undercut)剩余的顶硅区域105。
如图3中所示例，使用高温氧化，优选约900℃，在器件之上热生长牺牲氧化物107。接下来，如在图4和5中所示，使用湿法蚀刻，优选缓冲的氢氟酸(HF)溶液，去除氧化物层107，并生长或淀积栅极质量介质109a。该介质109a包括二氧化硅或氮化的二氧化硅、或任何高k介质例如硅酸铪、二氧化铪等。如在图6(A)和6(B)中所示，使用保形淀积方法例如CVD淀积多晶硅层111，其将形成最终的三栅极器件的体栅极。优选多晶硅层111具有足够的厚度以完全填充底切上硅区域105的区域，因此优选具有约6与200nm之间的厚度。
接下来，通过例如旋涂(spin-on)和回蚀刻工艺在多晶硅层111上淀积并平坦化抗蚀剂120，直到暴露在硅体区域105之上的多晶硅层111的部分的顶。然后通过常规光刻工艺构图抗蚀剂120。
之后，进行各向异性RIE工艺以蚀刻部分的多晶硅111和氧化物层109a从而分别暴露下硅层101和上硅层105。锚定(anchoring)SiGe层103的侧面的多晶硅111的剩余部分作为器件的体栅极，被抗蚀剂120所保护的多晶硅111的剩余部分作为器件的接触区域。如在图7中示例的，随后通过热氧化和/或氮化暴露的硅表面或通过CVD或ALD技术淀积高k介质，在器件的暴露的部分之上生长第三介质层109b。介质层109a优选具有约在1与50nm之间的厚度，并与围绕多晶硅体栅极区域111的区域中的介质层109a保形地融合。此外，氧化物层109b作为用于器件的最终的场效应晶体管(FET)部分的栅极氧化物。然后，如在图8(A)和8(B)中示例的，通过在氧化物层109b之上淀积(例如，使用CVD)多晶硅层113构建FET栅极以产生三栅极结构(两个体栅极111和FET栅极113)。多晶硅层113优选具有至少两倍于鳍片(硅区域105)的高度的高度。此外，使用公知的工艺在器件150上形成源极/漏极接触112、主栅极接触116、以及体栅极接触114。
本发明的第一实施例提供了有效的、廉价的三栅极半导体结构150和用于在体硅晶片101上制造的方法。本发明的第一实施例提供选通的体接触114，该选通的体接触114通过提供蚀刻停止材料，该蚀刻停止材料使鳍片105的高度基本上不依赖于精确的硅蚀刻时间，来提供对体硅101上的三栅极鳍片高度的良好的控制。此外，选通的体接触114允许三栅极鳍片105使电荷注入到体内，这使得Vt能够根据需要改变，也允许体电势动态的改变，或“浮置(float)”。因此，可以通过使用比阈值电压更正(positive)的电压(在n型FET的情况下，或者对于p型FET则相反)选通体接触114“关断”，避免有害的体效应例如Vt对衬底偏压的依赖，沟道驱动的损耗。
具体而言，仅当体接触栅极114低于阈值电压时，在该点处被体接触栅极111围绕的体接触114是堆积的并变得导电(对于p型三栅极FET则相反的情况是正确的)，从衬底101到三栅极FET体111的体接触才是电连续的。因此，在一个结构中获得了用于优化操作的灵活性。因此，器件150至少部分地被施加到半导体材料的电场效应所隔离。
因此，本发明的第一实施例提供体三栅极鳍片105与衬底101的隔离具有(1)良好控制的鳍片高度，这对于三栅极中的Vt控制是关键的，(2)体寄生沟道的良好控制的隔离(未示出)，以及(3)通过将截止电压施加到隔离栅极113而选择性地“浮置”三栅极器件的体的机会。
在图9到14中示例的本发明的第二实施例中，形成在第一实施例中所提供的包括晶片101、SiGe层103、以及硅层105的相同的基础衬底。之后，如在图9中所示，构图在硅层105之上的第一掩埋106a以暴露下面的硅层105的一部分。使用公知的离子注入技术形成深注入阱区域108。例如，阱区域108可以作为器件的最终的p阱区域。依赖于离子注入参数，可选地阱区域108可以作为器件的最终的n阱区域。接下来，如在图10中所示，在硅层105之上淀积硬掩模110，并且硬掩模110可以具有约在5与50nm之间的厚度。硬掩模110优选包括二氧化硅和/或氮化硅，并且优选使用氧化/氮化或CVD技术形成硬掩模110。
之后，在硬掩模层110之上形成第二掩模106b，如在图10中所示，选择性地向下蚀刻在硬掩模110之上的部分掩模106b和下面的硬掩模110到下面的硅层105的层。接下来，在剥离第二掩模106b之后，如在图11中所示，进行另一蚀刻工艺以去除硅层105的暴露的区域，暴露部分SiGe层103。图11中的左边的鳍片105通常将变为器件的NFET部分，而图11中的右边的鳍片205通常将变为器件的PFET部分。当然，本领域的技术人员可以容易地认识到，当初始注入阱区域时，依靠初始的离子注入参数，可以翻转NFET和PFET部分(即，右边的鳍片205变为NFET而左边的鳍片105变为PFET)。还可以进行可选的氧离子注入工艺(通常由图11中的向下的箭头所表示)。
接下来，如在图12中所示，使用缓冲的HF或RIE，蚀刻硬掩模层110的剩余的区域，并在器件的暴露的部分之上形成氧化物层112。在约600℃的氧化环境中形成氧化物层112，该氧化环境以超过氧化Si的速率的大大增强的速率氧化SiGe。如在图13中所示，使用CVD技术在器件之上淀积多晶硅层114，多晶硅层114优选具有约12与150nm之间的厚度，或约两倍于三栅极鳍片105、205的高度，并平坦化多晶硅层114。之后，如在图14中所示，使用公知的技术选择性地构图和蚀刻多晶硅层114以产生三栅极结构160。三栅极结构160包括半导电鳍片105、205、在鳍片105、205的顶、左和右侧面上的沟道平面(未示出)、在沟道平面上的栅极介质112、以及邻近栅极介质区域112的栅极电极114。
本发明的第二实施例提供了一种结构和方法，该结构和方法能够以提供鳍片高度的精确控制的方式提供三栅极CMOS器件的Vt的电设定。由硅区域105的厚度给出鳍片105、205的高度，这可以通过SiGe层103的选择性蚀刻/氧化特性实现。此外，对三栅极结构，鳍片105、205的宽度相对于鳍片105、205的高度的比率优选为在2∶1与1∶2之间的比率。此外，可以将电压施加到逆行(retrograde)阱108以改变或控制Vt。
在图15到23中示例了本发明的第三实施例。提供了混合SOI基础衬底，包括具有第一表面取向的硅衬底101、掩埋氧化物区域，103、以及具有第二表面取向的硅区域105。优选地，衬底101将具有{100}的表面取向以及第二表面区域105将具有{110}的表面取向，虽然可以是相反的、以及其它的组合。之后，如在图15中所示，在硅层105之上依次淀积二氧化硅(SiO2)层100和氮化硅(Si3N4)层106。SiO2层100优选具有约在5与50nm之间的厚度，同时Si3N4层106优选具有约在5与50nm之间的厚度。接下来，如在图16中所示，进行选择性蚀刻工艺以去除部分掩埋氧化物层103、硅层105、SiO2层100、以及Si3N4层106，从而暴露部分下面的衬底层101。
如在图17中所描述的，在SiGe层103、硅层105、SiO2层100、以及Si3N4层106的剩余的层所组成的叠层的两侧面上形成牺牲侧壁间隔物102。这些间隔物包括CVD二氧化硅或氮化硅，并优选具有约4与60nm之间的宽度。可以将侧壁间隔物102形成到这样的高度，该高度仅低于Si3N4层106的上高度。接下来，在暴露的衬底101之上外延生长具有优选约在5与50nm之间的厚度的薄SiGe层107，接着外延生长硅层104，通常向到达硅层105的高度，如在图18中所示。硅层104的厚度优选为在约3与50nm之间，并包括具有与衬底100相同晶体取向的硅。之后，如在图19中所示，使用化学机械抛光和/或RIE回蚀刻，通过蚀刻SiO2层100、Si3N4层106以及侧壁间隔物102的上部平坦化该结构。
接下来，在硅层104中形成n阱注入区域112，如在图20中所示例的，该n阱注入区域延伸到衬底层101中并围绕侧壁间隔物102以及在SiGe层103之下。接下来，使用光致抗蚀剂构图三栅极鳍片区域104、105，并如图21中所示例，进行选择性蚀刻工艺以产生来自硅层104和硅层105的鳍片。当其深度延伸到底部SiGe层103时鳍片蚀刻可以被停止，由此鳍片104同样将延伸到SiGe区域107。接着，在约600℃的温度下使用O2选择性地氧化暴露的SiGe。使用缓冲的HF蚀刻去除在该氧化工艺期间在暴露的鳍片侧壁及其顶部上生长的少量的二氧化硅，而使大部分的氧化的SiGe区域保持完整。
如在图22中所描述的，通过热氧化/氮化来形成硅氧氮化物和/或使用ALD或CVD技术来形成围绕硅层104、105中的每一个硅层的高k材料，来淀积栅极介质材料116。材料116的厚度优选约在1与50nm之间。在该工艺之后，在器件之上淀积多晶硅层118，并选择性地构图和蚀刻该多晶硅118以形成栅极电极。在图23中示出的弱可选的(slightly alternative)实施例中，与n阱注入区域120一起形成p阱注入区域119。通常，根据本发明的第三实施例，可以在体p型硅层101中形成n阱区域112(图22)。可选地，可以在体p型硅层101中形成n带隔离的p阱注入区域119。仍然可选地，可以在体n型硅层中形成p阱注入区域(未示出)。本领域的技术人员可以容易地理解，可以互换n阱112、120与p阱区域119。在又一可选的实施例中，SOI层101包括具有{110}晶体取向的硅，其中器件170的PFET部分在器件170的体硅部分中，而器件170的NFET部分在SOI层101中。根据图15到23，通常通过器件的左边的部分限定器件170的体部分。在所有这些实施例中，通过使用常规光刻构图抗蚀剂在希望的阱处形成开口，以及使用n型或p型种(species)的离子注入，形成描述的阱。在n带的情况下，可以使用与注入p阱所使用的掩模相同的掩模，以较高的能量注入n带，由此与p阱(p型)种(典型地，硼)相比更深地注入n带(n型)种(典型地，砷)。
通常，本发明的第三实施例提供了一种HOT三栅极器件170，其具有在SOI层101中的一个器件和在体区域中的另一个器件，并使得电阈值电压控制变得可行。这分别地提供了低成本的混合阱和背栅极方解决案以电地通过阱偏置和背栅极偏置改变Vt。在掩埋氧化物103之下的阱区域112、119是用于三栅极体105的有效的背栅极。由于当掺杂较低时，掺杂波动对Vt变化的影响较小，以及由于使用合适的阱和背栅极偏置可以电校正工艺导致的Vt改变，因此通过电控制设定Vt能够对掺杂较小的依赖，由此得到较好控制的器件Vt。
在图24到35(B)中示例了本发明的第四实施例。形成与在第一、以及第二实施例中所提供的相同的基础衬底，其包括体晶片101、SiGe层103、以及硅层105。如第三实施例，如在图24中所示，在硅层105之上依次淀积SiO2层100和Si3N4层106。SiO2层100的厚度优选约在5与50nm之间，同时优选Si3N4层106的厚度在约5与50nm之间。接下来，在Si3N4层106之上淀积并选择性地构图光致抗蚀剂掩模122。接下来，可选地，如在图25中所示，进行选择性蚀刻工艺以去除部分SiO2层100和Si3N4层106，从而暴露下面的衬底层105的部分。
之后，剥离光致抗蚀剂掩模122并回蚀刻SiO2层100以便如图26中所示去除SiO2层100的端部。接下来，如在图27中所示例的，使用公知的蚀刻工艺去除Si3N4层106。如在图28中所示，在未被SiO2层100保护的区域中蚀刻该结构，以便在暴露的区域中向下去除上硅层105和下面的SiGe层103至下面的硅衬底层101的顶表面，由此产生一个鳍片结构128和台面结构129。图29示例了在SiGe层103的选择性回蚀刻之后产生的结构。该蚀刻具有充分的持续时间以完全底切鳍片128，但不足以底切台面129。通过源极/漏极区域144支撑在图29中示出的器件的左手的鳍片结构128，因为它们在图29和30中示出的视图的平面外，所以用非杂乱的线描述源极/漏极区域144。
接下来，选择性地剥离去除SiO2层100，通过在图29中的左边的鳍片结构128之上构图可选的掩模(未示出)，并去除在较宽的鳍片结构129(图29中的右边的鳍片结构129)之上的SiO2层100。如果在剥离SiO2层100的期间掩蔽鳍片128，那么将仅仅在结构128的侧面选通鳍片128。如果不掩蔽鳍片128，那么还可以选通顶表面而且鳍片可以形成三栅极晶体管。在图30中示例了产生的器件。接下来，在图31中所示的整个结构之上淀积优选包括氮化硅或氧化硅的保形间隔物125。该间隔物优选为约2.5到3.5倍的鳍片129的宽度。之后，如在图32中所示，进行定向蚀刻工艺，由此产生这样的间隔物125，除了在图32中的左边的鳍片结构128和右边的鳍片结构129中的硅层105之下的区域之外该间隔物125的其它区域均被去除。
接下来，如在图33中所示，在鳍片结构128、129之上淀积栅极介质层130。可以使用氧化和/或氮化形成硅氧氮化物和/或使用CVD/ALD形成高k介质，来形成介质层130。优选地，层130的厚度约在1与5nm之间。接下来，如在图34中所示，在器件之上淀积多晶硅层132并在对应的鳍片结构128和台面结构129之上选择性地蚀刻该多晶硅层132以形成栅极电极。优选地，多晶硅层132大于两倍的鳍片128、128的高度。
分别在图35(A)中示出的器件180的鳍片和台面结构128、129中的每一个中形成空间电荷区域134。归因于这样的栅极电极132的电影响，其排斥在晶体管的体内的多数电子载流子，区域134变为“空间带电的”。通常，鳍片结构128是完全耗尽的鳍片FET或三栅极器件，而台面结构129是部分耗尽的体接触的体FET器件。结构128是以栅极电极可以耗尽整个鳍片(或体)的多数载流子的足够小的体积制造的，使得结构128成为所谓的“完全耗尽器件”，相反对于台面结构129，由于SiGe/Si层103/101邻进硅层105，该台面结构129具有很大的体积，栅极电极132仅仅可以有效地耗尽器件的体的一部分的多数载流子，因此台面结构129称为“部分耗尽”。此外，根据公知的工序，在器件180中注入阱区域(未示出)以形成PFET和NFET结构。图35(B)示例了图35(A)的器件180的顶视图，进一步示例了鳍片结构128的源极/漏极区域146a和鳍片结构129的源极/漏极区域146b，以及每一个鳍片128、129的各自的多晶硅栅极区域132。
本发明的第四实施例以低成本、低电容工艺的提供了绝缘体隔离的鳍片FET或三栅极器件128，以及具有体接触的体、部分耗尽的FET129。因此，本发明的第四实施例提供了体三栅极鳍片105与衬底101的隔离和良好控制的鳍片高度，其是控制三栅极结构的Vt的关键，以及提供了体寄生沟道的良好控制的隔离。依赖SiGe层103精确地控制鳍片的高度，其允许在SiGe层103之上构建等于硅层105的厚度的鳍片高度。此外，部分耗尽的FET129可以具有这样的Vt，该Vt可以通过将电偏置施加到FET129的衬底101来进一步调节。为了在体衬底101上产生鳍片FET和/或三栅极，本发明的第四实施例利用了基于SiGe的体集成。通过增加SiGe层103的限制的选择性的回蚀刻，随后是薄氧化物填充工艺，本发明的第四实施例获得了氧化物隔离的鳍片和体连接的FET。
可以将本发明的几个实施例形成到集成电路芯片中。制造者可以以原料晶片的形式(也就是，作为具有多个未封装芯片的单一晶片)如裸芯片或者以封装的形式分发产生的集成电路芯片。在后一种情况中，在单芯片封装(例如具有附加到主板或者其它较高级载体的引线的塑料载体)中或者在多芯片封装(例如具有单或双表面互连或者掩埋互连的陶瓷载体)中安装芯片。在任何情况中，然后将所述芯片与其它芯片、分立电路元件、和/或其它信号处理设备集成，作为(a)中间产品例如主板或者(b)最终产品的一部分。最终产品可以为包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或者其它输入设备以及中央处理器的高级计算机产品。
特定的实施例的上述描述完整地揭示了本发明的实施例的通常本质，因而其他人可以通过采用现有知识容易地修改特定的实施例和/或使特定的实施例适应各种应用而不背离基本的构思，因此，应该并希望在公开的实施例的等价物的意义和范围内理解这样的适应和修改。应该理解，这里采用的措词和术语是为了描述的目的而不是限制。因此，虽然根据优选的实施例描述了本发明的实施例，但是本领域的技术人员将认识到可以在所附权利要求的精神和范围内修改地实践本发明的实施例。

Claims (35)

1.一种场效应晶体管(FET)包括：
衬底；
硅锗(SiGe)层，在所述衬底之上；
半导体层，在所述SiGe层之上并邻近所述SiGe层；
绝缘层，邻近所述衬底、所述SiGe层、以及所述半导体层；
第一栅极结构对，邻近所述绝缘层；以及
第二栅极结构，在所述绝缘层之上。
2.根据权利要求1的FET，其中所述绝缘层邻近所述SiGe层的侧表面和所述半导体层的上表面、所述半导体层的下表面、以及所述半导体层的侧表面。
3.根据权利要求1的FET，其中所述SiGe层包括碳。
4.根据权利要求1的FET，其中所述第一栅极结构对基本上相对于所述第二栅极结构是横向的。
5.根据权利要求1的FET，其中所述第一栅极结构对被所述绝缘层包围。
6.一种集成电路包括：
衬底；
硅锗(SiGe)层，邻近所述衬底；
第一场效应晶体管(FET)，邻近所述衬底；以及
第二FET，邻近所述SiGe层。
7.根据权利要求6的集成电路，其中所述第一FET包括鳍片FET和三栅极结构中的任何一种。
8.根据权利要求6的集成电路，其中所述第二FET包括鳍片FET和三栅极结构中的任何一种。
9.根据权利要求6的集成电路，其中所述第一FET包括：
半导体层，在所述衬底之上；
绝缘层，在所述半导体层之上；
介质层，在所述半导体层之上；以及
多晶硅层，在所述介质层和所述绝缘层之上。
10.根据权利要求6的集成电路，其中所述第二FET包括：
半导体层，在所述SiGe层之上；
介质层，在所述半导体层之上并邻近所述SiGe层；以及
多晶硅层，在所述介质层之上并邻近所述SiGe层。
11.根据权利要求6的集成电路，其中所述SiGe层包括碳。
12.根据权利要求6的集成电路，还包括在所述衬底中的多个注入阱区域，其中所述注入阱区域中的至少一个接触所述SiGe层。
13.根据权利要求9的集成电路，还包括在所述衬底中的多个注入阱区域，其中所述注入阱区域中的至少一个接触所述半导体层。
14.一种晶体管，包括：
硅衬底；
硅锗(SiGe)层，在所述硅衬底之上；
第一场效应晶体管(FET)，在所述硅衬底之上；以及
第二FET，其接触所述SiGe层。
15.根据权利要求14的晶体管，其中所述第一FET包括鳍片FET和三栅极结构中的任何一种。
16.根据权利要求14的晶体管，其中所述第二FET包括部分耗尽的FET结构。
17.根据权利要求14的晶体管，其中所述第一FET包括：
半导体层，在所述硅衬底之上；
绝缘层，在所述半导体层之上；
介质层，在所述半导体层之上；以及
多晶硅层，在所述介质层和所述绝缘层之上。
18.根据权利要求14的晶体管，其中所述第二FET包括：
半导体层，在所述SiGe层之上；
介质层，在所述半导体层之上并邻近所述SiGe层；以及
多晶硅层，在所述介质层之上并邻近所述SiGe层。
19.根据权利要求14的晶体管，其中所述SiGe层包括碳。
20.根据权利要求14的晶体管，还包括在所述衬底中的多个注入阱区域，其中所述注入阱区域中的至少一个接触所述SiGe层。
21.根据权利要求17的晶体管，还包括在所述衬底中的多个注入阱区域，其中所述注入阱区域中的至少一个接触所述半导体层。
22.根据权利要求14的晶体管，还包括在所述第一FET与所述硅衬底之间的绝缘层。
23.根据权利要求22的晶体管，还包括在所述绝缘层中的空间电荷区域。
24.根据权利要求14的晶体管，还包括在所述第二FET与所述衬底之间的体区域，所述体区域相对于所述SiGe层基本上是平面的。
25.根据权利要求24的晶体管，还包括在所述体区域中的中性区域。
26.根据权利要求14的晶体管，其中所述第一FET包括第一宽度和所述第二FET包括第二宽度，其中所述第二宽度大于所述第一宽度。
27.一种制造场效应晶体管(FET)的方法，所述方法包括：
在衬底之上形成硅锗(SiGe)层；
在所述SiGe层之上并邻近所述SiGe层淀积半导体层；
邻近所述衬底、所述SiGe层、以及所述半导体层配置绝缘层；
邻近所述绝缘层设置第一栅极结构对；以及
在所述绝缘层之上形成第二栅极结构。
28.根据权利要求27的方法，其中所述配置包括邻近所述SiGe层的侧表面和所述半导体层的上表面、所述半导体层的下表面、以及所述半导体层的侧表面形成所述绝缘层。
29.根据权利要求27的方法，其中所述配置包括通过所述绝缘层包围所述第一栅极结构对。
30.一种制造晶体管的方法，所述方法包括：
在硅衬底之上形成硅锗(SiGe)层；
在所述硅衬底之上配置第一场效应晶体管(FET)；以及
使第二FET接触到所述SiGe层。
31.根据权利要求30的方法，其中所述配置包括使所述第一FET接触到所述硅衬底。
32.根据权利要求30的方法，其中所述配置包括：
在所述硅衬底之上形成半导体层；
在所述半导体层之上形成绝缘层；
在所述半导体层之上形成介质层；以及
在所述介质层和所述绝缘层之上形成多晶硅层。
33.根据权利要求30的方法，其中这样形成所述第二FET：
在所述SiGe层之上设置半导体层；
在所述半导体层之上并邻近所述SiGe层设置介质层；以及
在所述介质层之上并邻近所述SiGe层设置多晶硅层。
34.根据权利要求30的方法，还包括在所述第一FET与所述衬底之间以及在所述第二FET与所述衬底之间形成绝缘层。
35.根据权利要求30的方法，还包括配置所述第一FET具有第一宽度和配置所述第二FET具有第二宽度，其中所述第二宽度大于所述第一宽度。
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