KR20220111198A - 완전-공핍 실리콘-온-인슐레이터를 갖는 게이트 올 어라운드 디바이스 - Google Patents

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KR20220111198A
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아쉬시 팔
엘 메디 바지지
벤자민 콜롬보
명선 김
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

수평 게이트-올-어라운드 디바이스들 및 제조 방법들이 설명된다. hGAA 디바이스들은 hGAA와 동일한 풋프린트로 채널 층들 아래에 완전-공핍 실리콘-온-인슐레이터(FD-SOI; fully-depleted silicon-on-insulator)를 포함한다. FD-SOI의 매립 유전체 절연 층은, 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 및 하이-k 재료 중 하나 이상을 포함하고, 매립 유전체 절연 층은 0 nm 내지 10 nm의 범위의 두께를 갖는다.

Description

완전-공핍 실리콘-온-인슐레이터를 갖는 게이트 올 어라운드 디바이스{GATE ALL AROUND DEVICE WITH FULLY-DEPLETED SILICON-ON-INSULATOR}
[0001] 본 개시내용의 실시예들은 일반적으로, 반도체 디바이스들에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은 디바이스 내에 완전-공핍 실리콘-온-인슐레이터(FD-SOI; fully-depleted silicon-on-insulator) 트랜지스터를 갖는 게이트 올 어라운드(GAA; gate all around) 디바이스들 및 그 제조 방법들에 관한 것이다.
[0002] 트랜지스터는 대부분의 집적 회로들의 핵심 컴포넌트이다. 트랜지스터의 구동 전류 및 그에 따른 속도가 트랜지스터의 게이트 폭에 비례하기 때문에, 더 빠른 트랜지스터들은 일반적으로 더 큰 게이트 폭을 필요로 한다. 따라서, 트랜지스터 크기와 속도 사이에는 트레이드-오프(trade-off)가 있으며, 최대 구동 전류와 최소 크기를 갖는 트랜지스터의 상충되는 목표들을 해결하기 위해 "핀" 전계 효과 트랜지스터(FinFET; "fin" field-effect transistor)들이 개발되었다. FinFET들은, 트랜지스터의 풋프린트(footprint)를 상당히 증가시키지 않으면서 트랜지스터의 크기를 크게 증가시키는 핀-형상 채널 영역(fin-shaped channel region)을 특징으로 하며, 현재 많은 집적 회로들에 적용되고 있다. 그러나, FinFET들은 그들 자체의 결점들을 갖는다.
[0003] 더 높은 회로 밀도 및 더 높은 성능을 달성하기 위해, 트랜지스터 디바이스들의 피처 크기들이 계속 축소됨에 따라, 정전 커플링을 개선하고, 기생(parasitic) 커패시턴스 및 오프-상태(off-state) 누설과 같은 부정적인 영향들을 감소시키기 위하여, 트랜지스터 디바이스 구조를 개선할 필요성이 있다. 트랜지스터 디바이스 구조들의 예들은, 평면형 구조, 핀 전계 효과 트랜지스터(FinFET) 구조, 및 수평 게이트 올 어라운드(hGAA; horizontal gate all around) 구조를 포함한다. hGAA 디바이스 구조는, 적층형 구성(stacked configuration)으로 서스펜딩되고(suspended), 소스/드레인 영역들에 의해 연결된 몇몇 격자 정합 채널(lattice matched channel)들을 포함한다. hGAA 구조는 우수한 정전 제어를 제공하며, CMOS(complementary metal oxide semiconductor) 웨이퍼 제조에 있어서 광범위한 채택을 마련할 수 있다.
[0004] CMOS 로직 기술 치수들이 축소됨에 따라, 더 작은 트랜지스터 풋프린트로 더 높은 구동 전류를 생성하려는 요구가 증가한다. 더 높은 구동 전류는 이러한 디바이스들을 사용하여 구축된 최종 칩의 주파수를 증가시키는 것을 돕는다. 트랜지스터 구동 전류는, 단지 그 치수를 스케일링하는 것에 의해서는 더 이상 증가될 수 없다. 따라서, 디바이스들의 스케일링을 계속하기 위해, 구동 전류를 증가시키는 새로운 기법들이 필요하다.
[0005] 본 개시내용의 하나 이상의 실시예들은 반도체 디바이스들에 관한 것이다. 하나 이상의 실시예들에서, 반도체 디바이스는: 소스 영역과 드레인 영역 사이의 복수의 수평 채널 층들 ― 복수의 수평 채널 층들은 최상부 표면, 최하부 표면, 및 2개의 측부 표면들을 가짐 ―; 복수의 수평 채널 층들을 둘러싸는 게이트; 복수의 수평 채널 층들의 최하부 표면 상의 실리콘 층 ― 실리콘 층은 최상부 표면 및 최하부 표면을 가짐 ―; 및 실리콘 층의 최하부 표면 상에 있고 그리고 소스 영역으로부터 드레인 영역으로 연장되는 매립 유전체 절연 층(buried dielectric insulating layer)을 포함하며, 매립 유전체 절연 층은 기판 상에 배치된다.
[0006] 본 개시내용의 추가적인 실시예들은 반도체 디바이스들을 형성하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 방법은: 기판의 최상부 표면 상에 초격자 구조(superlattice structure)를 형성하는 단계 ― 초격자 구조는 복수의 적층된 쌍들로 교번적으로 배열된 복수의 채널 층들 및 대응하는 복수의 반도체 재료 층들을 포함함 ―; 초격자 구조의 최상부 표면 상에 더미 게이트를 형성하는 단계; 초격자 구조 근처에 소스 트렌치 및 드레인 트렌치를 형성하는 단계 ― 복수의 반도체 재료 층들 및 복수의 채널 층들은 소스 트렌치와 드레인 트렌치 사이에서 연장됨 ―; 초격자 구조의 최하부 표면 상에 개구를 형성하는 단계; 및 소스 트렌치, 드레인 트렌치, 및 개구 내에 매립 유전체 절연 층을 형성하는 단계를 포함하며, 매립 유전체 절연 층은 일정 두께를 갖는다.
[0007] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들만을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0008] 도 1은 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 형성하기 위한 방법의 프로세스 흐름도를 예시하고;
[0009] 도 2a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0010] 도 2b는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0011] 도 2c는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0012] 도 2d는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0013] 도 2e는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0014] 도 2f는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0015] 도 2g는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0016] 도 2h는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0017] 도 2i는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0018] 도 2j는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고; 그리고
[0019] 도 3은 하나 이상의 실시예들에 따른 클러스터 툴을 예시한다.
[0020] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 그려지지 않으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있다.
[0021] 본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 하기의 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않음이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0022] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는, 프로세스가 작용하는 표면 또는 표면의 일부를 나타낸다. 또한, 문맥상 명확하게 다르게 표시하지 않는 한, 기판에 대한 언급이 또한, 기판의 일부만을 나타낼 수 있다는 것이 당업자들에 의해 이해될 것이다. 추가적으로, 기판 상의 증착에 대한 언급은 베어(bare) 기판, 및 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성된 기판 둘 모두를 의미할 수 있다.
[0023] 본원에서 사용되는 바와 같은 "기판"은, 제작 프로세스 동안 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 나타낸다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 실리콘, 실리콘 산화물, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소(gallium arsenide), 유리, 사파이어와 같은 재료들, 및 임의의 다른 재료들, 이를테면, 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(이에 제한되지 않음). 기판들은 기판 표면을 폴리싱, 에칭, 환원, 산화, 수산화(또는 화학적 기능을 부여하기 위해 목표 화학 모이어티(chemical moiety)들을 다른 방식으로 생성 또는 그라프트(graft)), 어닐링 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 본 개시내용에서, 기판 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 하기에서 보다 상세히 개시되는 바와 같이, 기판 상에 형성된 하부층에 대해 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다. 주어진 기판 표면이 포함하는 것은, 어떤 막들이 증착될지뿐만 아니라 사용되는 특정 케미스트리(chemistry)에 따라 좌우될 것이다.
[0024] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "전구체", "반응물", "반응성 가스" 등과 같은 용어들은, 기판 표면과 반응할 수 있는 임의의 가스상 종(gaseous species)을 나타내기 위해 상호교환가능하게 사용된다.
[0025] 트랜지스터들은 대개 반도체 디바이스들 상에 형성되는 회로 컴포넌트들 또는 엘리먼트들이다. 회로 설계에 따라, 커패시터들, 인덕터들, 저항기들, 다이오드들, 전도성 라인들, 또는 다른 엘리먼트들에 추가하여, 트랜지스터들이 반도체 디바이스 상에 형성된다. 일반적으로, 트랜지스터는 소스 영역과 드레인 영역 사이에 형성된 게이트를 포함한다. 하나 이상의 실시예들에서, 소스 영역 및 드레인 영역은 기판의 도핑된 영역을 포함하고 특정 애플리케이션에 적절한 도핑 프로파일을 나타낸다. 게이트는 채널 영역 위에 포지셔닝되며, 기판의 채널 영역과 게이트 전극 사이에 개재된 게이트 유전체를 포함한다.
[0026] 본원에서 사용되는 바와 같이, "전계 효과 트랜지스터" 또는 "FET"라는 용어는 디바이스의 전기적 거동을 제어하기 위해 전기장을 사용하는 트랜지스터를 나타낸다. 강화 모드 전계 효과 트랜지스터들은 일반적으로, 낮은 온도들에서 매우 높은 입력 임피던스를 보여준다. 드레인 단자와 소스 단자 사이의 전도도는 디바이스의 전기장에 의해 제어되며, 전기장은 디바이스의 게이트와 바디 사이의 전압차에 의해 생성된다. FET의 3개의 단자들은 소스(S) ― 소스(S)를 통해 캐리어들이 채널에 진입함 ―; 드레인(D) ― 드레인(D)을 통해 캐리어들이 채널을 떠남 ―; 및 채널 전도도를 조절하는 단자인 게이트(G)이다. 종래에, 소스(S)에서 채널로 들어가는 전류는 IS로 지정되고, 드레인(D)에서 채널로 들어가는 전류는 ID로 지정된다. 드레인-소스 전압(drain-to-source voltage)은 VDS로 지정된다. 게이트(G)에 전압을 인가함으로써, 드레인에서 채널에 들어가는 전류(즉, ID)가 제어될 수 있다.
[0027] MOSFET(metal-oxide-semiconductor field-effect transistor)는 FET(field-effect transistor)의 일 유형이다. 이는 절연 게이트를 가지며, 절연 게이트의 전압이 디바이스의 전도도를 결정한다. 인가된 전압의 양에 따라 전도도를 변경하는 이러한 능력은 전자 신호들을 증폭하거나 스위칭하는 데 사용된다. MOSFET는, 바디 전극과 바디 위에 위치된 게이트 전극 사이의 MOS(metal-oxide-semiconductor) 커패시턴스에 의한 전하 농도의 조절에 기반하며, 게이트 유전체 층에 의해 다른 모든 디바이스 영역들로부터 절연된다. MOS 커패시터와 비교하여, MOSFET는 2개의 추가적인 단자들(소스 및 드레인)을 포함하며, 그 각각은 바디 영역에 의해 분리된 고도로 도핑된 개별적인 영역들에 연결된다. 이러한 영역들은 p형 또는 n형일 수 있지만, 그 둘 모두는 동일한 유형이고 바디 영역과 반대 유형이다. 소스와 드레인은 (바디와 달리) 도핑 유형 다음에 "+" 기호로 표시되는 것처럼 고도로 도핑된다.
[0028] MOSFET가 n-채널 또는 nMOS FET인 경우, 소스 및 드레인은 n+ 영역들이고 바디는 p 영역이다. MOSFET이 p-채널 또는 pMOS FET인 경우, 소스 및 드레인은 p+ 영역들이고 바디는 n 영역이다. 소스는 채널을 통해 흐르는 전하 캐리어들(n-채널에 대해 전자들, p-채널에 대해 정공들)의 소스이기 때문에 그렇게 명명되었으며; 유사하게, 드레인은 전하 캐리어들이 채널을 떠나는 곳이다.
[0029] 본원에서 사용되는 바와 같이, "FinFET(fin field-effect transistor)"라는 용어는, 게이트가 채널의 2개 또는 3개의 면들에 배치되어 이중- 또는 삼중-게이트 구조를 형성하는 기판 상에 구축된 MOSFET 트랜지스터를 나타낸다. FinFET 디바이스들은, 채널 영역이 기판 상에 "핀(fin)"을 형성하기 때문에 일반적인 명칭인 FinFET들로 주어졌다. FinFET 디바이스들은 빠른 스위칭 시간들 및 높은 전류 밀도를 갖는다.
[0030] 본원에서 사용되는 바와 같이, "GAA(gate all-around)"라는 용어는, 게이트 재료가 모든 면들에서 채널 영역을 둘러싸는 전자 디바이스, 예컨대 트랜지스터를 나타내는 데 사용된다. GAA 트랜지스터의 채널 영역은 나노-와이어들 또는 나노-슬래브들 또는 나노-시트들, 바(bar)-형상 채널들, 또는 당업자에게 알려진 다른 적절한 채널 구성들을 포함할 수 있다. 하나 이상의 실시예들에서, GAA 디바이스의 채널 영역은 수직으로 이격된 다수의 수평 나노와이어들 또는 수평 바들을 가져서, GAA 트랜지스터를 적층형 hGAA(horizontal gate-all-around) 트랜지스터로 만든다.
[0031] 본원에서 사용되는 바와 같이, "나노와이어"라는 용어는 대략 나노미터(10-9 미터)의 직경을 갖는 나노구조를 나타낸다. 나노와이어들은 또한, 길이 대 폭의 비(ratio)가 1000보다 더 큰 것으로 정의될 수 있다. 대안적으로, 나노와이어들은 수십 나노미터 이하로 제한되는 두께 또는 직경 및 제한되지 않은 길이를 갖는 구조들로서 정의될 수 있다. 나노와이어들은 트랜지스터들 및 일부 레이저 애플리케이션들에서 사용되며, 하나 이상의 실시예들에서는 반전도성 재료들, 금속성 재료들, 절연 재료들, 초전도성 재료들, 또는 분자 재료들로 제조된다. 하나 이상의 실시예들에서, 나노와이어들은 로직 CPU, GPU, MPU, 및 휘발성(예컨대, DRAM) 및 비-휘발성(예컨대, NAND) 디바이스들을 위한 트랜지스터들에 사용된다. 본원에서 사용되는 바와 같이, "나노시트"라는 용어는, 약 0.1 nm 내지 약 1000 nm, 또는 0.5 nm 내지 500 nm, 또는 0.5 nm 내지 100 nm, 또는 1 nm 내지 500 nm, 또는 1 nm 내지 100 nm, 또는 1 nm 내지 50 nm의 범위의 스케일의 두께를 갖는 2차원 나노구조를 나타낸다.
[0032] 본원에서 사용되는 바와 같이, "SOI(silicon-on-insulator)"라는 용어는, 디바이스 내의 기생 커패시턴스를 감소시킴으로써 성능을 개선시키기 위해, 계층화된 실리콘-인슐레이터-실리콘 기판의 실리콘 반도체 디바이스들의 제작을 나타낸다. SOI-기반 디바이스들은, 실리콘 접합이 전기 인슐레이터, 전형적으로는 실리콘 이산화물 위에 있다는 점에서 종래의 실리콘-빌트 디바이스들과 상이하다.
[0033] 본원에서 사용되는 바와 같이, "FD-SOI(fully-depleted silicon-on-insulator)" 트랜지스터라는 용어는 칩들 상에서의 누설 및 변동을 감소시키기 위해, 매립된 산화물 위에 초박형 실리콘 층을 사용하는 반도체 디바이스를 나타낸다. FD-SOI는 또한 백-바이어스 피처(back-bias feature)를 갖는다. FD-SOI에서, 채널은 도핑되지 않으므로, 트랜지스터는 완전 공핍된다.
[0034] 하나 이상의 실시예들의 방법에서, 게이트 올-어라운드 트랜지스터들은 표준 프로세스 흐름을 사용하여 제작된다. 더미 게이트 제거 후에, FD-SOI(fully-depleted silicon-on-insulator) 트랜지스터가 나노시트들 아래에 형성된다. 하나 이상의 실시예들에서, 게이트 올 어라운드 트랜지스터 아래의 전류 흐름을 위해 게이트 올 어라운드 디바이스에 FD-SOI 채널이 추가되어, 전체 채널 저항이 감소된다. 하나 이상의 실시예들에서, FD-SOI 트랜지스터의 존재는 유리하게, 디바이스의 사이즈/풋프린트를 증가시키지 않으면서 게이트 올 어라운드 디바이스의 구동 전류 및 성능을 개선시킨다. 하나 이상의 실시예들에서, 기존의 GAA 트랜지스터 아래에 추가적인 FDSOI 채널을 생성하기 위해, 매립 유전체 격리(buried dielectric isolation) 기술이 사용된다. 하나 이상의 실시예들에서, 채널의 두께는 짧은 채널 특징들을 제어하도록 조정될 수 있다. 하나 이상의 실시예들에서, 채널 두께는 또한, 달성될 수 있는 구동 전류 이익을 지시한다.
[0035] 본 개시내용의 실시예들은, 본 개시내용의 하나 이상의 실시예들에 따른 디바이스들(예컨대, 트랜지스터들) 및 트랜지스터들을 형성하기 위한 프로세스들을 예시하는 도면들에 의해 설명된다. 도시된 프로세스들은 단지 개시된 프로세스들에 대한 예시적인 가능한 사용들이며, 당업자는 개시된 프로세스들이 예시된 애플리케이션들로 제한되지 않음을 인식할 것이다.
[0036] 도 1은 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 형성하기 위한 방법(100)에 대한 프로세스 흐름도를 예시한다. 방법(100)은, 본 개시내용의 몇몇 실시예들에 따른 반도체 구조들의 제작 스테이지들을 묘사하는 도 2a - 도 2j와 관련하여 아래에서 설명된다. 도 2a - 도 2j는 하나 이상의 실시예들에 따른 전자 디바이스(예컨대, hGAA)의 단면도들이다. 방법(100)은 반도체 디바이스의 다단계 제작 프로세스의 일부일 수 있다. 따라서, 방법(100)은 클러스터 툴에 커플링된 임의의 적절한 프로세스 챔버에서 수행될 수 있다. 클러스터 툴은 반도체 디바이스를 제작하기 위한 프로세스 챔버들, 이를테면, 에칭, 증착, PVD(physical vapor deposition), CVD(chemical vapor deposition), 산화를 위해 구성된 챔버들, 또는 반도체 디바이스의 제작을 위해 사용되는 임의의 다른 적절한 챔버를 포함할 수 있다.
[0037] GAA 디바이스(290)를 형성하는 방법(100)은, 동작(102)에서, (도 2a에 예시된 바와 같이) 최상부 표면(202)을 갖는 기판(200)을 제공함으로써 시작된다. 일부 실시예들에서, 기판(200)은 벌크 반도체 기판일 수 있다. 본원에서 사용되는 바와 같이, "벌크 반도체 기판"이라는 용어는, 기판의 전체가 반도체 재료로 구성된 기판을 나타낸다. 벌크 반도체 기판은, 반도체 구조를 형성하기 위한, 임의의 적절한 반전도성 재료 및/또는 반전도성 재료들의 조합들을 포함할 수 있다. 예컨대, 반전도성 층은, 하나 이상의 재료들, 이를테면, 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 산화물, 스트레인드 실리콘, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들, 패터닝된 또는 패터닝되지 않은 웨이퍼들, 도핑된 실리콘, 게르마늄, 갈륨 비소, 또는 다른 적절한 반전도성 재료들을 포함할 수 있다. 일부 실시예들에서, 반도체 재료는 실리콘(Si)이다. 하나 이상의 실시예들에서, 반도체 기판(200)은 반도체 재료, 예컨대 실리콘(Si), 탄소(C), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 게르마늄 주석(GeSn), 또는 다른 반도체 재료들, 또는 이들의 임의의 조합을 포함한다. 하나 이상의 실시예들에서, 기판(200)은, 실리콘(Si), 게르마늄(Ge), 갈륨(Ga), 비소(As), 또는 인(P) 중 하나 이상을 포함한다. 기판이 형성될 수 있는 재료들의 몇몇 예들이 본원에서 설명되지만, 수동 및 능동 전자 디바이스들(예컨대, 트랜지스터들, 메모리들, 커패시터들, 인덕터들, 저항기들, 스위치들, 집적 회로들, 증폭기들, 광전자 디바이스들, 또는 임의의 다른 전자 디바이스들)이 구축될 수 있는 기초로서 작용할 수 있는 임의의 재료가 본 개시내용의 사상 및 범위 내에 속한다.
[0038] 일부 실시예들에서, 반도체 재료는, 도핑된 재료, 이를테면, n-도핑된 실리콘(n-Si) 또는 p-도핑된 실리콘(p-Si)일 수 있다. 일부 실시예들에서, 기판은, 임의의 적절한 프로세스, 이를테면, 이온 주입 프로세스를 사용하여 도핑될 수 있다. 본원에서 사용되는 바와 같이, "n형"이라는 용어는 제조 중에 전자 도너(donor) 엘리먼트로 진성 반도체를 도핑함으로써 생성되는 반도체들을 나타낸다. n형이라는 용어는 전자의 음전하로부터 비롯된다. n형 반도체들에서, 전자들은 다수의 캐리어들이고, 정공들은 소수의 캐리어들이다. 본원에서 사용되는 바와 같이, "p형"이라는 용어는 웰(well)(또는 정공)의 양전하를 나타낸다. n형 반도체들과 대조적으로, p형 반도체들은 전자 농도보다 더 큰 정공 농도를 갖는다. p형 반도체들에서, 정공들은 다수의 캐리어들이고, 전자들은 소수의 캐리어들이다. 하나 이상의 실시예들에서, 도펀트는 붕소(B), 갈륨(Ga), 인(P), 비소(As), 다른 반도체 도펀트들, 또는 이들의 조합들 중 하나 이상으로부터 선택된다. 일부 실시예들에서, 기판은, 기생 최하부 디바이스(parasitic bottom device)가 턴 온되는 것을 방지하기 위해, 기판(200)의 표면의 제1 위치에 높은 도즈량(dose)의 도펀트를 제공하도록 도핑될 수 있다. 하나 이상의 실시예들에서, 초격자 구조(204)는 제1 위치의 정상에 형성된다. 예컨대, 일부 실시예들에서, 기판의 표면은 약 1018 atoms/cm3 내지 약 1019 atoms/cm3의 도펀트 밀도를 가질 수 있다.
[0039] 적어도 하나의 초격자 구조(204)가 (도 2a에 묘사된 바와 같이) 기판(200)의 최상부 표면(202)의 정상에 형성된다. 초격자 구조(204)는 복수의 적층된 쌍들로 교번적으로 배열된, 복수의 반도체 재료 층들(226) 및 대응하는 복수의 채널 층들(224)을 포함한다. 일부 실시예들에서, 복수의 적층된 층들의 그룹들은 실리콘(Si), 게르마늄(Ge), 또는 실리콘 게르마늄(SiGe) 그룹을 포함한다. 일부 실시예들에서, 실리콘 게르마늄(SiGe)은 0% 내지 50%의 범위의 몰 분율(mole fraction) 양으로 게르마늄(Ge)을 함유할 수 있다. 일부 실시예들에서, 복수의 반도체 재료 층들(226)은 실리콘 게르마늄(SiGe)을 포함하고, 복수의 채널 층들(224)은 실리콘(Si)을 포함한다. 일부 실시예들에서, 복수의 반도체 재료 층들(226) 및 대응하는 복수의 채널 층들(224)은 초격자 구조(204)를 형성하기에 적합한 임의의 수의 격자 정합된 재료 쌍들을 포함할 수 있다. 일부 실시예들에서, 복수의 반도체 재료 층들(226) 및 대응하는 복수의 채널 층들(224)은 약 2 내지 약 50 쌍들의 격자 정합된 재료들을 포함한다.
[0040] 하나 이상의 실시예들에서, 복수의 반도체 재료 층들(226) 및 복수의 채널 층들(224)의 두께는 약 2 nm 내지 약 50 nm의 범위, 약 3 nm 내지 약 20 nm의 범위, 또는 약 2 nm 내지 약 15 nm의 범위이다.
[0041] 일부 실시예들에서, 복수의 채널 층들(224)은, 인(P), 비소(As), 붕소(B), 및 갈륨(Ga) 중 하나 이상으로 도핑될 수 있다. 복수의 채널 층들(224)의 도핑 농도는 1e14 cm-3 내지 1e19 cm-3의 범위일 수 있다.
[0042] 일부 실시예들에서, 종래의 화학 기상 증착 방법들을 사용하여 유전체 재료(246)가 기판(200) 상에 증착된다. 일부 실시예들에서, 유전체 재료(246)는 기판(200)의 최상부 표면(202) 아래로 리세싱되며(recessed), 그에 따라, 초격자 구조(204)의 최하부 부분이 기판(200)으로부터 형성된다.
[0043] 도 2b를 참조하면, 일부 실시예들에서, 대체 게이트 구조(예컨대, 더미 게이트 구조(208))가 초격자 구조(204) 위에 형성되고 패터닝된다. 더미 게이트 구조(208)는 트랜지스터 디바이스의 채널 영역을 정의한다. 더미 게이트 구조(208)는 당해 기술분야에 알려진 임의의 적절한 종래의 증착 및 패터닝 프로세스를 사용하여 형성될 수 있다. 더미 게이트 구조(208)는 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 일부 실시예들에서, 더미 게이트 구조(208)는, 더미 게이트 금속 층 및 더미 게이트 폴리실리콘 층 중 하나 이상을 포함한다.
[0044] 도 2c를 참조하면, 일부 실시예들에서, 측벽 스페이서들(210)이 더미 게이트 구조(208)의 외측 측벽들을 따라 형성된다. 일부 실시예들의 측벽 스페이서들(210)은, 당해 기술분야에 알려진 적절한 절연 재료들, 예컨대 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄화물 등을 포함한다. 일부 실시예들에서, 측벽 스페이서들(210)은, 당해 기술분야에 알려진 임의의 적절한 종래의 증착 및 패터닝 프로세스, 이를테면, 원자 층 증착, 플라즈마 강화 원자 층 증착, 플라즈마 강화 화학 기상 증착 또는 저압 화학 기상 증착을 사용하여 형성된다.
[0045] 도 2d를 참조하면, 동작(108)에서, 일부 실시예들에서, 소스 트렌치(232) 및 드레인 트렌치(234)는 초격자 구조(204) 근처에서 초격자 구조(204) 양측에 형성된다. 일부 실시예들에서, 소스 트렌치(232)는 초격자 구조(204)의 제1 단부 근처에 형성되고, 드레인 트렌치(234)는 초격자 구조(204)의, 반대편의 제2 단부 근처에 형성된다. 도 2d에 예시된 실시예에서, 소스 트렌치(232) 또는 드레인 트렌치(234) 중 하나는 초격자 구조(204)의 전면에 도시되지 않는다. 초격자 구조(204)의 다른 단부는 소스 트렌치(232) 또는 드레인 트렌치(234) 중 다른 트렌치를 갖는다.
[0046] 도 2e를 참조하면, 동작(110)에서, 초격자 구조(204) 아래에 BDI(buried dielectric isolation) 층 및 FD-SOI(fully-depleted silicon-on-insulator)(250)가 형성된다. 하나 이상의 실시예들에서, 초격자 구조(204)의 나노시트들 아래에 개구(예시되지 않음)가 형성된다. 하나 이상의 실시예들에서, 개구는 초격자 구조(204) 아래에서 등방성 에칭에 의해 형성될 수 있다. 일부 실시예들에서, 초격자 구조(204)는 초격자 구조(204) 아래에 개구를 형성하도록 등방성으로 에칭되는 실리콘 및 실리콘 게르마늄의 교번하는 층들을 포함한다.
[0047] 도 2e를 참조하면, BDI(buried dielectric isolation) 층 및 FD-SOI(fully-depleted silicon-on-insulator)(250)가 소스/드레인 트렌치(232/234)에 형성되고 초격자 구조(204) 아래에 개구가 형성된다. BDI(buried dielectric isolation) 층 및 FD-SOI(fully-depleted silicon-on-insulator)(250)는 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, BDI(buried dielectric isolation) 층 및 FD-SOI(fully-depleted silicon-on-insulator)(250)는, 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 또는 하이-k 재료 중 하나 이상을 포함한다. 일부 실시예들에서, 하이-k 재료는, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2) 등 중 하나 이상으로부터 선택된다. 하나 이상의 특정 실시예들에서, BDI(buried dielectric isolation) 층 및 FD-SOI(fully-depleted silicon-on-insulator)(250)는 실리콘 산화물을 포함한다.
[0048] 하나 이상의 실시예들에서, BDI(buried dielectric isolation) 층 및 FD-SOI(fully-depleted silicon-on-insulator)(250)의 두께(tB)가 조정될 수 있다. 이론에 얽매이도록 의도됨이 없이, BDI(buried dielectric isolation) 층 및 FD-SOI(fully-depleted silicon-on-insulator)(250)의 두께를 감소시키는 것은 커패시턴스의 감소 및 GAA 디바이스(290)의 구동 전류의 개선을 유발하는 것으로 여겨진다. 하나 이상의 실시예들에서, BDI(buried dielectric isolation) 층 및 FD-SOI(fully-depleted silicon-on-insulator)(250)의 두께(tB)는, 1 nm 내지 9 nm의 범위, 2 nm 내지 8 nm의 범위, 및 3 nm 내지 7 nm의 범위를 포함하는, 0 nm 내지 10 nm의 범위이다. 하나 이상의 실시예들에서, BDI(buried dielectric isolation) 층 및 FD-SOI(fully-depleted silicon-on-insulator)(250)의 두께(tB)는, 9 nm 미만, 8 nm 미만, 7 nm 미만, 6 nm 미만, 5 nm 미만, 4 nm 미만, 3 nm 미만, 2 nm 미만, 및 1 nm 미만을 포함하는, 10 nm 미만이다. 하나 이상의 실시예들에서, BDI(buried dielectric isolation) 층 및 FD-SOI(fully-depleted silicon-on-insulator)(250)의 두께(tB)는, 1 nm 초과, 2 nm 초과, 3 nm 초과, 4 nm 초과, 5 nm 초과, 6 nm 초과, 7 nm 초과, 8 nm 초과, 및 9 nm 초과를 포함하는, 0 nm 초과이다. 하나 이상의 실시예들에서, BDI(buried dielectric isolation) 층 및 FD-SOI(fully-depleted silicon-on-insulator)(250)의 두께(tB)는 0 nm, 0.25 nm, 0.5 nm, 0.75 nm, 1 nm, 1.25 nm, 1.5 nm, 1.75 nm, 2 nm, 2.25 nm, 2.5 nm, 2.75 nm, 3 nm, 3.25 nm, 3.5 nm, 3.75 nm, 4 nm, 4.25 nm, 4.5 nm, 4.75 nm, 5 nm, 5.25 nm, 5.5 nm, 5.75 nm, 6 nm, 6.25 nm, 6.5 nm, 6.75 nm, 7 nm, 7.25 nm, 7.5 nm, 7.75 nm, 8 nm, 8.25 nm, 8.5 nm, 8.75 nm, 9 nm, 9.25 nm, 9.5 nm, 9.75 nm, 또는 10 nm이다.
[0049] 동작(112)에서, 도 2f에 도시된 바와 같이, 소스/드레인 트렌치(232/234)로부터 반도체 재료 층들(226)을 선택적으로 리세싱함으로써, 내부 스페이서(212)가 형성된다. 일부 실시예들의 내부 스페이서(212)는, 당해 기술분야에 알려진 적절한 절연 재료들, 예컨대 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄화물 등을 포함한다. 일부 실시예들에서, 내부 스페이서(212)는, 당해 기술분야에 알려진 임의의 적절한 종래의 증착 및 패터닝 프로세스, 이를테면, 원자 층 증착, 플라즈마 강화 원자 층 증착, 플라즈마 강화 화학 기상 증착 또는 저압 화학 기상 증착을 사용하여 형성된다.
[0050] 동작(114)에서, 소스 영역(236) 및/또는 드레인 영역(238)은 소스/드레인 트렌치(232/234)에 형성된다. 일부 실시예들에서, 소스 영역(236) 및/또는 드레인 영역(238)은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 인, 실리콘 비소 등과 같은(그러나 이에 제한되지 않음) 임의의 적절한 반도체 재료로 형성된다. 하나 이상의 실시예들에서, 소스 영역(236) 및 드레인 영역(238)은, 인(P), 비소(As), 붕소(B), 및 갈륨(Ga) 중 하나 이상으로 독립적으로 도핑될 수 있다. 일부 실시예들에서, 소스 영역(236) 및 드레인 영역(238)은, 1e19 cm-3 내지 5e21 cm-3의 범위의 도핑 농도를 독립적으로 가질 수 있다.
[0051] 일부 실시예들에서, 소스 영역(236) 및 드레인 영역(238)은 임의의 적절한 증착 프로세스, 이를테면, 에피택셜 증착 프로세스를 사용하여 형성될 수 있다.
[0052] 도 2h를 참조하면, 일부 실시예들에서, ILD(inter-layer dielectric) 층(220)이, 소스/드레인 영역들(236/238), 더미 게이트 구조(208), 및 측벽 스페이서들(210) 위에 블랭킷 증착된다(blanket deposited). ILD 층(220)은 종래의 화학 기상 증착 방법(예컨대, 플라즈마 강화 화학 기상 증착 및 저압 화학 기상 증착)을 사용하여 증착될 수 있다. 하나 이상의 실시예들에서, ILD 층(220)은 도핑되지 않은 실리콘 산화물, 도핑된 실리콘 산화물(예컨대, BPSG, PSG), 실리콘 질화물, 및 실리콘 산질화물과 같은(그러나 이에 제한되지 않음) 임의의 적절한 유전체 재료로 형성된다. 그런 다음, 하나 이상의 실시예들에서, 종래의 화학 기계적 평탄화 방법을 사용하여 ILD 층(220)이 폴리싱 백되어(polished back), 더미 게이트 구조(208)의 최상부를 노출시킨다. 일부 실시예들에서, ILD 층(220)이 폴리싱되어, 더미 게이트 구조(208)의 최상부 및 측벽 스페이서들(210)의 최상부를 노출시킨다.
[0053] 동작(116)에서, 도 2h에 도시된 바와 같이, 더미 게이트 구조(208)가 제거되어, 초격자 구조(204)의 채널 영역(214)을 노출시킨다. ILD 층(220)은 더미 게이트 구조(208)의 제거 동안 소스/드레인 영역들(236/238)을 보호한다. 더미 게이트 구조(208)는 임의의 종래의 에칭 방법, 이를테면, 플라즈마 건식 에칭 또는 습식 에칭을 사용하여 제거될 수 있다. 일부 실시예들에서, 더미 게이트 구조(208)는 폴리-실리콘을 포함하고, 더미 게이트 구조(208)는 선택적 에칭 프로세스에 의해 제거된다. 일부 실시예들에서, 더미 게이트 구조(208)는 폴리실리콘을 포함하고, 초격자 구조(204)는 실리콘(Si) 및 실리콘 게르마늄(SiGe)의 교번하는 층들을 포함한다.
[0054] 동작(116)에서, 도 2h에 도시된 바와 같이, 초격자 구조(204)의 복수의 채널 층들(224) 사이의 복수의 반도체 재료 층들(226)이 선택적으로 에칭된다. 예컨대, 초격자 구조(204)가 실리콘(Si) 층들 및 실리콘 게르마늄(SiGe) 층들로 구성된 경우, 실리콘 게르마늄(SiGe)이 선택적으로 에칭되어 채널 나노와이어들(240)을 형성한다. 복수의 반도체 재료 층들(226), 예컨대 실리콘 게르마늄(SiGe)은 복수의 채널 층들(224)에 대해 선택적인 임의의 잘 알려진 에천트, 예컨대 실리콘(Si)을 사용하여 제거될 수 있으며, 여기서 에천트는 복수의 채널 층들(224)보다 상당히 더 높은 레이트로 복수의 반도체 재료 층들(226)을 에칭한다. 일부 실시예들에서, 선택적 건식 에칭 또는 습식 에칭 프로세스가 사용될 수 있다. 일부 실시예들에서, 복수의 채널 층들(224)이 실리콘(Si)이고, 복수의 반도체 재료 층들(226)이 실리콘 게르마늄(SiGe)인 경우, 실리콘 게르마늄 층들은, 수성 카르복시산/질산/HF 용액 및 수성 시트르산/질산/HF 용액과 같은(그러나 이에 제한되지 않음) 습식 에천트를 사용하여 선택적으로 제거될 수 있다.
[0055] 하나 이상의 실시예들에서, 도 2h에 예시된 바와 같이, 복수의 반도체 재료 층들(226)의 제거는 복수의 채널 층들(224) 사이에 공극(void)들(228)을 남긴다. 복수의 채널 층들(224) 사이의 공극들(228)은 약 3 nm 내지 약 20 nm의 두께를 갖는다. 남아있는 채널 층들(224)은, 소스/드레인 영역들(232, 234)에 커플링되는 채널 나노와이어들(240)의 수직 어레이를 형성한다. 채널 나노와이어들(240)은 기판(200)의 최상부 표면에 대해 평행하게 이어지고(run), 서로 정렬되어 채널 나노와이어들(240)의 단일 컬럼(column)을 형성한다. 소스 영역(236) 및 드레인 영역(238)의 형성, 및 선택적인 측방향 에칭 스톱 층의 형성은 유리하게, 채널 구조의 형성에 있어서 자기-정렬 및 구조적 무결성을 제공한다.
[0056] 등방성 에칭 프로세스는, 복수의 채널 층들(224)의 반도체 재료에 대해 선택적인 임의의 적절한 에칭 프로세스를 포함할 수 있다. 일부 실시예들에서, 동작(116)의 등방성 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스 중 하나 이상을 포함한다. 일부 실시예들에서, 동작(116)의 등방성 에칭 프로세스는 건식 에칭 프로세스를 포함한다.
[0057] 하나 이상의 실시예들에서, 방법(100)의 동작(118)은 하나 이상의 FD-SOI-후 프로세싱 동작들을 나타낸다. 하나 이상의 FD-SOI-후 프로세스들은, hGAA 디바이스, 예컨대, 대체 금속 게이트 형성의 완성을 위해 당업자에게 알려진 프로세스들 중 임의의 프로세스에 의해 수행될 수 있다. 예컨대, 하나 이상의 예시되지 않은 실시예들에서, 하이-k 유전체가 형성된다. 하이-k 유전체는 당업자에게 알려진 임의의 적절한 증착 기법에 의해 증착된 임의의 적절한 하이-k 유전체 재료일 수 있다. 일부 실시예들의 하이-k 유전체는 하프늄 산화물을 포함한다. 일부 실시예들에서, 전도성 재료, 이를테면, 티타늄 질화물(TiN), 텅스텐(W), 코발트(Co), 알루미늄(Al) 등이 하이-k 유전체 상에 증착된다. 전도성 재료는, 복수의 채널 층들(224) 각각 주위에 균일한 두께를 갖는 층의 형성을 보장하기 위해, ALD(atomic layer deposition)와 같은(그러나 이에 제한되지 않음) 임의의 적절한 증착 프로세스를 사용하여 형성될 수 있다.
[0058] 하나 이상의 실시예들에서, 도 2i에 예시된 바와 같이, 게이트 전극(252)이 복수의 채널 층들(224) 사이의 공극들(228)에 형성된다. 게이트 전극은 당해 기술분야에 알려진 임의의 적절한 게이트 전극 재료로 형성될 수 있다. 게이트 전극 재료는, 게이트 전극이 복수의 채널 층들(224) 각각 주위에 그리고 그 복수의 채널 층들(224) 사이에 형성되는 것을 보장하기 위해, 임의의 적절한 증착 프로세스, 이를테면, ALD(atomic layer deposition)를 사용하여 증착된다. 하나 이상의 실시예들에서, 게이트 전극은, 게이트 전극이 피팅되도록 나노시트들 사이에 이용가능한 제한된 공간이 있기 때문에, CVD에 의해 증착된다. 하나 이상의 실시예들에서, 게이트 전극(252)은, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 텅스텐(W), 및 티타늄-알루미늄(TiAl) 및 그 화합물들 ― 티타늄-알루미늄-탄화물(TiAlC), 티타늄-알루미늄-산화물(TiAlO), 티타늄-알루미늄-산화물-질화물(TiAlON), 티타늄-알루미늄-탄소-염화물(TiAlCCl) 등을 포함함(그러나 이에 제한되지 않음) ― 중 하나 이상을 포함한다. 일부 실시예들에서, 게이트 전극(252)은 공극을 포함한다.
[0059] 도 2j를 참조하면, 본원에서 설명되는 방법을 사용하여 형성된 결과적인 디바이스는 본 개시내용의 일 실시예에 따른 수평 게이트 올 어라운드 디바이스이다. 본 개시내용의 일부 실시예들은, 채널 나노와이어들(240), 및 소스와 드레인 영역들(236/238) 사이의 채널에 있는 BDI(buried dielectric isolation) 층 및 FD-SOI(fully-depleted silicon-on-insulator)(250)를 포함하는 수평 게이트-올-어라운드 디바이스들에 관한 것이다. 하나 이상의 실시예들에서, 채널 나노와이어들 및 게이트(252) 아래에 실리콘 영역(254)이 존재한다.
[0060] 본 개시내용의 하나 이상의 실시예들은 반도체 디바이스를 형성하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 반도체 디바이스를 형성하는 방법은: 기판의 최상부 표면 상에 초격자 구조를 형성하는 단계를 포함하며, 초격자 구조는 복수의 적층된 쌍들로 교번적으로 배열된 복수의 채널 층들 및 대응하는 복수의 반도체 재료 층들을 포함한다. 더미 게이트가 초격자 구조의 최상부 표면 상에 형성된다. 초격자 구조 근처에 소스 트렌치 및 드레인 트렌치가 형성되고, 복수의 반도체 재료 층들은 소스 트렌치와 드레인 트렌치 사이에서 연장된다. 초격자 구조의 최하부 표면 상에 개구가 형성되고, 소스 트렌치, 드레인 트렌치, 및 개구에 매립 유전체 절연 층이 형성되고, 매립 절연 층은 일정 두께를 갖는다.
[0061] 하나 이상의 실시예들은 수평 게이트 올 어라운드 디바이스에 관한 것이다. 하나 이상의 실시예들의 GAA 디바이스는 소스 영역과 드레인 영역 사이에 복수의 채널 층들을 포함한다. 복수의 채널 층들은 최상부 표면, 최하부 표면, 및 2개의 측부 표면들을 갖는다. 게이트가 복수의 수평 채널 층들을 둘러싼다. 실리콘 층은 복수의 수평 채널 층들의 최하부 표면 상에 있다. 실리콘 층은 최상부 표면 및 최하부 표면을 갖는다. 소스 영역으로부터 드레인 영역으로 연장되는 매립 유전체 절연 층은 실리콘 층의 최하부 표면 상에 있고, 매립 유전체 절연 층은 기판 상에 배치된다.
[0062] 본 개시내용의 추가적인 실시예들은, 도 3에 도시된 바와 같은, 설명된 방법들 및 GAA 디바이스들의 형성을 위한 프로세싱 툴들(300)에 관한 것이다. Applied Materials®로부터 입수가능한 Centura®, Dual ACP, Producer® GT 및 Endura® 플랫폼뿐만 아니라 다른 프로세싱 시스템들을 포함하는 다양한 다중-프로세싱 플랫폼들이 활용될 수 있다. 클러스터 툴(300)은 복수의 측부들을 갖는 적어도 하나의 중앙 전달 스테이션(314)을 포함한다. 로봇(316)이 중앙 전달 스테이션(314) 내에 포지셔닝되고, 로봇 블레이드 및 웨이퍼를 복수의 측부들 각각으로 이동시키도록 구성된다.
[0063] 클러스터 툴(300)은 중앙 전달 스테이션에 연결된, 프로세스 스테이션들로 또한 지칭되는 복수의 프로세싱 챔버들(308, 310, 및 312)을 포함한다. 다양한 프로세싱 챔버들은 인접한 프로세스 스테이션들로부터 격리된 별개의 프로세싱 영역들을 제공한다. 프로세싱 챔버는 예비세정 챔버, 증착 챔버, 어닐링 챔버, 에칭 챔버, 선택적 에칭 챔버 등을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 챔버일 수 있다. 프로세스 챔버들 및 컴포넌트들의 어레인지먼트는 클러스터 툴에 따라 변화될 수 있으며, 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다. 하나 이상의 실시예들에서, 방법은 진공을 파괴하지 않으면서 하나 이상의 프로세싱 챔버에서 수행될 수 있다.
[0064] 일부 실시예들에서, 클러스터 툴(300)은 초격자 구조(204) 아래에 개구를 형성하기 위한 등방성 에칭 챔버, 및 BDI(buried dielectric isolation) 층 및 FD-SOI(fully-depleted silicon-on-insulator)(250)를 개구에 증착하기 위한 증착 챔버를 포함한다. 일부 실시예들에서, 클러스터 툴(300)은 중앙 전달 스테이션에 연결된 예비-세정 챔버를 포함한다.
[0065] 도 3에 도시된 실시예에서, 팩토리 인터페이스(318)가 클러스터 툴(300)의 전면에 연결된다. 팩토리 인터페이스(318)는 팩토리 인터페이스(318)의 전면(319)에 로딩 및 언로딩하기 위한 챔버들(302)을 포함한다.
[0066] 로딩 챔버 및 언로딩 챔버(302)의 크기 및 형상은, 예컨대 클러스터 툴(300)에서 프로세싱되는 기판들에 따라 변화될 수 있다. 도시된 실시예에서, 로딩 챔버 및 언로딩 챔버(302)는 웨이퍼 카세트를 홀딩하도록 크기가 정해지며, 카세트 내에는 복수의 웨이퍼들이 포지셔닝된다.
[0067] 로봇들(304)이 팩토리 인터페이스(318) 내에 있으며, 로딩 및 언로딩 챔버들(302) 사이에서 이동할 수 있다. 로봇들(304)은 웨이퍼를 로딩 챔버(302) 내의 카세트로부터 팩토리 인터페이스(318)를 통해 로드 록 챔버(320)로 전달할 수 있다. 로봇들(304)은 또한, 웨이퍼를 로드 록 챔버(320)로부터 팩토리 인터페이스(318)를 통해 언로딩 챔버(302) 내의 카세트로 전달할 수 있다.
[0068] 일부 실시예들의 로봇(316)은 한 번에 1개 초과의 웨이퍼를 독립적으로 이동시킬 수 있는 다중-암 로봇이다. 로봇(316)은 전달 챔버(314) 주위의 챔버들 사이에서 웨이퍼들을 이동시키도록 구성된다. 제1 로봇식 메커니즘의 원위 단부에 위치된 웨이퍼 이송 블레이드 상에서 개별 웨이퍼들이 운반된다.
[0069] 시스템 제어기(357)가 로봇(316) 및 복수의 프로세싱 챔버들(308, 310 및 312)과 통신한다. 시스템 제어기(357)는 프로세싱 챔버들 및 로봇들을 제어할 수 있는 임의의 적절한 컴포넌트일 수 있다. 예컨대, 시스템 제어기(357)는, CPU(central processing unit)(392), 메모리(394), 입력들/출력들(396), 적절한 회로들(398), 및 저장소를 포함하는 컴퓨터일 수 있다.
[0070] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금, 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 시스템 제어기(357)의 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격으로 위치된 제2 프로세서(미도시)에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 이에 따라, 프로세스는 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행될 수 있거나, 또는 예컨대 주문형 집적 회로로서 또는 다른 유형의 하드웨어 구현으로서 하드웨어로 구현될 수 있거나, 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특정 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환시킨다.
[0071] 일부 실시예들에서, 시스템 제어기(357)는, 초격자 구조(204) 아래에 개구를 형성하도록 등방성 에칭 챔버를 제어하기 위한 그리고 BDI(buried dielectric isolation) 층 및 FD-SOI(fully-depleted silicon-on-insulator)(250)를 증착하도록 증착 챔버를 제어하기 위한 구성을 갖는다.
[0072] 하나 이상의 실시예들에서, 프로세싱 툴은: 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 전달 스테이션; 복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 중앙 전달 스테이션에 연결되고, 그리고 인접한 프로세스 스테이션들의 프로세싱 영역들과 분리된 프로세싱 영역을 제공하며, 복수의 프로세스 스테이션들은 등방성 에칭 챔버 및 매립 절연 층 증착 챔버를 포함함 ―; 및 중앙 전달 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기를 포함하며, 제어기는, 프로세스 스테이션들 사이에서 웨이퍼를 이동시키도록 로봇을 활성화시키고 그리고 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성된다.
[0073] 본원에서 논의된 재료들 및 방법들을 설명하는 문맥에서(특히 다음의 청구항들의 문맥에서) 단수 표현들 및 유사한 지시대상들의 사용은, 본원에서 달리 표시되거나 또는 문맥에 의해 명백하게 부정되지 않는 한, 단수형 및 복수형 둘 모두를 커버하는 것으로 해석되어야 한다. 본원에서 값들의 범위들의 언급은, 본원에서 달리 지시되지 않는 한, 범위 내에 속하는 각각의 개별 값을 개별적으로 언급하는 약칭 방법(shorthand method)으로서의 역할을 하도록 의도될 뿐이며, 각각의 개별 값은, 각각의 개별 값이 마치 본원에서 개별적으로 언급된 것처럼 본 명세서에 포함된다. 본원에서 설명된 모든 방법들은 본원에서 달리 표시되지 않거나 문맥에 의해 명백하게 부정되지 않는 한, 임의의 적절한 순서로 수행될 수 있다. 본원에서 제공된 임의의 그리고 모든 예들, 또는 예시적인 언어(예컨대, "이를테면")의 사용은 재료들 및 방법들을 더욱 명확하게 하기 위한 것일 뿐이며, 달리 청구되지 않는 한, 범위에 대한 제한을 제기하지 않는다. 본 명세서의 어떤 언어도, 임의의 청구되지 않은 엘리먼트를 개시된 재료들 및 방법들의 실시에 필수적인 것으로서 표시하는 것으로 해석되어서는 안 된다.
[0074] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명되는 특정 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서의 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 나타내는 것은 아니다. 게다가, 특정 특징들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0075] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 당업자들은, 설명된 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것을 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.

Claims (20)

  1. 반도체 디바이스로서,
    소스 영역과 드레인 영역 사이의 복수의 수평 채널 층들 ― 상기 복수의 수평 채널 층들은 최상부 표면, 최하부 표면, 및 2개의 측부 표면들을 가짐 ―;
    상기 복수의 수평 채널 층들을 둘러싸는 게이트;
    상기 복수의 수평 채널 층들의 최하부 표면 상의 실리콘 층 ― 상기 실리콘 층은 최상부 표면 및 최하부 표면을 가짐 ―; 및
    상기 실리콘 층의 최하부 표면 상에 있고 그리고 상기 소스 영역으로부터 상기 드레인 영역으로 연장되는 매립 유전체 절연 층(buried dielectric insulating layer)을 포함하며,
    상기 매립 유전체 절연 층은 기판 상에 배치되는,
    반도체 디바이스.
  2. 제1 항에 있어서,
    상기 매립 유전체 절연 층은 0 nm 내지 10 nm의 범위의 두께를 갖는,
    반도체 디바이스.
  3. 제2 항에 있어서,
    상기 매립 유전체 절연 층은 3 nm 내지 7 nm의 범위의 두께를 갖는,
    반도체 디바이스.
  4. 제1 항에 있어서,
    상기 복수의 수평 채널 층들은, 실리콘(Si), 게르마늄(Ge), 및 실리콘 게르마늄(SiGe) 중 하나 이상을 포함하는,
    반도체 디바이스.
  5. 제1 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은, 실리콘(Si), 게르마늄(Ge), 및 실리콘 게르마늄(SiGe) 중 하나 이상을 독립적으로 포함하는,
    반도체 디바이스.
  6. 제5 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은, 인(P), 비소(As), 붕소(B), 및 갈륨(Ga) 중 하나 이상으로 독립적으로 도핑되는,
    반도체 디바이스.
  7. 제6 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은, 1e19 cm-3 내지 5e21 cm-3의 범위의 도핑 농도를 독립적으로 갖는,
    반도체 디바이스.
  8. 제1 항에 있어서,
    상기 실리콘 층은 0 nm 내지 10 nm의 범위의 두께를 갖는,
    반도체 디바이스.
  9. 제1 항에 있어서,
    상기 매립 유전체 절연 층은, 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 및 하이-k 재료 중 하나 이상을 포함하는,
    반도체 디바이스.
  10. 제1 항에 있어서,
    상기 복수의 수평 채널 층들은 1e14 cm-3 내지 1e19 cm-3의 범위의 도핑 농도를 갖는,
    반도체 디바이스.
  11. 제1 항에 있어서,
    상기 게이트는, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 텅스텐(W), 티타늄-알루미늄(TiAl), 및 티타늄-알루미늄(TiAl) 화합물들 중 하나 이상을 포함하는,
    반도체 디바이스.
  12. 반도체 디바이스를 형성하는 방법으로서,
    기판의 최상부 표면 상에 초격자 구조를 형성하는 단계 ― 상기 초격자 구조는 복수의 적층된 쌍들로 교번적으로 배열된 복수의 채널 층들 및 대응하는 복수의 반도체 재료 층들을 포함함 ―;
    상기 초격자 구조의 최상부 표면 상에 더미 게이트를 형성하는 단계;
    상기 초격자 구조 근처에 소스 트렌치 및 드레인 트렌치를 형성하는 단계 ― 상기 복수의 반도체 재료 층들 및 복수의 채널 층들은 상기 소스 트렌치와 상기 드레인 트렌치 사이에서 연장됨 ―;
    상기 초격자 구조의 최하부 표면 상에 개구를 형성하는 단계; 및
    상기 소스 트렌치, 상기 드레인 트렌치, 및 상기 개구 내에 매립 유전체 절연 층을 형성하는 단계를 포함하며,
    상기 매립 유전체 절연 층은 일정 두께를 갖는,
    반도체 디바이스를 형성하는 방법.
  13. 제12 항에 있어서,
    상기 초격자 구조에 복수의 공극(void)들을 형성하기 위해 상기 복수의 반도체 재료 층들 각각 또는 상기 채널 층들 각각을 제거하기 위하여 상기 초격자 구조를 선택적으로 에칭하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  14. 제13 항에 있어서,
    상기 초격자 구조 위에 그리고 상기 초격자 구조 근처에 대체 게이트 구조를 형성하는 단계를 더 포함하며,
    상기 대체 게이트 구조는 적어도 하나의 측벽을 갖는,
    반도체 디바이스를 형성하는 방법.
  15. 제12 항에 있어서,
    상기 소스 트렌치에 소스 영역을 형성하고 그리고 상기 드레인 트렌치에 드레인 영역을 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  16. 제12 항에 있어서,
    상기 개구를 형성하는 단계는, 상기 복수의 채널 층들 또는 상기 반도체 재료 층들 중 하나 이상을 등방성 에칭하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  17. 제13 항에 있어서,
    상기 초격자 구조를 선택적으로 에칭하는 단계는 상기 복수의 반도체 재료 층들을 에칭하고 그리고 상기 채널 층들을 남기는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  18. 제12 항에 있어서,
    상기 복수의 반도체 재료 층들은 실리콘 게르마늄(SiGe)을 포함하고 그리고 상기 채널 층들은 실리콘(Si)을 포함하는,
    반도체 디바이스를 형성하는 방법.
  19. 제12 항에 있어서,
    상기 방법은 진공을 파괴하지 않고 프로세싱 챔버에서 수행되는,
    반도체 디바이스를 형성하는 방법.
  20. 제12 항에 있어서,
    상기 매립 유전체 절연 층의 두께는 0 nm 내지 10 nm의 범위이고, 그리고 상기 매립 유전체 절연 층은, 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 및 하이-k 재료 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
KR1020220012429A 2021-02-01 2022-01-27 완전-공핍 실리콘-온-인슐레이터를 갖는 게이트 올 어라운드 디바이스 KR20220111198A (ko)

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