CN105633158A - 半导体器件制造方法 - Google Patents
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Abstract
本公开提供了一种制造半导体器件的方法。该方法可以包括：在半导体层上生长晶体牺牲栅层；对牺牲栅层进行构图，以形成牺牲栅；在牺牲栅的侧壁上形成栅侧墙；选择性去除栅侧墙内侧的牺牲栅，在栅侧墙内侧形成孔；以及在孔中填充栅介质层和栅导体层，形成栅堆叠。
Description
技术领域
本申请涉及半导体领域，更具体地，涉及一种制造半导体器件的方法。
背景技术
随着大规模集成电路的晶体管特征尺寸的不断缩小，高K栅介质/金属栅结构逐渐替代传统的二氧化硅/多晶硅栅结构。与高K栅介质/金属栅结构相适应，后栅(gatelast)工艺正变得流行。
发明内容
本公开的目的至少部分地在于提供一种制造半导体器件的方法。
根据本公开的一个方面，提供了一种制造半导体器件的方法，包括：在半导体层上生长晶体牺牲栅层；对牺牲栅层进行构图，以形成牺牲栅；在牺牲栅的侧壁上形成栅侧墙；选择性去除栅侧墙内侧的牺牲栅，在栅侧墙内侧形成孔；以及在孔中填充栅介质层和栅导体层，形成栅堆叠。。
根据本公开的实施例，利用晶体材料来形成牺牲栅结构，从而可以大大改善由晶体材料构图得到的(牺牲)栅结构(例如，栅极线)的边缘粗糙度。
本公开的技术可以适用于鳍式场效应晶体管(FinFET)。根据本公开的一些实施例，当在绝缘体上半导体(SOI)衬底上形成FinFET时，可以在鳍之间留有一定厚度的SOI层，以改善对鳍的支撑。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1(a)-1(e)是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意截面图；
图2(a)-6(c)是示出了根据本公开另一实施例的制造半导体器件的流程中多个阶段的示意截面图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，代替常规的牺牲栅结构(例如，氧化物/多晶硅叠层)，利用晶体材料(例如，晶体半导体材料)形成牺牲层。由于晶体材料的结构特性(具体地，结构具有规则性，例如，具有晶格)，所以其在刻蚀时可以导致改善的边缘粗糙度。
在牺牲栅层所设于的半导体层(例如，衬底)与牺牲栅层之间，可以设置刻蚀停止层。在对牺牲栅层进行刻蚀时，刻蚀可以停止于该停止层，从而有效地控制牺牲栅结构的形成。该停止层也可以是晶体材料的。这样，停止层可以通过晶体生长方式(例如，外延生长)而形成于半导体层上，且牺牲栅层也可以通过晶体生长方式(例如，外延生长)而形成于停止层上。
半导体层(例如，衬底)可以包括各种合适的(晶体)半导体材料，例如Si。停止层可以包括与半导体层不同的晶体材料，例如Ge或SiGe。牺牲栅层可以包括与停止层不同的晶体材料，例如Si或SiGe(可以与停止层中的SiGe成分比例不同)。
本公开的技术可以多种方式呈现，以下说明其中一些示例。
图1(a)-1(e)是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意截面图。
如图1(a)所示，提供半导体层100。该半导体层100可以包括各种合适的半导体材料，例如IV族半导体材料如Si、Ge等，化合物半导体材料如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等。半导体层100可以是衬底，或者衬底的一部分，例如绝缘体上半导体(SOI)衬底的SOI层。为方便说明，以下以硅系材料为例进行描述。
在半导体层100上，可以通过例如外延生长，生长停止层102。停止层102可以包括与半导体层100不同的晶体材料。例如，在半导体层100包括Si的示例中，停止层102可以包括Ge或SiGe。停止层102的厚度可以较薄，例如为约3-20nm。
此外，在停止层102上，可以通过例如外延生长，生长牺牲栅层104。牺牲栅层104可以包括与停止层102不同的晶体材料，例如Si或SiGe(在停止层也包括SiGe的情况下，牺牲栅层中的SiGe中Ge的含量可以不同)。半导体层100、停止层102和牺牲栅层104的材料选择使得相邻的层相对于彼此可以具有刻蚀选择性。牺牲栅层104的厚度可以较厚，例如为约30-100nm。
接下来，如图1(b)所示，可以对牺牲栅层104进行构图，以形成牺牲栅。这种构图例如可以通过光刻来实现。具体地，可以在牺牲栅层104上设置掩模层(例如，光刻胶或硬掩膜)。通过掩模对掩模层进行曝光并显影，来将掩模层构图为所需的形状。然后，可以利用掩模层，对牺牲栅层104进行刻蚀，如反应离子刻蚀(RIE)，以得到牺牲栅。刻蚀可以停止于停止层102。在此需要指出的是，如果牺牲栅层104对于半导体层100具有足够的刻蚀选择性，甚至可以省略停止层102。在这种情况下，对牺牲栅层104的选择性刻蚀，可以直接停止于半导体层100。最后，可以去除掩模层。牺牲栅可以沿栅宽的方向(垂直于附图纸面的方向)延伸，形成(牺牲)栅极线。
由于牺牲栅层104由晶体材料构成，所以在对其进行构图时可以获得改善的边缘粗糙度。
在如上所述获得牺牲栅后，可以进一步完成后栅工艺。本领域技术人员知道多种方式来进行后栅工艺，以下仅描述一具体示例。但是需要指出的是，本公开不限于此。本领域技术人员可以按需添加/省略/替换某些操作。
例如，可以对图1(b)的结构进行离子注入，以形成延伸区(extension)。根据一示例，还可以形成晕圈(halo)。然后，如图1(c)所示，可以的牺牲栅104的侧壁上形成栅侧墙(spacer)106。栅侧墙106可以包括氮化物(例如，氮化硅)。可以牺牲栅104和栅侧墙106为掩模进行离子注入，以形成源/漏区。在此，需要指出的是，这些具体工艺(如离子注入等)，与本发明的主旨并无直接关联，在此不进行详细描述。它们可以采用现有技术来实现，也可以采用将来发展的技术来实现。
可以在半导体层100上(在该示例中，具体地在停止层102上)例如通过淀积形成一介质层108。该介质层108可以包括氧化物(例如，氧化硅)。淀积的介质层108可以完全覆盖牺牲栅104。可以对介质层108进行平坦化处理，例如化学机械抛光(CMP)。CMP可以停止于栅侧墙106，从而露出牺牲栅104。
随后，如图1(d)所示，可以通过选择性刻蚀如RIE，以去除栅侧墙106内侧的牺牲栅104，从而在栅侧墙106内侧形成孔G。该选择性刻蚀可以停止于停止层102。在去除牺牲栅后，可以通过选择性刻蚀如RIE，进一步去除停止层102位于栅侧墙106内侧的部分。该选择性刻蚀可以停止于半导体层100。
之后，如图1(e)所示，可以在孔G中填充栅介质层108和栅导体层110，以形成真正的栅堆叠。栅介质层108可以包括高K栅介质如HfO2、、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中任一种或其组合；栅导体层110可以包括金属栅导体如Ti、Co、Ni、Al、W或其合金或金属氮化物等。另外，栅介质层108还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)。在栅介质层108和栅导体110之间，还可以形成功函数调节层(图中未示出)。例如，栅介质层108和栅导体层110可以通过在图1(d)所示的结构上依次淀积高K材料层和金属栅导体材料层，并进行平坦化处理来得到。
图2(a)-6(c)是示出了根据本公开另一实施例的制造半导体器件的流程中多个阶段的示意截面图。
如图2(a)-2(c)(其中，图2(a)是俯视图，图2(b)是沿图2(a)中AA′线的截面图，图2(c)是沿图2(a)中BB′线的截面图)所示，提供SOI(绝缘体上半导体)衬底。该SOI衬底可以包括支撑衬底1000、在支撑衬底1000上形成的埋入绝缘层1002以及在埋入绝缘层1002上形成的SOI层1004。支撑衬底1000和SOI层1004可以包括各种合适的半导体材料，例如Si、Ge、SiGe等。支撑衬底1000和SOI层1004可以包括彼此相同或不同的半导体材料。为方便说明，以下以硅系材料为例进行描述。埋入绝缘层1002可以包括合适的电介质材料，例如氧化物(如氧化硅)。
在SOI衬底上，形成了沿第一方向(例如，图中水平方向)平行延伸的多条鳍线F。在图2(a)-2(c)的示例中，鳍线F被示出为与SOI层1004一体，由衬底SOI层1004的一部分(例如，通过对SOI层1004进行构图)形成。但是，本公开不限于此。例如，鳍线F可通过在SOI层1004上外延的另外半导体层形成。另外需要指出的是，鳍线F的布局根据器件设计而定，不限于图2(a)-2(c)中所示的布局，而且鳍线的数目可以为更多或更少。在本公开中，表述“在(SOI)衬底上形成鳍线”或类似表述包括通过任何合适的方式在衬底上按任何合适的布局形成一条或多条鳍线。
另外，在图2(a)-2(c)中，将鳍线F的侧壁示出为完全垂直于衬底的表面。这仅仅是为了图示方便。事实上，鳍线F的侧壁可以倾斜。
根据本公开的示例，在形成鳍线F时，在鳍线F(有源区)之间的区域(例如，field，无源区)，并不完全去除SOI层1004，而是留下一定厚度如约10nm的SOI层1004，如图中的虚线圈所示。例如，在通过对SOI层1004进行构图来形成鳍线F的示例中，在利用鳍线图案掩模对SOI层1004进行刻蚀时，可以不完全刻断SOI层(即，刻蚀不进行到下方的埋入绝缘层1002)，从而SOI层1004仍然在埋入绝缘层1002上在各鳍线F之间延伸。留下的薄SOI层有助于增强鳍线F的强度以降低其在制造过程中坍塌的风险。
接下来，可以先不切断鳍线F，而是直接在形成有鳍线F的衬底上形成(牺牲)栅极线。
具体他，如图3(a)和3(b)(其中，图3(a)是俯视图，图3(b)是沿图3(a)中AA′线的截面图)所示，可以在衬底上，依次形成晶体材料的停止层1006和晶体材料的牺牲栅层1008。关于停止层1006和牺牲栅层1008的具体配置，例如可以参见以上结合图1(a)-1(e)的描述。
在该结构上，通过涂覆光刻胶并利用掩模进行曝光，然后显影，获得与将要形成的栅极线图案相对应的光刻胶线形图案1010。图案1010中各线段可以沿第二方向(图中竖直方向)彼此平行印制，它们具有相同或相近的间距和关键尺寸。鳍延伸的第一方向与栅极线延伸的第二方向可以一定的角度如90度相交。
在此需要指出的是，仅仅为了制图的方便起见，图3(a)中的俯视图与3(b)中的截面图并非是按比例绘制的，且仅仅为了清楚起见，在俯视图中仅仅示出了交叉条形的鳍线F和光刻胶图案1010而没有示出其他层，而且也没有示出在鳍线F之间延伸的SOI层部分1004(图2(a)-2(c)以及以下各俯视图中同样如此)。
接下来，如图4(a)和4(b)(其中，图4(a)是俯视图，图4(b)是沿图4(a)中AA′线的截面图)所示，直接利用线形图案来刻蚀如反应离子刻蚀(RIE)牺牲栅层，以形成平行的(牺牲)栅极线1008。刻蚀可以停止于停止层1006。之后，可以去除光刻胶1010。如上所述，由于牺牲栅层由晶体材料形成，所以可以改善栅极线1008的边缘粗糙度。
在形成了栅极线1008之后，可以按照常规工艺来进行处理。例如，可以进行离子注入(形成延伸区、源/漏等)、侧墙(spacer)形成等。在此，需要指出的是，这些具体工艺(如离子注入等)，与本发明的主旨并无直接关联，在此不进行详细描述。它们可以采用现有技术来实现，也可以采用将来发展的技术来实现。
图5(a)和5(b)(其中，图5(a)是俯视图，图5(b)是沿图5(a)中AA′线的截面图)中示出了在栅极线1008的侧壁上形成栅侧墙1012后的情况。根据本公开的实施例，每一栅极线1008一体延伸，而没有在其中形成开口。于是，栅侧墙层1012仅在栅极线1008的外侧延伸。栅侧墙1012可以包括单层或多层配置，且可以包括各种合适的电介质材料如SiO2、Si3N4、SiON中任一种或其组合。
在形成侧墙1012之后，可以在衬底上(具体地，在鳍线F和SOI层1004未被栅极线和侧墙覆盖的表面上)形成介质层1014如氧化物。介质层1014可以完全覆盖图4(a)和4(b)所示的结构。可以对介质层1014进行平坦化处理如CMP。CMP可以进行到直至露出侧墙1012。此时，栅极线1008也露出。
随后，可以利用真正的栅堆叠来替换牺牲栅。具体地，例如可以通过选择性刻蚀如RIE，去除(牺牲)栅极线1008且可选地去除停止层部分，在侧墙1012内侧形成孔。如图6(a)-6(c)(其中，图6(a)是俯视图，图6(b)是沿图6(a)中AA′线的截面图，图6(c)是沿图6(a)中BB′线的截面图)所示，在孔中，例如通过淀积并回蚀工艺，可以依次形成真正的栅介质层1018和真正的栅导体层1020，构成栅堆叠。关于栅介质层和栅导体层的具体配置，例如可以参见以上结合图1(a)-1(e)的描述。
另外，可以按照设计布局在需要进行隔离的预定区域处形成器件间绝缘隔离部1016。例如，可以将如上所述形成的栅堆叠、栅侧墙1012、鳍线F以及留下的薄SOI层1004中的一项或多项，在预定区域(例如，无源区域，如STI)处实现切断，以实现器件间的电隔离。切口的宽度可以为1-10nm。这种切断例如可以利用切断掩模，通过反应离子刻蚀或激光切割刻蚀等方法来实现。例如，如果使用刻蚀方法，首先在衬底上涂覆光刻胶，并通过切断掩模来对光刻胶进行构图，使得与将要形成的切口相对应的预定区域暴露在外。然后，将暴露在外的这些栅堆叠、栅侧墙1012、鳍线F以及留下的薄SOI层1004中的一项或多项(具体切断哪些部分，根据切断区域而定)切断，形成切口。在刻蚀切口时，可以下方的埋入绝缘层1002为停止层。可以向切口中填充电介质材料以形成器件间隔离部1016；或者，切口可以被随后形成的层间电介质层填充。栅极线由于切断而得到的各部分随后可以用作器件的栅电极，鳍线由于切断而得到的各部分随后可以用作器件的鳍。
这里需要指出的是，由于栅侧墙1012并不导电，不会妨碍器件之间的电隔离，因此可以在上述切断过程中可以并不切断栅侧墙1012。例如，在通过RIE来进行切断的情况下，可以进行选择性刻蚀，使得刻蚀基本上不会影响栅侧墙1012。
或者，在以上处理中并不真正切断，而是可以通过向切口位置例如注入氧，来使得栅堆叠中的材料(例如，金属栅导体)、鳍线F(例如，Si)以及留下的薄SOI层1004(例如，Si)氧化，从而形成绝缘的氧化物。结果，通过生成的氧化物，使得切口位置两端的栅堆叠彼此电隔离(等效于“切断”的效果)从而形成电隔离的栅电极，切口两端的鳍线F彼此电隔离(等效于“切断”的效果)从而形成电隔离的鳍。当然，注入的元素不限于氧，本领域技术人员也可以根据栅堆叠、鳍线F以及SOI层1004的材料，适当选择注入的气体或化学物质，使它们发生反应从而生成绝缘材料，并因此实现电隔离。
由于在连续的栅极线上形成电介质侧墙之后再形成隔离部，所以在各栅堆叠沿第二方向的相对端面(图中沿大致水平方向延伸的端面)上并不存在侧墙，从而隔离部1016可以与这些端面直接接触。特别是在如上所述通过切断来形成隔离部的情况下，这些端面可以与相应的电介质侧墙的端面基本上对齐。
在此需要指出的是，尽管在上述实施例中通过隔离部1016来实现器件间隔离，但是本公开不限于此。例如，在形成鳍线F之后，可以首先将鳍线F切断进行绝缘隔离，然后再形成栅极线。在形成栅极线后，也可以立即将栅极线切断进行绝缘隔离。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (10)
1.一种制造半导体器件的方法，包括：
在半导体层上生长晶体牺牲栅层；
对牺牲栅层进行构图，以形成牺牲栅；
在牺牲栅的侧壁上形成栅侧墙；
选择性去除栅侧墙内侧的牺牲栅，在栅侧墙内侧形成孔；以及
在孔中填充栅介质层和栅导体层，形成栅堆叠。
2.根据权利要求1所述的方法，还包括：在半导体层上生长晶体停止层，其中，在该晶体停止层上生长晶体牺牲栅层。
3.根据权利要求2所述的方法，形成孔的操作还包括：进一步选择性去除栅侧墙内侧的停止层部分。
4.根据权利要求2所述的方法，其中，半导体层包括Si，停止层包括晶体Ge或SiGe，牺牲栅层包括晶体Si或SiGe。
5.根据权利要求1所述的方法，其中，所述半导体层是绝缘体上半导体SOI衬底的SOI层，其中SOI衬底包括支撑衬底、埋入绝缘层和所述SOI层。
6.根据权利要求5所述的方法，还包括：在SOI衬底上形成沿第一方向延伸的多条鳍线，
其中，对牺牲栅层进行构图包括：将牺牲栅层构图为沿与第一方向交叉的第二方向延伸的多个牺牲栅极线。
7.根据权利要求6所述的方法，其中，形成鳍线包括：
对SOI层进行刻蚀，其中，各鳍线之间的SOI层没有刻断，从而在形成鳍线之后留有一定厚度的SOI层在埋入绝缘层上各鳍线之间延伸。
8.根据权利要求7所述的方法，还包括：
在预定区域处，形成器件间绝缘隔离部，其中至少一条栅极线被相应的绝缘隔离部分为两个或更多部分，且至少一条鳍线被相应的绝缘隔离部分为两个或更多部分。
9.根据权利要求8所述的方法，其中，形成器件间绝缘隔离部包括：在所述预定区域处刻蚀出空隙，其中刻蚀停止于埋入绝缘层。
10.根据权利要求9所述的方法，还包括：在所述空隙处填充电介质材料。
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