CN107946354A - 一种抗总剂量辐射的SOI FinFET器件及其制备方法 - Google Patents
一种抗总剂量辐射的SOI FinFET器件及其制备方法 Download PDFInfo
- Publication number
- CN107946354A CN107946354A CN201711144513.XA CN201711144513A CN107946354A CN 107946354 A CN107946354 A CN 107946354A CN 201711144513 A CN201711144513 A CN 201711144513A CN 107946354 A CN107946354 A CN 107946354A
- Authority
- CN
- China
- Prior art keywords
- soi
- fin
- bars
- shape
- preparation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005855 radiation Effects 0.000 title claims abstract description 21
- 238000002360 preparation method Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 11
- 239000001301 oxygen Substances 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000001459 lithography Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- 238000000671 immersion lithography Methods 0.000 claims description 2
- 239000007788 liquid Substances 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000037230 mobility Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000001235 sensitizing effect Effects 0.000 description 1
- -1 silicon nitrides Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种抗总剂量辐射的SOI FinFET器件及其制备方法。所述SOI FinFET是在SOI衬底上通过刻蚀形成上部宽大、下部窄小的“π”形Fin条结构，其剖面形貌与字母“π”相似。“π”形Fin条下部宽度较小，因此两侧栅间距更小，使得栅对Fin条下部电势控制能力增强，从而有效减弱总剂量辐射在BOX中产生的氧化层陷阱电荷以及Fin/BOX界面态对器件特性的影响，提高其抗总剂量辐射能力。
Description
技术领域
本发明涉及抗总剂量辐射的绝缘衬底上硅(SOI)鳍式场效应晶体管(FinFET)器件及其制备方法，属于超大规模集成电路制造技术领域。
背景技术
随着太空探索的深入，越来越多集成电路工作于辐射环境中，这对半导体器件抗辐照性能提出了较高要求。半导体器件受到电子、X射线、γ射线等辐照后，会产生总剂量辐射效应，导致器件直流特性发生变化，如阈值电压漂移、关态泄漏电流增加等，直接引起集成电路功耗增加、性能降低甚至功能失效。随着集成电路技术的飞速发展，特征尺寸已缩小到纳米尺度。为克服传统平面体硅器件所面临的短沟道效应、迁移率退化等问题，FinFET替代平面器件成为纳米级超大规模集成电路制造中的主流器件。FinFET器件具有良好的栅控能力，能够有效抑制短沟道效应。目前常见FinFET根据衬底不同，可以分为体硅FinFET和SOI FinFET。现有的研究表明，SOI FinFET器件主要总剂量敏感区为衬底中的埋氧层(BOX)，总剂量辐射在BOX中产生的陷阱电荷通过静电耦合效应引起器件阈值电压漂移、关态泄漏电流增大等。特别是在Fin宽较大时，SOI FinFET器件的总剂量辐射效应更加严重。
发明内容
为提高SOI FinFET器件的抗总剂量辐射能力，本发明提出一种新型的抗总剂量辐射的SOI FinFET器件及其制备方法。
本发明提出的抗总剂量辐射的SOI FinFET器件通过刻蚀形成“π”形Fin条结构，该Fin条结构上部宽度较大，下部宽度减小，其剖面形貌与字母“π”相似。“π”形Fin条下部宽度较小，因此两侧栅间距更小，使得栅对“π”形Fin条下部的电势控制能力增强，从而有效减弱总剂量辐射在BOX中产生的氧化层陷阱电荷以及Fin/BOX界面态对器件特性的影响。
具体的，本发明提供的抗总剂量辐射的SOI FinFET器件，包括SOI衬底，其特征在于，在SOI衬底上具有“π”形Fin条结构，所述Fin条垂直于沟道方向的剖面为“π”形，即Fin条上部宽度较大，下部宽度较小，在该“π”形Fin条顶部至下部较窄区域侧壁表面具有横跨Fin条的栅极结构，与栅极结构接触的Fin条部分构成沟道区；源、漏位于沟道区两端。
进一步的，上述SOI FinFET器件的“π”形Fin条顶部宽度优选为1～50nm，与SOI衬底埋氧层接触的底部宽度不超过顶部宽度的70％。
进一步的，所述“π”形Fin条的材料可以是Si、Ge、SiGe、III-V族等半导体材料或它们的异质结构。
进一步的，在栅极结构的侧面为侧墙隔离层，通常是氮化硅侧墙。
本发明还提供了上述抗总剂量辐射的SOI FinFET器件的制备方法，包括以下步骤：
1)在SOI衬底上形成“π”形Fin条；
2)在Fin条侧壁和顶部表面形成栅极结构，并在栅极结构的侧面形成侧墙；
3)光刻定义源漏区图形，掺杂并退火形成源漏。
上述步骤1)可以直接在SOI衬底上用刻蚀方法形成Si材料“π”形Fin条，也可以先腐蚀SOI衬底上硅膜，再外延Fin条所需的半导体材料，然后再刻蚀该外延层得到“π”形Fin条。
以直接在SOI衬底上刻蚀形成Si材料“π”形Fin条为例，步骤1)中形成“π”形Fin条的方法具体可包括：
1-1)在SOI半导体衬底上淀积硬掩膜，光刻定义Fin条图形；
1-2)干法刻蚀硬掩膜和一定深度的SOI上硅膜，形成“π”形Fin条上部结构；
1-3)淀积一层氮化硅，并进行干法刻蚀，形成氮化硅侧墙；
1-4)各向同性刻蚀衬底至埋氧层，湿法腐蚀去掉硬掩膜和侧墙，形成“π”形Fin条结构。
所述步骤1-1)中硬掩膜可以是氧化硅层、氮化硅层、氧化硅/氮化硅叠层等，但不局限于上述材料，所用材料应具有较好的保形性。淀积硬掩膜的工艺可以采用低压化学气相淀积(Low Pressure Chemical Vapor Deposition，LPCVD)、等离子体增强化学气相淀积(Plasma Enhanced Chemical Vapor Deposition，PECVD)等方法。硬掩膜的厚度一般为10～200nm；Fin条上部宽度一般小于50nm。光刻优选为电子束光刻或193nm浸没式光刻等能形成纳米尺度线条的先进技术。
所述步骤1-2)中干法刻蚀硅膜深度决定了“π”形Fin条的上部高度，通常是1～30nm。
所述步骤1-4)中，各向同性刻蚀衬底应对SOI衬底硅膜和硬掩膜具有较好的刻蚀选择比，纵向刻蚀停止在埋氧层处，横向刻蚀距离决定了“π”形Fin条与埋氧层的接触面积。湿法腐蚀氮化硅可以采用加热浓磷酸溶液。
上述制备方法中，步骤2)和步骤3)为常规的工艺步骤。步骤2)包括淀积栅介质层，光刻、刻蚀形成栅电极，淀积氮化硅并刻蚀形成侧墙隔离层等。步骤3)包括光刻定义源漏区图形，离子掺杂并退火形成源漏，以及后续的工艺步骤：光刻、刻蚀接触孔，溅射金属，光刻、刻蚀形成金属互连，合金，钝化等。
本发明优点如下：
1)“π”形Fin条下部宽度较小，两侧栅控能力更强，能够减弱总剂量辐射在BOX中产生的氧化层陷阱电荷以及Fin/BOX界面态对器件特性影响。
2)与传统SOI FinFET器件相比，栅控能力更好、驱动电流更高。
3)与现有CMOS工艺完全兼容。
附图说明
图1为本发明器件在SOI衬底上“π”形Fin条的结构示意图，其中示意了(a)、(b)剖面方向。
图2～图7为实施制备的抗总剂量辐射的SOI FinFET器件的关键工艺步骤示意图，各图中(a)为垂直于沟道方向的剖面图，(b)为平行于沟道方向的剖面图，分别对应于图1中的(a)、(b)剖面方向。
其中：1-SOI衬底；2-氮化硅硬掩膜；3-“π”形Fin条；4-保护“π”形Fin条上部的氮化硅侧墙；5-栅电极；6-栅介质；7-侧墙隔离层；8-源区；9-漏区。
具体实施方式
本发明提出了一种新型抗总剂量辐射的SOI FinFET器件，该器件通过刻蚀形成“π”形Fin条结构。“π”形Fin条下部宽度小，因此两侧栅间距更小，栅对“π”形Fin条下部电势控制能力增强，从而有效减小总剂量辐射在BOX中产生的氧化层陷阱电荷以及Fin/BOX界面态电荷对Fin条下部电势的影响。下面结合附图对本发明进行详细说明。
根据下列步骤可以实现新型抗总剂量辐射的SOI FinFET器件，以NMOS为例：
步骤1.在SOI衬底1上通过化学气相沉积法(CVD)淀积氮化硅层作为硬掩膜2，通过电子束光刻定义Fin条图形，刻蚀硬掩膜，露出衬底上表面，去胶，如图2所示；
步骤2.以氮化硅硬掩膜2为掩蔽，刻蚀衬底，形成“π”形Fin条上部分结构，如图3所示；
步骤3.CVD淀积氮化硅并刻蚀，在“π”形Fin条两侧形成氮化硅侧墙4，如图4所示；
步骤4.以氮化硅硬掩膜2和氮化硅侧墙4为掩蔽，各向刻蚀SOI衬底1至埋氧层，如图5所示；
步骤5.通过浓磷酸加热170℃，腐蚀去除氮化硅，形成“π”形Fin条3，如图6所示；
步骤6.形成High-K/金属栅叠层，光刻、刻蚀形成栅电极5，淀积氧化硅并刻蚀形成侧墙隔离层7；
步骤7.通过光刻定义源漏区图形，P+注入对源漏进行注入掺杂，通过退火激活杂质，形成源区8和漏区9，如图7所示；
步骤8.CVD淀积氧化硅，通过CMP实现平坦化；
步骤9.通过光刻、ICP刻蚀形成栅、源、漏各端的接触孔，去胶；
步骤10.溅射金属，光刻、刻蚀形成金属互连，合金。
该方法通过刻蚀形成“π”形Fin条结构，“π”形Fin条下部宽度小，因此两侧栅间距更小，栅对“π”形Fin条下部电势控制能力增强，从而有效减弱总剂量辐射在BOX中产生的氧化层陷阱电荷以及Fin/BOX界面态电荷对器件特性的影响，从而提高其抗总剂量辐射能力。
Claims (10)
1.一种抗总剂量辐射的SOI FinFET器件，包括SOI衬底，其特征在于，在SOI衬底上具有“π”形Fin条结构，所述Fin条垂直于沟道方向的剖面为“π”形，即Fin条上部宽度较大，下部宽度较小，在该“π”形Fin条顶部至下部较窄区域侧壁表面具有横跨Fin条的栅极结构，与栅极结构接触的Fin条部分构成沟道区；源、漏位于沟道区两端。
2.如权利要求1所述的SOI FinFET器件，其特征在于，所述“π”形Fin条顶部宽度为1～50nm，与SOI衬底埋氧层接触的底部宽度不超过顶部宽度的70％。
3.如权利要求1所述的SOI FinFET器件，其特征在于，所述“π”形Fin条的材料为Si、Ge、SiGe、III-V族半导体材料或它们的异质结构。
4.权利要求1～3任一所述的SOI FinFET器件的制备方法，包括以下步骤：
1)在SOI衬底上形成“π”形Fin条；
2)在Fin条侧壁和顶部表面形成栅极结构，并在栅极结构的侧面形成侧墙；
3)光刻定义源漏区图形，掺杂并退火形成源漏。
5.如权利要求4所述的制备方法，其特征在于，步骤1)直接在SOI衬底上用刻蚀方法形成Si材料“π”形Fin条，或者，先腐蚀SOI衬底上硅膜，再外延Fin条所需的半导体材料，然后再刻蚀该外延层得到“π”形Fin条。
6.如权利要求4所述的制备方法，其特征在于，步骤1)中形成“π”形Fin条的方法包括：
1-1)在SOI半导体衬底上淀积硬掩膜，光刻定义Fin条图形；
1-2)干法刻蚀硬掩膜和一定深度的SOI上硅膜，形成“π”形Fin条上部结构；
1-3)淀积一层氮化硅，并进行干法刻蚀，形成氮化硅侧墙；
1-4)各向同性刻蚀衬底至埋氧层，湿法腐蚀去掉硬掩膜和侧墙，形成“π”形Fin条结构。
7.如权利要求6所述的制备方法，其特征在于，所述步骤1-1)中的硬掩膜是氧化硅层、氮化硅层或氧化硅/氮化硅叠层，厚度为10～200nm。
8.如权利要求6所述的制备方法，其特征在于，所述步骤1-1)中光刻为电子束光刻或193nm浸没式光刻。
9.如权利要求6所述的制备方法，其特征在于，所述步骤1-2)中干法刻蚀硅膜的深度为1～30nm。
10.如权利要求6所述的制备方法，其特征在于，所述步骤1-4)中各向同性刻蚀对硬掩膜和SOI衬底硅膜具有较好的刻蚀选择比，纵向刻蚀停止在埋氧层处，横向刻蚀距离决定了“π”形Fin条与埋氧层的接触面积。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711144513.XA CN107946354A (zh) | 2017-11-17 | 2017-11-17 | 一种抗总剂量辐射的SOI FinFET器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711144513.XA CN107946354A (zh) | 2017-11-17 | 2017-11-17 | 一种抗总剂量辐射的SOI FinFET器件及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107946354A true CN107946354A (zh) | 2018-04-20 |
Family
ID=61932793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711144513.XA Pending CN107946354A (zh) | 2017-11-17 | 2017-11-17 | 一种抗总剂量辐射的SOI FinFET器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107946354A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111697048A (zh) * | 2019-03-13 | 2020-09-22 | 北京大学 | 一种提高FinFET器件抗总剂量辐照性能的方法 |
| CN112002642A (zh) * | 2019-05-27 | 2020-11-27 | 北京大学 | 一种抗总剂量辐射效应的FinFET器件设计方法 |
| CN112379240A (zh) * | 2020-11-13 | 2021-02-19 | 中国科学院新疆理化技术研究所 | 一种抗辐射加固soi材料的总剂量辐射性能评估方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060214231A1 (en) * | 2004-10-25 | 2006-09-28 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| US20090072279A1 (en) * | 2007-08-29 | 2009-03-19 | Ecole Polytechnique Federale De Lausanne (Epfl) | Capacitor-less memory and abrupt switch based on hysteresis characteristics in punch-through impact ionization mos transistor (PI-MOS) |
| KR20090116481A (ko) * | 2008-05-07 | 2009-11-11 | 삼성전자주식회사 | 오메가 게이트 반도체소자 및 상기 오메가 게이트반도체소자의 오메가 게이트용 채널 형성 방법 |
-
2017
- 2017-11-17 CN CN201711144513.XA patent/CN107946354A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060214231A1 (en) * | 2004-10-25 | 2006-09-28 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| US20090072279A1 (en) * | 2007-08-29 | 2009-03-19 | Ecole Polytechnique Federale De Lausanne (Epfl) | Capacitor-less memory and abrupt switch based on hysteresis characteristics in punch-through impact ionization mos transistor (PI-MOS) |
| KR20090116481A (ko) * | 2008-05-07 | 2009-11-11 | 삼성전자주식회사 | 오메가 게이트 반도체소자 및 상기 오메가 게이트반도체소자의 오메가 게이트용 채널 형성 방법 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111697048A (zh) * | 2019-03-13 | 2020-09-22 | 北京大学 | 一种提高FinFET器件抗总剂量辐照性能的方法 |
| CN112002642A (zh) * | 2019-05-27 | 2020-11-27 | 北京大学 | 一种抗总剂量辐射效应的FinFET器件设计方法 |
| CN112379240A (zh) * | 2020-11-13 | 2021-02-19 | 中国科学院新疆理化技术研究所 | 一种抗辐射加固soi材料的总剂量辐射性能评估方法 |
| CN112379240B (zh) * | 2020-11-13 | 2024-04-05 | 中国科学院新疆理化技术研究所 | 一种抗辐射加固soi材料的总剂量辐射性能评估方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7396711B2 (en) | Method of fabricating a multi-cornered film | |
| US8609480B2 (en) | Methods of forming isolation structures on FinFET semiconductor devices | |
| US8563370B2 (en) | Method for fabricating surrounding-gate silicon nanowire transistor with air sidewalls | |
| JP5128110B2 (ja) | 方法、半導体構造（準自己整合ソース／ドレインフィンｆｅｔプロセス） | |
| US20150263122A1 (en) | Air-gap offset spacer in finfet structure | |
| US20040036127A1 (en) | Tri-gate devices and methods of fabrication | |
| US20130017654A1 (en) | Fabrication method for surrounding gate silicon nanowire transistor with air as spacers | |
| CN107039278A (zh) | 半导体器件及其形成方法 | |
| CN104795332B (zh) | 鳍式场效应晶体管的形成方法 | |
| US11133310B2 (en) | Method of making multiple nano layer transistors to enhance a multiple stack CFET performance | |
| JP2008543103A (ja) | ゲート電極に覆われたゲルマニウムベースのチャネルを有するトランジスタ及びその製造方法 | |
| CN103311123B (zh) | 半导体器件制造方法 | |
| US8969157B2 (en) | Method of manufacturing semiconductor device having field plate electrode | |
| JP2012169433A (ja) | 半導体装置 | |
| CN107039335B (zh) | 半导体结构的形成方法 | |
| US20060194378A1 (en) | Semiconductor device and method of fabricating the same | |
| CN108695321B (zh) | 半导体装置及其制造方法 | |
| CN107946354A (zh) | 一种抗总剂量辐射的SOI FinFET器件及其制备方法 | |
| US20140339646A1 (en) | Non-planar transitor fin fabrication | |
| CN106158638B (zh) | 鳍式场效应晶体管及其形成方法 | |
| US9620589B2 (en) | Integrated circuits and methods of fabrication thereof | |
| TW202205596A (zh) | 半導體裝置 | |
| CN104037082A (zh) | 用于沟槽功率绝缘栅场效应晶体管的自对准工艺方法 | |
| CN107910362A (zh) | 一种抗总剂量辐射的FinFET器件及其制备方法 | |
| CN107968053B (zh) | 半导体器件及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20180420 |