TWI435373B - 具有埋藏摻雜層之完全耗盡型絕緣體上矽裝置 - Google Patents

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Description

具有埋藏摻雜層之完全耗盡型絕緣體上矽裝置
本發明係關於完全耗盡型SOI裝置，詳言之，完全耗盡型雙閘極SOI電晶體及DRAM裝置。
舉例而言，在互補金氧半導體(CMOS)技術之背景下，絕緣體上半導體(SeOI)且詳言之絕緣體上矽(SOI)半導體裝置在當前及未來半導體製造中係日益關注的。
不管考慮n通道電晶體抑或p通道電晶體，MOS電晶體包含所謂的pn接面，該等pn接面係藉由高摻雜汲極區與源極區之界面形成，其中反向或弱摻雜通道區安置於汲極區與源極區之間。通道區之導電性(亦即，導電通道之驅動電流能力)係藉由靠近通道區形成且藉由薄絕緣層與通道區分開之閘電極控制。
近來，多閘極，詳言之雙閘極電晶體已引入於此項技術中。與具有一單閘極之電晶體相比，雙閘極電晶體歸因於相對輕摻雜通道區而展現較高之導通電流、較低之斷開電流、較好的亞臨限值擺動，及臨限電壓之較低變化。雙閘極電晶體較佳以具有薄埋藏氧化物及高摻雜後平面(層)之完全耗盡型SOI結構實現。雙閘極電晶體為DRAM裝置之核心電路及周邊電路之部分。
然而，在此項技術中，具有高摻雜後平面之完全耗盡型雙閘極SOI電晶體的製造程序複雜，且歸因於用以形成後平面之高劑量植入物可引起SOI區內的損壞。按照慣例，摻雜後平面係藉由經由SOI層及埋藏氧化物層之植入形成。然而，藉由後平面植入所引起之作用層中之以摻雜劑的污染導致臨限電壓之增加的變化。選擇摻雜率愈高，產生臨限電壓之愈高變化。此外，由於在此項技術中相對高的摻雜能量為必要的以便形成背閘極，因此產生深延伸之摻雜區。此情況嚴重影響裝置之小型化。
鑒於此，本發明潛在的問題為提供用於製造較不複雜且避免上文所提及之問題之完全耗盡型SOI裝置的方法以及藉由此方法所獲得之裝置。本發明潛在的特定問題為提供適合於製造完全耗盡型SOI裝置之絕緣體上半導體(SeOI)晶圓及此裝置，其中可避免上文所提及之缺陷。
為了解決上文所提及之目標，提供一種用於半導體裝置之製造的方法，其包含提供第一基板；在第一基板之表面區中(在第一基板之上部區中或在第一基板之頂部上)配置(形成)摻雜層；在摻雜層上配置(形成)埋藏氧化物層；在埋藏氧化物層上配置(形成)半導體層以獲得SeOI晶圓；自SeOI晶圓之第一區移除埋藏氧化物層及半導體層同時維持SeOI晶圓之第二區中的埋藏氧化物層及半導體層；在第二區中形成上部電晶體(例如，p通道或n通道電晶體)；在第一區中形成下部電晶體，詳言之，凹入通道陣列電晶體；其中在第二區中形成上部電晶體包含在摻雜層中或由該摻雜層形成彼電晶體之背閘極；及在第一區中形成下部電晶體，詳言之，凹入通道陣列電晶體包含在摻雜層中或由該摻雜層形成彼電晶體之源極區及汲極區。
根據本發明方法，不需要經由半導體層及/或埋藏氧化物層進行摻雜以形成在第一區中之電晶體之源極/汲極區。詳言之，第一區中之電晶體之源極/汲極區的延伸可藉由摻雜層之厚度準確確定。此外，同一(埋藏)摻雜層之部分可用於第二區中之一或多個電晶體的背閘極與第一區中之電晶體之源極/汲極區兩者的形成，藉此簡化總製造程序。第一區可表示DRAM裝置之記憶胞區域且第二區可表示DRAM裝置之核心區或周邊電路的區。
該方法可進一步包含：提供第二基板；在第二基板上形成半導體層；在半導體層及/或摻雜層上形成埋藏氧化物層；藉由埋藏氧化物層接合第一基板與第二基板；及拆卸第二基板。因此，SeOI晶圓可藉由晶圓轉移技術獲得。晶圓轉移係藉由氧化物層促進。所得SeOI晶圓之埋藏氧化物層可藉由形成於第二基板上之半導體層上所形成的氧化物層及形成於第一基板上之氧化物層之組合形成，其中該組合係由接合程序產生。或者，接合係藉由排他地形成於半導體層上之氧化物層或排他地形成於基板上之氧化物層促進。晶圓轉移可(例如)根據SmartCut技術執行。
在上文所述之實施例中，形成摻雜層之步驟可包含藉由合適摻雜劑之植入摻雜第一基板的表面區。在此背景中，例如，應注意摻雜可經由半導體層或經由埋藏氧化物層或經由半導體層及埋藏氧化物層執行。或者，形成摻雜層之步驟可包含在第一基板之表面上形成，詳言之，磊晶生長摻雜層。舉例而言，在生長程序期間或之後具備摻雜劑之單晶矽層可生長為多晶矽第一基板上的摻雜層。
在上文所述之實施例中，半導體層可為矽層，詳言之，單晶矽層。矽層可在形成於第一基板上之摻雜層上磊晶生長。將晶種層提供於上面磊晶生長有矽層之第一基板上可為較佳的。根據實施例，就濃度而言，摻雜層之摻雜為n(p)摻雜層，詳言之，n+ (p+)摻雜層。摻雜劑可為耐火金屬。摻雜劑可選自由Co、Ni、Ti、Mo、W或Ta組成之群。
在上文所述之實例中，自SeOI晶圓之第一區移除埋藏氧化物層及半導體層之步驟可包含在第一區及第二區中在半導體層上視情況形成氧化物層；在第一區及第二區中在氧化物層上形成遮罩層；在第二區中在遮罩層上形成光阻且曝露第一區；基於圖案化光阻移除第一區中之遮罩層、視情況形成氧化物層及半導體層；移除光阻層；移除第二區中之遮罩層；移除第二區中之氧化物層；及移除第一區中之埋藏氧化物層；其中在第二區中之遮罩層之移除之後移除第一區中的埋藏氧化物層。
製造步驟之此特定序列產生依據製程流程以有效方式之第一區中的埋藏氧化物層及半導體層之可靠無損壞移除。半導體裝置之製造可進一步包含在第二區中形成溝槽以分隔p通道電晶體形成之區與n通道電晶體形成之區；形成分隔第一區與第二區之溝槽；形成第一區之p井區及n井區；及在第一區中形成凹入通道陣列電晶體溝槽以使得其延伸至形成於第一區中之摻雜層下方的p井區中。
第二區中之溝槽可藉由絕緣體材料(氧化物)完全填充以便形成淺溝槽絕緣體或可經填充直至埋藏氧化物層之位準，藉此提供凸型隔離。
第一區中之p井區及n井區係藉由植入形成。此處，無經由SOI晶圓之埋藏氧化物層及半導體層之植入為必要的。根據本發明之實施例的待形成於第一區中之記憶胞陣列的臨限電壓可藉由經由RCAT溝槽之摻雜劑進一步植入而易於調整。因此，根據本文中所揭示之方法，第一區中之RCAT之形成可以非常有效且避免損壞的方式整合於DRAM之核心電路及周邊電路之p/n通道電晶體的製造中。
此外，在上文所述之實例中，在不在摻雜層中進一步植入摻雜劑之情況下形成第一區中之電晶體的源極區及汲極區。在此狀況下，在完成SeOI晶圓之前在於基板上形成摻雜層時，必要的摻雜率已由摻雜層提供。藉此，不需要摻雜劑遮罩層之額外沈積及移除且源極/汲極形成不引起損壞。或者，在第一區中形成電晶體之源極區及汲極區可包含在摻雜層中植入摻雜劑以調整摻雜分佈。
根據實施例，額外摻雜矽層鄰近於形成於第一區及第二區中之電晶體之閘極結構詳言之藉由磊晶生長形成於半導體層上，詳言之，矽層上，以便在較佳之情況下形成凸起(部分地在閘極介電質之位準上方)源極區及汲極區。因此，在此狀況下之所得凸起源極區及汲極區分別包含第二區中之額外摻雜矽層及半導體層以及第二區中的額外摻雜矽層及摻雜層。
本文中，亦提供一種絕緣體上半導體SeOI晶圓，詳言之，SOI晶圓，其包含基板；摻雜層，其形成於基板之表面之區中；埋藏氧化物層，其僅配置於摻雜層之一部分上；及半導體層，其配置於摻雜層之該部分上所配置的埋藏氧化物層上以獲得SeOI晶圓。
此晶圓非常適合於形成DRAM裝置，該DRAM裝置包含在區中之p通道及/或n通道電晶體，其中半導體層及埋藏氧化物層形成且其中記憶胞陣列之凹入通道陣列電晶體形成於不提供半導體層及埋藏氧化物層的晶圓區中，以使得(埋藏)摻雜層可提供用於p通道及/或n通道電晶體之背閘極且至少部分地提供用於凹入通道陣列電晶體之源極/汲極區。
在上文所提及之SeOI晶圓中，基板及半導體層可由矽組成或包含矽且摻雜層可包含耐火金屬。詳言之，摻雜層可包含Co、Ni、Ti、Mo、W或Ta作為摻雜劑。
將參看圖式描述本發明之額外特徵及優點。在描述中，參看意謂說明本發明之較佳實施例的附圖。應理解，此等實施例不表示本發明之全部範疇。
圖1中展示用於製造包含埋藏摻雜層之SOI結構的程序。提供供體矽基板1。接下來，在供體矽基板1上生長矽層2。視情況，在供體矽基板1上形成晶種層(未圖示)以用於矽層2之生長。隨後，在矽層2上形成(二)氧化矽層3。
另一方面，將矽基板4提供用於待獲得之SOI結構。在矽基板4之區中或在矽基板4之上表面上形成摻雜層5。根據實例，執行矽基板4之上部分之n+ 摻雜，藉此產生摻雜層5。根據替代實例，在矽基板4上磊晶生長摻雜矽層5，詳言之，n+ 摻雜矽層。接著，在摻雜層5上形成(二)氧化矽層6。在晶圓轉移程序期間，形成於矽層2上之氧化物層3及形成於摻雜層5上之氧化物層6相互接合且供體基板1得以移除。得到包含基板4、埋藏摻雜層5、在接合期間由氧化物層3及6之組合所產生的埋藏氧化物層7、及矽層2之結構。
隨後，在第一區上移除矽層2及埋藏氧化物層7同時維持其在第二區上，藉此接著產生SOI晶圓10。可如下執行移除。在矽層2上生長墊氧化物且在墊氧化物上形成硬式遮罩層(例如，氮化物層)。接著，於硬式遮罩層上形成光阻且將其圖案化以曝露第一區中之硬式遮罩層。接著，在第一區中蝕刻硬式遮罩、下伏墊氧化物及矽層2。隨後，剝離光阻且移除氮化物及移除包括第一區中之埋藏氧化物層7的所有曝露氧化物。圖1中所示之由此獲得的SOI晶圓10適合於製造完全耗盡型多(雙)閘極SOI FET以及DRAM裝置。
在下文中，參看圖2a至圖2e描述根據本發明之實例的DRAM裝置之製造。開始點係由圖1中所示之SOI晶圓10給出。接著將墊氧化物11及硬式遮罩層12(例如，氮化物層)形成於第一區中之摻雜層5的曝露部分以及第二區中之矽層上。圖2a中說明所得結構。指示三個作用區，將形成n通道FET之一區、將形成p通道FET之一區及將形成記憶胞陣列之一區。n通道FET及p通道FET之區包含矽層2及埋藏氧化物層7以及墊氧化物11及墊氮化物12。記憶胞陣列包含墊氧化物11及墊氮化物12但無矽層2及埋藏氧化物層7。
藉由光微影處理，隨後形成分隔該三個不同作用區之溝槽。更詳細說明，於墊氮化物上形成圖案化光阻以蝕刻溝槽區中之墊氮化物，在移除光阻之後，蝕刻矽以形成溝槽。接下來，隨後於溝槽中形成溝槽氧化物襯墊及溝槽氮化物襯墊，且接著，用氧化物材料填充溝槽。在退火及化學-機械拋光以及蝕刻氮化物及氧化物之後，獲得圖2b中所說明之結構。溝槽13分別分隔n通道FET之作用區與p通道FET之作用區且分隔p通道FET之作用區與記憶胞陣列之作用區。用上文所提及之溝槽氧化物襯墊14及溝槽氮化物襯墊15以及溝槽填充氧化物16填充溝槽13。注意，分隔n通道FET之作用區與p通道FET之作用區的溝槽可經完全填充以提供淺溝槽隔離，或可僅自頂部向下填充至埋藏氧化物層7之底部以便提供凸型隔離。
接下來，於圖2b中所示之整個結構之上形成屏蔽氧化物(未說明)，且在記憶胞陣列之區中，藉由植入形成下部n井區及上部p井區。在記憶胞陣列之區中，必須形成凹入通道陣列電晶體(RCAT)。在包括沈積平坦化氧化物及將其化學機械平坦化之平坦化步驟後，形成氮化物硬式遮罩及經適當圖案化之光阻以用於蝕刻記憶胞陣列之區中的RCAT溝槽。在經蝕刻之RCAT溝槽中，形成氧化物。經由RCAT溝槽且在p井區中植入用於調整臨限電壓之物質及閘氧化物。於RCAT溝槽以及n通道FET及p通道FET之區中形成不同厚度之閘氧化物。圖2c中說明所得結構。如可見，形成RCAT溝槽17，其部分地延伸至形成於n井區19上方之p井區18中。在p井區18內，形成用於調整臨限電壓之植入區20及用於調整閘氧化物之植入區21。於n通道FET之區中形成相對厚的閘氧化物22'且於p通道FET之區中形成相對薄的閘氧化物22"。或者，可將閘氧化物22'與22"兩者形成為相對地薄或厚，或可將閘氧化物22"形成為較閘氧化物22'厚。於RCAT溝槽17中形成另一閘氧化物22'"。可執行閘氧化物硝化及閘氧化物退火。
形成n通道FET及p通道FET之區中以及記憶胞陣列之區中的閘電極結構，如圖2d中所示。在所示實例中，閘極結構包含由TiN製成之層23、由多晶矽製成之層24、W障壁層25及氮化物層26。所示之閘極結構係由沈積各別層及如此項技術中已知的光微影處理產生。於圖2d中所示之結構之上沈積氮化物層，且鄰近於各別閘極結構將輕摻雜汲極區植入於n通道FET及p通道FET之區中。側壁間隔氧化物係在n通道FET及p通道FET之區中之閘極結構上方且在蝕刻之後形成於氮化物層上方以便獲得氧化物側壁間隔體，且另一氮化物層經沈積且蝕刻以在n通道FET及p通道FET之區中之閘極結構與記憶胞陣列之區中的閘極結構兩者上方形成氮化物側壁間隔體。
記憶胞陣列之區中的埋藏摻雜區5之表面上的氧化物以及n通道FET及p通道FET之區中之矽層2上的氧化物經回蝕，且矽藉由選擇性磊晶生長形成於由此曝露之表面上且摻雜劑分別植入於磊晶生長矽中以及n通道FET及p通道FET之區中的下部矽層2及視情況記憶胞陣列之區中的下部埋藏植入層5中。然而，可為較佳的係調整摻雜層5中之摻雜濃度以使得不需要藉由經由磊晶矽之植入的大量摻雜來用於RCAT。圖2e中說明所得結構。如此圖中所示，n通道FET及p通道FET之區中的閘極結構包含側壁間隔體27，側壁間隔體27包含氧化物及氮化物。記憶胞陣列之區中的閘極結構包含由氮化物製成之側壁間隔體28。鄰近於所有閘極結構，磊晶矽29形成且經摻雜以便形成源極/汲極區。磊晶結構之摻雜可在生長之後或在生長期間藉由植入執行。
如自根據本發明之實施例之圖2a至圖2e的描述變得顯而易見，埋藏薄的高摻雜n層5形成於SOI晶圓中，層5一方面可用作DRAM裝置之核心電路及周邊電路中的背閘極層且另一方面可用於記憶胞區域中之RCAT的高摻雜源極區及汲極區。鑒於已描述p摻雜基板中之n+ 後平面的提供，易於理解，在n摻雜基板中提供p+ 後平面的p摻雜層亦由本發明涵蓋。
所有先前論述之實施例不欲作為限制而充當說明本發明之特徵及優點的實例。應理解，上文所描述之特徵中的一些或全部亦可以不同方式組合。
1．．．供體矽基板
2．．．矽層
3．．．(二)氧化矽層/氧化物層
4．．．矽基板
5．．．摻雜層/摻雜矽層/埋藏摻雜層/埋藏植入層/埋藏薄的高摻雜n層
6．．．(二)氧化矽層/氧化物層
7．．．埋藏氧化物層
10．．．SOI晶圓
11．．．墊氧化物
12．．．硬式遮罩層/墊氮化物
13．．．溝槽
14．．．溝槽氧化物襯墊
15．．．溝槽氮化物襯墊
16．．．溝槽填充氧化物
17．．．RCAT溝槽
18．．．p井區
19．．．n井區
20．．．植入區
21．．．植入區
22'．．．閘氧化物
22"．．．閘氧化物
22'"．．．閘氧化物
23．．．層
24．．．層
25．．．W障壁層
26．．．氮化物層
27．．．側壁間隔體
28．．．側壁間隔體
29．．．磊晶矽
圖1說明用於製造根據本發明之半導體裝置之方法的實例，其中包含埋藏摻雜層之SOI結構形成。
圖2a至圖2e基於圖1中所說明之SOI晶圓說明根據本發明之實例的DRAM裝置之製造。
1．．．供體矽基板
2．．．矽層
3．．．(二)氧化矽層/氧化物層
4．．．矽基板
5．．．摻雜層/摻雜矽層/埋藏摻雜層/埋藏植入層/埋藏薄的高摻雜n層
6．．．(二)氧化矽層/氧化物層
7．．．埋藏氧化物層
10．．．SOI晶圓

Claims (12)

  1. 一種用於製造半導體裝置之方法，其包含：提供第一基板；在該第一基板之表面區中配置摻雜層；在該摻雜層上配置埋藏氧化物層；在該埋藏氧化物層上配置半導體層以獲得絕緣體上半導體(SeOI)晶圓；自該SeOI晶圓之第一區移除該埋藏氧化物層及該半導體層，同時維持該SeOI晶圓之第二區中的該埋藏氧化物層及該半導體層；在該第二區中形成上部電晶體；在該第一區中形成下部電晶體；其中在該第二區中形成該上部電晶體包含由該摻雜層形成背閘極，但不在摻雜層中進一步植入摻雜劑；且在該第一區中形成該下部電晶體包含由該摻雜層形成源極區及汲極區，但不在摻雜層中進一步植入摻雜劑。
  2. 如請求項1之方法，其中該第一區呈現為DRAM裝置之記憶胞區域且該第二區呈現為該DRAM裝置之核心區或周邊電路之區。
  3. 如請求項1或2之方法，其進一步包含：提供第二基板；在該第二基板上形成該半導體層；在該半導體層及/或該摻雜層上形成該埋藏氧化物層；藉由該埋藏氧化物層接合該第一基板與該第二基板；及 拆卸該第二基板。
  4. 如請求項1或2之方法，其中形成該摻雜層之該步驟包含摻雜該第一基板之該表面區。
  5. 如請求項1或2之方法，其中形成該摻雜層之該步驟包含在該第一基板之該表面上磊晶生長該摻雜層。
  6. 如請求項1或2之方法，其中該半導體層係由矽組成或包含矽及/或該第一基板係由矽組成或包含矽。
  7. 如請求項1或2之方法，其中該摻雜層之摻雜劑為n摻雜劑或p摻雜劑。
  8. 如請求項1或2之方法，其中自該SeOI晶圓之該第一區移除該埋藏氧化物層及該半導體層包含：在該第一區及第二區中形成視需要之氧化物層；在該第一區及該第二區中在該視需要之氧化物層上形成遮罩層；在該第二區中在該遮罩層上形成光阻且曝露該第一區；移除該第一區中之該遮罩層、該視需要之氧化物層及該半導體層；移除該光阻層；移除該第二區中之該遮罩層；及移除該第二區中之該視需要之氧化物層；及移除該第一區中之該埋藏氧化物層；其中該埋藏氧化物層係在移除該第二區中之該遮罩層後在該第一區中移除。
  9. 如請求項8之方法，其進一步包含：在該第二區中形成溝槽以分隔其中形成p通道電晶體之區與其中形成n通道電晶體的區；形成分隔該第一區與該第二區之溝槽；在該第一區形成p井區及n井區；及在該第一區中形成凹入通道陣列電晶體溝槽，以使其延伸至形成於該p井區中。
  10. 如請求項1或2之方法，其進一步包含在鄰接形成於該第一區及該第二區中之該等電晶體之閘極結構的矽層上，藉由磊晶生長形成摻雜矽層，以便形成源極區及汲極區。
  11. 如請求項1或2之方法，其中該下部電晶體為凹入通道陣列電晶體。
  12. 如請求項7之方法，其中該摻雜層之摻雜劑為n+ 摻雜劑或p+ 摻雜劑。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9431407B2 (en) * 2014-09-19 2016-08-30 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
US9922866B2 (en) 2015-07-31 2018-03-20 International Business Machines Corporation Enhancing robustness of SOI substrate containing a buried N+ silicon layer for CMOS processing
US9634020B1 (en) 2015-10-07 2017-04-25 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
US10535738B2 (en) * 2017-10-31 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method of the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3998408B2 (ja) 2000-09-29 2007-10-24 株式会社東芝 半導体装置及びその製造方法
JP4322453B2 (ja) * 2001-09-27 2009-09-02 株式会社東芝 半導体装置およびその製造方法
US6800910B2 (en) * 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
CN2613044Y (zh) * 2003-04-29 2004-04-21 威盛电子股份有限公司 硅绝缘体单晶芯片结构
US20060175659A1 (en) * 2005-02-07 2006-08-10 International Business Machines Corporation A cmos structure for body ties in ultra-thin soi (utsoi) substrates
US7384849B2 (en) * 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
JP2006351851A (ja) * 2005-06-16 2006-12-28 Seiko Epson Corp 半導体装置、演算増幅器および半導体装置の製造方法
DE102006015076B4 (de) * 2006-03-31 2014-03-20 Advanced Micro Devices, Inc. Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
FR2922360A1 (fr) * 2007-10-12 2009-04-17 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi- conducteur sur isolant a plan de masse integre.
US20090261346A1 (en) * 2008-04-16 2009-10-22 Ding-Yuan Chen Integrating CMOS and Optical Devices on a Same Chip

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