KR20120082331A - 매몰 도핑 층을 갖는 완전 공핍 ｓｏｉ 소자 - Google Patents

매몰 도핑 층을 갖는 완전 공핍 ｓｏｉ 소자 Download PDF

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Abstract

본 발명은 반도체 소자의 제조를 위한 방법에 관한 것이며, 상기 방법은 제1 기판을 제공하는 단계, 상기 제1 기판의 표면 영역 내에 도핑 층을 형성하는 단계, 상기 도핑 층 상에 매몰 산화물 층을 형성하고, SeOI 웨이퍼를 얻기 위해 상기 매몰 산화물 층 상에 반도체 층을 형성하는 단계, 상기 SeOI 웨이퍼의 제2 영역 내의 상기 매몰 산화물 층 및 상기 반도체 층을 유지하면서, 상기 SeOI 웨이퍼의 제1 영역으로부터 상기 매몰 산화물 층 및 상기 반도체 층을 제거하는 단계, 상기 제2 영역 내에 상부 트랜지스터를 형성하는 단계, 및 상기 제1 영역 내에 하부 트랜지스터, 구체적으로는 리세스형 채널 어레이 트랜지스터를 형성하는 단계를 포함하고, 상기 제2 영역 내에 p-채널 및/또는 n-채널 트랜지스터를 형성하는 단계는 상기 도핑 층 내에 또는 상기 도핑 층에 의해 백 게이트를 형성하는 단계를 포함하고, 상기 제1 영역 내에 트랜지스터, 구체적으로는 리세스형 채널 어레이 트랜지스터를 형성하는 단계는 상기 도핑 층 내에 또는 상기 도핑 층에 의해 소스 및 드레인 영역들을 형성하는 단계를 포함한다.

Description

매몰 도핑 층을 갖는 완전 공핍 ＳＯＩ 소자{Fully depleted SOI device with buried doped layer}
본 발명은 완전 공핍(fully depleted) SOI 소자들에 관한 것이며, 더욱 구체적으로는 완전 공핍 이중-게이트 SOI 트랜지스터들 및 DRAM 소자들에 관한 것이다.
반도체-온-절연체(SeOI) 및, 더욱 구체적으로, 실리콘-온-절연체(SOI) 반도체 소자들은, 예컨대, 상보형 금속 산화물 반도체(CMOS) 기술에서, 현재 및 미래 반도체 제조 분야에서 관심을 받고 있다.
n-채널 트랜지스터 또는 p-채널 트랜지스터인지의 여부를 고려하지 않고 MOS 트랜지스터는 고농도 도핑 드레인 및 소스 영역들과 상기 드레인 영역 및 상기 소스 영역 사이에 배치되는 역(inverse) 또는 저농도 도핑 채널 영역의 경계에 의해 형성되는 소위 pn-정션들을 포함한다. 상기 채널 영역의 도전성, 즉, 상기 도전성 채널의 구동 전류 능력은 상기 채널 영역 근처에 형성되고 얇은 절연층에 의해 상기 채널 영역으로부터 이격되는 게이트 전극에 의해 제어된다.
최근에, 복수-게이트, 구체적으로, 이중-게이트 트랜지스터들은 본 기술 분야에 도입되었다. 하나의 게이트를 갖는 트랜지스터들과 비교할 때, 이중-게이트 트랜지스터들은 상대적으로 저농도로 도핑된 채널 영역으로 인하여 더 높은 온-전류, 더 낮은 오프-전류, 더 좋은 서브-문턱 스윙(subthreshold swing) 및 문턱 전압의 더 작은 변동을 나타낸다. 이중-게이트 트랜지스터들은 얇은 매몰 산화물들 및 고농도 도핑 백 플레인(층)을 갖는 완전 공핍 SOI 구조들로 구현되는 바람직하다. 이중-게이트 트랜지스터들은 DRAM 소자들의 코어 회로들과 주변 회로들의 일부이다.
그러나, 본 기술 분야에서 고농도 도핑 백 플레인(back plane)을 갖는 완전 공핍 이중-게이트 SOI 트랜지스터들의 제조 공정은 복잡하고 백 플레인을 형성하는데 사용되는 고농도 도즈 임플란트로 인하여 SOI 영역 내에 손상을 야기할 수 있다. 일반적으로, 상기 도핑 백 플레인은 SOI 층과 매몰 산화물 층을 통과하는 임플란트에 의해 형성된다. 그러나, 백 플레인 임플란트에 의해 야기되는 활성층 내의 도펀트들로 인한 오염은 문턱 전압의 변동이 증가한다는 문제를 초래한다. 더 높은 도핑율이 선택될수록, 더 많은 문턱 전압의 변동을 초래한다. 또한, 백 게이트를 형성하기 위해 상대적으로 높은 도핑 에너지가 본 기술분야에 필수적이기 때문에, 깊이 연장되는 도핑 영역들이 생성된다. 이것은 소자 소형화에 안 좋은 영향을 끼친다.
이러한 관점에서, 본 발명이 해결하고자 하는 과제는 덜 복잡하고 상술된 문제를 막을 수 있는 완전 공핍 SOI 소자의 제조 방법 및 이러한 방법에 의해 제조되는 소자를 제공하는 것이다.
또한, 상술된 결함들이 방지될 수 있고 완전 공핍 SOI 소자의 제조에 적합한 반도체 온 절연체(SeOI) 및 상기 완전 공핍 SOI 소자를 제공하는 것이다.
이러한 목적들을 다루기 위해 반도체 소자를 제조하기 위한 방법이 제공되며, 상기 방법은,
제1 기판을 제공하는 단계;
상기 제1 기판의 표면 영역 내에(상기 제1 기판의 상부 영역 내에 또는 상기 제1 기판의 상부 상에) 도핑 층을 배열(형성)하는 단계;
상기 도핑 층 상에 매몰 산화물 층을 배열(형성)하는 단계;
SeOI 웨이퍼를 얻기 위해 상기 매몰 산화물 층 상에 반도체 층을 배열(형성)하는 단계;
상기 SeOI 웨이퍼의 제2 영역 내에 상기 매몰 산화물 층 및 상기 반도체 층을 유지하면서, 상기 SeOI 웨이퍼의 제1 영역으로부터 상기 매몰 산화물 층 및 상기 반도체 층을 제거하는 단계;
상기 제2 영역 내에 상부 트랜지스터(예컨대, p-채널 또는 n-채널 트랜지스터)를 형성하는 단계; 및
상기 제1 영역 내에 하부 트랜지스터, 구체적으로는, 리세스형 채널 어레이 트랜지스터를 형성하는 단계를 포함하고,
상기 제2 영역 내에 상기 상부 트랜지스터를 형성하는 단계는 상기 도핑 층 내에 또는 상기 도핑 층에 의해 상기 트랜지스터의 백 게이트(back gate)를 형성하는 단계를 포함하고,
상기 제1 영역 내에 상기 하부 트랜지스터, 구체적으로는, 리세스형 채널 어레이 트랜지스터를 형성하는 단계는 상기 도핑 층 내에 또는 상기 도핑 층에 의해 상기 트랜지스터의 소스 및 드레인 영역들을 형성하는 단계를 포함한다.
발명적 방법에 따라서, 반도체 층 및/또는 매몰 산화물 층을 통해 상기 제1 영역 내에 상기 트랜지스터의 소스/드레인 영역들을 형성하기 위한 도핑이 필요하지 않다. 구체적으로, 상기 제1 영역 내에 상기 트랜지스터의 상기 소스/드레인 영역들을 연장하는 것은 상기 도핑 층의 두께에 의해 정확하게 결정될 수 있다. 또한, 상기 (매몰) 도핑 층의 일부분들은 상기 제2 영역 내에 하나 이상의 트랜지스터들의 백 게이트를 형성하고 상기 제1 영역 내에 트랜지스터의 상기 소스/드레인 영역들을 형성하기 위해 사용될 수 있고, 그에 따라 전체 제조 공정을 단순화할 수 있다. 상기 제1 영역은 DRAM 소자의 메모리 셀 영역을 나타낼 수 있고, 상기 제2 영역은 상기 DRAM 소자의 코어 영역 또는 주변 회로들의 영역을 나타낼 수 있다.
상기 방법은 제2 기판을 제공하는 단계, 상기 제2 기판 상에 상기 반도체 층을 형성하는 단계, 상기 반도체 층 및/또는 상기 도핑 층 상에 상기 매몰 산화물 층을 형성하는 단계, 상기 매몰 산화물 층에 의해 상기 제1 및 제2 기판을 접합하는 단계 및 상기 제2 기판을 분리하는 단계를 더 포함할 수 있다. 따라서, 상기 SeOI 웨이퍼는 웨이퍼 이송 기술들에 의해 획득될 수 있다. 상기 웨이퍼 이송은 상기 산화물 층에 의해 용이하게 된다. 생성된 SeOI 웨이퍼의 상기 매몰 산화물 층은 상기 제2 기판 상에 형성되는 상기 반도체 층 상에 형성되는 산화물 층 및 상기 제1 기판 상에 형성되는 산화물 층의 조합에 의해 형성될 수 있고, 상기 조합은 상기 접합 공정으로부터 생성된다. 대안적으로, 접합은 상기 반도체 층 상에 배타적으로 형성되거나 상기 기판 상에 배타적으로 형성되는 산화물 층에 의해 용이하게 된다. 상기 웨이퍼 이송은 예컨대 SmartCutⓒ 기술에 따라 수행될 수 있다.
위에서 설명된 실시예들에 있어서, 상기 도핑 층을 형성하는 단계는 적절한 도펀트의 임플란트에 의해 상기 제1 기판의 표면 영역을 도핑하는 단계를 포함할 수 있다. 이 문맥에서, 상기 도핑은 예컨대 상기 반도체 층을 통과하거나 상기 매몰 산화물 층을 통과하거나 상기 반도체 층과 상기 매몰 산화물 층을 통과하여 수행될 수 있다. 대안적으로, 상기 도핑 층을 형성하는 단계는 상기 제1 기판의 표면 상에 상기 도핑 층을 형성, 구체적으로는 에피택셜 성장하는 단계를 포함할 수 있다. 예를 들면, 상기 성장 공정 동안 또는 상기 성장 공정 후에, 도펀트들이 제공되는 단결정 실리콘 층은 폴리실리콘 제1 기판 상에 상기 도핑 층으로써 성장될 수 있다.
위에서 설명된 실시예들에 있어서, 상기 반도체 층은 실리콘 층, 더욱 구체적으로는, 단결정 실리콘 층일 수 있다. 상기 실리콘 층은 제1 기판 상에 형성되는 상기 도핑 층 상에 에피택셜 성장될 수 있다. 상기 실리콘 층이 에피택셜 성장되는 상기 제1 기판 상에 시드층이 제공되는 것이 바람직할 수 있다. 실시예에 따르면, 상기 도핑 층의 도핑은 n (p) 도핑 층이고, 구체적으로는 농도의 관점에서 n+ (p+) 도핑 층이다. 상기 도펀트는 고융점 금속일 수 있다. 상기 도펀트는 Co, Ni, Ti, Mo, W 또는 Ta으로 구성된 그룹으로부터 선택될 수 있다.
위에서 설명된 예들에 있어서, 상기 SeOI 웨이퍼의 상기 제1 영역으로부터 상기 매몰 산화물 층 및 상기 반도체 층을 제거하는 단계는,
상기 제1 및 제2 영역들 내의 상기 반도체 층 상에 산화물 층을 선택적으로 형성하는 단계;
상기 제1 및 제2 영역들 내의 상기 산화물 층 상에 마스크 층을 형성하는 단계;
상기 제2 영역 내의 상기 마스크 층 상에 포토레지스트를 형성하고 상기 제1 영역을 노출하는 단계;
상기 패터닝된 포토레지스트에 기초하여, 상기 제1 영역 내의 상기 마스크 층, 상기 선택적으로 형성된 산화물 층 및 상기 반도체 층을 제거하는 단계;
상기 포토레지스트 층을 제거하는 단계;
상기 제2 영역 내의 상기 마스크 층을 제거하는 단계;
상기 제2 영역 내의 상기 산화물 층을 제거하는 단계; 및
상기 제1 영역 내의 상기 매몰 산화물 층을 제거하는 단계를 포함할 수 있고,
상기 매몰 산화물 층은 상기 마스크 층이 상기 제2 영역에서 제거된 후에 상기 제1 영역에서 제거된다.
이러한 구체적인 순서에 따른 제조 단계들은 공정 흐름의 관점에서 효과적인 방식으로 상기 제1 영역에서 상기 매몰 산화물 층과 상기 반도체 층을 신뢰할 수 있고 손상 없이 제거할 수 있게 한다. 상기 반도체 소자의 제조는,
p-채널 트랜지스터가 형성되는 영역과 n-채널 트랜지스터가 형성되는 영역을 분리하도록 상기 제2 영역 내에 트랜치를 형성하는 단계;
상기 제1 영역과 상기 제2 영역을 분리하는 트렌치를 형성하는 단계;
상기 제1 영역의 p-웰 및 n-엘 영역을 형성하는 단계; 및
상기 제1 영역 내의 상기 도핑 층 아래에 형성되는 상기 p-웰 영역 안으로 연장되도록, 상기 제1 영역 내에 리세스형 채널 어레이 트랜지스터 트렌치를 형성하는 단계를 더 포함할 수 있다.
상기 제2 영역 내의 상기 트렌치는 쉘로우 트렌치 아이솔레이션을 형성하기 위해 절연 물질(산화물)로 완전히 매립되거나, 상기 매립 산화물 층의 레벨까지 매립되어 메사 아이솔레이션(mesa isolation)을 제공할 수 있다.
상기 제1 영역 내의 상기 p-웰 및 n-웰 영역은 임플란트에 의해 형성된다. 여기서, SOI 웨이퍼의 매몰 산화물 및 반도체 층을 통과하는 임플란트는 필요하지 않다. 본 발명의 실시예에 따라서 상기 제1 영역 내에 형성될 메모리 셀 어레이의 문턱 전압은 RCAT 트렌치를 통해 도펀트의 추가 임플란트에 의해 쉽게 조절될 수 있다. 따라서, 본원에 개시되는 방법에 따라서, 상기 제1 영역 내에 RCAT을 형성하는 것은 매우 효과적이고 손상을 방지할 수 있는 방식으로 DRAM의 코어 및 주변 회로들의 p/n-채널 트랜지스터들을 제조하는데 통합될 수 있다.
또한, 위에서 설명된 예들에 있어서, 상기 제1 영역 내의 트랜지스터의 소스 및 드레인 영역들은 상기 도핑 층 내에 도펀트들을 추가로 임플란트하지 않고 형성된다. 이러한 경우에, 상기 SeOI 웨이퍼의 완성 전에 상기 기판 상에 상기 도핑 층을 형성할 때 필수적인 도핑율은 이미 상기 도핑 층에 의해 제공된다. 따라서, 도펀트 마스크 층의 추가적인 증착 및 제거는 필요하지 않으며, 소스/드레인 형성으로 인한 손상도 야기되지 않는다. 대안적으로, 상기 제1 영역 내에 상기 트랜지스터의 소스 및 드레인 영역들을 형성하는 것은 상기 도핑 프로파일을 조절하기 위해 상기 도핑 층 내에 도펀트들을 임플란트하는 것을 포함할 수 있다.
실시예에 따르면, 추가적인 도핑 실리콘 층이 구체적으로 에피택셜 성장에 의해 상기 반도체 층 상에 형성되고, 구체적으로 상기 실리콘 층은 상기 제1 및 제2 영역들 내에 형성되는 트랜지스터들의 게이트 구조물들에 인접하여, 바람직할 경우, 상승된(부분적으로 게이트 유전체의 레벨 위로) 소스 및 드레인 영역들을 형성한다. 따라서, 이러한 경우에, 생성된 상승된 소스 및 드레인 영역들은 상기 제2 영역 내에 상기 추가적인 도핑 실리콘 층 및 상기 반도체 층을 포함하고, 상기 제2 영역 내에 상기 추가적인 도핑 실리콘 층 및 상기 도핑 층을 포함한다.
본원에서, 반도체 온 절연체(SeOI) 웨이퍼, 구체적으로는 SOI 웨이퍼가 제공되며, 이는,
기판;
상기 기판의 표면의 영역 내에 형성되는 도핑 층;
상기 도핑 층의 일부에만 배열되는 매몰 산화물 층; 및
상기 SeOI 웨이퍼를 얻기 위해 상기 도핑 층의 상기 일부 상에 배열되는 상기 매몰 산화물 층 상에 배열되는 반도체 층을 포함한다.
이러한 웨이퍼는 영역 내에 p-채널 및/또는 n-채널 트랜지스터들을 포함하는 DRAM 소자를 형성하기에 매우 적합하며, 상기 영역 내에 상기 반도체 층과 상기 매몰 산화물 층이 형성되고, 반도체 층과 매몰 산화물 층이 제공되지 않는 상기 웨이퍼의 영역 내에 메모리 셀 어레이를 위한 리세스형 채널 어레이 트랜지스터가 형성되며, 상기 (매몰) 도핑 층이 상기 p-채널 및/또는 n-채널 트랜지스터들을 위한 백 게이트, 및 적어도 부분적으로 상기 리세스형 채널 어레이 트랜지스터의 상기 소스/드레인 영역들을 제공할 수 있다.
위에서 언급된 SeOI 웨이퍼에서, 상기 기판과 상기 반도체 층은 실리콘으로 구성되고나 실리콘을 포함할 수 있고, 상기 도핑 층은 고융점 금속을 포함할 수 있다. 구체적으로, 상기 도핑 층은 도펀트로서 Co, Ni, Ti, Mo, W 또는 Ta을 포함할 수 있다.
본 발명의 추가적인 특징들 및 장점들은 도면들을 참조로 설명될 것이다. 설명에서, 첨부한 도면들에 대해 만들어진 참조는 본 발명의 바람직한 실시예들을 도시한다는 것을 의미한다. 이러한 실시예들은 본 발명의 전체 범위를 나타내는 것이 아니라고 이해되어야 한다.
본 발명에 따르면 덜 복잡하고 배경 기술에서 언급된 문제를 해결할 수 있는 완전 공핍 SOI 소자의 제조 방법 및 이러한 방법에 의해 제조되는 소자를 제공될 수 있다. 또한, 배경 기술에서 언급된 문제를 해결할 수 있는 완전 공핍 SOI 소자의 제조에 적합한 반도체 온 절연체(SeOI) 및 상기 완전 공핍 SOI 소자가 제공될 수 있다.
도 1은 본 발명에 따라 반도체 소자를 제조하기 위한 방법에 대한 예가 도시되며, 매몰 도핑 층을 포함하는 SOI 구조물이 형성된다.
도 2a 내지 2e는 도 1에 도시된 SOI 웨이퍼에 기초하여, 본 발명의 예에 따라 DRAM 소자의 제조를 도시한다.
매몰 도핑 층을 포함하는 SOI 구조물의 제조를 위한 공정이 도 1에 도시된다. 공여 실리콘 기판(1)이 제공된다. 다음으로, 실리콘 층(2)이 공여 실리콘 기판(1) 상에 성장된다. 선택적으로, 시드 층(미 도시)이 실리콘 층(2)의 성장을 위해 공여 실리콘 기판(1) 상에 형성된다. 다음으로, 실리콘 (이)산화물 층(3)이 실리콘 층(2) 상에 형성된다.
다른 한편으로, 실리콘 기판(4)이 획득될 SOI 구조물을 위해 제공된다. 도핑 층(5)이 실리콘 기판(4)의 영역 내에 또는 상부 표면 상에 형성된다. 일 예에 따르면, 실리콘 기판(4) 상부의 n+ 도핑이 수행됨으로써, 도핑 층(5)이 생성된다. 대안적인 예에 따르면, 도핑 실리콘 층(5), 구체적으로, n+ 도핑 실리콘 층은 실리콘 기판(4) 상에 에피택셜 성장된다. 그 후, 실리콘 (이)산화물 층(6)은 도핑 층(5) 상에 형성된다. 웨이퍼 이송 단계 동안에, 실리콘 층(2) 상에 형성된 산화물 층(3)과 도핑 층(5) 상에 형성된 산화물 층(6)은 서로 접합되고, 공여 기판(1)은 제거된다. 기판(4), 매몰 도핑 층(5), 접합 동안에 산화물 층들(3 및 6)의 결합에 의해 생성되는 매몰 산화물 층(7) 및 실리콘 층(2)을 포함하는 구조물이 생성된다.
후속하여, 실리콘 층(2)과 매몰 산화물 층(7)은 제1 영역에서 제거되지만, 제2 영역에서는 그대로 유지되어 SOI 웨이퍼(10)가 생성된다. 이러한 제거는 다음과 같이 수행될 수 있다. 패드 산화물이 실리콘 층(2) 상에 성장되고, 하드 마스크 층, 예컨대, 질화물 층이 상기 패드 산화물 층 상에 형성된다. 그 후, 포토레지스트가 상기 하드 마스크 층 상에 형성되고, 상기 제1 영역 내의 상기 하드 마스크 층을 노출하도록 패터닝된다. 그 후, 상기 하드 마스크, 하부의 상기 패드 산화물 및 실리콘 층(2)은 상기 제1 영역에서 식각된다. 후속하여, 상기 포토레지스트는 스트립되고, 상기 질화물은 제거되고, 상기 제1 영역 내의 매몰 산화물 층(7)을 포함하는 모든 노출된 산화물이 제거된다. 그에 따라 얻어진 SOI 웨이퍼는 도 1에 도시되며, DRAM 소자들뿐만 아니라 완전 공핍 복수(이중)-게이트 SOI FET를 제조하기에 적합하다.
다음으로, 본 발명의 예에 따르는 DRAM 소자의 제조가 도 2a 내지 2e를 참조로 설명된다. 도 1에 도시된 SOI 웨이퍼(10)으로부터 시작된다. 그 후, 패드 산화물(11) 및 하드 마스크 층(12), 예컨대, 질화물 층은 상기 제1 영역의 도핑 층(5)의 노출된 부분과 상기 제2 영역의 상기 실리콘 층 상에 형성된다. 생성된 구조물은 도 2a에 도시된다. 3개의 활성 영역들이 표시되며, 이 중 한 영역에는 n-채널 FET가 형성될 것이고, 다른 한 영역에는 p-채널 FET가 형성될 것이고, 또 다른 한 영역에는 메모리 셀 어레이가 형성될 것이다. 상기 n-채널 FET와 상기 p-채널 FET의 영역들은 패드 산화물(11)과 패드 질화물(12)뿐만 아니라 실리콘 층(2)과 매몰 산화물 층(7)을 포함한다. 상기 메모리 셀 어레이는 패드 산화물(11)과 패드 질화물(12)을 포함하지만, 실리콘 층(2)과 매몰 산화물 층(7)이 없다.
후속하여, 포토리소그래피 공정에 의해, 상기 3개의 다른 활성 영역들을 분리하는 트렌치들이 형성된다. 더욱 자세히 설명하면, 패터닝된 포토레지스트가 상기 패드 질화물 상에 형성되고, 상기 트렌치 영역들 내의 상기 패드 질화물을 식각하고, 상기 포토레지스트를 제거한 후에, 상기 실리콘이 식각되어 상기 트렌치들을 형성한다. 다음으로, 트렌치 산화물 라이너와 트렌치 질화물 라이너가 상기 트렌치들 내에 연속적으로 형성되고, 상기 트렌치들은 산화물 물질로 매립된다. 상기 질화물 및 산화물의 식각뿐만 아니라 어닐링 및 화학적-기계적 연마 후에, 도 2b에 도시되는 구조물이 얻어진다. 트렌치들(13)은 각각 상기 n-채널 FET의 활성 영역을 상기 p-채널 FET의 활성 영역으로부터 분리하고, 상기 p-채널 FET의 활성 영역을 상기 메모리 셀 어레이의 활성 영역으로부터 분리한다. 트렌치들(13)은 트렌치 매립 산화물(16)뿐만 아니라, 위에 언급된 트렌치 산화물 라이너(14)와 트렌치 질화물 라이너(15)로 매립된다. 상기 n-채널 FET의 활성 영역을 상기 p-채널 FET의 활성 영역으로부터 분리하는 트렌치는 완전히 매립되어 쉘로우 트렌치 아이솔레이션을 제공할 수 있고, 또는 메사 아이솔레이션을 제공하기 위해 매몰 산화물 층(7)의 상부로부터 바닥까지만 매립될 수도 있다.
다음으로, 스크리닝(screening) 산화물(미 도시)이 도 2b에 도시된 전체 구조물 상에 형성되고, 상기 메모리 셀 어레이의 영역 내에는 하부 n-웰 영역과 상부 p-웰 영역이 임플란트에 의해 형성된다. 상기 메모리 셀 어레이의 영역에서, 리세스형 채널 어레이 트랜지스터(RCAT)가 형성되어야 한다. 평탄화 산화물의 증착과 이의 화학적 기계적 평탄화를 포함하는 평탄화 단계들 후에, 질화물 하드 마스크 및 적절하게 패터닝된 포토레지스트가 상기 메모리 셀 어레이의 영역 내에 RCAT 트렌치를 식각하기 위해 형성된다. 상기 식각된 RCAT 트렌치 내에 산화물이 형성된다. 문턱 전압과 게이트 산화물을 조절하기 위한 종(species)의 임플란트가 상기 RCAT 트렌치를 통과하여 상기 p-웰 영역 내에 수행된다. 상기 RCAT 트렌치 내와 상기 n-채널 FET와 p-채널 FET의 영역들 내에 다른 두께들을 갖는 게이트 산화물들이 형성된다. 생성된 구조물은 도 2c에 도시된다. 도시된 바와 같이, RCAT 트렌치(17)는 n-웰 영역(19) 위에 형성된 p-웰 영역(18) 안으로 부분적으로 연장되도록 형성된다. p-웰 영역(18) 내에, 문턱 전압을 조절하기 위한 임플란트 영역(20)과 게이트 산화물을 조절하기 위한 임플란트 영역(21)이 형성된다. 상대적으로 두꺼운 게이트 산화물(22')이 상기 n-채널 FET의 영역 내에 형성되고, 상대적으로 얇은 게이트 산화물(22'')이 상기 p-채널 FET의 영역 내에 형성된다. 대안적으로, 게이트 산화물들(22' 및 22'') 모두 상대적으로 얇거나 두껍게 형성될 수 있거나, 게이트 산화물(22'')이 게이트 산화물(22')보다 두껍게 형성될 수도 있다. 다른 게이트 산화물(22''')은 RCAT 트렌치(17) 내에 형성된다. 게이트 산화물의 질화 및 게이트 산화물의 어닐링이 수행될 수 있다.
상기 n-채널 FET와 p-채널 FET의 영역들과 상기 메모리 셀 어레이 영역 내의 게이트 전극 구조물들은 도 2d에 도시된 바와 같이 형성된다. 도시된 예에서, 상기 게이트 구조물들은 TiN으로 이루어진 층(23), 폴리실리콘으로 이루어진 층(24), W 배리어 층(25) 및 질화물 층(26)을 포함한다. 도시된 게이트 구조물들은 본 기술분야에 공지된 각각의 층들의 증착과 포토리소그래피 공정을 통해 생성된다. 질화물 층은 도 2d에 도시된 구조물 상에 증착되고, 저농도 도핑 드레인 영역들은 상기 각각의 게이트 구조물들에 인접하게 상기 n-채널 FET 및 p-채널 FET의 영역들 내에 임플란트 된다. 측벽 스페이서 산화물은 상기 n-채널 FET 및 p-채널 FET의 영역들 내의 상기 게이트 구조물들 상의 상기 질화물 층 상에 형성되고, 산화물 측벽 스페이서들을 얻기 위한 식각 후에, 다른 질화물 층이 증착되고 식각되어 상기 n-채널 FET 및 p-채널 FET의 영역들 내의 게이트 구조물들과 상기 메모리 셀 어레이의 영역 내의 게이트 구조물 모두의 상부에 질화물 측벽 스페이서들을 형성한다.
상기 메모리 셀 어레이의 영역 내의 매몰 도핑 영역(5)의 표면 상의 산화물, 및 상기 n-채널 FET 및 p-채널 FET의 영역들 내의 실리콘 층(2) 상의 산화물은 에치 백(etch back) 되고, 그에 따라 노출된 표면들 상에 실리콘이 선택적 에피택셜 성장에 의해 형성되고, 상기 에피택셜 성장된 실리콘 내에, 상기 n-채널 FET 및 p-채널 FET의 영역들 내의 하부의 실리콘 층(2) 내에, 그리고, 선택적으로 상기 메모리 셀 어레이의 영역 내의 하부의 매몰 임플란트 층(5) 내에, 도펀트들이 각각 임플란트 된다. 그러나, 도핑 층(5) 내의 도핑 농도를 조절하여, 상기 에피 실리콘을 통한 임플란트에 의한 현저한 도핑이 RCAT에 필요하지 않는 것이 바람직할 수 있다. 생성된 구조물은 도 2e에 도시된다. 이 도면에 도시된 바와 같이, 상기 n-채널 FET 및 p-채널 FET의 영역들 내의 게이트 구조물들은 산화물 및 질화물을 포함하는 측벽 스페이서들(27)을 포함한다. 상기 메모리 셀 어레이의 영역 내의 게이트 구조물은 질화물로 이루어진 측벽 스페이서(28)를 포함한다. 모든 게이트 구조물들에 인접하게 에피 실리콘(29)이 형성되고 도핑되어 소스/드레인 영역들을 형성한다. 상기 에피 구조물들의 도핑은 상기 에피 구조물들의 성장 후에 또는 성장 동안에 임플란트에 의해 수행될 수 있다.
본 발명의 실시예에 따른 도 2a 내지 2e의 설명으로부터 명백히 이해되겠지만, 매몰 얇은 고농도 도핑 n-층(5)은 SOI 웨이퍼 내에 형성되고, 다른 한편으로, 이는 DRAM 소자의 코어 및 주변 회로들 내의 백 게이트 층으로써 사용될 수 있고, 또한 다른 한편으로, 이는 상기 메모리 셀 영역 내의 RCAT의 고농도 도핑된 소스 및 드레인 영역들로서 사용될 수 있다. p-도핑 기판 내에 n+ 백 플레인을 제공하는 것이 설명되었지만, n-도핑 기판 내에 p+ 백 플레인을 제공하는 p 도핑 층도 본 발명에 포함된다는 것이 쉽게 이해될 것이다.
앞에서 설명된 모든 실시예들은 한정을 의도한 것이 아니며, 오로지 본 발명의 특징들 및 장점들을 설명하기 위한 예들로서 기능한다. 앞에서 설명된 특징들의 일부 또는 전체는 다른 방식으로 결합될 수도 있다는 것을 이해하여야 한다.
1: 공여 실리콘 기판 2: 실리콘 층
3: 실리콘 (이)산화물 층 4: 실리콘 기판
5: 도핑 실리콘 층 6: 산화물 층
7: 매몰 산화물 층 10: SOI 웨이퍼
11: 패드 산화물 12: 패드 질화물
13: 트렌치 14: 트렌치 산화물 라이너
15: 트렌치 질화물 라이너 16: 트렌치 매립 산화물
17: RCAT 트렌치 18: p-웰 영역
19: n-웰 영역 20: 임플란트 영역
21: 임플란트 영역 22': 게이트 산화물
22'': 게이트 산화물 22''': 게이트 산화물
23: TiN 층 24: 폴리실리콘 층
25: W 배리어 층 26: 질화물 층
27: 산화물 및 질화물 측벽 스페이서들 28: 질화물 측벽 스페이서
29: 에피 실리콘

Claims (15)

  1. 제1 기판을 제공하는 단계;
    상기 제1 기판의 표면 영역 내에 도핑 층을 배열하는 단계;
    상기 도핑 층 상에 매몰 산화물 층을 배열하는 단계;
    SeOI 웨이퍼를 얻기 위해 상기 매몰 산화물 층 상에 반도체 층을 배열하는 단계;
    상기 SeOI 웨이퍼의 제2 영역 내의 상기 매몰 산화물 층 및 상기 반도체 층을 유지하면서, 상기 SeOI 웨이퍼의 제1 영역으로부터 상기 매몰 산화물 층 및 상기 반도체 층을 제거하는 단계;
    상기 제2 영역 내에 상부 트랜지스터를 형성하는 단계; 및
    상기 제1 영역 내에 하부 트랜지스터, 구체적으로는 리세스형 채널 어레이 트랜지스터를 형성하는 단계를 포함하고,
    상기 제2 영역 내에 상기 상부 트랜지스터를 형성하는 단계는 상기 도핑 층 내에 또는 상기 도핑 층에 의해 백 게이트를 형성하는 단계를 포함하고,
    상기 제1 영역 내에 상기 하부 트랜지스터, 구체적으로는 리세스형 채널 어레이 트랜지스터를 형성하는 단계는 상기 도핑 층 내에 또는 상기 도핑 층에 의해 소스 및 드레인 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조를 위한 방법.
  2. 제1 항에 있어서,
    상기 제1 영역은 DRAM 소자의 메모리 셀 영역을 나타내고, 상기 제2 영역은 상기 DRAM 소자의 코어 영역 또는 주변 회로들의 영역을 나타내는 것을 특징으로 하는 반도체 소자의 제조를 위한 방법.
  3. 제1 항 또는 제2 항에 있어서,
    제2 기판을 제공하는 단계;
    상기 제2 기판 상에 상기 반도체 층을 형성하는 단계;
    상기 반도체 층 및/또는 상기 도핑 층 상에 상기 매몰 산화물 층을 형성하는 단계;
    상기 매몰 산화물 층에 의해 상기 제1 및 제2 기판들을 접합하는 단계; 및
    상기 제2 기판을 분리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조를 위한 방법.
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 도핑 층을 형성하는 단계는 상기 제1 기판의 상기 표면 영역을 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조를 위한 방법.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 도핑 층을 형성하는 단계는 상기 제1 기판의 상기 표면 상에 상기 도핑 층을 형성, 구체적으로, 에피택셜 성장하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조를 위한 방법.
  6. 제1 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 반도체 층은 실리콘으로 이루어지거나 실리콘을 포함하거나, 상기 제1 기판은 실리콘으로 이루어지거나 실리콘을 포함하거나, 상기 반도체 층은 실리콘으로 이루어지거나 실리콘을 포함하고 상기 제1 기판은 실리콘으로 이루어지거나 실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 제조를 위한 방법.
  7. 제1 항 내지 제6 항 중 어느 한 항에 있어서,
    상기 도핑 층의 도펀트는 n 도펀트, 구체적으로, n+ 도펀트이거나, p 도펀트, 구체적으로 p+ 도펀트인 것을 특징으로 하는 반도체 소자의 제조를 위한 방법.
  8. 제1 항 내지 제7 항 중 어느 한 항에 있어서,
    상기 SeOI 웨이퍼의 상기 제1 영역으로부터 상기 매몰 산화물 층 및 상기 반도체 층을 제거하는 단계는,
    상기 제1 및 제2 영역들 내의 상기 산화물 층 상에 마스크 층을 형성하는 단계;
    상기 제2 영역 내의 상기 마스크 층 상에 포토레지스트를 형성하고 상기 제1 영역을 노출하는 단계;
    상기 제1 영역 내의 상기 마스크 층 및 상기 반도체 층을 제거하는 단계;
    상기 포토레지스트 층을 제거하는 단계;
    상기 제2 영역 내의 상기 마스크 층을 제거하는 단계;
    상기 제2 영역 내의 상기 산화물 층을 제거하는 단계; 및
    상기 제1 영역 내의 상기 매몰 산화물 층을 제거하는 단계를 포함하고,
    상기 매몰 산화물 층은 상기 제2 영역 내의 상기 마스크 층이 제거된 후에 상기 제1 영역에서 제거되는 것을 특징으로 하는 반도체 소자의 제조를 위한 방법.
  9. 제8 항에 있어서,
    p-채널 트랜지스터가 형성되는 영역을 n-채널 트랜지스터가 형성되는 영역으로부터 분리하기 위해 상기 제2 영역 내에 트렌치를 형성하는 단계;
    상기 제1 영역을 상기 제2 영역으로부터 분리하기 위한 트렌치를 형성하는 단계;
    상기 제1 영역의 p-웰 영역 및 n-웰 영역을 형성하는 단계;
    리세스형 채널 어레이 트랜지스터 트렌치가 상기 제1 영역 내의 상기 도핑 층 아래에 형성된 상기 p-웰 영역 안으로 연장되도록, 상기 제1 영역 내에 상기 리세스형 채널 어레이 트랜지스터 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조를 위한 방법.
  10. 제1 항 내지 제9 항 중 어느 한 항에 있어서,
    상기 제1 영역 내에 상기 트랜지스터의 상기 소스 및 드레인 영역들을 형성하는 단계는 상기 도핑 층 내에 도펀트들을 추가로 임플란트하지 않고 수행되는 것을 특징으로 하는 반도체 소자의 제조를 위한 방법.
  11. 제1 항 내지 제9 항 중 어느 한 항에 있어서,
    상기 제1 영역 내에 상기 트랜지스터의 상기 소스 및 드레인 영역들을 형성하는 단계는 도핑 프로파일을 조절하기 위해 상기 도핑 층 내에 도펀트들을 임플란트하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조를 위한 방법.
  12. 제1 항 내지 제11 항 중 어느 한 항에 있어서,
    소스 및 드레인 영역들을 형성하기 위해 상기 제1 및 제2 영역들 내에 형성된 상기 트렌지스터들의 게이트 구조물에 인접하게 상기 실리콘 층 상에, 구체적으로 에피택셜 성장에 의해, 도핑 실리콘 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조를 위한 방법.
  13. 반도체 온 절연체(SeOI) 웨이퍼로서,
    기판;
    상기 기판의 표면의 영역 내에 형성되는 도핑 층;
    상기 도핑 층의 일부분 상에만 배열되는 매몰 산화물 층; 및
    상기 SeOI를 얻기 위해 상기 도핑 층의 상기 일부분 상에 배열되는 상기 매몰 산화물 층 상에 배열되는 반도체 층을 포함하는 SeOI 웨이퍼.
  14. 제13 항에 있어서,
    상기 기판 및 상기 반도체 층은 실리콘으로 이루어지거나 실리콘을 포함하고, 상기 도핑 층은 고융점 금속, 구체적으로, Co, Ni, Ti, Mo, W 또는 Ta을 포함하는 것을 특징으로 하는 SeOI 웨이퍼.
  15. 제13 항 또는 제14항에 따른 상기 SeOI 웨이퍼;
    상기 반도체 층 및 상기 매몰 산화물 층이 형성되는 상기 영역 내의 하나 이상의 p-채널 및/또는 n-채널 트랜지스터들; 및
    반도체 층과 매몰 산화물 층이 제공되지 않는 상기 웨이퍼의 영역 내의 메모리 셀 어레이를 위한 리세스형 채널 어레이 트랜지스터를 포함하고,
    상기 도핑 층은 상기 p-채널 및/또는 n-채널 트랜지스터들의 백 게이트를 제공하고,
    상기 도핑 층은 상기 리세스형 채널 어레이 트랜지스터를 위한 소스/드레인 영역들을 적어도 부분적으로 제공하는 것을 특징으로 하는 DRAM 소자.
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