KR20080038997A - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 액티브 영역 상부에 터널 절연막 및 플로팅 게이트용 도전층이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 상기 소자 분리막과 플로팅 게이트용 도전층이 형성된 상기 반도체 기판 상부에 상기 플로팅 게이트용 도전층의 일부가 노출되는 유전체막 콘택홀을 포함하는 유전체막을 형성하되, 콘택 플러그와 상기 소자 분리막 사이의 상기 반도체 기판 내의 제1 영역에 상기 유전체막 콘택홀을 형성하는 단계와, 상기 유전체막 상부에 컨트롤 게이트용 도전층을 형성하는 단계와, 상기 컨트롤 게이트용 도전층, 유전체막, 플로팅 게이트용 도전층 및 터널 절연막을 식각하여 게이트를 형성하는 동시에 상기 제1 영역에 형성된 상기 유전체막 콘택홀을 식각하여 상기 반도체 기판 내부에 격리 절연막용 트렌치가 형성되는 단계와, 상기 격리 절연막용 트렌치를 채워 격리 절연막을 형성하는 단계로 이루어진다.
게이트, 유전체막 콘택홀, 소자 분리막, 고전압, 격리 절연막
Description
도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 106 : 소자 분리막
108 : 유전체막 108a, 108b : 유전체막 콘택홀
110 : 제2 도전막 112 : 하드 마스크막
114 : 게이트 116 : 격리 절연막용 제2 트렌치
118 : 소스 및 드레인 접합 120 : 스페이서
122 : 격리 절연막 124 : 층간 절연막
126 : 접합 128 : 콘택 플러그
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 공정을 단순화시키기 위한 플래시 메모리 소자의 제조방법에 관한 것이다.
데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 휘발성 메모리 소자들은 그들의 전원 공급이 차단되는 경우에 그들의 저장된 데이터들을 잃어버리는 반면, 비휘발성 메모리 소자들은 그들의 전원 공급이 차단될지라도 그들의 저장된 데이터들을 유지한다.
비휘발성 메모리 소자들은 플래시 메모리(flash memory) 소자를 포함한다. 플래시 메모리 소자의 단위 셀은 반도체 기판의 소정 영역 상에 한정된 활성 영역, 활성 영역 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 플로팅 게이트(floating gate), 플로팅 게이트 상에 형성된 게이트 층간 절연막 및 게이트 층간 절연막 상에 형성된 컨트롤 게이트(control gate) 전극을 포함하는 구조가 널리 채택되고 있다. 특히, 플래시 메모리는 엠피쓰리 플레이어(MP3 player), 디지털 카메라, 컴퓨터의 바이오스(bios) 저장용 메모리, 휴대 전화, 휴대용 데이터 저장 장치 등에 널리 사용되고 있다.
플래시 메모리 셀은 외부에서 컨트롤 게이트 전극으로 인가되는 전압이 플로팅 게이트에 커플링 되면서 데이터를 저장할 수 있다. 따라서 짧은 시간 내에 그리고 낮은 프로그램 전압에서 데이터를 저장하려면 컨트롤 게이트 전극에 인가된 전 압 대비 플로팅 게이트에 유기되는 전압의 비가 커야 한다. 여기서, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비를 커플링 비(Coupling Ratio; CR)라고 한다. 또한, 커플링 비는 터널 절연막과 게이트 층간 절연막의 정전 용량의 합에 대한 게이트 층간 절연막의 정전 용량의 비로 표현될 수 있다.
한편, 플래시 메모리 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 고전압 엔모스(High Voltage NMOS; HVN) 트랜지스터의 크기가 작아지고, 콘택 플러그와 소자 분리막 간의 거리도 줄어들고 있다.
본 발명은 유전체막 콘택홀 형성 공정시 콘택 플러그와 소자 분리막 사이의 반도체 기판 상부에도 유전체막 콘택홀을 형성함으로써 게이트 형성 공정시 유전체막 콘택홀 형성 위치에 자기 정렬 방식으로 격리 절연막을 형성하여 공정 단계를 단순화시키고, 비용을 절감시키기 위한 것이다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법은, 액티브 영역 상부에 터널 절연막 및 플로팅 게이트용 도전층이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공된다. 소자 분리막과 플로팅 게이트용 도전 층이 형성된 반도체 기판 상부에 플로팅 게이트용 도전층의 일부가 노출되는 유전체막 콘택홀을 포함하는 유전체막을 형성하되, 콘택 플러그와 소자 분리막 사이의 반도체 기판 내의 제1 영역에 유전체막 콘택홀을 형성한다. 유전체막 상부에 컨트롤 게이트용 도전층을 형성한다. 컨트롤 게이트용 도전층, 유전체막, 플로팅 게이트용 도전층 및 터널 절연막을 식각하여 게이트를 형성하는 동시에 제1 영역에 형성된 유전체막 콘택홀을 식각하여 반도체 기판 내부에 격리 절연막용 트렌치가 형성된다. 격리 절연막용 트렌치를 채워 격리 절연막을 형성한다.
상기에서, 격리 절연막용 트렌치를 채우는 단계는, 게이트 측면에 스페이서를 형성할 때 동시에 채워진다. 컨트롤 게이트용 도전층 식각 공정시 유전체막이 존재하지 않는 제1 영역 하부의 플로팅 게이트용 도전층의 일부가 식각된다. 격리 절연막은 산화막 또는 질화막으로 형성한다. 격리 절연막은 소스 및 드레인 접합의 깊이보다 낮게 형성한다. 격리 절연막의 사이즈는 스페이서를 형성하기 위해 형성되는 절연막 증착 두께의 두 배보다 작게 형성한다. 격리 절연막을 형성한 후 소자 분리막, 게이트 및 격리 절연막을 포함한 반도체 기판 상부에 게이트와 격리 절연막 사이의 반도체 기판의 일부가 노출되는 콘택홀을 포함하는 층간 절연막을 형성한다. 층간 절연막을 마스크로 이온 주입 공정을 실시하여 반도체 기판 내에 접합을 형성한다. 콘택홀 내에 도전층을 채워 콘택 플러그를 형성한다.
고전압 엔모스(High Voltage NMOS; HVN) 트랜지스터의 특성상 소자 분리막과 접합 콘택 간의 거리가 멀어짐에 따라 고전압 엔모스(HVN) 트랜지스터의 접합 브레 이크다운 전압(Breakdown Voltage; BV)이 증가하게 된다. 이를 해결하기 위해 접합 콘택과 소자 분리막 사이에 격리 절연막을 형성하면, 브레이크다운 전압(BV)을 증가시킬 수 있다.
그러나 소자가 고집적화되어 감에 따라 고전압 엔모스(HVN) 트랜지스터의 크기는 작아지게 되고, 접합 콘택과 소자 분리막과의 거리도 줄어들게 된다. 접합 콘택과 소자 분리막과의 거리가 줄어듦에 따라 콘택 플러그와 소자 분리막 사이에 형성될 격리 절연막을 형성하는 공간이 더욱 작아지게 된다. 이로 인해, 기존의 KrF 광원을 사용하는 노광 장비를 이용하여 격리 절연막을 정확하게 형성하는 것이 불가능해진다.
줄어든 콘택 플러그와 소자 분리막 사이의 공간에 격리 절연막을 형성하기 위해 마스크 공정을 한번 더 추가하거나, ArF 광원을 사용하는 노광 장비를 사용해야 하므로 비용이 증가하게 된다. 또한, 마스크 공정을 한번 더 사용함으로써 중첩(overlay) 마진 문제가 발생하여 공정이 불안정해진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 게이트 절연막(102) 및 플로팅 게이트용 제1 도전막(104)을 순차적으로 형성한다. 이때, 게이트 절연막(102)은 산 화막으로 형성하고, 제1 도전막(104)은 폴리실리콘막으로 형성한다. 제1 도전막(104), 게이트 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 제1 트렌치를 형성한다. 제1 트렌치 내에 절연막을 채워 소자 분리막(106)을 형성한다. 이때, 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성한다. 소자 분리막(106)을 형성함으로써 액티브(active) 영역 및 필드(field) 영역이 정의된다.
도 1b를 참조하면, 소자 분리막(106)과 제1 도전막(104)을 포함한 반도체 기판(100) 상부에 유전체막(108)을 형성한 후 제1 도전막(104) 상부의 일부가 노출되도록 유전체막(108)을 식각하여 유전체막 콘택홀(108a)을 형성한다. 이때, 유전체막 콘택홀(108a) 형성 공정시 콘택 플러그(128)와 소자 분리막(106) 사이의 반도체 기판(100) 영역의 일부도 함께 식각하여 유전체막 콘택홀(108b)을 형성한다. 여기서, 콘택 플러그(128)와 소자 분리막(106) 사이의 반도체 기판(100) 상에 형성된 유전체막 콘택홀(108b)은 후속 공정에 의해 격리 절연막으로 형성된다.
도 1c를 참조하면, 유전체막 콘택홀(108a 및 108b)을 포함한 반도체 기판(100) 상부에 컨트롤 게이트용 제2 도전막(110) 및 하드 마스크막(112)을 순차적으로 형성한다. 이때, 제2 도전막(110)은 폴리실리콘막과 텅스텐 실리사이드(WSix)막이 적층된 구조로 형성한다. 제2 도전막(110) 형성 공정시 유전체막 콘택홀(108a 및 108b)도 매립된다.
도 1d를 참조하면, 게이트를 형성하기 위해 사진 및 현상 공정으로 하드 마스크막(112) 및 제2 도전막(110)을 식각한다. 이때, 콘택 플러그(128)와 소자 분리 막(106) 사이의 반도체 기판(100) 상에 형성된 유전체막 콘택홀(108b) 영역은 유전체막(108)이 제거된 상태이기 때문에 제2 도전막(110) 식각 공정시 과도 식각되어 유전체막 콘택홀(108b) 하부에 형성된 제1 도전막(104)의 일부가 제거된다.
도 1e를 참조하면, 사진 및 현상 공정으로 유전체막(108), 제1 도전막(104) 및 게이트 절연막(102)을 순차적으로 식각하여 게이트 절연막(102), 제1 도전막(104), 유전체막(108), 제2 도전막(110) 및 하드 마스크막(112)으로 적층된 게이트(114)를 형성하는 동시에 유전체막 콘택홀(108b) 하부 영역에 형성된 제1 도전막(104), 게이트 절연막(102) 및 반도체 기판(100)의 일부가 제거되어 반도체 기판(100) 내에 격리 절연막용 제2 트렌치(116)가 형성된다.
도 1f를 참조하면, 게이트(114)를 마스크로 이온 주입 공정을 실시하여 게이트(114) 양측의 반도체 기판(100) 내에 소스 및 드레인 접합(118)을 형성한다. 게이트(114)를 포함한 반도체 기판(100) 상부에 스페이서용 절연막을 형성한다. 이때, 절연막은 산화막 또는 질화막으로 형성한다. 스페이서용 절연막 형성 공정시 제2 트렌치(116)가 채워진다. 절연막을 식각하여 게이트(114) 측면에 스페이서(120)를 형성하는 동시에 제2 트렌치(116)가 채워져 격리 절연막(122)이 형성된다. 이때, 격리 절연막(122)은 소스 및 드레인 접합(118)의 깊이보다 낮게 형성되고, 격리 절연막(122)의 임계치수(Critical Dimension; CD)는 절연막 증착 두께의 두 배보다 작게 형성되어야 제2 트렌치(116)가 완전히 채워진다.
도 1g를 참조하면, 소자 분리막(106), 게이트(114) 및 격리 절연막(122)을 포함한 반도체 기판(100) 상부에 층간 절연막(124)을 형성한다. 이때, 층간 절연 막(124)은 산화막으로 형성한다. 사진 및 현상 공정으로 게이트(114)와 격리 절연막(122) 사이의 반도체 기판(100)의 일부가 노출되도록 층간 절연막(124)을 식각하여 콘택홀을 형성한 후 층간 절연막(124)을 마스크로 이온 주입 공정을 실시하여 반도체 기판(100) 내에 접합(126)을 형성한다. 콘택홀 내에 제3 도전막을 채워 콘택 플러그(128)를 형성한다.
상기와 같이, 유전체막 콘택홀(108a) 형성 공정시 콘택 플러그(128)와 소자 분리막(106) 사이의 반도체 기판(100) 상부에도 유전체막 콘택홀(108b)을 형성함으로써 게이트(114) 형성 공정시 유전체막 콘택홀(108b) 형성 위치에 자기 정렬 방식으로 격리 절연막(122)이 형성된다. 이로 인하여 공정 단계가 단순화되고, 비용이 절감된다.
또한, 콘택 플러그(128)와 소자 분리막(106) 사이에 격리 절연막(122)을 형성함으로써 콘택 플러그(128)와 소자 분리막(106) 사이의 액티브 영역이 "격리 절연막(122)의 깊이 × 2 + 격리 절연막(122)의 폭"만큼 늘어난다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 유전체막 콘택홀 형성 공정시 콘택 플러그와 소자 분리막 사이의 반도체 기판 상부에도 유전체막 콘택홀을 형성함으로써 게이트 형성 공정시 유전체막 콘택홀 형성 위치에 자기 정렬 방식으로 격리 절연막이 형성된다.
둘째, 자기 정렬 방식으로 격리 절연막이 형성됨으로써 공정 단계가 단순화되고, 비용이 절감된다.
셋째, 공정 단계가 단순화됨으로써 중첩 마진에 의한 공정 불안정화를 해소할 수 있다.
넷째, 콘택 플러그와 소자 분리막 사이에 격리 절연막을 형성함으로써 콘택 플러그와 소자 분리막 사이의 액티브 영역이 "격리 절연막의 깊이 × 2 + 격리 절연막의 폭"만큼 늘어난다.
Claims (7)
- 액티브 영역 상부에 터널 절연막 및 플로팅 게이트용 도전층이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;상기 소자 분리막과 플로팅 게이트용 도전층이 형성된 상기 반도체 기판 상부에 상기 플로팅 게이트용 도전층의 일부가 노출되는 유전체막 콘택홀을 포함하는 유전체막을 형성하되, 콘택 플러그와 상기 소자 분리막 사이의 상기 반도체 기판 내의 제1 영역에 상기 유전체막 콘택홀을 형성하는 단계;상기 유전체막 상부에 컨트롤 게이트용 도전층을 형성하는 단계상기 컨트롤 게이트용 도전층, 유전체막, 플로팅 게이트용 도전층 및 터널 절연막을 식각하여 게이트를 형성하는 동시에 상기 제1 영역에 형성된 상기 유전체막 콘택홀을 식각하여 상기 반도체 기판 내부에 격리 절연막용 트렌치가 형성되는 단계; 및상기 격리 절연막용 트렌치를 채워 격리 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 격리 절연막용 트렌치를 채우는 단계는,상기 게이트 측면에 스페이서를 형성할 때 동시에 채워지는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 컨트롤 게이트용 도전층 식각 공정시 상기 유전체막이 존재하지 않는 상기 제1 영역 하부의 상기 플로팅 게이트용 도전층의 일부가 식각되는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 격리 절연막은 산화막 또는 질화막으로 형성하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 격리 절연막은 소스 및 드레인 접합의 깊이보다 낮게 형성하는 플래시 메모리 소자의 제조방법.
- 제2항에 있어서,상기 격리 절연막의 사이즈는 상기 스페이서를 형성하기 위해 형성되는 절연막 증착 두께의 두 배보다 작게 형성하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 격리 절연막을 형성한 후상기 소자 분리막, 게이트 및 격리 절연막을 포함한 상기 반도체 기판 상부에 상기 게이트와 격리 절연막 사이의 상기 반도체 기판의 일부가 노출되는 콘택홀을 포함하는 층간 절연막을 형성하는 단계;상기 층간 절연막을 마스크로 이온 주입 공정을 실시하여 상기 반도체 기판 내에 접합을 형성하는 단계; 및상기 콘택홀 내에 도전층을 채워 상기 콘택 플러그를 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
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