TWI540714B - 半導體電路與其操作方法及電感元件的製造方法 - Google Patents

Description

半導體電路與其操作方法及電感元件的製造方法

本發明是有關於一種半導體電路與其操作方法及電感元件的製造方法，且特別是有關於一種具有記憶體裝置與電感元件之半導體電路與其製造方法、操作方法。

在非揮發性記憶體技術中，電阻式隨機存取記憶體(resistive random access memory；RRAM)由於其高切換速度與低功耗等的優點而最受注目。

在應用金屬-絕緣層-金屬堆疊結構的記憶體中，資料的儲存是利用施加電脈衝至金屬-絕緣層-金屬堆疊結構，進而使絕緣層其電阻在兩個以上的電阻狀態之間變化。其中電阻變化的其中一種理論是，氧化物絕緣層受偏壓影響，使得其中的氧鍵結形成氧離子。氧離子受電場方向影響離開原本位置，往電極方向移動，而造成氧空缺。氧空缺成為電子的移動通道，因此絕緣層從高阻態轉成低阻態。反之亦然。

為了更可靠地的區分出不同的電阻狀態，需要提高 最高與最低電阻狀態之間的電阻區間，其中一種方法是增加施加至金屬-氧化物記憶體的重置脈衝的電壓大小。然而，過高的重置脈衝，或是突發、不預期的高重置脈衝，會造成極大量的氧空缺通道，並且絕緣層具有非常低的電阻態，這使得電阻式隨機存取記憶體因此崩潰(breakdown)故障，並造成耐久性、可靠信問題。

本發明係有關於一種半導體電路與其操作方法及電感元件的製造方法。

根據一實施例，提供一種半導體電路，其包括一半導體裝置、一重設電路與一電感元件。電感元件耦接在半導體裝置與重設電路之間。在重設半導體裝置的步驟中，電感元件是用作一電流限制器。

根據另一實施例，提供一種半導體電路的操作方法，包括以下步驟。藉由一重設電路對一半導體裝置進行一重設步驟。在重設步驟中，電性連接在半導體裝置與重設電路之間的一電感元件是用作電流限制器。

根據又另一實施例，提供一種電感元件的製造方法，包括以下步驟。於一介電層中形成至少一個第一溝槽。利用一導電材料填充第一溝槽。移除導電材料的一上部分，以於第一溝槽的一下部分中形成至少一個第一導電部分。第一導電部分具有往一第一方向延伸的一長軸。填充一介電材料於第一溝槽中。形成至少一個第二溝槽於介電層中。第二溝槽露出電感元件的第 一導電部分。於第二溝槽中形成至少一個第二導電部分鄰接第一導電部分。第二導電部分具有往一第二方向延伸的一長軸。第一方向與第二方向不相同。形成另至少一個第一導電部分鄰接第二導電部分。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

102、202、402‧‧‧電感元件

108‧‧‧半導體裝置

110‧‧‧字元線解碼器

112‧‧‧位元線解碼器

114‧‧‧源極線解碼器

116、118‧‧‧電路

120、122‧‧‧區域

124‧‧‧半導體基底

204A、204B、204C、204D、404A、404B、404C‧‧‧第一導電部分

206A、206B、206C、406A、406B‧‧‧第二導電部分

424‧‧‧第一溝槽

426、426'‧‧‧介電層

428‧‧‧導電材料

430‧‧‧第二溝槽

432‧‧‧第三溝槽

第1圖為根據一實施例中之半導體電路的示意圖。

第2圖為根據一實施例之電感元件的示意圖。

第3A圖至第3H圖繪示根據一實施例中電感元件的製造方法。

第4圖繪示根據一實施例之電感元件之製造方法的部分步驟。

請參照第1圖，其為根據一實施例中之半導體電路的示意圖。半導體電路包括電感元件102、半導體裝置108、字元線解碼器110、位元線解碼器112、源極線解碼器114、電路116、電路118。

半導體裝置108是一電阻式隨機存取記憶體(resistive random access memory；RRAM)陣列或一金屬-絕緣-金屬互補式電阻元件(metal-insulator-metal complementary resistive element；MIM CRS)陣列。舉例來說，電阻式隨機存取記憶體陣列單元可包括金屬-絕緣層-金屬堆疊結構，搭配電晶體(構成1T1R)、二極體(構成IDIR)等開關元件。

半導體裝置108耦接至字元線解碼器110、位元線解碼器112、與源極線解碼器114。源極線解碼器114耦接至電路116例如設定電路、及/或讀取電路例如快讀取電路。源極線解碼器114耦接至電感元件102。電感元件102耦接至電路118例如重設電路、及/或讀取電路例如慢讀取電路。

請參照第1圖，於一實施例中，是藉由電路118中的重設電路來對半導體裝置108(RRAM及/或MIM CRS)進行重設(SET)。在重設半導體裝置108的步驟中，耦接在半導體裝置108與電路118之間的電感元件102是用作電流限制器，因此電感元件102可稱作電感式電流限制器。電感元件102能抑制半導體裝置108中電流快速變化，因此能避免在重設半導體裝置108的過程中，過大的重設電流脈衝或突發的重設電流脈衝對半導體裝置108造成的軟性崩潰而失效的問題，藉此維持裝置的效能。於一實施例中，舉例來說，會導致半導體裝置108崩潰失效的重設電流脈衝寬度是小於奈秒，而當電感元件102設計成能提供100 nH或更高的電感量時，便能抑制電流至足以避免軟性崩潰發生的程度，例如100 μA或更小。電感元件102的操作並不會損耗施加至半導體裝置108的重設電壓。

於實施例中，電感元件102只在重設步驟中作用。 或者，電感元件102只配置耦接在半導體裝置108與電路118之間。舉例來說，一開關元件(switch)例如電晶體或其他合適的元件(未顯示)是電性串聯在半導體裝置108與電感元件102之間，用以控制半導體裝置108與電感元件102之間的電流導通與否，藉此控制電感元件102只在重設步驟中作用。因此，其他操作步驟例如設定(set)、讀取(read)、寫入(write)等步驟的執行並不會受到電感元件102的影響。在實施例中，發現正常(不會引發崩潰)的重設步驟可藉由寬度大於奈秒等級的脈衝執行，而會引發崩潰的電流突波(current surge)發生的時間快更多。因此，適用電感元件102抑制崩潰發生。

請參照第1圖，於實施例中，半導體裝置108與電感元件102是分別配置在半導體基底124例如矽晶片之非重疊的區域120與區域122中。舉例來說，電感元件102是形成在半導體基底124上半導體裝置108外側的區域中。由於電感元件102不需要佔據主要的半導體裝置108的區域，因此電感元件102可視實際需求設計成任意的尺寸、形狀等，並藉此調控對半導體裝置108產生的電感作用。

請參照第2圖，其為根據一實施例之電感元件202的示意圖。如第2圖所示，電感元件202包括鄰接在第一導電部分204A、204B、204C、204D與第二導電部分206A、206B、206C。第二導電部分206A鄰接在第一導電部分204A與第一導電部分204B之間。第二導電部分206B鄰接在第一導電部分204B與第 一導電部分204C之間。第二導電部分206C鄰接在第一導電部分204C與第一導電部分204D之間。第一導電部分204A、204B、204C、204D與第二導電部分206A、206B、206C構成具有線圈形狀的電感元件202。

請參照第2圖，第一導電部分204A與第一導電部分204C可具有往第一方向延伸的長軸。第二導電部分206A、第二導電部分206B與第二導電部分206C可具有往第二方向延伸的長軸。第一導電部分204B與第一導電部分204D可具有往第三方向延伸的長軸。其中第一方向、第二方向與第三方向是互不相同。舉例來說，第一方向可實質平行X軸。第二方向可實質平行Z軸。第一方向與第三方向之間的夾角可為45度。第二方向與第三方向之間的夾角可為45度。於實施例中，電感元件202可形成比第2圖所示之更多的匝數N。

請參照第2圖，電感元件202的電感量(inductance)L與其匝數N、形狀、尺寸、材料的選擇有關。於實施例中，電感元件202是經由適當地設計以對半導體裝置108(第1圖)產生的恰當的電感作用。若電感元件202的電感量L太大，會影響半導體裝置108在重設步驟中的正常操作。若電感量L太小，則會使得無法有效地在重設步驟中執行抑制軟性崩潰的功能。

於一實施例中，舉例來說，電感量L是藉由式子Z=L/I*(dI/dt)估算。其中Z表示阻抗量(Impedance)。I表示電流量，t表示時間。在形成(FORM)或設定(SET)半導體裝置108的步 驟中，改變電流的脈衝高度最小為約7個數量級，脈衝寬度最多為約300 ps，因此可將電流量I估計成exp(t/t₀)，得到dI/dt約為I/t₀，其中t₀≦1.8*10^-11 s。如此，得到阻抗量Z約等於L/t₀。假設阻抗量Z的目標值約10⁵ ohms，約1V情況下的最高電流約10 μA，則得到電感量L至少應小於等於1.8μH，若電感量L超過這個值，電感元件202將無法有效地在重設步驟中執行阻抗軟性崩潰的功能。

請參照第2圖，於一實施例中，舉例來說，電感元件202具有匝間距(pitch of coil turm)p、垂直深度d、水平寬度W。其中水平寬度W乘以垂直深度d等於剖面面積A(亦即A=W*d)。匝間距p乘以匝數N等於水平長度λ(亦即λ=N*p)。線圈厚度可以P/2表示。

於一實施例中，電感元件202的電感量L等於μ₀ N² A/λ(亦即符合式子L=μ₀ N² A/λ)。非鐵磁芯的電感元件202其磁導率μ₀等於1.26*10^-6 N/A²。匝間距P約1μm。水平寬度W約300μm。匝數N為300。水平長度λ約300 μm。垂直深度d可大於、等於10μm，例如約16 μm，而製造此電感元件202的蝕刻深寬比(aspect ratio etch)約16 μm/0.5 μm，約為30。電感元件202的底面積(footprint)是小於2 mm²，其中儲存容量64 Gb的記憶體陣列其半間距(half-pitch)是10 nm，並佔據25 mm²。電感元件202的電感量L約1.8 μH。

於另一實施例中，電感元件202的垂直深度d是20 μm。水平寬度W是300 μm。匝間距p是2 μm。匝數N是3000。 水平長度λ約6mm。電感元件202的線圈底面積(footprint)是1.8 mm²。使用的鎢導電材料其電阻率(electrical resistivity，又稱電阻係數)ρ是5.6e^-8 ohm-m。電感元件202的電感量L是在10 nH~1 μH的範圍，或例如約11 μH。電感元件202的電阻量(electrical resistance)R_coil為100,000 ohm。電感元件202的電容量(capacitance)C_coil是0.007fF。

第3A圖至第3H圖繪示根據一實施例中電感元件的製造方法。

請參照第3A圖，提供介電層426。介電層426可為形成在半導體基底124(第1圖)上的一介電層，形成方法可包括化學氣相沉積法、物理氣相沉積法等。於介電層426中形成第一溝槽424。第一溝槽424可藉由蝕刻步驟形成，方法包括濕式蝕刻法、乾式蝕刻法、或其他合適的方法。於一實施例中，介電層426的材質可包括氧化物或氮化物，例如氧化矽、氮化矽、或其他合適的材料。

請參照第3B圖，將導電材料428填充至第一溝槽424中。導電材料428可包括金屬，例如鎢(W)、銅(Cu)、金(Au)、銀(Ag)等，或金屬矽化物，或其他合適的材料。導電材料428的形成方法可包括化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、或其他合適的方法。於一實施例中，導電材料428形成在介電層426上表面上的部分可以化學機械研磨法(CMP)或其他合適的方法移除。然後，進行蝕刻步驟以移除第一溝槽424中導電材料428 的上部分，而留下下部分，以在第一溝槽424中形成如第3C圖所示的第一導電部分404A與第一導電部分404C。然後，以介電材料填充第一溝槽424，以形成如第3D圖所示之結構。

請參照第3E圖，可進行蝕刻步驟以在介電層426中形成第二溝槽430。其中第二溝槽430是露出第一導電部分404A、404C。

請參照第3F圖，於第二溝槽430中形成第二導電部分406A、406B。第二導電部分406A、406B的材質可包括金屬例如鎢(W)、銅(Cu)、金(Au)、銀(Ag)，或金屬矽化物，或其他合適的材料。

請參照第3G圖，移除部分的介電層426與第二導電部分406A、406B，以形成至少一個露出第二導電部分406A、406B的第三溝槽432。

請參照第3H圖，於第三溝槽432中填充導電材料，以形成第一導電部分404B。導電材料可包括金屬例如鎢(W)、銅(Cu)、金(Au)、銀(Ag)等，或金屬矽化物，或其他合適的材料。

請參照第3H圖，當電感元件402是以金屬鎢以外的材料形成時，其可在後段製程(back end of line，BEOL)之前形成，或在記憶體陣列之前形成。

於其他實施例中，電感元件亦可以其他合適的方法製造。舉例來說，第4圖繪示根據一實施例之電感元件之製造方法的部分步驟。在形成如第3B圖所示的結構之後，可對結構進 行化學機械研磨或其他合適的蝕刻方法，來移除第3B圖所示之導電材料428與介電層426的上部分，並留下如第4圖示的介電層426'與第一導電部分404A、404C。然後在第4圖示的結構上形成介電層，以形成如第3D圖所示的結構。接著可進行如第3E圖至第3H圖所示的製造步驟，以形成如第3H圖所示的電感元件402。

根據實施例，耦接在半導體裝置與電路之間的電感元件，其在重設半導體裝置的步驟中是用作電流限制器，能抑制半導體裝置中的電流快速變化，因此能避免半導體裝置軟性崩潰而失效的問題，藉此維持裝置的效能。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧電感元件

108‧‧‧半導體裝置

110‧‧‧字元線解碼器

112‧‧‧位元線解碼器

114‧‧‧源極線解碼器

116、118‧‧‧電路

120、122‧‧‧區域

124‧‧‧半導體基底

Claims (9)

1. 一種半導體電路，包括：一半導體基底，包括非互相重疊的一第一區域與一第二區域；一半導體裝置，配置在該半導體基底的該第一區域中；一重設電路；以及一電感元件，配置在該半導體基底的該第二區域中，並耦接在該半導體裝置與該重設電路之間，其中在重設該半導體裝置的步驟中，該電感元件是用作一電流限制器。
2. 如申請專利範圍第1項所述之半導體電路，其中該半導體裝置是一電阻式隨機存取記憶體(resistive random accessmemory；RRAM)及/或一金屬-絕緣-金屬互補式電阻元件(metal-insulator-metal complementary resistive element；MIM CRS)。
3. 如申請專利範圍第1項所述之半導體電路，其中該電感元件包括：多數個第一導電部分；以及多數個第二導電部分，該些第二導電部分是鄰接該些第一導電部分，該些第一導電部分的一部分是具有往一第一方向延伸的長軸，該些第二導電部分具有往一第二方向延伸的長軸，該些第一導電部分的另一部分是具有往一第三方向延伸的長軸，該第一方向、該第二方向與該第三方向是互不相同。
4. 如申請專利範圍第3項所述之半導體電路，其中該電感元件更包括一介電層，該電感元件的該些第一導電部分與該些第二導電部分是配置在該介電層中。
5. 如申請專利範圍第1項所述之半導體電路，其中該電感元件、該半導體裝置與該重設電路是電性串聯。
6. 一種半導體電路的操作方法，其中該半導體電路包括：一半導體基底，包括非互相重疊的一第一區域與一第二區域；一半導體裝置，配置在該半導體基底的該第一區域中；一重設電路；以及一電感元件，配置在該半導體基底的該第二區域中，該操作方法包括：藉由一重設電路對一半導體裝置進行一重設步驟，其中在該重設步驟中，電性連接在該半導體裝置與該重設電路之間的一電感元件是用作電流限制器。
7. 如申請專利範圍第6項所述之半導體電路的操作方法，其中該半導體裝置是一電阻式隨機存取記憶體(resistive random access memory；RRAM)及/或一金屬-絕緣-金屬互補式電阻元件(metal-insulator-metal complementary resistive element；MIM CRS)。
8. 如申請專利範圍第6項所述之半導體電路的操作方法，其中該電感元件、該半導體裝置與該重設電路是電性串聯。
9. 一種電感元件的製造方法，包括：於一介電層中形成至少一個第一溝槽；利用一導電材料填充該至少一個第一溝槽；移除該導電材料的一上部分，以於該至少一個第一溝槽的一下部分中形成至少一個第一導電部分，該至少一個第一導電部分具有往一第一方向延伸的一長軸；填充一介電材料於該至少一個第一溝槽中；形成至少一個第二溝槽於該介電層中，其中該至少一個第二溝槽露出該至少一個第一導電部分；以及於該至少一個第二溝槽中形成至少一個第二導電部分鄰接該至少一個第一導電部分，其中該至少一個第二導電部分具有往一第二方向延伸的一長軸，其中該第一方向與該第二方向不相同；以及形成另至少一個第一導電部分鄰接該至少一個第二導電部分。