TWI472026B - 用於形成與金屬－絕緣體－絕緣體－金屬（ｍｉｉｍ）二極體串聯的記憶體元件之方法 - Google Patents

用於形成與金屬－絕緣體－絕緣體－金屬（ｍｉｉｍ）二極體串聯的記憶體元件之方法 Download PDF

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Description

用於形成與金屬-絶緣體-絶緣體-金屬(MIIM)二極體串聯的記憶體元件之方法
根據本發明之實施例係針對含有非揮發性記憶體單元陣列及特定地併有被動元件記憶體單元之彼等陣列之積體電路。
與本申請案在同一日期申請之以下有關申請案經交叉參考且其全部內容以引用的方式併入本文中：美國專利申請案第12/240,785號(代理人案號SAND-01343US0)，題為「MIIM DIODES HAVING STACKED STRUCTURE」；及美國專利申請案第12/240,766號(代理人案號SAND-01344US0)，題為「IMPROVED MIIM DIODES」。
具有狀態改變(諸如，電阻或相位改變)之可偵測位準的材料用以形成各種類型的基於非揮發性半導體之記憶體裝置。舉例而言，一些材料(例如，碳)可在低電阻狀態與高電阻狀態之間切換。此等類型之材料可用以形成可重寫記憶體單元。材料中之可偵測電阻的多個位準可進一步用以形成可能或可能不可重寫之多狀態裝置。
常常將具有諸如可偵測電阻位準之記憶體效應的材料與導引元件串聯置放以形成記憶體裝置。通常將具有非線性傳導電流之二極體或其他裝置用作導引元件。在許多實施中，按在每一字線與位元線之相交處與記憶體單元大體上垂直之組態排列一組字線及位元線。可在相交處建構兩端子記憶體單元，其中一端子(例如，單元之端子部分或單元之單獨層)與形成各別字線之導體接觸，且另一端子與形成各別位元線之導體接觸。
可用於導引元件之一類型之二極體為金屬絕緣體金屬二極體。金屬絕緣體二極體可具有一個以上絕緣層。因此，當術語用於本文中時，「金屬-絕緣體二極體」包括具有一或多個絕緣體層之二極體。舉例而言，一組態為金屬-絕緣體-絕緣體-金屬二極體(MIIM二極體)。不幸地，形成具有良好「接通電流」及整流比之MIIM二極體為具挑戰性的。隨著裝置至較小特徵尺寸之按比例縮放繼續，存在對具有良好整流行為及較小縱橫比之二極體的需要。
此外，需要用以形成可切換記憶體元件之技術與用以形成導引元件(諸如，MIIM二極體)之技術相容。
揭示一種在單一鑲嵌製程中形成具有金屬-絕緣體二極體及碳記憶體元件之記憶體單元的方法。形成碳記憶體元件之方法與形成具有小縱橫比及薄二極體堆疊之金屬-絕緣體二極體相容。此外，單一鑲嵌方法較其他技術而言允許記憶體單元以較少蝕刻及清潔形成。
在一實施例中，記憶體單元係藉由執行以下步驟而形成。形成具有一底部及一側壁之渠溝。第一二極體電極在單一鑲嵌製程期間形成於該渠溝中。該第一二極體電極具有平行於該渠溝之底部的第一部分及平行於側壁之第二部分。包含第一絕緣材料之第一絕緣區域在該單一鑲嵌製程期間形成於該渠溝中。該第一絕緣區域具有平行於該渠溝之底部的第一部分及平行於側壁之第二部分。包含第二絕緣材料之第二絕緣區域在該單一鑲嵌製程期間形成於該渠溝中。該第二絕緣區域具有平行於該渠溝之底部的第一部分及平行於側壁之第二部分。第二二極體電極在該單一鑲嵌製程期間形成於該渠溝中。第一絕緣區域及第二絕緣區域存在第一二極體電極與第二二極體電極之間以形成金屬-絕緣體-絕緣體-金屬(MIIM)二極體。碳之一區域在該單一鑲嵌製程期間形成於該渠溝中。碳之至少一部分與該MIIM二極體電串聯。
在一態樣中，記憶體單元係根據以下步驟形成。形成具有一底部及一側壁之渠溝。碳在該渠溝之底部之上且鄰近於側壁沈積。用於第一二極體電極之材料經沈積以使得第一二極體電極在碳之上形成一保形層。用於第一絕緣材料之材料經沈積以使得第一絕緣材料在第一二極體電極之上形成一保形層。用於第二絕緣材料之材料經沈積以使得第二絕緣材料在第一絕緣材料之上形成一保形層。用於第二二極體電極之材料經沈積以使得第一絕緣材料及第二絕緣材料存在第一二極體電極與第二二極體電極之間以形成金屬-絕緣體-絕緣體-金屬(MIIM)二極體。碳之至少一部分與該MIIM二極體電串聯以形成可逆電阻切換元件。
在再一態樣中，記憶體單元係藉由執行以下步驟形成。形成一導體。形成具有一底部及一側壁之渠溝。碳之一區域在單一鑲嵌製程期間形成於該渠溝中。碳之第一部分平行於側壁形成且碳之第二部分平行於該渠溝之底部形成。第一二極體電極在該單一鑲嵌製程期間形成於該渠溝中。該第一二極體電極在碳之上形成一保形層。此外，碳之第一部分與第一二極體電極及導體電接觸以使得金屬-碳-金屬可逆電阻切換元件形成。第一絕緣區域在該單一鑲嵌製程期間形成於該渠溝中。第一絕緣材料在第一二極體電極之上形成一保形層。第二絕緣區域在該單一鑲嵌製程期間形成於該渠溝中。第二絕緣材料在第一絕緣材料之上形成一保形層。第二二極體電極在該單一鑲嵌製程期間形成於該渠溝中。第一絕緣區域及第二絕緣區域存在第一二極體電極與第二二極體電極之間以形成金屬-絕緣體-絕緣體-金屬(MIIM)二極體。
圖1描繪可根據本發明之實施例使用的非揮發性記憶體單元之一例示性結構。如圖1中描繪之記憶體單元100包括一連接至第一導體110之第一端子部分及一連接至第二導體112之第二端子部分。該記憶體單元包括一與一狀態改變元件104及一反熔絲106串聯之導引元件102以提供非揮發性資料儲存。導引元件可採取展現非線性傳導電流特性的任何合適裝置之形式，諸如簡單二極體。本文中所揭示的MIIM二極體之各種實施例可用以實施導引元件。狀態改變元件104將按實施例變化，且可包括眾多類型之材料來經由代表性物理狀態儲存資料。狀態改變元件104可包括電阻改變材料、相變電阻性材料等。舉例而言，在一實 施例中使用具有至少兩個可偵測電阻改變位準(例如，低至高及高至低)的半導體或其他材料來形成被動儲存元件。
狀態改變元件104的合適材料之實例包括(但不限於)經摻雜之半導體(例如，多晶矽(polycrystalline silicon，更通常地，polysilicon))、過渡金屬氧化物、錯合金屬氧化物、可程式化金屬化連接、相變電阻性元件、有機材料可變電阻器、碳聚合物薄膜、經摻雜之硫族化物玻璃及含有改變電阻之行動原子的肖特基(Schottky)障壁二極體。在一些情況下，可僅在第一方向上切換此等材料之電阻率(例如，高至低)，而在其他者中，可將電阻率自第一位準(例如，較高電阻)切換至第二位準(例如，較低電阻)，且接著朝向第一電阻率位準切換回。
在一實施例中，狀態改變元件104為Ge2 Sb2 Te5 (GST)。GST具有允許每單元兩個位準的自結晶至非晶之可逆相變的性質。然而，亦可使用准非晶及准結晶相位以允許每個具有GST之單元的額外位準。
在一些實施例中，狀態改變元件104係由碳材料形成。由碳形成之狀態改變元件104可包含非晶與石墨碳之任何組合。在一態樣中，沈積碳作為碳薄膜。然而，不要求碳狀態改變元件為碳薄膜。在一態樣中，狀態改變元件104為碳奈米管(CNT)。存在用以在CNT中實施切換機構之眾多技術。一技術為在CNT內部具有金屬之離子或奈米粒子。狀態改變元件104之狀態係基於離子或奈米粒子在CNT內之位 置。然而，可使用其他技術將資訊儲存於CNT中。
藉由將邏輯資料值指派至可經設定且自狀態改變元件104讀取的電阻之各種位準，記憶體單元100可提供可靠的資料讀取/寫入性能。反熔絲106可進一步提供可用於非揮發性資料儲存之電阻狀態改變能力。製造在高電阻狀態下之反熔絲，且可使其爆裂或熔合至較低電阻狀態。反熔絲在其初始狀態下通常為非傳導性的，且在其爆裂或熔合狀態下展現高傳導率及低電阻。由於考慮周到的裝置或元件可具有電阻及不同的電阻狀態，因此術語「電阻率」及「電阻率狀態」用以指代材料自身之性質。因此，電阻改變元件或裝置可具有電阻狀態，而電阻率改變材料可具有電阻率狀態。
反熔絲106可將其狀態改變能力外之益處提供至記憶體單元100。舉例而言，反熔絲可用以將記憶體單元之導通電阻設定在相對於與該單元相關聯之讀取-寫入電路的適當位準下。此等電路通常用以使反熔絲爆裂且具有相關聯之電阻。因為此等電路驅動電壓及電流位準以使反熔絲爆裂，所以反熔絲傾向於在稍後操作期間將記憶體單元設定於此等相同電路之適當的導通電阻狀態下。
可將一範圍之電阻值指派至一物理資料狀態以適應在設定及重設循環後的裝置當中之差異以及裝置內之變化。術語「設定」及「重設」通常分別用以指代將元件自高電阻物理狀態改變至低電阻物理狀態之過程(設定)及將元件自低電阻物理狀態改變至較高電阻物理狀態之過程(重設)。 根據本發明之實施例可用以將記憶體單元設定至較低電阻狀態或將記憶體單元重設至較高電阻狀態。儘管可關於設定或重設操作來提供具體實例，但應瞭解，此等僅為實例且本發明並未如此限制。
各種類型之合適的狀態改變元件描述於題為「Vertically Stacked Field Programmable Non-volatile Memory and Method of Fabrication」之美國專利第6,034,882號中。可使用各種其他類型之狀態改變元件，包括在題為「Three Dimensional Memory Array and Method of fabrication」之美國專利第6,420,215號及題為「Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack」之美國專利第6,631,085號中描述之狀態改變元件，該等專利案之全部內容皆特此以引用的方式併入。
應瞭解，在實施例中可使用其他類型之兩端子非揮發性記憶體單元。舉例而言，一實施例不具有反熔絲106且僅包括狀態改變元件104及導引元件102。替代反熔絲或除了反熔絲之外，其他實施例可包括額外狀態改變元件。
導體110及112通常相互正交且形成陣列端子線用於存取記憶體單元100之陣列。可將在一層處之陣列端子線(亦稱作陣列線)稱為字線或X線。可將在垂直鄰近層處之陣列線稱為位元線或Y線。記憶體單元可形成於每一字線與每一位元線之突出的相交處，且連接於各別相交之字線與位元線之間，如對於記憶體單元100之形成所展示。具有至少兩個記憶體單元層級(亦即，兩個記憶體平面)之三維記憶體陣列可利用一個以上字線層及/或一個以上位元線層。單體三維記憶體陣列為多個記憶體層級形成於單一基板(諸如，晶圓)上方之記憶體陣列，其中無介入之基板。
圖2A至圖2F描繪MIIM二極體連同狀態改變元件之若干不同實施例。MIIM二極體可用以實施記憶體單元100之導引元件102部分。圖2E中所描繪之實施例亦展示一反熔絲106。注意，反熔絲106為可選元件。在圖2A至圖2F中之至少一些中亦展示諸如位元線接點及字線接點之其他元件。
圖2A至圖2B描繪MIIM二極體之一實施例之橫截面圖。圖2A為沿著圖2B之線B-B'截取的透視圖。圖2B為沿著圖2A之線A-A'截取的透視圖。大體而言，MIIM二極體包含一外電極、一內電極，在其間具有兩個絕緣體。圖2A亦描繪與內電極電接觸之狀態改變元件104。考慮MIIM二極體之總尺寸，具有內電極及外電極之此組態導致電極之實質表面積相互接近。大的表面積導致大量的二極體接通電流。
在圖2B之實施例中，將MIIM二極體之橫截面描繪為具有大體圓形形狀。然而，該MIIM二極體可具有沿著彼橫截面之許多其他形狀。舉例而言，該橫截面可為橢圓形或具有任何數目個邊之多邊形。若橫截面為多邊形，則不要求角銳利。舉例而言，多邊形可具有圓角。二極體可具有其他形狀，諸如星形。因此，橫截面不限於特定形狀。
此外，儘管圖2B關於圖2B中所展示之橫截面將外電極描繪為完全包圍內電極(及絕緣體)，但此並非要求。圖2C展示沿著與圖2B相同的橫截面(圖2A之線A-A')截取之實施例。注意，在圖2C中，外電極不完全包圍內電極。亦注意，沿著圖2C之線C-C'截取之透視圖可看似與圖2A中所描繪之MIIM二極體相同。
在圖2A至圖2B中所描繪之實施例中，將MIIM二極體安置於絕緣體202中之一渠溝或通道內。該渠溝未明確地展示於圖2A至圖2B中。然而，外電極形成於渠溝中。因此，在此實施例中，可將渠溝之大體形狀理解為外電極之外邊界。大體而言，該渠溝具有一底部及一或多個側壁。渠溝之底部為觸碰位元線接點之線。如圖2A中所描繪，側壁為垂直的且與底部大體上垂直。因此，在圖2A中，外電極(及其他元件)具有大體上相同的自頂部至底部之寬度。然而，不要求渠溝之側壁與渠溝之底部大體上垂直。舉例而言，側壁在頂部附近可比在底部附近寬。因此，外電極(及其他元件)之寬度可愈接近頂部而變得逐漸愈寬。
圖2D描繪狀態改變元件104經安置於內電極中之凹座內的MIIM二極體之一實施例。圖2E描繪狀態改變元件104及反熔絲經安置於內電極中之凹座內的MIIM二極體之一實施例。圖2D及圖2E兩者皆係自與圖2A相同的定向描繪。在圖2D及圖2E之實施例中，當自頂部查看(例如，自諸如圖2B中所描繪之透視圖)時，狀態改變元件104及反熔絲兩者可具有多種形狀。已關於圖2B之實施例論述了此等替代形狀之實例。
圖2F描繪絕緣體及內電極各自具有一在絕緣體202之一表面之上延伸之部分的MIIM二極體之一實施例。又，在此實施例中，狀態改變元件104位於內電極下。自與圖2A相同之定向描繪圖2F。
在圖2F中所描繪之實施例中，狀態改變元件104處於渠溝之底部。將內電極安置於狀態改變元件104之上。因此，內電極處於渠溝之底部之上-換言之，在之上並不意謂直接接觸。內電極亦鄰近於渠溝之側壁而安置。注意，另一材料之層(例如，黏著層)可存在內電極與側壁之間。第一絕緣體具有一安置於內電極之上之第一部分(渠溝內之部分)。第一絕緣體具有在絕緣體202之表面之上延伸之一或多個部分。不要求第一絕緣體與絕緣體202之表面實體接觸，但其為一可能。一或多個其他材料層亦有可能存在於第一絕緣體與絕緣體202之表面之間。
第二絕緣體具有一安置於第一絕緣體之上之第一部分(渠溝內之部分)。第二絕緣體具有在第一絕緣體之上延伸之一或多個部分。在另一實施例中，第一絕緣體不在絕緣體202表面之上延伸。在此後者實施例中，第二絕緣體可能或可能不與絕緣體202表面直接接觸(亦即，不同於第一絕緣體之材料可處於絕緣體202表面之上)。
內電極具有安置於渠溝內之第一部分及在第二絕緣體之上延伸之一或多個部分。在另一實施例中，第一絕緣體及第二絕緣體兩者皆不在絕緣體202表面之上延伸。在此後者實施例中，內電極可能或可能不與絕緣體202表面直接接觸(亦即，不同於絕緣體之材料可處於絕緣體202表面之上)。
圖2F之實施例亦具有一在內電極之上之字線/位元線。視正將記憶體單元用於記憶體陣列中之方式而定，字線/位元線指代可充當字線或充當位元線之導體。
注意，額外材料層可存在於圖2A至圖2F中之任一者中。舉例而言，在一些實施例中，可在圖2A至圖2F中所描繪之兩個層之間添加一材料層以改良黏著力。作為一實例，可添加諸如TaN之材料。
圖3A至圖3B描繪可在各種實施例中使用的一例示性單體三維記憶體陣列之一部分。然而，可根據各種實施例使用其他記憶體結構，包括在半導體基板上、上方或內製造之二維記憶體結構。在於圖3A之透視圖中所描繪之結構中的記憶體單元之間共用字線層及位元線層兩者。此組態常常被稱作全鏡像結構。複數個大體上平行且共平面之導體在第一記憶體層級L0處形成第一組位元線162。在層級L0處之記憶體單元152形成於此等位元線與鄰近字線164之間。在圖3A至圖3B之配置中，字線164在記憶體層L0與L1之間共用，且由此，進一步連接至在記憶體層級L1處之記憶體單元170。第三組導體形成位元線174，用於在層級L1處之此等單元。此等位元線174又在記憶體層級L1與記憶體層級L2之間共用，描繪於圖3B之橫截面圖中。記憶體單元178連接至位元線174及字線176以形成第三記憶體層級L2，記憶體單元182連接至字線176及位元線180以形成第四記憶體層級L3，且記憶體單元186連接至位元線180及字線184以形成第五記憶體層級L4。二極體之極性之配置以及字線及位元線之各別配置可按實施例變化。另外，可使用多於或少於五個的記憶體層級。
在一實施例中，相對於記憶體單元152之第一層級之MIIM二極體上端朝下地形成記憶體單元170的MIIM二極體。舉例而言，參照圖2A中之內電極及外電極，內電極可最靠近用於單元170之導體164，而外電極可最靠近用於單元152之導體164。
在一替代實施例中，一層間介電質可形成於鄰近記憶體層級之間。在此替代例中，無導體在記憶體層級之間共用。用於三維單體儲存記憶體的此類型之結構常常被稱作非鏡像結構。在一些實施例中，可將共用導體之鄰近記憶體層級及不共用導體之鄰近記憶體層級堆疊於同一單體三維記憶體陣列中。在其他實施例中，一些導體經共用，而其他者不被共用。舉例而言，在一些組態中，僅共用字線或僅共用位元線。第一記憶體層級L0可包括在位元線層級BL0與字線層級WL0之間的記憶體單元。在層級WL0處之字線可經共用以在記憶體層級L1處形成連接至第二位元線層級BL1之單元。該等位元線層不被共用，因此下一個層可包括一層間介電質以將位元線BL1與下一個導體層級分開。此類型之組態常常被稱作半鏡像。記憶體層級無需皆形成為具有同一類型之記憶體單元。若需要，則使用電阻改變材料之記憶體層級可與使用其他類型之記憶體單元之記憶體層級交替，等等。
在一實施例中，使用安置於陣列之不同字線層上之字線段形成字線。該等段可藉由垂直連接而連接以形成個別字線。可將各自存在單獨層上且大體上垂直對準(儘管在一些層上有小的橫向偏移)之一群字線共同地稱為列。一列內之字線較佳地共用列位址之至少一部分。類似地，可將各自存在單獨層上且大體上垂直對準(再次地，儘管在一些層上有小的橫向偏移)之一群位元線共同地稱為行。一行內之位元線較佳地共用行位址之至少一部分。此組態之一實例描述於題為「Transistor Layout Configuration for Tight Pitched Memory Array Lines」之美國專利第7,054,219號中，其全部內容特此以引用的方式併入。
圖4為包括一記憶體陣列201的積體電路之方塊圖。記憶體陣列201之陣列端子線包括經組織為列之各種字線層，及經組織為行之各種位元線層。積體電路200包括列控制電路220，其輸出端208連接至記憶體陣列201之各別字線。列控制電路接收M個列位址信號及一或多個各種控制信號之一群組，且通常可包括用於讀取及寫入(亦即，程式化)操作兩者的諸如列解碼器222、陣列端子驅動器224及區塊選擇電路226之電路。積體電路200亦包括行控制電路210，其輸入端/輸出端206連接至記憶體陣列201之各別位元線。行控制電路210接收N個行位址信號及一或多個各種控制信號之一群組，且通常可包括諸如行解碼器212、陣列端子接收器或驅動器214、區塊選擇電路216以及讀取/寫入電路及I/O多工器之電路。諸如列控制電路220及行控 制電路210之電路可共同稱為控制電路或用於其至記憶體陣列201之各種陣列端子之連接的陣列端子電路。
併有一記憶體陣列之積體電路通常將該陣列有時細分為大量子陣列或區塊。可進一步將區塊一起群聚為含有(例如)16、32或不同數目個區塊之分區。如頻繁地使用，子陣列為具有大體未由解碼器、驅動器、感測放大器及輸入/輸出電路打破之相連字線及位元線的一群相連記憶體單元。因多種原因中之任一者而進行此。舉例而言，在大陣列中，沿著字線及位元線向下橫穿之自此等線之電阻及電容引起的信號延遲(亦即，RC延遲)可能極顯著。藉由將較大陣列細分為一群較小子陣列使得減小每一字線及/或每一位元線之長度，可減少此等RC延遲。作為另一實例，與存取一群記憶體單元相關聯之功率可將上限規定為在給定記憶體循環期間可同時存取的記憶體單元之數目。因此，經常將大的記憶體陣列細分為較小子陣列以減少同時存取的記憶體單元之數目。然而，為了易於描述，亦可將陣列與子陣列同義地使用以指代具有大體未由解碼器、驅動器、感測放大器及輸入/輸出電路打破之相連字線及位元線之一群相連記憶體單元。積體電路可包括一個或一個以上記憶體陣列。
圖5為根據一實施例在操作期間的記憶體陣列之一部分的電路圖。可使用各種偏壓方案來程式化及讀取記憶體單元。以下描述一些實施之細節，但其並不意欲為限制性的。在一些實施中，藉由建立在記憶體元件上之適當電壓 (藉由將合適電壓施加至字線及位元線)來程式化或讀取記憶體單元。
舉例而言，為了讀取記憶體單元，可將選定位元線設定至正偏壓(例如，½ Vread)，未選定位元線接地。可將選定字線設定至處於負偏壓(例如，-½ Vread)，未選定字線接地。因此，一選定記憶體單元將具有在其上之Vread。其他偏壓條件亦可用以讀取記憶體單元。
在一些實施例中，狀態改變元件係由碳形成。在此等實施例中，記憶體單元操作可係基於藉由高偏壓電壓(例如，4V)之施加的碳材料中之雙穩電阻改變。兩個狀態之間的電阻率之差可在100x以上，如在美國專利6,706,402中所描述。穿過記憶體單元之電流為碳材料之電阻的函數。在比程式電壓低之電壓下讀取記憶體單元，使得讀取將不改變碳材料之電阻。藉由在二極體上施加高正向偏壓，可將記憶體單元自「0」改變至「1」。藉由施加高正向偏壓，可將記憶體單元自「1」改變回至「0」。
操作記憶體單元之細節將視實施例而變化。以下描述操作記憶體單元之一些實施例的其他細節。在積體電路製造期間，可將記憶體單元之狀態改變元件置於其可能狀態中之某一者下；此被稱作「初始狀態」。舉例而言，若狀態改變元件為具有兩個狀態(斷裂之介電質)及(完好的介電質)之介電質斷裂反熔絲，則在製造後且在程式化前，此元件之初始狀態為(完好的)。狀態改變元件之其他實施例將具有不同組的狀態及由此不同的初始狀態。按照慣例，此初始狀態-「邏輯零」狀態表示在半導體製造期間儲存於記憶體單元中之初始值。但當然，其他慣例，將初始狀態稱作(例如)「邏輯1」將同等有效，且該選擇僅關係到偏好或方便而非技術必要性。
藉由使狀態改變元件自其初始狀態轉變至新狀態來程式化記憶體單元。可藉由在記憶體單元上(自輸入端子至輸出端子)施加合適的大電壓而使狀態改變元件之許多實施例改變狀態。舉例而言，若狀態改變元件經具體化為介電質斷裂反熔絲，則可藉由在單元之端子上施加大電壓(或藉由迫使大電流穿過該單元)來對其程式化，其中極性經選擇使得導引元件經加正向偏壓。此將大電場直接置於介電質反熔絲上，其使介電質斷裂，由此改變狀態改變元件之狀態。
一用於程式化介電質斷裂狀態改變元件之可能方法為將記憶體單元之輸出端子接地，且同時將其輸入端子升高至大的正電壓(假定導引元件經如下定向：其陽極面向輸入端子且其陰極面向輸出端子，亦即，當輸入端子處於比輸出端子高的電壓下時，導引元件經加正向偏壓)。若以另一方式定向導引元件，其中陽極面向輸出端子且陰極面向輸入端子，則設計者可在程式化期間僅顛倒程式化電壓且保持導引元件經正向偏壓：將輸入端子接地且同時將輸出端子升高至大的正電壓。用於對導引元件加正向偏壓及程式化介電質斷裂狀態改變元件之許多其他電壓配置將易於對熟習此項技術者顯而易見。
可藉由迫使合適的大電流穿過記憶體單元而非迫使大電壓在記憶體單元上而使狀態改變元件之其他實施例改變狀態。舉例而言，若狀態改變元件經具體化為多晶矽電阻器熔絲，則可藉由將電流源連接至其輸入端子且同時將其輸出端子接地來對其程式化(假定此極性對導引元件加正向偏壓)。假定電流足夠大，則其更改多晶矽電阻器熔絲之電阻，由此改變狀態改變元件之狀態且程式化該單元。
在程式化期間，有可能藉由完全程式化電壓對未選定記憶體單元加反向偏壓。若導引元件之反向漏電流超過有必要用來改變狀態改變元件之狀態的程式化電流，則可發生未選定記憶體單元之意外寫入。因此，應使導引元件及狀態改變元件之特性相互匹配；需要大電流來程式化之狀態改變元件(例如，固有聚合熔絲)可與相當高洩漏的導引元件一起使用，而在極低電流下程式化之狀態改變元件(例如，介電質斷裂反熔絲)需要低洩漏導引元件。
視選定之狀態改變元件而定，記憶體單元可經具體化為一次可程式化非揮發性記憶體或具體化為寫入/抹除/重寫非揮發性記憶體。在第一實例中，若將薄的高電阻性多晶矽薄膜反熔絲用作狀態改變元件(如在美國專利第4,146,902號中所教示)，則其程式化操作係不可逆的且該單元為一次可程式化的。在製造後且在程式化前，所有單元含有「邏輯零」。藉由迫使狀態改變元件至新狀態，不可逆地程式化所要內容為「邏輯1」之彼等單元。邏輯零可變為邏輯1(藉由程式化)，但邏輯1可能不變為邏輯零(因為在此類型之狀態改變元件中，程式化係不可逆的)。
在第二實例中，若將金屬通道絕緣體矽長絲熔絲用作狀態改變元件(如在美國專利第3,717,852號中所教示)，則其程式化操作係可逆的且該單元可經寫入、抹除及重寫。在製造後且在程式化前，所有單元含有「邏輯零」。程式化所要內容為「邏輯1」之彼等單元。然而，對於此狀態改變元件，程式化為可逆的，且若需要，則可將邏輯值自零改變至1及自1改變回至零。
在第三實例中，可使用具有寫入/抹除/重寫能力之狀態改變元件，其程式化操作與電有關，但其抹除操作不必與電有關。可選擇性地將抹除操作應用於一單一記憶體單元，或可立刻「大塊地」將其應用於所有記憶體單元，諸如藉由使其曝露至強的紫外光源，如對UVEPROM記憶體所進行。或可藉由自IC外部之熱源或自直接在IC上之加熱器加熱積體電路來開始塊體抹除操作。或可藉由將狀態改變元件置放於強磁場中來開始塊體抹除。
儘管以上論述係基於具有兩個狀態之狀態改變元件，但此並非必要的。可提供(例如)反熔絲經部分熔合之預定電阻範圍之該反熔絲將提供三狀態元件。浮動閘極MOS裝置允許多層級儲存之眾多可能實施，此對狀態改變元件提供2個以上狀態，如此項技術中所熟知。
圖6為用於形成MIIM二極體的過程之一實施例之流程圖。該過程描述一用於形成圖2F中所描繪之MIIM二極體之技術。圖7A至圖7E為說明圖2F中所描繪之MIIM二極體之實施例的形成之各種階段的圖，且當論述圖6之過程時，將參照其。可將該過程作為形成諸如圖3A及圖3B中所描繪之記憶體陣列的記憶體陣列之一部分執行。注意，當形成記憶體陣列之第一層時或在形成記憶體陣列之下層後，可使用此過程。
在步驟602中，形成狀態改變元件104。在此步驟中可形成許多不同類型之狀態改變元件。作為一實例，形成一GST狀態改變元件。在一態樣中，在步驟602中，將GST狀態改變元件設定至結晶(傳導)狀態或非晶(高電阻)狀態。藉由加熱至適當溫度歷時適當時間來控制GST狀態改變元件之狀態。可藉由使電流穿過GST狀態改變元件來達成加熱。舉例而言，可藉由將GST狀態改變元件加熱至熔融溫度且接著快速淬火狀態改變材料GST來使GST狀態改變元件變換為非晶(高電阻)狀態。將材料快速冷卻至其玻璃轉變溫度以下使GST狀態改變元件被鎖定至其非晶相。在記憶體裝置之操作期間，為了將GST狀態改變元件切換回至其傳導狀態，可將GST狀態改變元件加熱至至少其結晶溫度(其處於玻璃轉變溫度與熔融溫度之間)。此加熱引起在幾奈秒之週期內快速發生長晶及晶體生長。將結晶溫度維持歷時足以允許晶體在GST狀態改變元件中形成的時間週期。
注意，在步驟602中可形成許多其他類型之狀態改變元件104。本文中已提供其他狀態改變元件104之實例。步驟602可形成彼等實例狀態改變元件或本文中未具體提及的其他狀態改變元件104中之任一者。
在步驟604中，將一氧化層沈積於狀態改變元件104上方及周圍。該氧化層將充當絕緣體202。在步驟606中，拋光氧化層以使氧化物之表面平滑。舉例而言，執行化學機械拋光(CMP)。
在步驟608中，圖案化及蝕刻氧化層以在氧化層中形成一渠溝。蝕刻可為各向同性或各向異性的。更各向同性之蝕刻可幫助在接觸內電極的同時減少對微影之負擔，且亦使裝置更可擴充。渠溝之一實例寬度為22奈米。渠溝之一實例深度為70奈米。然而，渠溝可具有不同寬度及/或不同深度。又，注意，渠溝之縱橫比可比此實例高或低。步驟602至步驟608之結果描繪於圖7A中。圖7A將渠溝描繪為具有自頂部至底部大體上均勻的寬度。然而，渠溝可具有不均勻寬度。作為一實例，渠溝可朝向底部變得逐漸更窄。
在步驟610中，在渠溝中形成一外電極。在一態樣中，使用原子層沈積(ALD)形成外電極。然而，可使用其他技術來形成外電極。在沈積用於外電極之材料後，移除在渠溝外部之過多材料。因此，電隔離在不同渠溝中之二極體。在一實施中，執行拋光(例如，CMP)以導致電極材料僅覆蓋渠溝之底部及側壁。在CMP後，外電極不覆蓋絕緣體202之頂表面。在另一實施中，藉由蝕刻而移除過多電極材料。圖7B描繪在步驟610後之結果。外電極具有一外表面(與絕緣體202及狀態改變元件104接觸)及一內表面。該內表面在該外電極內界定一區域。
在一實施中，外電極係由氮化鈦(TiN)形成。在一實施中，藉由添加合適材料來調諧外電極之功函數。舉例而言，添加鋁以調諧功函數。作為一實例，若外電極待充當二極體之陰極，則可在4eV下建立功函數。作為一實例，若外電極待充當陽極，則可在5eV下建立功函數。注意，在此實例中，建立具有比陽極低的功函數之陰極。亦可使用不同於4eV及5eV之值。陰極具有比陽極低之功函數並非要求。在另一態樣中，陽極與陰極具有同一功函數。在再一態樣中，陰極具有比陽極高之功函數。
不要求外電極由TiN形成。在一實施中，形成外電極由已經處理以增加其傳導率之多晶矽形成的二極體。作為一實例，外電極係由經摻雜之多晶矽形成。舉例而言，外電極可為n+摻雜之多晶矽或p+摻雜之多晶矽。可以其他方式處理多晶矽以增加其傳導率。本文中，術語「金屬絕緣體二極體」意欲包括電極係由多晶矽形成之二極體。
在步驟612中，形成一第一絕緣體層。將第一絕緣體之一部分作為保形層沈積於外電極之內表面之上。將第一絕緣體之另一部分沈積於絕緣體202之表面之上。在一態樣中，使用原子層沈積(ALD)形成第一絕緣體。然而，可使用其他技術來形成第一絕緣體。第一絕緣體可由二氧化矽形成。作為一實例，第一絕緣體可為約10埃厚。第一絕緣體在渠溝之底部上可具有粗略地與側面上相同的厚度。第一絕緣體具有均勻厚度並非要求，但第一絕緣體應為連續的。圖7C描繪步驟612後之結果。
在步驟614中，形成一第二絕緣體層。將第二絕緣體之一部分作為保形層沈積於第一絕緣體之處於渠溝內的部分之上。將第二絕緣體之另一部分沈積於第一絕緣體之在絕緣體202表面之上延伸的部分之上。在一態樣中，使用原子層沈積(ALD)形成第二絕緣體。然而，可使用其他技術來形成第二絕緣體。第二絕緣體可由二氧化鉿(HfO2 )形成。作為一實例，第二絕緣體可為約20埃厚。第二絕緣體在渠溝之底部上可具有粗略地與側面上相同的厚度。第二絕緣體具有均勻厚度並非要求，但第二絕緣體應為連續的。圖7D描繪步驟614後之結果。
在步驟616中，形成內電極。內電極之一部分形成於渠溝內。內電極之另一部分形成於第二絕緣體之在絕緣體202表面之上延伸的部分之上。內電極可由TiN形成。然而，可使用其他材料來形成內電極。可使用許多不同技術沈積用於內電極之材料。在一態樣中，使用原子層沈積(ALD)形成內電極。然而，不要求將內電極沈積為極薄的層，因此不需要ALD用於形成內電極。在沈積材料後，執行拋光(例如，CMP)。
在一態樣中，內電極充當陽極且具有5eV之功函數，外電極充當具有4eV之功函數的陰極。在另一態樣中，內電極充當陰極且具有4eV之功函數，外電極充當具有5eV之功函數的陽極。圖7E描繪步驟616後之結果。
在步驟618中，在內電極之頂部之上形成字線/位元線。字線/位元線可由鋁形成，但可使用其他材料。步驟618包括沈積用於字線/位元線之材料、圖案化及蝕刻。用於圖案化及蝕刻字線/位元線之技術係熟知的且將不詳細論述。執行步驟618後之結果描繪於圖2F中。
圖8為用於形成MIIM二極體的過程之一實施例之流程圖。該過程描述一用於形成圖9E中所描繪之MIIM二極體的技術。在步驟802中，形成一字線/位元線接點。在一實施中，字線/位元線接點係由TiN形成；然而，可使用另一材料。字線或位元線自身可由鋁、鎢或另一傳導材料形成。可藉由沈積TiN以及圖案化及蝕刻來達成字線/位元線接點之形成。
在步驟804中，形成一渠溝或通道。在一實施例中，藉由沈積、圖案化及蝕刻一絕緣體來形成渠溝。舉例而言，將諸如SiO2 、Si3 N之絕緣材料沈積於位元線(或字線)及字線/位元線接點之上。絕緣材料將充當絕緣體202。絕緣材料經平坦化以使氧化物之表面平滑。舉例而言，執行化學機械拋光(CMP)。經平坦化之絕緣材料經圖案化及蝕刻以在氧化層中形成一渠溝。蝕刻可為各向同性或各向異性的。渠溝之一實例寬度為22奈米。渠溝之一實例深度為70奈米。然而，渠溝可具有不同寬度及/或不同深度。又，注意，渠溝之縱橫比可比此實例高或低。
在一實施例中，不藉由沈積、圖案化及蝕刻氧化物來形成渠溝。實情為，形成支柱。接著，在支柱周圍形成氧化物(或另一絕緣體)。接下來，移除支柱以產生支柱經定位處之渠溝。舉例而言，在位元線/字線接點之頂部上形成鍺支柱。鍺經沈積、圖案化及蝕刻至存在待形成渠溝或通道之區域中的支柱中。支柱可由不同於鍺之材料形成。在支柱周圍沈積諸如SiO2 、Si3 N之絕緣材料。絕緣材料將充當絕緣體202。藉由回蝕製程、化學機械拋光(CMP)或類似者使絕緣材料平坦化。在平坦化後，藉由灰化或其他蝕刻技術移除支柱以在絕緣體202中產生渠溝。
在步驟806中，沈積用於外電極之材料。在一態樣中，使用原子層沈積(ALD)形成外電極。然而，可使用其他技術來形成外電極。沈積可將一些電極材料留在絕緣體202之表面之上。可在稍後的處理步驟中移除此電極材料。因此，當處理完成時，外電極覆蓋渠溝之底部及側壁，但不覆蓋絕緣體202之頂表面。在一實施中，外電極係由TiN形成。在一實施中，藉由添加合適材料來調諧外電極之功函數。舉例而言，添加鋁以調諧功函數。作為一實例，若外電極待充當二極體之陰極，則可在4eV下建立功函數。作為一實例，若外電極待充當陽極，則可在5eV下建立功函數。注意，在此實例中，建立具有比陽極低的功函數之陰極。亦可使用不同於4eV及5eV之值。陰極具有比陽極低的功函數並非要求。在另一態樣中，陽極與陰極具有同一功函數。在再一態樣中，陰極具有比陽極高的功函數。
不要求外電極由TiN形成。在一實施中，形成外電極由已經處理以增加其傳導率之多晶矽形成之二極體。作為一實例，外電極係由經摻雜之多晶矽形成。舉例而言，外電極可為n+摻雜之多晶矽或p+摻雜之多晶矽。可以其他方式處理多晶矽以增加其傳導率。
在步驟808中，將用於第一絕緣體層之材料沈積於渠溝中。在一態樣中，使用原子層沈積(ALD)形成第一絕緣體。然而，可使用其他技術來形成第一絕緣體。第一絕緣體可由二氧化矽形成。作為一實例，第一絕緣體可為約10埃厚。第一絕緣體在渠溝之底部上可具有粗略地與側面上相同的厚度。第一絕緣體具有均勻厚度並非要求，但第一絕緣體應為連續的。在此實施例中，當處理完成時，第一絕緣體完全位於渠溝內。然而，在此點，絕緣體材料中之一些可仍存在絕緣體202之表面之上。
在步驟810中，將用於第二絕緣體層之材料沈積於渠溝中。材料中之一些可在絕緣體202之表面之上延伸。在此實施例中，當處理完成時，第二絕緣體完全位於渠溝內。然而，可在稍後的處理步驟中移除過多材料。在一態樣中，使用原子層沈積(ALD)形成第二絕緣體。然而，可使用其他技術來形成第二絕緣體。第二絕緣體可由HfO2 形成。作為一實例，第二絕緣體可為約20埃厚。第二絕緣體在渠溝之底部上可具有粗略地與側面上相同的厚度。第二絕緣體具有均勻厚度並非要求，但第二絕緣體應為連續的。
在步驟812中，將用於內電極之材料沈積於渠溝中。在此實施例中，當處理完成時，內電極將完全位於渠溝內。內電極可由TiN形成。然而，可使用其他材料來形成內電極。可使用許多不同技術沈積用於內電極之材料。在一態樣中，使用原子層沈積(ALD)形成內電極。然而，不要求將內電極沈積為極薄的層，因此不需要ALD用於形成內電極。圖9A描繪步驟812後之結果。
注意，沈積內電極之結果為一凹座形成於內電極內，而無需圖案化及蝕刻來形成該凹座。然而，若需要，則可藉由圖案化及蝕刻使凹座形成於內電極中。舉例而言，形成內電極之材料可完全填充渠溝(或可能具有一或多個空隙)。接著，可使用圖案化及蝕刻在內電極內形成凹座。
在可選步驟814中，在內電極中之凹座內形成一反熔絲。在一實施例中，根本不形成反熔絲。
在步驟816中，在渠溝中沈積用於狀態改變元件104之材料。在此步驟中可形成許多不同類型之狀態改變元件。在一實施例中，沈積碳薄膜。然而，不要求沈積碳薄膜。舉例而言，在步驟816中可形成碳奈米管。碳可包括石墨或非晶碳之任何組合。然而，不要求狀態改變元件由碳形成。可使用許多不同類型之狀態改變元件。在一實施例中，在步驟816中，形成GST狀態改變元件。可藉由諸如化學氣相沈積(CVD)、高密度電漿(HDP)沈積、電漿增強型CVD、濺鍍沈積等之任何合適技術來沈積狀態改變材料。圖9B描繪步驟816後之結果。
在步驟818中，移除用以形成電極、絕緣體及狀態改變元件的材料之過多部分。可使用任何合適技術移除過多部分。舉例而言，執行拋光(例如，CMP)。圖9C描繪步驟818後之結果。
在步驟820中，在狀態改變元件104之上形成位元線/字線接點。字線/位元線接點可由TiN形成，但可使用其他材料。步驟820包括沈積用於字線/位元線接點之材料、圖案化及蝕刻。圖9D描繪步驟820後之結果。
在可選步驟822中，執行回蝕以增加位元線/字線接點與內電極之間的邊限。圖9E描繪步驟822後之結果。注意，回蝕除了狀態改變元件104之在接點以下之部分的所有物件。回蝕增加了位元線/字線接點與內電極之間的間隔，此可幫助改良效能。
圖10為用於在一單一鑲嵌製程期間形成一MIIM二極體及碳狀態改變元件的方法之一實施例的流程圖。該方法描述一用於形成圖11G中所描繪之MIIM二極體及碳記憶體元件之技術。圖11A至圖11G為說明在一單一鑲嵌製程期間的形成之各種階段之圖，且當論述圖10時，將參照其。
在步驟1002中，形成位元線接點。在一實施例中，位元線接點係由TiN形成。位元線接點提供至位元線之電連接(例如，圖1，112)(圖11A至圖11G中未描繪位元線)。注意，許多位元線接點與一單一位元線相關聯。位元線可由鎢或另一高傳導材料(諸如，鋁)形成。為了便於描述，接點被稱作位元線接點，同樣接點可替代地為字線接點。因此，在一實施例中，接點形成至字線之電連接(例如，圖1，110)。
在步驟1004中，在位元線接點之頂部上形成鍺支柱。鍺經沈積、圖案化及蝕刻至存在待形成渠溝或通道之區域中的支柱中。舉例而言，參看圖11A，可在接點之上形成一支柱(未描繪)。支柱可由不同於鍺之材料形成。
在步驟1006中，在支柱周圍沈積絕緣材料。絕緣材料可為SiO2 、Si3 N4 ，或任何其他合適絕緣及/或介電材料。絕緣材料將充當絕緣體202。在步驟1008中，藉由回蝕製程、化學機械拋光(CMP)或類似者使絕緣材料平坦化。
在平坦化後，在步驟1010中，可藉由灰化或其他蝕刻技術移除鍺支柱以在絕緣體202中產生渠溝。圖11A描繪步驟1010後之結果。
渠溝之一實例寬度為22奈米。渠溝之一實例深度為70奈米。然而，渠溝可具有不同寬度及/或不同深度。又，注意，渠溝之縱橫比可比此實例高或低。圖11A將渠溝描繪為具有自頂部至底部大體上均勻的寬度。然而，渠溝可具有不均勻寬度。作為一實例，渠溝可朝向底部變得逐漸更窄。
在其他實施例中，不使用支柱界定渠溝。實情為，一絕緣材料(例如，SiO2 、Si3 N4 )經沈積、圖案化及蝕刻以在該絕緣材料中形成渠溝。蝕刻可為各向同性或各向異性的。
在形成渠溝後，在步驟1012中，在單一鑲嵌製程期間沈積碳材料。可藉由諸如化學氣相沈積(CVD)、高密度電漿(HDP)沈積、電漿增強型CVD、自非晶或石墨目標之濺鍍沈積等之任何合適技術來沈積碳。在一些實施例中，可使 用諸如在減小的壓力或氧環境中之退火的(多個)後沈積處理來影響或以其他方式改良碳之性質。
在一實施例中，沈積碳材料作為碳薄膜。然而，不要求沈積薄膜。舉例而言，在步驟1012中可形成碳奈米管。碳可包括石墨及非晶碳之任何組合，包括涉及CNT、非晶及石墨碳之混合物。
在此等或其他實施例中，碳與渠溝之側壁之間的界面可經改質以改良碳與絕緣體202之間的黏著力。舉例而言，在碳之沈積前，諸如TiN、TaN等之薄黏著層(未圖示)可形成於渠溝之側壁之上。圖11B描繪步驟1012後之結果。注意，不要求碳具有均勻厚度。在此點，碳中之一些可在絕緣體202之表面之上延伸。稍後將移除碳之此部分。
碳在步驟1012之沈積後充分且連續覆蓋渠溝之側壁並非要求。在一實施例中，碳不充分且連續覆蓋渠溝之側壁。舉例而言，經由在PECVD製程中適當控制條件(例如，厚度、偏壓等)，不將碳充分或連續沈積於側壁上。在此情況下，碳在渠溝之底部上接著在側壁上較厚。然而，碳在渠溝之底部上為連續的。
在步驟1014中，在單一鑲嵌製程期間，一外電極形成於渠溝中。在一態樣中，使用原子層沈積(ALD)形成外電極。然而，可使用其他技術來形成外電極。在一實施中，外電極係由TiN形成。在一實施中，藉由添加如已在本文中描述之合適材料來調諧外電極之功函數。不要求外電極由TiN形成。在一實施中，形成外電極由已經處理以增加其傳導率之多晶矽形成的二極體。作為一實例，外電極係由經摻雜之多晶矽形成。舉例而言，外電極可為n+摻雜之多晶矽或p+摻雜之多晶矽。
在沈積用於外電極之材料後，在步驟1016中，移除過多碳及外電極材料。舉例而言，執行拋光(例如，CMP)以移除碳及外電極之在絕緣體202之上延伸超出渠溝之部分。作為另一實例，可執行回蝕以移除在渠溝外部之過多碳及電極材料。圖11C描繪步驟1016後之結果。
在步驟1018中，在單一鑲嵌製程期間形成第一絕緣體層。沈積產生第一絕緣體之在外電極之內表面之上作為保形層的部分及第一絕緣體之在絕緣體202之表面之上的另一部分。在一態樣中，使用原子層沈積(ALD)形成第一絕緣體。然而，可使用其他技術來形成第一絕緣體。第一絕緣體可由二氧化矽形成。作為一實例，第一絕緣體可為約10埃厚。第一絕緣體在渠溝之底部上可具有粗略地與側面上相同的厚度。第一絕緣體具有均勻厚度並非要求，但第一絕緣體應為連續的。圖11D描繪步驟1018後之結果。
在步驟1020中，在單一鑲嵌製程期間形成第二絕緣體層。作為沈積之結果，第二絕緣體之一部分在第一絕緣體的在渠溝內之部分之上形成保形層。第二絕緣體之另一部分存在第一絕緣體之在絕緣體202表面之上延伸的部分之上。在一態樣中，使用原子層沈積(ALD)形成第二絕緣體。然而，可使用其他技術來形成第二絕緣體。第二絕緣體可由HfO2 形成。作為一實例，第二絕緣體可為約20埃厚。第二絕緣體在渠溝之底部上可具有粗略地與側面上相同的厚度。第二絕緣體具有均勻厚度並非要求，但第二絕緣體應為連續的。圖11E描繪步驟1020後之結果。
在步驟1022中，在單一鑲嵌製程期間形成內電極。沈積導致內電極之一部分處於渠溝內且內電極之另一部分存在第二絕緣體之在絕緣體202表面之上延伸的部分之上。內電極可由TiN形成。然而，可使用其他材料來形成內電極。可使用許多不同技術沈積用於內電極之材料。在一態樣中，使用原子層沈積(ALD)形成內電極。然而，不要求將內電極沈積為極薄的層，因此不需要ALD用於形成內電極。在沈積用於內電極之材料後，可藉由(例如)CMP來使內電極之表面平坦化。圖11F描繪步驟1022後之結果。
在步驟1024中，在內電極之頂部之上形成字線/位元線。字線/位元線可由鎢或鋁形成，或可使用其他材料。步驟1024包括沈積用於字線/位元線之材料、圖案化及蝕刻。用於圖案化及蝕刻字線/位元線之技術係熟知的且將不詳細論述。執行步驟1024後之結果描繪於圖11G中。
已將本文中之實施例描述為在由絕緣體包圍之渠溝中形成二極體及記憶體元件。在一實施例中，將渠溝安置於基板(諸如，矽基板)中。在此實施例中，渠溝可襯有絕緣材料。
已為說明及描述之目的呈現本發明之前述實施方式。其並不意欲為詳盡的或將本發明限於所揭示之精確形式。依據以上教示，許多修改及變化為可能的。所描述之實施例經選擇以便最好地解釋本發明之原理及其實際應用以藉此使其他熟習此項技術者能夠最好地將本發明用於各種實施例中及在如適合於所涵蓋之特定用途的各種修改下最好地利用本發明。預期本發明之範疇由附加至此之申請專利範圍界定。
100‧‧‧記憶體單元
102‧‧‧導引元件
104‧‧‧狀態改變元件
106‧‧‧反熔絲
110‧‧‧第一導體
112‧‧‧第二導體
152‧‧‧記憶體單元
162‧‧‧第一組位元線
164‧‧‧字線/導體
170‧‧‧記憶體單元
174‧‧‧位元線
176‧‧‧字線
178‧‧‧記憶體單元
180‧‧‧位元線
182‧‧‧記憶體單元
184‧‧‧字線
186‧‧‧記憶體單元
200‧‧‧積體電路
201‧‧‧記憶體陣列
202‧‧‧絕緣體
206‧‧‧輸入端/輸出端
208．．．輸出端
210．．．行控制電路
212．．．行解碼器
214．．．陣列端子接收器或驅動器
216．．．區塊選擇電路
220．．．列控制電路
222．．．列解碼器
224．．．陣列端子驅動器
226．．．區塊選擇電路
L0．．．第一記憶體層級
L1．．．第二記憶體層級
L2．．．第三記憶體層級
L3．．．第四記憶體層級
L4．．．第五記憶體層級
圖1描繪根據一實施例之一例示性非揮發性記憶體單元；圖2A、圖2B、圖2C、圖2D、圖2E及圖2F描繪根據實施例之例示性非揮發性記憶體單元；圖3A及圖3B為根據一實施例之三維記憶體陣列之各別透視圖及橫截面圖；圖4為根據一實施例之非揮發性記憶體系統之方塊圖；圖5為根據一實施例之記憶體陣列之簡化電路圖；圖6為說明製造非揮發性記憶體單元之過程的一實施例之步驟的流程圖；圖7A、圖7B、圖7C、圖7D及圖7E描繪根據一實施例之非揮發性記憶體單元之製造的各種階段；圖8為說明製造非揮發性記憶體單元之過程的一實施例之步驟的流程圖；圖9A、圖9B、圖9C、圖9D及圖9E描繪根據一實施例之非揮發性記憶體單元之製造的各種階段；圖10為說明製造非揮發性記憶體單元之過程的一實施例之步驟的流程圖；及 圖11A、圖11B、圖11C、圖11D、圖11E、圖11F及圖11G描繪根據一實施例之非揮發性記憶體單元之製造的各種階段。

Claims (20)

  1. 一種用於形成與一金屬-絕緣體-絕緣體-金屬(MIIM)二極體串聯的記憶體元件之方法，其包含：形成一渠溝，該渠溝具有一底部及一側壁；在一單一鑲嵌(damascene)製程期間在該渠溝中形成一第一二極體電極，該第一二極體電極具有一平行於該渠溝之該底部的第一部分及一平行於該側壁之第二部分；在該單一鑲嵌製程期間在該渠溝中形成一包含一第一絕緣材料之第一絕緣區域，該第一絕緣區域具有一平行於該渠溝之該底部的第一部分及一平行於該側壁之第二部分；在該單一鑲嵌製程期間在該渠溝中形成一包含一第二絕緣材料之第二絕緣區域，該第二絕緣區域具有一平行於該渠溝之該底部的第一部分及一平行於該側壁之第二部分；在該單一鑲嵌製程期間在該渠溝中形成一第二二極體電極，該第一絕緣區域及該第二絕緣區域存在該第一二極體電極與該第二二極體電極之間以形成一MIIM二極體；及在該單一鑲嵌製程期間在該渠溝中形成碳之一區域，該碳之至少一部分與該MIIM二極體電串聯。
  2. 如請求項1之方法，其進一步包含：在形成碳之該區域之前形成一傳導接點，該碳之至少一部分存在該傳導接點與該第一二極體電極之間以形成 一可逆電阻切換元件。
  3. 如請求項1之方法，其進一步包含：在形成碳之該區域之後形成一傳導接點，該碳之至少一部分存在該傳導接點與該第二二極體電極之間以形成一可逆電阻切換元件。
  4. 如請求項1之方法，其進一步包含：使該碳平坦化，該平坦化碳具有一頂表面；在該碳之該頂表面之至少一部分之上形成一傳導接點，該傳導接點不覆蓋該第二二極體電極；及回蝕該第一二極體電極、該第一絕緣區域、該第二絕緣區域、該第二二極體電極及該碳之未由該傳導接點所覆蓋的任何部分。
  5. 如請求項1之方法，其中該形成碳之一區域包括沈積碳之一薄膜。
  6. 如請求項1之方法，其中該在該渠溝中形成碳之一區域之步驟包括在該渠溝中且在該渠溝外部之一絕緣體之上沈積碳及移除該碳之存在該渠溝外部的過多部分。
  7. 如請求項1之方法，其中該形成碳之一區域之步驟包括藉由化學氣相沈積(CVD)沈積該碳。
  8. 如請求項1之方法，其中該形成碳之一區域之步驟包括藉由電漿增強型化學氣相沈積(PECVD)沈積該碳。
  9. 一種用於形成與一MIIM二極體串聯的記憶體元件之方法，其包含：形成一渠溝，該渠溝具有一底部及一側壁； 在該渠溝之該底部之上且鄰近於該側壁沈積碳；沈積用於一第一二極體電極之材料，該第一二極體電極在該碳之上形成一保形層；沈積第一絕緣材料，該第一絕緣材料在該第一二極體電極之上形成一保形層；沈積第二絕緣材料，該第二絕緣材料在該第一絕緣材料之上形成一保形層；及沈積用於一第二二極體電極之材料，該第一絕緣材料及該第二絕緣材料存在該第一二極體電極與該第二二極體電極之間以形成一MIIM二極體，該碳之至少一部分與該MIIM二極體電串聯以形成一可逆(reversible)電阻切換元件。
  10. 如請求項9之方法，其進一步包含：在沈積該碳之前形成一傳導接點，該碳之至少一部分存在該傳導接點與該第一二極體電極之間。
  11. 如請求項9之方法，其中該沈積用於該第一二極體電極之材料之步驟、該沈積第一絕緣材料之步驟及該沈積第二絕緣材料之步驟各自包括執行原子層沈積(ALD)。
  12. 如請求項9之方法，其進一步包含：當在該渠溝之該底部之上且鄰近於該側壁沈積該碳時在該渠溝外部沈積碳；當在該碳之上沈積用於該第一二極體電極之材料時在該渠溝外部沈積用以形成該第一二極體電極之該材料；及 移除該碳之在該渠溝外部之該部分及用以形成該第一二極體電極之該材料的在該渠溝外部之該部分。
  13. 如請求項9之方法，其中該沈積碳之步驟包括沈積一碳薄膜。
  14. 如請求項9之方法，其中該形成碳之一區域之步驟包括沈積石墨碳。
  15. 如請求項9之方法，其中該形成碳之一區域之步驟包括沈積非晶碳。
  16. 一種用於形成與一MIIM二極體串聯的記憶體元件之方法，其包含：形成一渠溝；在一鑲嵌製程期間在該渠溝中形成一MIIM二極體，該MIIM二極體包含一第一二極體電極，一第一絕緣區域，一第二絕緣區域，及一第二二極體電極；及在該鑲嵌製程期間在該渠溝中形成碳之一區域，該碳之至少一部分與該MIIM二極體電串聯。
  17. 如請求項16之方法，其中該形成碳之一區域之步驟包括沈積一碳薄膜。
  18. 如請求項16之方法，其中該在該渠溝中形成碳之一區域之步驟及該在該渠溝中形成一第一二極體電極之步驟包括移除過多碳及該第一二極體電極之過多部分。
  19. 如請求項18之方法，其中該移除過多碳及該第一二極體電極之過多部分之步驟包括在形成該第一絕緣區域、該第二絕緣區域及該第二二極體電極之前回蝕該碳及該第 一二極體電極。
  20. 如請求項18之方法，其中該移除過多碳及該第一二極體電極之過多部分之步驟包括在形成該第一絕緣區域、該第二絕緣區域及該第二二極體電極之前使該碳及該第一二極體電極平坦化。
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