TW201921651A - 三維記憶體陣列 - Google Patents

三維記憶體陣列

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Abstract

在一實例中，一種記憶體陣列可包含複數個第一介電材料及複數個堆疊，其中各各自第一介電材料及各各自堆疊交替，且其中各各自堆疊包括一第一導電材料及一儲存材料。一第二導電材料可穿過該複數個第一介電材料及該複數個堆疊。各各自堆疊可進一步包含該第一導電材料與該第二導電材料之間的一第二介電材料。

Description

三維記憶體陣列
本發明大體係關於記憶體，且更特定言之，係關於三維記憶體陣列。
記憶體(諸如記憶體裝置)通常可經提供為電腦或其他電子裝置中之內部半導體、積體電路。存在許多不同類型之記憶體，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、電阻可變記憶體及快閃記憶體等。電阻可變記憶體之類型可包含相變材料(PCM)記憶體、可程式化導體記憶體及電阻式隨機存取記憶體(RRAM)等。
記憶體裝置可用作用於需要高記憶體密度、高可靠性及低功率消耗之一廣泛範圍的電子應用之揮發性及非揮發性記憶體。非揮發性記憶體可用於(例如)個人電腦、可攜式記憶體棒、固態磁碟(SSD)、數位相機、蜂巢式電話、可攜式音樂播放器(諸如MP3播放器)及電影播放器及其他電子裝置。
電阻可變記憶體裝置可包含可基於一儲存元件(例如，具有一可變電阻之一電阻式記憶體元件)之電阻狀態儲存資料之電阻式記憶體胞元。因而，電阻式記憶體胞元可經程式化以藉由改變電阻式記憶體元件之電阻位準而儲存對應於一目標資料狀態之資料。可藉由施加一電場或能量之源(諸如正或負電脈衝(例如，正或負電壓或電流脈衝))至電阻式記憶體胞元(例如，至該等胞元之電阻式記憶體元件)達一特定持續時間而將該等胞元程式化至(例如對應於一特定電阻狀態之)一目標資料狀態。一電阻式記憶體胞元之一狀態可藉由回應於一經施加訊問電壓感測通過一電阻式記憶體胞元之電流而判定該胞元之一狀態。基於胞元之電阻位準而變化之經感測電流可指示胞元之狀態。
可針對一電阻式記憶體胞元設定數個資料狀態(例如，電阻狀態)之一者。例如，一單位階記憶體胞元(SLC)可經程式化至兩個不同資料狀態之一標定者(其可藉由二進單位1或0表示)且可取決於該胞元是否經程式化至高於或低於一特定位準之一電阻。作為一額外實例，一些電阻式記憶體胞元可經程式化至兩個以上資料狀態(例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110、及1110)之一標定者。此等胞元可稱為多狀態記憶體胞元、多單元胞元或多位階胞元(MLC)。MLC可提供更高密度之記憶體，而不增大記憶體胞元之數目，此係由於各胞元可表示一個以上數位(例如，一個以上位元)。
本發明包含三維記憶體陣列及處理三維記憶體陣列之方法。數項實施例包含一記憶體陣列，其可包含複數個第一介電材料及複數個堆疊，其中各各自第一介電材料及各各自堆疊交替，且其中各各自堆疊包括一第一導電材料及一儲存材料。一第二導電材料可穿過該複數個第一介電材料及該複數個堆疊。各各自堆疊可進一步包含第一導電材料與第二導電材料之間的一第二介電材料。
在先前記憶體陣列之實例中，可在交替(例如，水平)第一導電材料及介電材料之一堆疊之一(例如，垂直)開口中形成一儲存材料。可在含有儲存材料之開口中形成一第二導體。一陣列之記憶體胞元可包含第一導體之不同部分、儲存材料之不同部分及第二導體之不同部分，使得陣列可包含形成一三維陣列之(例如，垂直)記憶體胞元堆疊。利用此等堆疊來形成一三維記憶體陣列可增大可提供增大之密度及/或增大之儲存容量之陣列中之記憶體胞元之數目。
然而，可難以在開口中形成儲存材料之一均勻厚度(例如，使用標準技術，諸如物理氣相沈積(PVD))。儲存材料之厚度之非均勻性可(例如)導致儲存材料及因此陣列之記憶體胞元之電性質之非均勻性。
本發明之實施例提供諸如容許具有擁有比形成在先前記憶體陣列中之開口中之儲存材料更均勻之一厚度及因此更均勻之電性質之儲存材料之三維記憶體陣列之益處。例如，實施例可容許使用標準技術(諸如PVD)來形成儲存材料(例如，具有一相對均勻之厚度)，同時仍達成增大之密度及/或儲存容量。
在以下詳細描述中，參考形成該詳細描述之一部分之隨附圖式且在隨附圖式中藉由圖解展示特定實例。在圖式中，相同數字貫穿若干視圖描述實質上類似組件。可利用其他實例且在不脫離本發明之範疇之情況下可進行結構及電改變。因此，不應以一限制意義理解以下詳細描述，且僅藉由隨附發明申請專利範圍及其等效物界定本發明之範疇。
如本文使用，「一(a或an)」可係指某物之一或多者且「複數個」可係指一個以上此等事物。例如，一記憶體胞元可係指一或多個記憶體胞元，且複數個記憶體胞元可係指兩個或兩個以上記憶體胞元。
術語半導體可係指(例如)一材料層、一晶圓或一基板，且包含任何基底半導體結構。「半導體」理解為包含藍寶石上矽(SOS)技術、絕緣體上矽(SOI)技術、薄膜電晶體(TFT)技術，摻雜及未摻雜半導體、藉由一基底半導體結構支撐之矽之磊晶層以及其他半導體結構。此外，當在下列描述中參考一半導體時，可已利用先前程序步驟來形成基底半導體結構中之區/接面，且術語半導體可包含含有此等區/接面之下伏層。
術語「垂直」可定義(例如)為垂直於一基底結構(諸如一積體電路晶粒之一表面)之一方向。應認識到，術語垂直考量歸因於常規製造、量測及/或組裝變化而自「恰好」垂直之變化，且一般技術者將瞭解術語垂直之含義。術語「水平」可定義(例如)為平行於基底結構之一方向。應認識到，術語水平考量歸因於常規製造、量測及/或組裝變化而自「恰好」水平之變化，且一般技術者將瞭解術語水平之含義。應認識到，術語垂直及平行分別考量歸因於常規製造、量測及/或組裝變化而自「恰好」垂直及「恰好」平行之變化，且一般技術者將瞭解術語垂直及平行之含義。
為滿足對更高容量記憶體之需求，設計者不斷努力增大記憶體密度，諸如一基底結構(例如，一基底半導體，諸如一半導體基板、一矽基板等) (諸如一晶粒(例如，一晶片))之一給定區域中之記憶體胞元之數目。增大記憶體密度之一個方式係形成堆疊記憶體陣列(例如，通常稱為三維記憶體陣列)。例如，一堆疊記憶體陣列可包含在垂直於基底結構之一方向上堆疊之記憶體胞元以增大記憶體胞元之數目。對三維交叉點記憶體存在極大興趣。在一些實例中，三維交叉點記憶體胞元可利用一電阻材料(諸如一相變材料(例如，硫屬化物))作為適用於儲存記憶體位元之一多狀態材料。
圖1A至圖1E係根據本發明之數項實施例之在各個處理(例如，製造)階段期間之一堆疊記憶體陣列100 (例如，三維記憶體陣列)之一部分之橫截面視圖。在圖1A中，可在一設備(諸如一記憶體裝置)之佈線(例如，金屬化層級)上方形成一介電材料(例如，介電質102)。佈線可在可形成於一半導體(圖1A中未展示)上及/或中之解碼器電路上方。介電質102可在記憶體陣列100上方且可將記憶體陣列100與佈線、解碼器及半導體電隔離。例如，介電質102可在記憶體陣列100上方且可將記憶體陣列100與互補金屬氧化物半導體(CMOS)及金屬化層級電隔離。在一些實例中，介電質102可充當一蝕刻停止。在本文中，介電材料可稱為介電質。
一(例如，水平)介電質104可經形成(例如，平坦沈積)鄰近於介電質102 (例如，在介電質102上方)，諸如與介電質102直接實體接觸。介電質102及104可為氧化物(諸如氧化矽、氧化鋁、氧化鉿等)或氮化物(諸如氮化矽)。
在本文中，當一第一元件鄰近於一第二元件時，第一元件可在第二元件上方(例如，之上)、下方或側面，且可與第二元件直接實體接觸而無中介元件，或可藉由一或多個中介元件與第二元件分離。當一第一元件係在一第二元件上方時，第一元件可與第二元件直接實體接觸，或可藉由一或多個中介元件與第二元件分離。
一(例如，水平)儲存材料106可形成(例如，平坦沈積)在介電質104上方(例如，上)，如在圖1A中展示。在一些實例中，可使用PVD、化學氣相沈積(CVD)或原子層沈積(ALD)形成儲存材料106。儲存材料106可(例如)為約十(10)奈米厚。(例如，水平)平坦沈積儲存材料106可(例如)緩解(例如，消除)原本可在一開口中(例如，垂直)形成一儲存材料時發生之儲存材料之厚度之(例如，不可接受之)非均勻性。
儲存材料106可包含硫屬化物材料，諸如硫屬化物合金及/或玻璃，其可為一自我選擇儲存材料(例如，可充當一選擇裝置及一儲存元件兩者)。儲存材料106 (例如，硫屬化物材料)可回應於施加至其之一經施加電壓，諸如一程式脈衝。針對小於一臨限電壓之一經施加電壓，儲存材料106可保持在一「關閉」狀態中(例如，一不導電狀態)。或者，回應於大於臨限電壓之一經施加電壓，儲存材料106可進入一「開啟」狀態(例如，一導電狀態)。此外，一給定極性中之儲存材料106之臨限電壓可基於經施加電壓之極性(例如，正或負)而改變。例如，臨限電壓可基於程式脈衝是否係正或負而改變。
適用於儲存材料106之硫屬化物材料之實例可包含銦(In)-銻(Sb)-碲(Te) (IST)材料(諸如In2 Sb2 Te5 、In1 Sb2 Te4 、In1 Sb4 Te7 等)及鍺(Ge)-銻(Sb)-碲(Te) (GST)材料(諸如Ge8 Sb5 Te8 、Ge2 Sb2 Te5 、Ge1 Sb2 Te4 、Ge1 Sb4 Te7 、Ge4 Sb4 Te7 或等)以及其他硫屬化物材料(包含(例如)在操作期間不改變相位之合金(例如，基於硒之硫屬化物合金))。此外，硫屬化物材料可包含低濃度之其他摻雜材料。如本文使用之帶有連字符之化學組合物符號指示包含於一特定混合物或化合物中之元素，且旨在表示涉及所指示元素之所有理想配比。
如在圖1A中展示，可諸如藉由CVD或ALD在儲存材料106上方形成(例如，平坦沈積)一(例如，水平)介電質108 (諸如氧化鋁、氧化鉿等)。在一些實例中，介電質108可為約0.1奈米至約一(1)奈米厚。
可在介電質108上方形成(例如，平坦沈積)一(例如，水平)導電材料(例如，一導體110)，諸如一電極，且可在導體110上方形成(例如，平坦沈積)一(例如，水平)介電質114，諸如氧化物或氮化物。例如，一介電質108可充當一導體110與儲存材料106之間的一障壁(諸如一擴散障壁)。在本文中，一導電材料可稱為一導體。
在一些實例中，記憶體陣列100可包含介電質104與一(例如，水平)介電質120之間的交替(例如，水平)堆疊(例如，階層) 116及介電質114之一堆疊。例如，各各自堆疊116及各各自介電質114可交替，其中各各自堆疊116可包含(例如)儲存材料106、儲存材料106上方之介電質108及介電質108上方之導體110。介電質120可在一頂層堆疊116上方。介電質108可經平坦沈積於儲存材料106上方，且導體110可經平坦沈積於介電質108上方以(例如)形成一堆疊116。
在一實施例中，儲存材料106可形成在介電質104或介電質114上方，如在圖1A中展示。例如，一堆疊116可在記憶體陣列100中之複數個不同層級之各者處。堆疊116可藉由一介電質114彼此分離，如在圖1A中展示。
在一些實例中，儲存材料106及導體110之形成之順序可反轉。例如，可在介電質104或一介電質114上方形成導體110，可在導體110上方形成介電質108，且可在介電質108上方形成儲存材料106，且因此，可在儲存材料106上方形成一介電質114或介電質120。因而，一介電堆疊116可(例如)包含一導體110、導體110上方之一介電質108及介電質108上方之儲存材料106。例如，形成一介電堆疊116可包含分別在堆疊116內之不同層級處且因此在陣列100內之不同層級處形成儲存材料106、一介電質108及一導體110。
如在圖1B中展示，開口124可經形成穿過介電質120，穿過交替堆疊116及介電質114且穿過介電質104而停止在介電質102上或中。例如，可圖案化介電質120以形成穿過介電質120、穿過交替堆疊116及介電質114且穿過介電質104之開口124。例如，諸如成像抗蝕劑(例如，光阻劑)之一遮罩(未展示)可形成在介電質120上方且經圖案化以曝露介電質120之區。隨後可諸如藉由乾式或濕式蝕刻移除介電質120之曝露區及介電質120之曝露區下方之交替堆疊116及介電質114之部分及介電質104之部分，以形成可終接於介電質102上或中之開口124。
開口124可曝露介電質120之部分、介電質114之部分、堆疊116之部分(例如，儲存材料106、介電質108及導體110之部分)及介電質104之部分。例如，介電質120、介電質114、堆疊116及介電質104之曝露部分可為共面且連續的且可形成開口124之側(例如，側壁) 128。在一實例中，一介電質120、一介電質114、一儲存材料106、一介電質108、一導體110及一介電質104之一曝露部分可形成穿過該介電質120、介電質114、儲存材料106、介電質108、導體110及介電質104之開口124之部分之一邊界表面(諸如一側)。在一些實例中，開口124可具有圓形、正方形、矩形、多邊形或橢圓形橫截面。
如在圖1C中展示，可移除各自堆疊116之各者中之導體110及因此各自導體110之各者之一部分使得堆疊116之各者中之導體110之一曝露部分130可相對於儲存材料106之曝露部分及各各自堆疊116中之介電質108之曝露部分凹入。例如，一各自導體110之部分130可相對於一開口124之側128及因此介電質104、114及120之曝露部分凹入。
使一各自導體110之部分130凹入可形成一開口(例如，一凹口) 134，其可從側128及因此一儲存材料106之一曝露部分、一介電質108之一曝露部分、一介電質114之一曝露部分及一介電質120之一曝露部分)延伸至導體110之部分130。例如，可在開口124之側128中形成開口134。從一側128至圖1C中繪示之一部分130之一開口124之深度d可(例如)為約10奈米至約30奈米。注意，一導體110之部分130可形成一各自開口134之一邊界表面，諸如一側。在一些實例中，可使用對導體110選擇性之一等向性蝕刻形成開口134。
如在圖1D中展示，一介電質138 (諸如氧化物或氮化物)可經形成在開口134之各者中而鄰近於(例如，直接實體接觸)各各自導體110之一各自部分130。例如，介電質138可替換一各自導體110之經移除部分。在一些實例中，介電質138可形成於開口124中且隨後可諸如藉由蝕刻移除，直至一開口124中之介電質138之一曝露部分與開口124之側128及因此儲存材料106、介電質108、介電質104、介電質114及介電質120之曝露部分共面(例如，齊平)。
在一些實例中，一介電質(諸如類似於(例如，相同於)介電質108之一介電質)可經形成在一開口134中而鄰近於一導體110之一部分130 (未展示)。接著，一介電質138可經形成在開口134中而鄰近於該介電質，使得該介電質介於介電質110之部分130與介電質138之間。
介電質138之曝露部分(諸如一介電質138之一曝露部分144)、儲存材料106之曝露部分(諸如一儲存材料106之一曝露部分148)、介電質108、介電質104、介電質114及介電質120之曝露部分可為共面且連續的且可形成開口124之側128。例如，一側128可為包括介電質138、儲存材料106、介電質108、介電質104、介電質114及介電質120之共面且連續部分之一表面。注意，介電質138之一曝露部分144可形成穿過該介電質138之開口124之一部分之一邊界表面。
一堆疊(例如，各堆疊) 116中之一介電質138可從該堆疊之導體110之一部分130延伸至該堆疊116之介電質108之曝露部分及電荷儲存材料106之曝露部分148。例如，一介電質138 (例如，各介電質138)可從一各自導體110之一部分130延伸至儲存材料106、介電質108、介電質104、介電質114及介電質120之曝露部分。
一(例如，垂直)介電質150 (諸如一介電質襯層)可形成在開口124中而鄰近於該等開口之側128，如在圖1E中展示。例如，可使用介電質150加襯裡於開口124。介電質150可經形成鄰近於介電質104、介電質108、介電質114、介電質120、介電質138之曝露部分(諸如一各自介電質138之曝露部分144)及儲存材料106之曝露部分(諸如一各自儲存材料106之曝露部分148)。在一些實例中，介電質150可類似於(例如，相同於)介電質108，如上文描述。
圖1F繪示沿著圖1E中之線1F-1F取得之一橫截面視圖，且圖1G繪示沿著圖1E中之線1G-1G取得之一橫截面視圖。圖1E及圖1F展示(例如)鄰近於(例如，直接實體接觸)一各自介電質138之一先前曝露部分144 (例如，在圖1D中曝露)之一介電質150。圖1E及圖1F進一步展示鄰近於一導體110之一部分130且在部分130與介電質150之間的一介電質138。圖1G及圖1E展示(例如)鄰近於一儲存材料106之一先前曝露部分148 (例如，在圖1D中曝露)之一介電質150。
諸如一導電柱之一(例如，垂直)導體152 (例如，一電極)可形成於含有介電質150 (例如，使用介電質150加襯裡)之開口中。例如，一導體152可經形成鄰近於介電質150，如在圖1E至圖1G中展示。在一些實例中，僅一介電質150及一導體152或僅一導體152可形成於一開口124中。開口124可(例如，可能不)包含(例如，可能缺乏任何)儲存及/或切換材料，諸如硫屬化物材料。例如，在側128與導體152之間可能不存在任何儲存及/或切換材料。一導體152可完全填充使用(例如)一介電質150加襯裡之一開口124。如先前描述，可難以在一開口(諸如開口124)中形成儲存及/或切換材料(例如，在不具有儲存及/或切換材料之厚度之非均勻性的情況下)。
介電質150及導體152可(例如)垂直於堆疊116及因此各各自堆疊116之一導體110、介電質108、介電質138及儲存材料106、介電質104、114及110以及一基底結構。例如，介電質150及/或導體152可穿過交替介電質114及堆疊116之堆疊。導體152可鄰近於介電質150，使得介電質150介於導體152與交替介電質114及堆疊116之間。在一些實例中，各各自堆疊116中之介電質138可在各各自堆疊116之一導體110與導體152之間。
在一實施例中，一介電質150可(例如，經形成)完全圍繞一導體152，如在圖1F及圖1G中展示。一介電質138可完全圍繞一介電質150及因此導體152，且一導體110之一部分可完全圍繞介電質138。例如，一導體152、一介電質150、一介電質138及一導體110之一部分可為同心的，如在圖1F中展示。一儲存材料106之一部分可完全圍繞一介電質150及因此一導體152，如在圖1G中展示。例如，一導體152、一介電質150及一儲存材料106之一部分可為同心的，如在圖1G中展示。
在一些實例中，導體110及/或導體152可包括導電摻雜多晶矽、由或基本上由導電摻雜多晶矽組成及/或可包括金屬(諸如耐火金屬)或含金屬材料(諸如耐火金屬矽化物或金屬氮化物(例如，耐火金屬氮化物))以及任何其他導電材料，由或基本上由上述材料組成。鉻(Cr)、鈷(Co)、鉿(Hf)、鉬(Mo)、鈮(Nb)、鉭(Ta)、鈦(Ti)、鎢(W)、釩(V)及鋅(Zr)之金屬通常被認為係耐火金屬。
一介電質108之一部分可以與在圖1G中針對儲存材料106展示之方式類似之一方式完全圍繞一介電質150及因此一導體152。例如，一導體152、一介電質150及一介電質108之一部分可為同心的。
一介電質114之一部分可以與在圖1G中針對儲存材料106展示之方式類似之一方式完全圍繞一介電質150及因此一導體152。例如，一導體152、一介電質150及一介電質114之一部分可為同心的。
在一些實例中，一堆疊116 (例如，堆疊116之各者)可包含記憶體胞元156之一部分。例如，各各自記憶體胞元156可包含一各自儲存材料106之一部分、一各自導體110之一部分(例如，在各自儲存材料106之部分上)、一各自介電質138之一部分(例如，在各自儲存材料106之部分上)、一介電質150之一不同部分及一導體152之一不同部分，如在圖1E至圖1G中展示。一記憶體胞元(例如，各記憶體胞元) 156可(例如)為環形形狀，如在圖1F及圖1G中展示。在一些實例中，一各自介電質108之一部分可在各自儲存材料106之部分與一各自導體110之部分之間且在各自儲存材料106之部分與一各自介電質138之部分之間，如在圖1E中展示。在一實例中，一各自介電質138之部分可在一各自導體110之部分與介電質150之不同部分及因此導體152之不同部分之間。
一記憶體胞元156可在記憶體胞元之一各自階層(例如，一疊層)中，其中記憶體胞元156之不同階層可在記憶體陣列100內之不同(例如，垂直)層級處以形成記憶體胞元156之一堆疊。例如，一記憶體胞元(例如，各記憶體胞元) 156可對應於一各自堆疊116。一各自記憶體胞元156可(例如)包含一各自堆疊116及因此記憶體陣列100中之一層級處之一各自導體110之一部分及一各自介電質138之一部分、各自堆疊116中之另一層級處之一各自介電質108之一部分及各自堆疊116中之另一層級處之一各自儲存材料106之部分。各各自記憶體胞元156及各各自介電質114可交替，使得記憶體胞元156藉由一介電質114彼此分離。雖然圖1A至圖1E展示四個堆疊116及記憶體胞元156之四個階層，但記憶體陣列100並不限於此且可包含任何數目個堆疊116及記憶體胞元156之階層。
在一些實例中，一導體110可為一信號線(例如，平面)，諸如一存取線(例如，一字線)，且一導體152可為一信號線(例如，一存取線)，諸如一資料線(例如，一位元線)。在一些實例中，儲存材料106及因此一各自記憶體胞元156可為自我選擇。例如，儲存材料106可充當一開關(諸如一二極體)及一儲存元件。
各各自堆疊116中之一介電質138之長度可定義一各自記憶體胞元156之一有效長度。例如，一介電質138之長度及因此各各自記憶體胞元156之有效長度可為約10奈米至約30奈米。在一些實例中，各各自記憶體胞元156之有效長度可為約圖1C中展示之一開口124之深度d。
在一實例中，可施加一相對低電壓(例如，一負電壓)至一導體152，且可施加一相對高電壓(例如，一正電壓)至一導體110以產生跨一儲存材料106及因此包含該儲存材料106之記憶體胞元156之一電壓差。電壓差可用來產生從導體110至導體152之一導電(例如，一電流)路徑，其可包含一介電質108、儲存材料106及一介電質150。例如，電流可從導體110流動通過介電質108、儲存材料106、介電質150而至導體152。例如，介電質108及介電質150可足夠薄以傳遞電流。在一些實例中，此一電壓差可用來程式化各自儲存材料106及因此各自記憶體胞元156中之一臨限電壓及因此一狀態。在一些實例中，電壓差之極性可經反轉以程式化各自儲存材料106及因此各自記憶體胞元156中之一不同臨限電壓及因此一不同狀態。
圖2繪示根據本發明之一實施例之一三維記憶體陣列200。陣列200可(例如)為先前結合圖1E至圖1G描述之陣列100。例如，可根據本文先前(例如，結合圖1A至圖1G)描述之處理步驟處理陣列200。
如在圖2中展示，可稱為字線(WL)之存取線可定位於複數個層級上。例如，字線可定位於N個層級上。絕緣材料(為了清晰起見且以免使本發明之實施例模糊而未在圖2中展示)可分離字線之層級。因而，藉由絕緣材料分離之字線之層級可形成一WL/絕緣材料堆疊。在一些實例中，各字線可包含(例如，可為)圖1E及圖1F中展示之一各自導體110。在一些實例中，各各自字線可在一各自堆疊中，諸如先前結合圖1A至圖1E描述之一堆疊116，其可包含一字線及在不同於字線之一層級處之一儲存材料(諸如先前結合圖1A至圖1E描述之儲存材料106)。
此外，可稱為位元線(BL)之資料線可(例如)經配置垂直於字線，且定位於字線之N個層級上方之一層級處(例如，在N+1層級處)。在一些實例中，各位元線可包含一導體(例如，一垂直導體)，諸如圖1E至圖1G中展示之一導體152。
例如，陣列200可包含在本文中可稱為字線之複數個導電線202 (例如，存取線)及在本文中可稱為位元線之複數個導電線224 (例如，資料線)。字線202可經配置成數個層級。字線202展示為經配置成圖2中之四個層級。然而，字線202可經配置成之層級之數量可不限於此數量，且字線202可經配置成更多或更少個層級。字線202可彼此平行地配置在一特定層級內。例如，多個層級之各者中之字線202可定位於各層級內之一相同相對位置處以便與正上方及/或下方之字線202對準。儲存材料(例如，先前結合圖1A至圖1G描述之儲存材料106)可定位在不同層級處之字線之間以形成可包含一各自字線及各自儲存材料106之堆疊(例如，先前結合圖1A至圖1E描述之堆疊116)。絕緣材料(例如，先前結合圖1A至圖1E描述之一介電質114)可定位於堆疊所處之層級之間。
如在圖2中展示，位元線224可彼此平行地配置在不同於字線202所處之層級(例如，在字線202所處之層級上方)之一層級處。例如，位元線可定位於記憶體陣列200之頂部處，如在圖2中繪示。作為一額外實例，位元線可定位於陣列200之底部處(例如，使得導體152可耦合至(例如，接觸)開口124之底部處之位元線)。位元線224可進一步配置成垂直於(例如，正交於)字線202以便具有位元線224與字線202之間之重疊(例如，在不同層級之交叉)。然而，本發明之實施例不限於一嚴格平行/正交組態。
圖2中針對各字線202展示之指數指示一字線群組內之字線之位置(例如，排序)。例如，字線WL2,0 展示為定位於字線群組之底部處之一位置2處，且字線WL2,3 展示為定位於字線群組之頂部處之位置2處。字線202可經配置成之層級之數量及各層級處之字線202之數量可多於或少於圖2中展示之數量。
在一位元線224及字線202之一群組之各重疊處，一位元線224之一導體152可經定向實質上垂直於位元線224及字線202，以便與字線群組中之各字線202之一部分相交。
例如，位元線224之導體152可經配置以從位元線224垂直延伸以與其下方之各自字線202之一部分相交，如在圖2中展示。例如，作為一個實例，導體152可穿過一堆疊116 (包含一字線202及一儲存材料106)，以便完全由字線202及儲存材料106包圍。在一些實例中，一堆疊116可包含一記憶體胞元220之一部分。例如，一記憶體胞元220可包含一字線202之一部分、在不同於字線202之部分之一層級處之儲存材料106之一部分及一導體152之一部分。
記憶體胞元220在圖2中展示為以一三維架構配置在不同層級處一位元線224之一導體152及堆疊116彼此接近之位置附近。例如，一記憶體胞元220可定位於一導體152穿過一堆疊116之一部分之處。
例如，記憶體胞元220可經配置於多個層級中，各層級在導體(諸如導體152)與包含一字線202之一部分及一儲存材料106之一部分之堆疊116之交叉點處具有記憶體胞元。記憶體胞元220之層級可形成在彼此不同之層級處，藉此經垂直堆疊。因此，記憶體陣列200可為一三維記憶體陣列，其可包含具有一共同位元線224但單獨字線202之記憶體胞元220。雖然在圖2中展示字線202之四個層級(及記憶體胞元220之四個對應層級)，但本發明之實施例不限於此且可包含更多或更少之字線202之層級(及記憶體胞元220之對應層級)。
儘管已在本文中繪示且描述特定實例，但一般技術者將暸解，經計算以達成相同結果之一配置可取代展示之特定實施例。本發明旨在涵蓋本發明之一或多項實施例之調適或變動。應理解，已以一闡釋性方式而非一限制性方式做出上述描述。應參考隨附發明申請專利範圍以及此等發明申請專利範圍所授權之等效物之全範圍判定本發明之一或多項實例之範疇。
100‧‧‧記憶體陣列
102‧‧‧介電質
104‧‧‧介電質
106‧‧‧儲存材料
108‧‧‧介電質
110‧‧‧導體
114‧‧‧介電質
116‧‧‧堆疊
120‧‧‧介電質
124‧‧‧開口
128‧‧‧側
130‧‧‧曝露部分
134‧‧‧開口
138‧‧‧介電質
144‧‧‧曝露部分
148‧‧‧曝露部分
150‧‧‧介電質
152‧‧‧導體
156‧‧‧記憶體胞元
200‧‧‧三維記憶體陣列
202‧‧‧字線
220‧‧‧記憶體胞元
224‧‧‧位元線
d‧‧‧深度
圖1A至圖1D繪示根據本發明之一實施例之與形成一三維記憶體陣列相關聯之處理步驟之橫截面視圖。
圖1E至圖1G繪示根據本發明之一實施例之與形成一三維記憶體陣列相關聯之一處理步驟之各種視圖。
圖2繪示根據本發明之一實施例之一三維記憶體陣列。

Claims (21)

  1. 一種記憶體陣列，其包括： 複數個第一介電材料及複數個堆疊，其中各各自第一介電材料及各各自堆疊交替，且其中各各自堆疊包括一第一導電材料及一儲存材料；及 一第二導電材料，其穿過該複數個第一介電材料及該複數個堆疊； 其中各各自堆疊進一步包括該第一導電材料與該第二導電材料之間的一第二介電材料。
  2. 如請求項1之記憶體陣列，其中 該儲存材料係在該第一導電材料之僅一個側上；及 該第二導電材料垂直於該儲存材料。
  3. 如請求項1至2中任一項之記憶體陣列，其進一步包括一第三介電材料，該第三介電材料介於該第二導電材料與該複數個堆疊之間且介於該第二導電材料與該複數個第一介電材料之間。
  4. 如請求項1至2中任一項之記憶體陣列，其中各各自堆疊進一步包括介於該第一導電材料與該儲存材料之間的一第三介電材料。
  5. 如請求項1至2中任一項之記憶體陣列，其中該第一導電材料及該儲存材料係在各各自堆疊內之不同層級處。
  6. 如請求項1至2中任一項之記憶體陣列，其中該儲存材料係一自我選擇儲存材料。
  7. 如請求項1至2中任一項之記憶體陣列，其中該儲存材料包括硫屬化物材料。
  8. 一種記憶體陣列，其包括： 一記憶體胞元堆疊；及 一第一導電材料； 其中各各自記憶體胞元包括： 該第一導電材料之一不同部分； 一儲存材料； 一第二導電材料，其在該儲存材料上；及 一介電材料，其在該儲存材料上且介於該第二導電材料與該第一導電材料之間。
  9. 如請求項8之記憶體陣列，其中該等記憶體胞元藉由一額外介電材料彼此分離。
  10. 如請求項8之記憶體陣列，其中 該介電材料係一第一介電材料；及 各各自記憶體胞元進一步包括一第二介電材料之一不同部分，其介於該第一導電材料與該第一介電材料之間且介於該第一導電材料與該儲存材料之間。
  11. 如請求項10之記憶體陣列，其中 該第一介電材料與該第二導電材料及該第二介電材料直接實體接觸；及 該第二介電材料垂直於該第一介電材料。
  12. 10及11中任一項之記憶體陣列，其中各各自記憶體胞元進一步包括介於該第二導電材料與該儲存材料之間的一額外介電材料。
  13. 10及11中任一項之記憶體陣列，其中該第一導電材料垂直於各各自記憶體胞元之該第二導電材料及該儲存材料。
  14. 一種形成一記憶體陣列之方法，其包括： 形成複數個堆疊及複數個第一介電材料，使得各各自堆疊及各各自第一介電材料交替，其中形成各各自堆疊包括形成一儲存材料、該儲存材料上之一第一導電材料及該儲存材料上鄰近於該第一導電材料之一第二介電材料；及 形成穿過該複數個堆疊及該複數個第一介電材料之一第二導電材料，使得各各自堆疊中之該第二介電材料介於該第一導電材料與該第二導電材料之間。
  15. 如請求項14之方法，其進一步包括在形成該第二導電材料之前形成穿過該複數個堆疊及該複數個第一介電材料之一第三介電材料，其中形成該第二導電材料包括鄰近於該第三介電材料形成該第二導電材料，使得該第三介電材料介於該第二導電材料與該複數個堆疊之間且介於該第二導電材料與該複數個第一介電材料之間。
  16. 如請求項14之方法，其中形成該第二介電材料包括在形成該第二導電材料之前使該第一導電材料凹入以在該第一導電材料中形成一開口及在該開口中形成該第二介電材料。
  17. 如請求項14之方法，其中形成各各自堆疊進一步包括在該儲存材料與該第二導電材料之間且在該儲存材料與第二介電材料之間形成一第三介電材料。
  18. 如請求項14至17中任一項之方法，其中形成該儲存材料包括平坦沈積該儲存材料。
  19. 如請求項14至17中任一項之方法，其中形成該儲存材料包括使用物理氣相沈積形成該儲存材料。
  20. 如請求項14至17中任一項之方法，其中形成該儲存材料包括水平形成該儲存材料。
  21. 一種形成一記憶體陣列之方法，其包括： 形成複數個堆疊及複數個第一介電材料，使得各各自堆疊及各各自第一介電材料交替，其中各各自堆疊包括一第一導電材料及一儲存材料； 形成穿過該複數個堆疊及該複數個第一介電材料之一第一開口； 移除各各自堆疊中之該第一導電材料之一部分以在各各自堆疊中形成一第二開口； 在各各自堆疊中之該第二開口中形成一第二介電材料；及 在該第一開口中鄰近於各各自堆疊中之該第二介電材料及各各自堆疊中之該儲存材料形成一第二導電材料。
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