KR20200028032A - 3차원 메모리 어레이들 - Google Patents

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안드레아 레다엘리
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마이크론 테크놀로지, 인크.
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Abstract

예에서, 메모리 어레이는 복수의 제 1 유전체 재료들 및 복수의 스택들을 포함할 수 있으며, 여기에서 각각의 개별 제 1 유전체 재료 및 각각의 개별 스택은 교번하며, 각각의 개별 스택은 제 1 도전성 재료 및 저장 재료를 포함한다. 제 2 도전성 재료는 복수의 제 1 유전체 재료들 및 복수의 스택들을 통과할 수 있다. 각각의 개별 스택은 제 1 도전성 재료와 제 2 도전성 재료 사이에 제 2 유전체 재료를 추가로 포함할 수 있다.

Description

3차원 메모리 어레이들
본 개시는 일반적으로 메모리에 관한 것이며, 보다 특히 3차원 메모리 어레이들에 관한 것이다.
메모리 디바이스들과 같은, 메모리들은 통상적으로 컴퓨터들 또는 다른 전자 디바이스들에서 내부의, 반도체, 집적 회로들로서 제공될 수 있다. 그 중에서도, 랜덤-액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤-액세스 메모리(DRAM), 동기식 동적 랜덤-액세스 메모리(SDRAM), 저항 가변 메모리, 및 플래시 메모리를 포함한, 많은 상이한 유형들의 메모리가 있다. 저항 가변 메모리의 유형들은, 그 중에서도, 상-변화-재료(PCM) 메모리, 프로그램 가능한-도체 메모리, 및 저항성 랜덤-액세스 메모리(RRAM)를 포함할 수 있다.
메모리 디바이스들은 높은 메모리 밀도들, 높은 신뢰성, 및 낮은 전력 소비를 필요로 하는 광범위한 전자 애플리케이션들을 위한 휘발성 및 비-휘발성 메모리로서 이용될 수 있다. 비-휘발성 메모리는, 다른 전자 디바이스들 중에서, 예를 들어, 개인용 컴퓨터들, 휴대용 메모리 스틱들, 고체 상태 드라이브들(SSD들), 디지털 카메라들, 휴대 전화들, MP3 플레이어들과 같은 휴대용 음악 플레이어들, 및 영화 플레이어들에서 사용될 수 있다.
저항 가변 메모리 디바이스들은 저항 소자(예컨대, 가변 저항을 가진 저항성 메모리 소자)의 저항 상태에 기초하여 데이터를 저장할 수 있는 저항성 메모리 셀들을 포함할 수 있다. 이와 같이, 저항성 메모리 셀들은 저항성 메모리 소자의 저항 레벨을 변경함으로써 타겟 데이터 상태에 대응하는 데이터를 저장하도록 프로그래밍될 수 있다. 저항성 메모리 셀들은, 양의 또는 음의 전기 펄스들(예컨대, 양의 또는 음의 전압 또는 전류 펄스들)과 같은, 전기장 또는 에너지의 소스들을 특정 지속 기간 동안 셀들로(예컨대, 셀들의 저항성 메모리 소자로) 인가함으로써 타겟 데이터 상태(예컨대, 특정한 저항 상태에 대응하는)로 프로그래밍될 수 있다. 저항성 메모리 셀의 상태는 인가된 심문 전압에 응답하여 셀을 통해 전류를 감지함으로써 결정될 수 있다. 셀의 저항 레벨에 기초하여 달라지는, 감지된 전류는 셀의 상태를 나타낼 수 있다.
다수의 데이터 상태들(예컨대, 저항 상태들) 중 하나는 저항성 메모리 셀에 대해 설정될 수 있다. 예를 들어, 단일 레벨 메모리 셀(SLC)은, 이진 유닛들 1 또는 0에 의해 표현될 수 있으며 셀이 특정한 레벨을 초과하거나 또는 그것 미만의 저항으로 프로그래밍되는지에 의존할 수 있는, 두 개의 상이한 데이터 상태들 중 타겟팅된 것으로 프로그래밍될 수 있다. 부가적인 예로서, 몇몇 저항성 메모리 셀들은 두 개 이상의 데이터 상태들(예컨대, 1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 1000, 1010, 0010, 0110, 및 1110) 중 타겟팅된 것으로 프로그래밍될 수 있다. 이러한 셀들은 다중 상태 메모리 셀들, 다중유닛 셀들, 또는 다중레벨 셀들(MLC들)로 지칭될 수 있다. MLC들은 각각의 셀이 하나 이상의 숫자(예컨대, 하나 이상의 비트)를 나타낼 수 있으므로 메모리 셀들의 수를 증가시키지 않고 고 밀도 메모리들을 제공할 수 있다.
도 1a 내지 도 1d는 본 개시의 실시예에 따른, 3차원 메모리 어레이를 형성하는 것과 연관된 프로세싱 단계들의 단면도들을 예시한다.
도 1e 내지 도 1g는 본 개시의 실시예에 따른, 3차원 메모리 어레이를 형성하는 것과 연관된 프로세싱 단계의 다양한 뷰들을 예시한다.
도 2는 본 개시의 실시예에 따른 3차원 메모리 어레이를 예시한다.
본 개시는 3차원 메모리 어레이들 및 이를 프로세싱하는 방법들을 포함한다. 다수의 실시예들은 복수의 제 1 유전체 재료들 및 복수의 스택들을 포함할 수 있는 메모리 어레이를 포함하며, 여기에서 각각의 개별 제 1 유전체 재료 및 각각의 개별 스택은 교번하고, 각각의 개별 스택은 제 1 도전성 재료 및 저장 재료를 포함한다. 제 2 도전성 재료는 복수의 제 1 유전체 재료들 및 복수의 스택들을 통과할 수 있다. 각각의 개별 스택은 제 1 도전성 재료와 제 2 도전성 재료 사이에 제 2 유전체 재료를 추가로 포함할 수 있다.
이전 메모리 어레이들의 예들에서, 저장 재료는 교번하는 (예컨대, 수평) 제 1 도전성 재료들 및 유전체 재료들의 스택을 통과하는 (예컨대, 수직) 개구에 형성될 수 있다. 제 2 도체는 저장 재료를 포함한 개구에 형성될 수 있다. 어레이의 메모리 셀들은 제 1 도체들의 상이한 부분들, 저장 재료의 상이한 부분들, 및 제 2 도체의 상이한 부분들을 포함할 수 있으며, 따라서 어레이는 3-차원 어레이를 형성하기 위해 메모리 셀들의 (예컨대, 수직) 스택들을 포함할 수 있다. 3차원 메모리 어레이를 형성하기 위해 이러한 스택들을 이용하는 것은 증가된 밀도 및/또는 증가된 저장 용량을 제공할 수 있는 어레이에서 메모리 셀들의 수를 증가시킬 수 있다.
그러나, (예컨대, 물리적 기상 증착(PVD)과 같은, 표준 기술들을 사용하여) 개구에서 저장 재료의 균일한 두께를 형성하는 것은 어려울 수 있다. 저장 재료의 두께에서의 불균일성들은, 예를 들어, 저장 재료의, 및 그에 따라 어레이의 메모리 셀들의 전기적 속성들에서의 불균일성들을 야기할 수 있다.
본 개시의 실시예들은, 이전 메모리 어레이들에서 개구들에 형성된 저장 재료보다, 더 균일한 두께, 및 그에 따라 더 균일한 전기적 속성들을 가진 저장 재료를 가진 3차원 메모리 어레이들을 허용하는 것과 같은, 이익들을 제공한다. 예를 들어, 실시예들은 PVD와 같은, 표준 기술들을 사용하여 저장 재료(예컨대, 비교적 균일한 두께를 가진)의 형성을 허용할 수 있으면서, 여전히 증가된 밀도 및/또는 저장 용량을 달성할 수 있다.
다음의 상세한 설명에서, 그 일부를 형성하며, 예시로서, 특정한 예들이 도시되는 수반된 도면들에 대해 참조가 이루어진다. 도면들에서, 유사한 숫자들은 여러 뷰들 전체에 걸쳐 대체로 유사한 구성요소들을 설명한다. 다른 예들이 이용될 수 있으며 구조적 및 전기적 변화들이 본 개시의 범위로부터 벗어나지 않고 이루어질 수 있다. 다음의 상세한 설명은 그러므로 제한적인 의미로 취해지지 않을 것이며, 본 개시의 범위는 첨부된 청구항들 및 그것의 등가물들에 의해서만 정의된다.
여기에서 사용된 바와 같이, "a" 또는 "an"은 어떤 것 중 하나 이상을 나타낼 수 있으며, "복수의"는 이러한 것들 중 하나 이상을 나타낼 수 있다. 예를 들어, 메모리 셀은 하나 이상의 메모리 셀들을 나타낼 수 있으며, 복수의 메모리 셀들은 둘 이상의 메모리 셀들을 나타낼 수 있다.
반도체라는 용어는, 예를 들어, 재료의 층, 웨이퍼, 또는 기판을 나타낼 수 있으며, 임의의 베이스 반도체 구조를 포함한다. "반도체"는 실리콘-온-사파이어(SOS) 기술, 실리콘-온-절연체(SOI) 기술, 박막-트랜지스터(TFT) 기술, 도핑 및 비도핑 반도체들, 베이스 반도체 구조에 의해 지지된 실리콘의 에피택셜 층들, 뿐만 아니라 다른 반도체 구조들을 포함하는 것으로 이해될 것이다. 더욱이, 참조가 다음의 설명에서 반도체에 대해 이루어질 때, 이전 프로세스 단계들은 베이스 반도체 구조에서 영역들/접합들을 형성하기 위해 이용되었으며, 반도체라는 용어는 이러한 영역들/접합들을 포함한 기저 층들을 포함할 수 있다.
"수직"이라는 용어는, 예를 들어, 집적 회로 다이의 표면과 같은, 베이스 구조에 수직인, 방향으로서 정의될 수 있다. 수직이라는 용어는 일상적인 제조, 측정, 및/또는 조립 변화들로 인해 "정확히" 수직으로부터의 변화들을 감안하며 이 기술분야의 통상의 기술자는 수직이라는 용어에 의해 의미되는 것을 알 것이라는 것이 인식되어야 한다. "수평"이라는 용어는, 예를 들어, 베이스 구조에 평행한 방향으로서 정의될 수 있다. 수평이라는 용어는 일상적인 제조, 측정, 및/또는 조립 변화들로 인한 "정확히" 수평으로부터의 변화들을 감안하며 이 기술분야의 통상의 기술자는 수평이라는 용어에 의해 의미되는 것을 알 것이라는 것이 인식되어야 한다. 용어들 각각 수직 및 수평은 일상적인 제조, 측정, 및/또는 조립 변화들로 인한 "정확히" 수평으로부터의 변화들을 감안하며 이 기술분야의 통상의 기술자는 용어들 수직 및 평행에 의해 의미되는 것을 알 것이라는 것이 인식되어야 한다.
더 높은 용량의 메모리들에 대한 수요를 충족시키기 위해, 설계자들은 다이(예컨대, 칩)와 같은, 베이스 구조(예컨대, 반도체 기판, 실리콘 기판 등과 같은, 베이스 반도체)의 주어진 면적에서 메모리 셀들의 수와 같은, 메모리 밀도를 증가시키기 위해 계속해서 노력하고 있다. 메모리 밀도를 증가시키기 위한 하나의 방식은 적층형 메모리 어레이들(예컨대, 종종 3차원 메모리 어레이들로서 불리우는)을 형성하는 것이다. 예를 들어, 적층형 메모리 어레이는 메모리 셀들의 수를 증가시키기 위해 베이스 구조에 수직인 방향으로 적층된 메모리 셀들을 포함할 수 있다. 3-차원 교차-점 메모리에 상당한 관심이 있어 왔다. 몇몇 예들에서, 3-차원 교차-점 메모리 셀들은, 메모리 비트들을 저장하는데 적합한 다중상태 재료로서, 상-변화 재료(예컨대, 칼코게나이드)와 같은, 저항성 재료를 이용할 수 있다.
도 1a 내지 도 1e는 본 개시의 다수의 실시예들에 따른, 프로세싱(예컨대, 제작)의 다양한 스테이지들 동안, 적층형 메모리 어레이(100)(예컨대, 3차원 메모리 어레이)의 일부분의 단면도들이다. 도 1a에서, 유전체 재료(예컨대, 유전체(102))는 메모리 디바이스와 같은, 장치의 배선(예컨대, 금속화 레벨들) 위에 형성될 수 있다. 배선은 반도체(도 1a에서 도시되지 않음) 상에 및/또는 그것에 형성될 수 있는 디코더 회로 위에 있을 것이다. 유전체(102)는 배선, 디코더, 및 반도체 위에 있을 수 있으며 그로부터 메모리 어레이(100)를 전기적으로 분리시킬 수 있다. 예를 들어, 유전체(102)는 상보적-금속-산화물-반도체(CMOS) 및 금속화 레벨들 위에 있을 수 있으며 그로부터 메모리 어레이(100)를 전기적으로 분리시킬 수 있다. 몇몇 예들에서, 유전체(102)는 에칭-정지부로서 동작할 수 있다. 여기에서 유전체 재료는 유전체로 지칭될 수 있다.
(예컨대, 수평) 유전체(104)는 유전체(102)와 직접 물리적으로 접촉하여와 같은, 그것에 인접하여(예컨대, 그 위에) 형성(예컨대, 평면 증착)될 수 있다. 유전체들(102 및 104)은 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물 등과 같은 산화물, 또는 실리콘 질화물과 같은 질화물일 수 있다.
여기에서 제 1 요소가 제 2 요소에 인접할 때, 제 1 요소는 제 2 요소 위(예컨대, 그것을 넘어), 아래, 또는 옆에 있을 수 있으며 어떤 매개 요소들 없이 제 2 요소와 직접 물리적으로 접촉할 수 있거나 또는 하나 이상의 매개 요소들에 의해 제 2 요소로부터 분리될 수 있다. 제 1 요소가 제 2 요소 위에 있을 때, 제 1 요소는 제 2 요소와 직접 물리적으로 접촉할 수 있거나 또는 하나 이상의 매개 요소들에 의해 제 2 요소로부터 분리될 수 있다.
(예컨대, 수평) 저장 재료(106)는 도 1a에 도시된 바와 같이, 유전체(104) 위에(예컨대, 그것 상에) 형성(예컨대, 평면 증착)될 수 있다. 몇몇 예들에서, 저장 재료(106)는 PVD, 화학적 기상 증착(CVD), 또는 원자 층 증착(ALD)을 사용하여 형성될 수 있다. 저장 재료(106)는 예를 들어, 약 십(10) 나노미터일 수 있다. 평면 증착 저장 재료(106)(예컨대, 수평으로)는, 예를 들어, 그 외 저장 재료가 개구에 (예컨대, 수직으로) 형성될 때 발생할 수 있는 저장 재료의 두께에서의 (예컨대, 수용 가능하지 않은) 불균일성들을 완화할 수 있다(예컨대, 제거할 수 있다).
저장 재료(106)는 자기-선택 저장 재료일 수 있는(예컨대, 선택 디바이스 및 저장 요소 양쪽 모두로서 작용할 수 있는) 칼코게나이드 합금 및/또는 유리와 같은, 칼코게나이드 재료를 포함할 수 있다. 저장 재료(106)(예컨대, 칼코게나이드 재료)는 그것에 인가된, 프로그램 펄스와 같은, 인가된 전압에 응답적일 수 있다. 임계 전압 미만인 인가 전압에 대해, 저장 재료(106)는 "오프" 상태(예컨대, 전기적으로 비도전성 상태)에 남아있을 수 있다. 대안적으로, 임계 전압보다 큰 인가 전압에 응답하여, 저장 재료(106)는 "온" 상태(예컨대, 전기적으로 도전성 상태)에 들어갈 수 있다. 뿐만 아니라, 주어진 극성에서 저장 재료(106)의 임계 전압은 인가된 전압의 극성(예컨대, 양의 또는 음의)에 기초하여 변할 수 있다. 예를 들어, 임계 전압은 프로그램 펄스가 양인지 또는 음인지에 기초하여 변할 수 있다.
저장 재료(106)에 적합한 칼코게나이드 재료의 예들은, 예를 들면, 동작 동안 위상을 변경하지 않는 합금들(예컨대, 셀레늄-기반 칼코게나이드 합금들)을 포함하여, 다른 칼코게나이드 재료들 중에서, In2Sb2Te5, In1Sb2Te4, In1Sb4Te7 등과 같은, 인듐(In)-안티모니(Sb)-텔루륨(Te)(IST) 재료들, 및 Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7 등과 같은, 게르마늄(Ge)-안티모니(Sb)-텔루륨(Te)(GST) 재료들을 포함할 수 있다. 뿐만 아니라, 칼코게나이드 재료는 작은 농도들의 다른 도펀트 재료들을 포함할 수 있다. 여기에서 사용된 바와 같이, 하이픈으로 연결한 화학적 조성 표기법은 특정한 혼합물 또는 화합물에 포함된 원소들을 나타내며, 표시된 원소들을 수반한 모든 화학양론들을 나타내도록 의도된다.
도 1a에 도시된 바와 같이, 알루미늄 산화물, 하프늄 산화물 등과 같은, (예컨대, 수평) 유전체(108)는 CVD 또는 ALD에 의해서와 같이, 저장 재료(106) 위에 형성(예컨대, 평면 증착)될 수 있다. 몇몇 예들에서, 유전체(108)는 두께가 약 0.1 나노미터 내지 약 일(1) 나노미터일 수 있다.
전극과 같은, (예컨대, 수평) 도전성 재료(예컨대, 도체(110))는 유전체(108) 위에 형성(예컨대, 평면 증착)될 수 있으며, 산화물 또는 질화물과 같은, (예컨대, 수평) 유전체(114)는 도체(110) 위에 형성(예컨대, 평면 증착)될 수 있다. 예를 들어, 유전체(108)는 도체(110)와 저장 재료(106) 사이에서, 확산 배리어와 같은, 배리어로서 동작할 수 있다. 여기에서 도전성 재료는 도체로 지칭될 수 있다.
몇몇 예들에서, 메모리 어레이(100)는 교번하는(예컨대, 수평) 스택들(예컨대, 티어들)(116) 및 유전체(104) 및 (예컨대, 수평) 유전체(120) 사이에서의 유전체들(114)의 스택을 포함할 수 있다. 예를 들어, 각각의 개별 스택(116) 및 각각의 개별 유전체(114)는 교번할 수 있으며, 여기에서 각각의 개별 스택(116)은, 예를 들어, 저장 재료(106), 저장 재료(106) 위의 유전체(108), 및 유전체(108) 위의 도체(110)를 포함할 수 있다. 유전체(120)는 최상위 스택(116) 위에 있을 수 있다. 유전체(108)는 저장 재료(106) 위에 평면 증착될 수 있으며, 도체(110)는 예를 들어, 스택(116)을 형성하기 위해 유전체(108) 위에 평면 증착될 수 있다.
실시예에서, 저장 재료(106)는 도 1a에 도시된 바와 같이, 유전체(104) 또는 유전체(114) 위에 형성될 수 있다. 예를 들어, 스택(116)은 메모리 어레이(100)에서 복수의 상이한 레벨들의 각각에 있을 수 있다. 스택들(116)은 도 1a에 도시된 바와 같이, 유전체(114)에 의해 서로 분리될 수 있다.
몇몇 예들에서, 저장 재료(106) 및 도체(110)의 형성의 순서는 반전될 수 있다. 예를 들어, 도체(110)는 유전체(104) 또는 유전체(114) 위에 형성될 수 있고, 유전체(108)는 도체(110) 위에 형성될 수 있고, 저장 재료(106)는 유전체(108) 위에 형성될 수 있으며, 따라서 유전체(114) 또는 유전체(120)는 저장 재료(106) 위에 형성될 수 있다. 이와 같이, 유전체 스택(116)은, 예를 들어, 도체(110), 도체(110) 위의 유전체(108), 및 유전체(108) 위의 저장 재료(106)를 포함할 수 있다. 예를 들어, 유전체 스택(116)을 형성하는 것은 스택(116) 내에서의 상이한 레벨들에서, 및 그에 따라 어레이(100) 내에서 상이한 레벨들에서 각각 저장 재료(106), 유전체(108), 및 도체(110)를 형성하는 것을 포함할 수 있다.
도 1b에 도시된 바와 같이, 개구들(124)은 유전체(120)를 통해, 교번하는 스택들(116) 및 유전체들(114)을 통해, 및 유전체(104)를 통해 형성되어, 유전체(102) 상에 또는 그것에서 정지할 수 있다. 예를 들어, 유전체(120)는 유전체(120)를 통해, 교번하는 스택들(116) 및 유전체들(114)을 통해, 및 유전체(104)를 통해 개구들(124)을 형성하도록 패터닝될 수 있다. 예를 들어, 이미지 레지스트(예컨대, 포토-레지스트)와 같은, 마스크(도시되지 않음)는 유전체(120) 위에 형성되며 유전체(120)의 영역들을 노출시키기 위해 패터닝될 수 있다. 유전체(120)의 노출된 영역들 및 유전체(120)의 노출된 영역들 아래에 있는 교번하는 스택들(116) 및 유전체들(114)의 부분들과 유전체(104)의 부분들은, 그 다음에 유전체(102) 상에서 또는 그것에서 끝날 수 있는 개구들(124)을 형성하기 위해, 건식 또는 습식 에칭에 의해서와 같이, 제거될 수 있다.
개구들(124)은 유전체(120)의 부분들, 유전체들(114)의 부분들, 스택들(116)의 부분들(예컨대, 저장 재료들(106), 유전체들(108), 및 도체들(110)의 부분들), 및 유전체(104)의 부분들을 노출시킬 수 있다. 예를 들어, 유전체(120), 유전체들(114), 스택들(116), 및 유전체(104)의 노출된 부분들은 동일 평면이며 인접할 수 있고 개구들(124)의 측면들(예컨대, 측벽들)(128)을 형성할 수 있다. 예에서, 유전체(120), 유전체(114), 저장 재료(106), 유전체(108), 도체(110), 및 유전체(104)의 노출된 부분은, 유전체(120), 유전체(114), 저장 재료(106), 유전체(108), 도체(110), 및 유전체(104)를 통과하는 개구(124)의 부분의, 측면과 같은, 경계 표면을 형성할 수 있다. 몇몇 예들에서, 개구들(124)은 원형, 정사각형, 직사각형, 다각형, 또는 타원형 단면들을 가질 수 있다.
도 1c에 도시된 바와 같이, 개별 스택들(116)의 각각에서의 도체(110)의, 및 그에 따라 개별 도체들(110)의 각각의 일부분은, 스택들(116)의 각각에서의 도체(110)의 노출된 부분(130)이 저장 재료(106)의 노출 부분 및 각각의 개별 스택(116)에서의 유전체(108)의 노출 부분에 대해 리세싱될 수 있도록 제거될 수 있다. 예를 들어, 개별 도체(110)의 부분(130)은 개구(124)의 측면(128), 및 그에 따라 유전체들(104, 114, 및 120)의 노출 부분들에 대해 리세싱될 수 있다.
개별 도체(110)의 부분(130)을 리세싱하는 것은 측면(128), 및 그에 따라 저장 재료(106)의 노출 부분, 유전체(108)의 노출 부분, 유전체(114)의 노출 부분, 및 유전체(120)의 노출 부분으로부터 도체(110)의 부분(130)으로 연장될 수 있는 개구(예컨대, 리세스)(134)를 형성할 수 있다. 예를 들어, 개구들(134)은 개구들(124)의 측면들(128)에 형성될 수 있다. 도 1c에 예시된 측면(128)으로부터 부분(130)으로의 개구(124)의 깊이(d)는 예를 들어, 약 10 내지 약 30 나노미터일 수 있다. 도체(110)의 부분(130)은 개별 개구(134)의, 측면과 같은, 경계 표면을 형성할 수 있다는 것을 주의하자. 몇몇 예들에서, 개구들(134)은 도체들(110)에 선택적인 등방성 에칭을 사용하여 형성될 수 있다.
도 1d에 도시된 바와 같이, 산화물 또는 질화물과 같은, 유전체(138)는 각각의 개별 도체(110)의 각각의 부분(130)에 인접한(예컨대, 그것과 물리적으로 직접 접촉하는) 개구들(134)의 각각에 형성될 수 있다. 예를 들어, 유전체(138)는 개별 도체(110)의 제거된 부분을 대신할 수 있다. 몇몇 예들에서, 유전체(138)는 개구들(124)에 형성될 수 있으며, 그 다음에 개구(124)에서의 유전체(138)의 노출 부분이 개구(124)의 측면(128), 및 그에 따라 저장 재료들(106), 유전체들(108), 유전체(104), 유전체들(114), 및 유전체(120)의 노출 부분과 동일 평면(예컨대, 같은 높이)일 때까지, 에칭에 의해서와 같이, 제거될 수 있다.
몇몇 예들에서, 유전체(108)와 유사한(예컨대, 그것과 동일한) 유전체와 같은, 유전체는 도체(110)(도시되지 않음)의 부분(130)에 인접한 개구(134)에 형성될 수 있다. 유전체(138)는 그 후 유전체가 도체(110)의 부분(130)과 유전체(138) 사이에 있도록 유전체에 인접한 개구(134)에 형성될 수 있다.
유전체(138)의 노출 부분(144)과 같은, 유전체들(138), 저장 재료(106)의 노출 부분(148)과 같은, 저장 재료들(106), 유전체들(108), 유전체(104), 유전체들(114), 및 유전체(120)의 노출 부분들은 동일 평면이고 인접할 수 있으며 개구들(124)의 측면들(128)을 형성할 수 있다. 예를 들어, 측면(128)은 유전체들(138), 저장 재료들(106), 유전체들(108), 유전체(104), 유전체들(114), 및 유전체(120)의 동일 평면 및 인접 부분들을 포함한 표면일 수 있다. 유전체(138)의 노출 부분(144)은 유전체(138)를 통과하는 개구(124)의 일부분의 경계 표면을 형성할 수 있다는 것을 주의하자.
스택(예컨대, 각각의 스택)(116)에서의 유전체(138)는 상기 스택의 도체(110)의 일부분(130)으로부터 유전체(108)의 노출 부분 및 상기 스택(116)의 전하 저장 재료(106)의 노출 부분(148)으로 연장될 수 있다. 예를 들어, 유전체(138)(예컨대, 각각의 유전체(138))는 개별 도체(110)의 일부분(130)으로부터 저장 재료들(106), 유전체들(108), 유전체(104), 유전체들(114), 및 유전체(120)의 노출 부분들로 연장될 수 있다.
유전체 라이너와 같은, (예컨대, 수직) 유전체(150)는 도 1e에 도시된 바와 같이, 이들 개구들의 측면들(128)에 인접한 개구들(124)에 형성될 수 있다. 예를 들어, 개구들(124)은 유전체(150)가 라이닝될(lined) 수 있다. 유전체(150)는 유전체(104), 유전체들(108), 유전체들(114), 유전체(120), 개별 유전체(138)의 노출 부분(144)과 같은, 유전체(138), 및 개별 저장 재료(106)의 노출 부분(148)과 같은 저장 재료(106)의 노출 부분들에 인접하여 형성될 수 있다. 몇몇 예들에서, 유전체(150)는, 상기 설명된 바와 같이, 유전체(108)와 유사할 수 있다(예컨대, 그것과 동일할 수 있다).
도 1f는 도 1e에서 라인(1F-1F)을 따라 취해진 단면도를 예시하며, 도 1g는 도 1e에서 라인(1G-1G)을 따라 취해진 단면도를 예시한다. 도 1e 및 도 1f는, 예를 들어, 개별 유전체(138)의 이전 노출된 부분(144)(예컨대, 도 1d에서 노출됨)에 인접한(예컨대, 그것과 물리적으로 직접 접촉하는) 유전체(150)를 도시한다. 도 1e 및 도 1f는 또한 도체(110)의 일부분(130)에 인접하며 부분(130)과 유전체(150) 사이에 있는 유전체(138)를 도시한다. 도 1g 및 도 1e는 예를 들어, 저장 재료(106)의 이전 노출된 부분(148)(예컨대, 도 1d에서 노출됨)에 인접한 유전체(150)를 도시한다.
도전성 필러와 같은, (예컨대, 수직) 도체(152)(예컨대, 전극)는 유전체(150)를 포함한(예컨대, 유전체로 라이닝된) 개구들에 형성될 수 있다. 예를 들어, 도체(152)는 도 1e 내지 도 1g에 도시된 바와 같이, 유전체(150)에 인접하여 형성될 수 있다. 몇몇 예들에서, 단지 유전체(150) 및 도체(152) 또는 단지 도체(152)만이 개구(124)에 형성될 수 있다. 개구들(124)은, 예를 들어, 칼코게나이드 재료들과 같은, 저장 및/또는 스위칭 재료들을 포함하지 않을 수 있다(예컨대, 그 중 임의의 것이 없을 수 있다). 예를 들어, 측면(128) 및 도체(152) 사이에 임의의 저장 및/또는 스위칭 재료들이 없을 수 있다. 도체(152)는 예를 들어, 유전체(150)로 라이닝된 개구(124)를 완전히 채울 수 있다. 이전에 설명된 바와 같이, 개구(124)와 같은, 개구에서 (예컨대, 저장 및/또는 스위칭 재료들의 두께에서 불균일성들을 갖지 않고) 저장 및/또는 스위칭 재료들을 형성하는 것은 어려울 수 있다.
유전체(150) 및 도체(152)는, 예를 들어, 스택들(116), 및 그에 따라 도체(110), 유전체(108), 유전체(138), 및 각각의 개별 스택(116), 유전체들(104, 114, 및 110)의 저장 재료(106), 및 베이스 구조에 수직일 수 있다. 예를 들어, 유전체(150) 및/또는 도체(152)는 교번하는 유전체들(114) 및 스택들(116)의 스택을 통과할 수 있다. 도체(152)는 유전체(150)가 도체(152)와 교번하는 유전체들(114) 및 스택들(116) 사이에 있도록 유전체(150)에 인접할 수 있다. 몇몇 예들에서, 각각의 개별 스택(116)에서의 도체(138)는 각각의 개별 스택(116)의 도체(110)와 도체(152) 사이에 있을 수 있다.
실시예에서, 유전체(150)는 도 1f 및 도 1g에 도시된 바와 같이, 완전히 도체(152) 주위에 있을(예컨대, 형성될) 수 있다. 유전체(138)는 완전히 유전체(150), 및 그에 따라 도체(152) 주위에 있을 수 있으며, 도체(110)의 일부분은 완전히 유전체(138) 주위에 있을 수 있다. 예를 들어, 도체(152), 유전체(150), 유전체(138), 및 도체(110)의 일부분은, 도 1f에 도시된 바와 같이, 중심이 같을 수 있다. 저장 재료(106)의 일부분은 도 1g에 도시된 바와 같이, 완전히 유전체(150), 및 그에 따라 도체(152) 주위에 있을 수 있다. 예를 들어, 도체(152), 유전체(150), 및 저장 재료(106)의 일부분은, 도 1g에 도시된 바와 같이, 중심이 같을 수 있다.
몇몇 예들에서, 도체들(110) 및/또는 도체들(152)은 도전성 도핑 폴리실리콘을 포함하거나, 구성되거나, 또는 근본적으로 구성될 수 있고/있거나 내화 금속과 같은, 금속, 또는 내화 금속 규화물과 같은, 금속-함유 재료, 또는 금속 질화물, 예컨대, 내화 금속 질화물, 뿐만 아니라 임의의 다른 도전성 재료를 포함하거나, 구성되거나, 또는 근본적으로 구성될 수 있다. 크롬(Cr), 코발트(Co), 하프늄(Hf), 몰리브덴(Mo), 니오븀(Nb), 탄탈(Ta), 티타늄(Ti), 텅스텐(W), 바나듐(V) 및 지르코늄(Zr)의 금속들은 일반적으로 내화 금속들로서 인식된다.
유전체(108)의 일부분은, 도 1g에서 저장 재료(106)에 대해 도시된 것과 유사한 방식으로, 완전히 유전체(150), 및 그에 따라 도체(152) 주위에 있을 수 있다. 예를 들어, 도체(152), 유전체(150), 및 유전체(108)의 일부분은 중심이 같을 수 있다.
유전체(114)의 일부분은 도 1g에서 저장 재료(106)에 대해 도시된 것과 유사한 방식으로, 완전히 유전체(150), 및 그에 따라 도체(152) 주위에 있을 수 있다. 예를 들어, 도체(152), 유전체(150), 및 유전체(114)의 일부분은 중심이 같을 수 있다.
몇몇 예들에서, 스택(116)(예컨대, 스택들(116)의 각각)은 메모리 셀(156)의 일부분을 포함할 수 있다. 예를 들어, 각각의 개별 메모리 셀(156)은 도 1e 내지 도 1g에 도시된 바와 같이, 각각의 저장 재료(106)의 일부분, 각각의 도체(110)의 일부분(예컨대, 개별 저장 재료(106)의 부분 상에 있는), 각각의 유전체(138)의 일부분(예컨대, 개별 저장 재료(106)의 부분 상에 있는), 유전체(150)의 상이한 부분, 및 도체(152)의 상이한 부분을 포함할 수 있다. 메모리 셀(예컨대, 각각의 메모리 셀)(156)은, 예를 들어, 도 1f 및 도 1g에 도시된 바와 같이, 형태가 환상형일 수 있다. 몇몇 예들에서, 개별 유전체(108)의 일부분은, 도 1e에 도시된 바와 같이, 개별 저장 재료(106)의 부분과 개별 도체(110)의 부분 사이에 그리고 개별 저장 재료(106)의 부분과 개별 유전체(138)의 부분 사이에 있을 수 있다. 예에서, 개별 유전체(138)의 부분은 개별 도체(110)의 부분과 유전체(150)의 상이한 부분, 및 그에 따라 도체(152)의 상이한 부분 사이에 있을 수 있다.
메모리 셀(156)은 메모리 셀들의 각각의 티어(예컨대, 덱)에 있을 수 있으며, 여기에서 메모리 셀들(156)의 상이한 티어들은 메모리 셀들(156)의 스택을 형성하기 위해 메모리 어레이(100) 내에서 상이한(예컨대, 수직) 레벨들에 있을 수 있다. 예를 들어, 메모리 셀(예컨대, 각각의 메모리 셀)(156)은 개별 스택(116)에 대응할 수 있다. 각각의 메모리 셀(156)은, 예를 들어, 개별 스택(116)에서 하나의 레벨에서의 개별 도체(110)의 일부분 및 개별 유전체(138)의 일부분, 및 그에 따라 메모리 어레이(100), 개별 스택(116)에서 또 다른 레벨에서의 개별 유전체(108)의 일부분, 및 개별 스택(116)에서 또 다른 레벨에서의 개별 저장 재료(106)의 부분을 포함할 수 있다. 각각의 개별 메모리 셀(156) 및 각각의 개별 유전체(114)는 메모리 셀들(156)이 유전체(114)인 서로로부터 분리되도록 교번할 수 있다. 도 1a 내지 도 1e는 4개의 스택들(116) 및 4개의 티어들의 메모리 셀들(156)을 도시하지만, 메모리 어레이(100)는 그렇게 제한되지 않으며 임의의 수의 스택들(116) 및 티어들의 메모리 셀들(156)을 포함할 수 있다.
몇몇 예들에서, 도체(110)는 액세스 라인(예컨대, 워드 라인)과 같은, 신호 라인(예컨대, 평면)일 수 있으며, 도체(152)는 데이터 라인(예컨대, 비트 라인)과 같은, 신호 라인(예컨대, 액세스 라인)일 수 있다. 몇몇 예들에서, 저장 재료(106), 및 그에 따라 개별 메모리 셀(156)은, 자기 선택적일 수 있다. 예를 들어, 저장 재료(106)는 다이오드와 같은 스위치, 및 저장 요소로서 동작할 수 있다.
각각의 개별 스택(116)에서 유전체(138)의 길이는 개별 메모리 셀(156)의 유효 길이를 정의할 수 있다. 예를 들어, 유전체(138)의 길이, 및 그에 따라 각각의 개별 메모리 셀(156)의 유효 길이는 약 10 내지 약 30 나노미터일 수 있다. 몇몇 예들에서, 각각의 개별 메모리 셀(156)의 유효 길이는 도 1c에 도시된 바와 같이, 대략 개구(124)의 깊이(d)일 수 있다.
예에서, 비교적 낮은 전압(예컨대, 음의 전압)은 도체(152)에 인가될 수 있으며, 비교적 높은 전압(예컨대, 양의 전압)은 저장 재료(106), 및 그에 따라 저장 재료(106)를 포함하는 메모리 셀(156)에 걸쳐 전압 차를 생성하기 위해 도체(110)에 인가될 수 있다. 전압 차는 도체(110)로부터 유전체(108), 저장 재료(106), 및 유전체(150)를 포함할 수 있는 도체(152)로의 도전성(예컨대, 전류) 경로를 생성하도록 동작할 수 있다. 예를 들어, 전류는 도체(110)로부터 유전체(108), 저장 재료(106), 유전체(150)를 통해 도체(152)로 흐를 수 있다. 예를 들어, 유전체들(108) 및 유전체(150)는 전류를 통과시키기에 충분히 얇을 수 있다. 몇몇 예들에서, 이러한 전압 차는, 개별 저장 재료(106), 및 그에 따라 개별 메모리 셀(156)에서, 임계 전압, 및 그에 따라 상태를 프로그래밍하도록 동작할 수 있다. 전압 차의 극성은 개별 저장 재료(106), 및 그에 따라 개별 메모리 셀(156)에서, 상이한 임계 전압, 및 그에 따라 상이한 상태를 프로그래밍하기 위해, 몇몇 예들에서 역전될 수 있다.
도 2는 본 개시의 실시예에 따른 3차원 메모리 어레이(200)를 예시한다. 어레이(200)는, 예를 들면, 도 1e 내지 도 1g와 관련되어 이전에 설명된 어레이(100)일 수 있다. 예를 들어, 어레이(200)는 여기에서 이전에 설명된(예컨대, 도 1a 내지 도 1g와 관련되어) 프로세싱 단계들에 따라 프로세싱될 수 있다.
도 2에 도시된 바와 같이, 워드 라인들(WL들)로 지칭될 수 있는, 액세스 라인들은 복수의 레벨들 상에 위치될 수 있다. 예를 들어, 워드 라인들은 N개의 레벨들 상에 위치될 수 있다. 절연 재료(명료함을 위해서 및 본 개시의 실시예들을 모호하게 하지 않도록 도 2에 도시되지 않음)는 워드 라인들의 레벨들을 분리할 수 있다. 이와 같이, 절연 재료에 의해 분리된 워드 라인들의 레벨들은 WL/절연 재료들의 스택을 형성할 수 있다. 몇몇 예들에서, 각각의 워드 라인은 도 1e 및 도 1f에 도시된, 개별 도체(110)를 포함할 수 있다(일 수 있다). 몇몇 예들에서, 각각의 개별 워드 라인은, 워드 라인과 상이한 레벨에서, 도 1a 내지 도 1e와 관련되어 이전에 설명된 저장 재료(106)와 같은, 저장 재료 및 워드 라인을 포함할 수 있는, 도 1a 내지 도 1e와 관련되어 이전에 설명된 스택(116)과 같은, 개별 스택에 있을 수 있다.
뿐만 아니라, 비트 라인들(BL들)로 지칭될 수 있는, 데이터 라인들은, 예를 들어, 워드 라인들에 수직으로 배열되며, 워드 라인들의 N 레벨들을 넘는 레벨에(예컨대, N+1 레벨에) 위치될 수 있다. 몇몇 예들에서, 각각의 비트 라인은, 도 1e 내지 도 1g에 도시된 도체(152)와 같은, 도체(예컨대, 수직 도체)를 포함할 수 있다.
예를 들어, 어레이(200)는, 여기에서 워드 라인들로 지칭될 수 있는, 복수의 도전성 라인들(202)(예컨대, 액세스 라인들), 및 여기에서 비트 라인들로 지칭될 수 있는, 복수의 도전성 라인들(224)(예컨대, 데이터 라인들)을 포함할 수 있다. 워드 라인들(202)은 다수의 레벨들로 배열될 수 있다. 워드 라인들(202)은 도 2에서 4개의 레벨들로 배열되어 도시된다. 그러나, 워드 라인들(202)이 배열될 수 있는 레벨들의 양은 이 양에 제한되지 않으며, 워드 라인들(202)은 더 많은, 또는 더 적은 레벨들로 배열될 수 있다. 워드 라인들(202)은 특정한 레벨 내에서 서로 평행하여 배열될 수 있다. 예를 들어, 다수의 레벨들의 각각에서 워드 라인들(202)은 바로 위 및/또는 아래에서 워드 라인들(202)과 동조되도록 각각의 레벨 내에서의 동일한 상대적 위치에 위치될 수 있다. 저장 재료(예컨대, 도 1a 내지 도 1g와 관련되어 이전에 설명된 저장 재료(106))는 개별 워드 라인 및 개별 저장 재료(106)를 포함할 수 있는 스택들(예컨대, 도 1a 내지 도 1e와 관련되어 이전에 설명된 스택들(116))을 형성하기 위해 상이한 레벨들에서 워드 라인들 사이에 위치될 수 있다. 절연 재료(예컨대, 도 1a 내지 도 1e와 관련되어 이전에 설명된 유전체(114))는 스택들이 위치되는 레벨들 사이에 위치될 수 있다.
도 2에 도시된 바와 같이, 비트 라인들(224)은 워드 라인들(202)이 위치되는 레벨들과 상이한 레벨(예컨대, 워드 라인들(202)이 위치되는 레벨들을 넘는)에서 서로 평행하여 배열될 수 있다. 예를 들어, 비트 라인들은, 도 2에 예시된 바와 같이, 메모리 어레이(200)의 최상부에 위치될 수 있다. 부가적인 예로서, 비트 라인들은 어레이(200)의 최하부에 위치될 수 있다(예컨대, 도체들(152)이 개구들(124)의 최하부에서 비트 라인들에 결합될 수(접촉할 수) 있도록). 비트 라인들(224)은 또한 그 사이에 중첩들(예컨대, 상이한 레벨들에서의 교차 지점들)을 갖도록 워드 라인들(202)에 수직으로(예컨대, 직교하여) 배열될 수 있다. 그러나, 본 개시의 실시예들은 엄격하게 평행/직교 구성으로 제한되지 않는다.
도 2에서 각각의 워드 라인(202)에 대해 도시된 인덱스들은 워드 라인들의 그룹 내에서 워드 라인들의 자리(예컨대, 순서)를 나타낸다. 예를 들어, 워드 라인(WL2,0)은 워드 라인들의 그룹의 최하부에서 자리 2에 위치되어 도시되며, 워드 라인(WL2,3)은 워드 라인들의 그룹의 최상부에서 자리 2에 위치되어 도시된다. 워드 라인들(202)이 배열되는 레벨들의 양, 및 각각의 레벨에서 워드 라인들(202)의 양은 도 2에 도시된 양들보다 많거나, 또는 적을 수 있다.
비트 라인(224) 및 워드 라인들(202)의 그룹의 각각의 중첩에서, 비트 라인(224)의 도체(152)는, 워드 라인들의 그룹에서 각각의 워드 라인(202)의 일부분을 교차하도록, 비트 라인(224) 및 워드 라인들(202)에 실질적으로 수직으로 배향될 수 있다.
예를 들어, 비트 라인(224)의 도체(152)는 도 2에 도시된 바와 같이, 그 아래에 개별 워드 라인들(202)의 일부분을 교차시키기 위해 비트 라인(224)으로부터 수직으로 연장되도록 배열될 수 있다. 예를 들어, 일 예로서, 도체(152)는, 전체적으로 워드 라인(202) 및 저장 재료(106)에 의해 둘러싸이도록, 워드 라인(202) 및 저장 재료(106)를 포함한, 스택(116)을 통과할 수 있다. 몇몇 예들에서, 스택(116)은 메모리 셀(220)의 일부분을 포함할 수 있다. 예를 들어, 메모리(220)는 워드 라인(202)의 일부분, 워드 라인(202)의 부분과 상이한 레벨에서의 저장 재료(106)의 일부분, 및 도체(152)의 일부분을 포함할 수 있다.
메모리 셀들(220)은 도 2에서 비트 라인(224)의 도체(152) 및 스택들(116)이 상이한 레벨들에서 서로 근접하는 위치 가까이에서 3차원 아키텍처로 배열되어 도시된다. 예를 들어, 도체(152)가 스택(116)의 일부분을 통과하는 메모리 셀(220)이 위치될 수 있다.
메모리 셀들(220)은, 예를 들어, 각각의 레벨이, 도체들(152)과 같은, 도체들, 및 워드 라인(202)의 일부분 및 저장 재료(106)의 일부분을 포함하는 스택들(116)의 교차점들에서 메모리 셀들을 갖는, 다수의 레벨들로 배열될 수 있다. 메모리 셀들(220)의 레벨들은 서로 상이한 레벨들에서 형성될 수 있으며, 그에 의해 수직으로 적층된다. 따라서, 메모리 어레이(200)는 공통 비트 라인(224)이지만, 별개의 워드 라인들(202)을 가진 메모리 셀들(220)을 포함할 수 있는 3차원 메모리 어레이일 수 있다. 4개 레벨들의 워드 라인들(202)(및 4개의 대응하는 레벨들의 메모리 셀들(220))이 도 2에서 도시되지만, 본 개시의 실시예들은 그렇게 제한되지 않으며 더 많거나, 또는 더 작은, 레벨들의 워드 라인들(202)(및 대응하는 레벨들의 메모리 셀들(220))을 포함할 수 있다.
특정 예들이 여기에서 예시되고 설명되었지만, 이 기술분야의 통상의 기술자들은 동일한 결과를 달성하기 위해 산출된 배열이 도시된 특정 실시예들로 대체될 수 있다는 것을 이해할 것이다. 본 개시는 본 개시의 하나 이상의 실시예들의 적응화들 또는 변화들을 커버하도록 의도된다. 상기 설명은 제한적인 방식이 아닌, 예시적인 것으로 이루어졌다는 것이 이해될 것이다. 본 개시의 하나 이상의 예들의 범위는, 이러한 청구항들이 자격을 부여받은 등가물들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.

Claims (21)

  1. 메모리 어레이에 있어서,
    복수의 제 1 유전체 재료들 및 복수의 스택들로서, 각각의 개별 제 1 유전체 재료 및 각각의 개별 스택은 교번하며, 각각의 개별 스택은 제 1 도전성 재료 및 저장 재료를 포함하는, 상기 복수의 제 1 유전체 재료들 및 복수의 스택들; 및
    상기 복수의 제 1 유전체 재료들 및 상기 복수의 스택들을 통과하는 제 2 도전성 재료를 포함하며;
    각각의 개별 스택은 상기 제 1 도전성 재료와 상기 제 2 도전성 재료 사이에 제 2 유전체 재료를 더 포함하는, 메모리 어레이.
  2. 청구항 1에 있어서,
    상기 저장 재료는 상기 제 1 도전성 재료의 일 측면 상에만 있으며;
    상기 제 2 도전성 재료는 상기 저장 재료에 수직인, 메모리 어레이.
  3. 청구항 1 또는 청구항 2 중 어느 한 항에 있어서,
    상기 제 2 도전성 재료와 상기 복수의 스택들 사이에 그리고 상기 제 2 도전성 재료와 상기 복수의 제 1 유전체 재료들 사이에 제 3 유전체 재료를 더 포함하는, 메모리 어레이.
  4. 청구항 1 또는 청구항 2 중 어느 한 항에 있어서,
    각각의 개별 스택은 상기 제 1 도전성 재료와 상기 저장 재료 사이에 제 3 유전체 재료를 더 포함하는, 메모리 어레이.
  5. 청구항 1 또는 청구항 2 중 어느 한 항에 있어서,
    상기 제 1 도전성 재료 및 상기 저장 재료는 각각의 개별 스택 내에서 상이한 레벨들에 있는, 메모리 어레이.
  6. 청구항 1 또는 청구항 2 중 어느 한 항에 있어서,
    상기 저장 재료는 자기-선택적(self-selecting) 저장 재료인, 메모리 어레이.
  7. 청구항 1 또는 청구항 2 중 어느 한 항에 있어서,
    상기 저장 재료는 칼코게나이드(chalcogenide) 재료를 포함하는, 메모리 어레이.
  8. 메모리 어레이에 있어서,
    메모리 셀들의 스택; 및
    제 1 도전성 재료를 포함하며,
    각각의 개별 메모리 셀은,
    상기 제 1 도전성 재료의 상이한 부분;
    저장 재료;
    상기 저장 재료상에서의 제 2 도전성 재료; 및
    상기 저장 재료상에 있으며 상기 제 2 도전성 재료와 상기 제 1 도전성 재료 사이에 있는 유전체 재료를 포함하는, 메모리 어레이.
  9. 청구항 8에 있어서,
    상기 메모리 셀들은 부가적인 유전체 재료에 의해 서로 분리되는, 메모리 어레이.
  10. 청구항 8에 있어서,
    상기 유전체 재료는 제 1 유전체 재료이며;
    각각의 개별 메모리 셀은 상기 제 1 도전성 재료와 상기 제 1 유전체 재료 사이에 그리고 상기 제 1 도전성 재료와 상기 저장 재료 사이에 있는 제 2 유전체 재료의 상이한 부분을 더 포함하는, 메모리 어레이.
  11. 청구항 10에 있어서,
    상기 제 1 유전체 재료는 상기 제 2 도전성 재료 및 상기 제 2 유전체 재료와 직접 물리적으로 접촉하며;
    상기 제 2 유전체 재료는 상기 제 1 유전체 재료에 수직인, 메모리 어레이.
  12. 청구항 8, 청구항 10, 및 청구항 11 중 어느 한 항에 있어서,
    각각의 개별 메모리 셀은 상기 제 2 도전성 재료와 상기 저장 재료 사이에 부가적인 유전체 재료를 더 포함하는, 메모리 어레이.
  13. 청구항 8, 청구항 10, 및 청구항 11 중 어느 한 항에 있어서,
    상기 제 1 도전성 재료는 상기 제 2 도전성 재료 및 각각의 개별 메모리 셀의 저장 재료에 수직인, 메모리 어레이.
  14. 메모리 어레이를 형성하는 방법에 있어서,
    각각의 개별 스택 및 각각의 개별 제 1 유전체 재료가 교번하도록 복수의 스택들 및 복수의 제 1 유전체 재료들을 형성하는 단계로서, 각각의 개별 스택을 형성하는 단계는 저장 재료, 상기 저장 재료상에서의 제 1 도전성 재료, 및 상기 제 1 도전성 재료에 인접한 상기 저장 재료상에서의 제 2 유전체 재료를 형성하는 단계를 포함하는, 상기 형성하는 단계; 및
    각각의 개별 스택에서의 상기 제 2 유전체 재료가 상기 제 1 도전성 재료와 상기 제 2 도전성 재료 사이에 있도록 상기 복수의 스택들 및 상기 복수의 제 1 유전체 재료들을 통해 제 2 도전성 재료를 형성하는 단계를 포함하는, 방법.
  15. 청구항 14에 있어서,
    상기 제 2 도전성 재료를 형성하기 전에 상기 복수의 스택들 및 상기 복수의 제 1 유전체 재료들을 통해 제 3 유전체 재료를 형성하는 단계를 더 포함하며, 상기 제 2 도전성 재료를 형성하는 단계는 상기 제 3 유전체 재료가 상기 제 2 도전성 재료와 상기 복수의 스택들 사이에 그리고 상기 제 2 도전성 재료와 상기 복수의 제 1 유전체 재료들 사이에 있도록 상기 제 3 유전성 재료에 인접하여 상기 제 2 도전성 재료를 형성하는 단계를 포함하는, 방법.
  16. 청구항 14에 있어서,
    상기 제 2 유전체 재료를 형성하는 단계는 상기 제 1 도전성 재료에 개구를 형성하기 위해 상기 제 2 도전성 재료를 형성하기 전에 상기 제 1 도전성 재료를 리세싱하는 단계 및 상기 개구에 상기 제 2 유전체 재료를 형성하는 단계를 포함하는, 방법.
  17. 청구항 14에 있어서,
    각각의 개별 스택을 형성하는 단계는 상기 저장 재료와 상기 제 2 도전성 재료 사이에 그리고 상기 저장 재료와 상기 제 2 유전체 재료 사이에 제 3 유전체 재료를 형성하는 단계를 더 포함하는, 방법.
  18. 청구항 14 내지 청구항 17 중 어느 한 항에 있어서,
    상기 저장 재료를 형성하는 단계는 상기 저장 재료를 평면 증착시키는 단계를 포함하는, 방법.
  19. 청구항 14 내지 청구항 17 중 어느 한 항에 있어서,
    상기 저장 재료를 형성하는 단계는 물리적 기상 증착을 사용하여 상기 저장 재료를 형성하는 단계를 포함하는, 방법.
  20. 청구항 14 내지 청구항 17 중 어느 한 항에 있어서,
    상기 저장 재료를 형성하는 단계는 상기 저장 재료를 수평으로 형성하는 단계를 포함하는, 방법.
  21. 메모리 어레이를 형성하는 방법에 있어서,
    각각의 개별 스택 및 각각의 개별 제 1 유전체 재료가 교번하도록 복수의 스택들 및 복수의 제 1 유전체 재료들을 형성하는 단계로서, 각각의 개별 스택은 제 1 도전성 재료 및 저장 재료를 포함하는, 상기 형성하는 단계;
    상기 복수의 스택들 및 상기 복수의 제 1 유전체 재료들을 통해 제 1 개구를 형성하는 단계;
    각각의 개별 스택에 제 2 개구를 형성하기 위해 각각의 개별 스택에서 상기 제 1 도전성 재료의 일부분을 제거하는 단계;
    각각의 개별 스택에서의 상기 제 2 개구에 제 2 유전체 재료를 형성하는 단계; 및
    각각의 개별 스택에서의 제 2 유전체 재료 및 각각의 개별 스택에서의 상기 저장 재료에 인접한 상기 제 1 개구에 제 2 도전성 재료를 형성하는 단계를 포함하는, 방법.
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