KR20210157296A - 메모리 디바이스, 집적 회로 디바이스 및 방법 - Google Patents

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KR20210157296A
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Abstract

메모리 디바이스는 적어도 하나의 비트 라인, 적어도 하나의 워드 라인 및 적어도 하나의 메모리 셀을 포함한다. 메모리 셀은 제1 트랜지스터, 복수의 데이터 저장 요소들, 및 복수의 데이터 저장 요소들에 대응하는 복수의 제2 트랜지스터들을 포함한다. 제1 트랜지스터는 워드 라인에 전기적으로 결합된 게이트, 제1 소스/드레인 및 제2 소스/드레인을 포함한다. 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소및 대응하는 제2 트랜지스터는 제1 트랜지스터의 제1 소스/드레인과 비트 라인 사이에 직렬로 전기적으로 결합된다.

Description

메모리 디바이스, 집적 회로 디바이스 및 방법{MEMORY DEVICE, INTEGRATED CIRCUIT DEVICE AND METHOD}
관련 출원(들)
본 출원은 2020년 6월 18일에 출원된 미국 특허 가출원 제63/040,886호의 이익을 주장하며, 상기 가출원은 존 개시에서의 인용에 의해 그 전체 내용이 본 개시에 통합된다.
집적 회로(IC) 디바이스는 IC 레이아웃 다이어그램에 표시된 여러 반도체 디바이스를 포함된다. IC 레이아웃 다이어그램은 계층적이며 반도체 디바이스 설계 사양에 따라 상위 수준 기능을 수행하는 모듈을 포함한다. 모듈은 종종 각각이 특정 기능을 수행하도록 구성된 하나 이상의 반도체 구조물을 나타내는 셀 조합으로 구성된다. 때때로 표준 셀로서 알려진 미리 설계된 레이아웃 다이어그램을 갖는 셀은 표준 셀 라이브러리(이하 간략함을 위해 "라이브러리" 또는 "셀 라이브러리"라고 지칭됨)에 저장되며 전자 설계 자동화(electronic design automation; EDA) 도구와 같은 다양한 도구에 의해 액세스 가능하여, IC를 위한 설계를 생성, 최적화 및 검증한다. 반도체 디바이스 및 셀의 예는 대응하는 메모리 디바이스 및 메모리 셀을 포함한다.
본 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들(features)은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수(dimension)는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 메모리 디바이스의 개략적 블록도이다.
도 2a는 일부 실시예에 따른 메모리 셀의 개략적 회로도이고, 도 2b는 일부 실시예에 따른 동작중인 메모리 셀의 개략적 회로도이다.
도 3은 일부 실시예에 따른 메모리 디바이스의 개략적 회로도이다.
도 4a는 일부 실시예에 따른 IC 디바이스의 개략적 단면도이고, 도 4b는 일부 실시예에 따른 IC 디바이스의 개략적 사시도이며, 도 4c는 일부 실시예에 따른 IC 디바이스의 일부의 확대된 개략적 사시도이다.
도 4d는 일부 실시예에 따른 IC 디바이스의 개략적 단면도이다.
도 4e는 일부 실시예에 따른 IC 디바이스의 개략적 단면도이다.
도 5는 일부 실시예에 따른 IC 디바이스의 개략적 사시도이다.
일부 실시예에 따라, 도 6a 내지 6h는 개략적 단면도이고, 도 6i 내지 6j는 제조 프로세스의 다양한 단계에서 제조되는 IC 디바이스의 개략적 사시도이다.
도 7은 일부 실시예에 따른 방법의 흐름도이다.
하기의 개시는 제공되는 청구 대상의 상이한 피처들(features)을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간단하게 하기 위해, 컴포넌트, 물질, 값, 단계, 동작, 배열 등의 특정한 예시가 하기에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 다른 컴포넌트, 값, 동작, 물질, 배열 등이 고려된다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 묘사되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
일부 실시예에서, 메모리 셀은 액세스 트랜지스터, 복수의 데이터 저장 요소들, 및 복수의 데이터 저장 요소들에 대응하는 복수의 선택 트랜지스터를 갖는다. 액세스 트랜지스터의 게이트는 워드 라인에 전기적으로 결합된다. 각각의 데이터 저장 요소 및 대응하는 선택 트랜지스터는 액세스 트랜지스터의 소스/드레인과 비트 라인 사이에서 직렬로 전기적으로 결합된다. 선택 트랜지스터의 게이트는 대응하는 선택 비트 라인에 전기적으로 결합된다. 적어도 하나의 실시예에서, 선택된 데이터 저장 요소의 리셋(reset) 동작에서, 선택된 데이터 저장 요소에 대응하는 액세스 트랜지스터 및 선택 트랜지스터는 턴온되는(turned ON) 반면, 다른 데이터 저장 요소에 대응하는 선택 트랜지스터는 턴오프된다(turned OFF). 그 결과, 선택된 데이터 저장 요소를 리셋하기 위한 고전압은 다른 데이터 저장 요소에 저장된 데이터에 영향을 미치는 것이 방지한다. 즉, 일부 실시예에서 리셋 교란(reset disturb)이 방지될 수 있다. 이것은 다른 접근 방식에 비해 개선된 것이다. 하나 이상의 실시예에서 달성할 수 있는 다른 이점은 단순하고 효율적인 3차원(3D) 스택 구조물, BEOL(back-end-of-line) 프로세스와의 호환성, 증가된 메모리 밀도를 포함하지만 이에 제한되지는 않는다.
도 1은 일부 실시예에 따른 메모리 디바이스(100)의 개략적 블록도이다. 메모리 디바이스는 IC 디바이스의 한 유형이다. 적어도 하나의 실시예에서, 메모리 디바이스는 개별 IC 디바이스이다. 일부 실시예에서, 메모리 디바이스는 다른 기능을 위한 메모리 디바이스 이외의 회로를 포함하는 더 큰 IC 디바이스의 일부로서 포함된다.
메모리 디바이스(100)는 적어도 하나의 메모리 셀(MC), 및 메모리 셀(MC)에 전기적으로 결합되고 메모리 셀(MC)의 동작을 제어하도록 구성된 제어기("제어 회로"라고도 함)(102)를 포함한다. 도 1의 예시적인 구성에서, 메모리 디바이스(100)는 메모리 어레이(104)에서 복수의 열 및 행으로 배열된 복수의 메모리 셀(MC)을 포함한다. 메모리 디바이스(100)는 행을 따라 연장되는 복수의 워드 라인(WL_0 내지 WL_m), 행을 따라 연장되는 복수의 소스 라인(SL_0 내지 SL_m), 및 메모리 셀(MC)의 열을 따라 연장되는 복수의 비트 라인("데이터 라인"이라고도 함)(BL_0 내지 BL_k)을 더 포함한다. 메모리 셀들(MC) 각각은 워드 라인들 중 적어도 하나, 소스 라인들 중 적어도 하나, 및 비트 라인들 중 적어도 하나에 의해 제어기(102)에 전기적으로 결합된다. 워드 라인의 예는 판독될 메모리 셀(MC)의 어드레스를 전송하기 위한 판독 워드 라인, 기록될 메모리 셀(MC)의 어드레스를 전송하기 위한 기록 워드 라인 등을 포함하지만 이에 제한되지는 않는다. 적어도 하나의 실시예에서, 워드 라인의 세트는 판독 워드 라인 및 기록 워드 라인 모두로서 수행하도록 구성된다. 비트 라인의 예는 대응하는 워드 라인에 의해 표시된 메모리 셀(MC)로부터 판독된 데이터를 전송하기 위한 판독 비트 라인, 대응하는 워드 라인에 의해 표시된 메모리 셀(MC)에 기록될 데이터를 전송하기 위한 기록 비트 라인 등을 포함한다. 적어도 하나의 실시예에서, 비트 라인의 세트는 판독 비트 라인 및 기록 비트 라인 모두로서 수행하도록 구성된다. 하나 이상의 실시예에서, 각각의 메모리 셀(MC)은 비트 라인 및 비트 라인 바(bit line bar)로 지칭되는 한 쌍의 비트 라인에 전기적으로 결합된다. 워드 라인은 본 개시에서 일반적으로 WL로서 지칭되고, 소스 라인은 본 개시에서 일반적으로 SL로서 지칭되며, 비트 라인은 본 개시에서 일반적으로 BL로서 지칭된다. 메모리 디바이스(100) 내의 다양한 수의 워드 라인 및/또는 비트 라인 및/또는 소스 라인은 다양한 실시예의 범주 내에 있다. 적어도 하나의 실시예에서, 소스 라인(SL)은 도 1에 도시되어 있는 바와 같이, 행 내에보다는 열 내에 배열된다. 적어도 하나의 실시예에서, 소스 라인(SL)은 생략된다.
도 1의 예시적인 구성에서, 제어기(102)는, 판독 동작, 기록 동작(또는 프로그래밍 동작) 및 형성 동작을 포함하는 - 이에 제한되지는 않음 - 하나 이상의 동작을 수행하도록 구성되는 워드 라인 구동기(112), 소스 라인 구동기(114), 비트 라인 구동기(116) 및 감지 증폭기(SA)(118)를 포함한다. 예시적인 기록 동작은 셋(set) 동작과 리셋 동작을 포함하지만 이에 제한되지는 않는다. 적어도 하나의 실시예에서, 제어기(102)는 메모리 디바이스(100)의 다양한 컴포넌트를 위한 클록 신호를 제공하기 위한 하나 이상의 클록 생성기, 외부 디바이스와의 데이터 교환을 위한 하나 이상의 입출력(input/output: I/O) 회로, 및/또는 메모리 디바이스(100) 내의 다양한 동작을 제어하기 위한 하나 이상의 제어기를 더 포함한다. 적어도 하나의 실시예에서, 소스 라인 구동기(114)는 생략된다.
워드 라인 구동기(112)는 워드 라인(WL)을 거쳐 메모리 어레이(104)에 전기적으로 결합된다. 워드 라인 구동기(112)는 판독 동작 또는 기록 동작과 같은 동작에서 액세스되도록 선택된 메모리 셀(MC)의 행 어드레스를 디코딩하도록 구성된다. 워드 라인 구동기(112)는 디코딩된 행 어드레스에 대응하는 선택된 워드 라인(WL)에 전압을 공급하고, 다른 선택되지 않은 워드 라인(WL)에 다른 전압을 공급하도록 구성된다. 소스 라인 구동기(114)는 소스 라인(SL)을 거쳐 메모리 어레이(104)에 전기적으로 결합된다. 소스 라인 구동기(114)는 선택된 메모리 셀(MC)에 대응하는 선택된 소스 라인(SL)에 전압을 공급하고, 다른 선택되지 않은 소스 라인(SL)에 다른 전압을 공급하도록 구성된다. 비트 라인 구동기(116)("기록 구동기"라고도 함)는 비트 라인(BL)을 통해 메모리 어레이(104)에 전기적으로 결합된다. 비트 라인 구동기(116)는 판독 동작 또는 기록 동작과 같은 동작에서 액세스되도록 선택된 메모리 셀(MC)의 열 어드레스를 디코딩하도록 구성된다. 비트 라인 구동기(116)는 디코딩된 열 어드레스에 대응하는 선택된 비트 라인(BL)에 전압을 공급하고, 다른 선택되지 않은 비트 라인들(BL)에 다른 전압을 공급하도록 구성된다. 기록 동작에서, 비트 라인 구동기(116)는 선택된 비트 라인(BL)에 기록 전압(“프로그램 전압"이라고도 함)을 공급하도록 구성된다. 판독 동작에서, 비트 라인 구동기(116)는 선택된 비트 라인(BL)에 판독 전압을 공급하도록 구성된다. SA(118)는 비트 라인(BL)을 거쳐 메모리 어레이(104)에 결합된다. 판독 동작에서, SA(118)는 액세스된 메모리 셀(MC)로부터 판독되고 대응하는 비트 라인(BL)을 통해 검색된 데이터를 감지하도록 구성된다.
본 명세서에 설명된 일부 실시예에서, 메모리 디바이스(100)는 제어기(102)가 메모리 셀(MC)에 전기적으로 결합되는 선택 비트 라인을 더 포함한다. 예를 들어, 선택 비트 라인은 비트 라인 구동기(116)에 결합된다.
설명된 메모리 디바이스 구성은 예이고, 다른 메모리 디바이스 구성은 다양한 실시예의 범위 내에 있다. 적어도 일 실시예에서, 메모리 디바이스(100)는 비휘발성 메모리이고, 메모리 셀(MC)은 비휘발성 메모리 셀이다. 적어도 하나의 실시예에서, 메모리 디바이스(100)는 비휘발성, 재프로그래밍 가능한 메모리이고, 메모리 셀(MC)은 비휘발성, 재프로그래밍 가능한 메모리 셀이다. 메모리 디바이스(100)에 적용할 수 있는 메모리 유형의 예는 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM), 자기 저항성 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM), 위상 변화 메모리(phase-change memory; PCM), 전도성 브리징 랜덤 액세스 메모리(conductive bridging random access memory; CBRAM) 등을 포함하지만 이에 제한되지는 않는다. 다른 유형의 메모리는 다양한 실시예의 범위 내에 있다. 일부 실시예에서, 각각의 메모리 셀(MC)은 다중 비트를 저장하도록 구성된다. 적어도 하나의 실시예에서, 각각의 메모리 셀(MC)은 하나의 비트를 저장하도록 구성된다.
도 2a는 일부 실시예에 따른 메모리 디바이스(200)의 개략적 회로도이다. 적어도 하나의 실시예에서, 메모리 셀(200)은 메모리 디바이스(100)의 메모리 셀들(MC) 중 적어도 하나에 대응한다.
메모리 셀(200)은 제1 트랜지스터(TA), 복수의 데이터 저장 요소들(R1, R2, R3) 및 복수의 데이터 저장 요소들(R1, R2, R3)에 대응하는 복수의 제2 트랜지스터들(T1, T2, T3)을 포함한다. 일부 실시예에서, 제1 트랜지스터(TA)는 액세스 트랜지스터이고, 제2 트랜지스터(T1, T2, T3)는 선택 트랜지스터이다.
액세스 트랜지스터(TA)는 게이트(202), 제1 소스/드레인(204) 및 제2 소스/드레인(206)을 갖는다. 액세스 트랜지스터(TA)의 게이트(202)는 워드 라인(WL)에 전기적으로 결합되고, 제2 소스/드레인(206)은 소스 라인(SL)에 전기적으로 결합된다.
데이터 저장 요소(R1, R2, R3) 및 대응하는 선택 트랜지스터(T1, T2, T3) 각각은 액세스 트랜지스터(TA)의 제1 소스/드레인(204)과 비트 라인(BL) 사이에 직렬로 전기적으로 결합된다. 구체적으로, 데이터 저장 요소(R1, R2, R3) 각각은 제1 단자(211, 221, 231) 및 제2 단자(212, 222, 232)를 포함한다. 제1 단자는 본 명세서에서 "제1 전극"으로도 지칭되고 제2 단자는 본 명세서에서 "제2 전극"으로도 지칭된다. 선택 트랜지스터(T1, T2, T3) 각각은 게이트(213, 223, 233), 제1 소스/드레인(214, 224, 234) 및 제2 소스/드레인(215, 225, 235)을 포함한다. 데이터 저장 요소(R1, R2, R3)의 제1 전극(211, 221, 231)은 선택 트랜지스터(T1, T2, T3)의 제1 소스/드레인(214, 224, 234)에 대응하여 전기적으로 결합된다. 데이터 저장 요소(R1, R2, R3)의 제2 전극(212, 222, 232)은 액세스 트랜지스터(TA)의 제1 소스/드레인(204)에 전기적으로 결합된다. 선택 트랜지스터(T1, T2, T3)의 제2 소스/드레인(215, 225, 235)은 비트 라인(BL)에 전기적으로 결합된다. 선택 트랜지스터(T1, T2, T3)의 게이트(213, 223, 233)는 선택 비트 라인(BLT1, BLT2, BLT3)에 대응하여 전기적으로 결합된다.
데이터 저장 요소(R1, R2, R3) 및 대응하는 선택 트랜지스터(T1, T2, T3)는 액세스 트랜지스터(TA)의 제1 소스/드레인(204)과 비트 라인(BL) 사이에 병렬로 결합된 복수의 데이터 저장 회로(도 2a에서 번호가 지정되지 않음)를 함께 형성한다. 예를 들어, 데이터 저장 요소(R1) 및 대응하는 선택 트랜지스터(T1)는 함께 제1 데이터 저장 회로를 형성하고, 데이터 저장 요소(R2) 및 대응하는 선택 트랜지스터(T2)는 함께 제2 데이터 저장 회로를 형성하며, 데이터 저장 요소(R3) 및 대응하는 선택 트랜지스터(T3)는 함께 제3 데이터 저장 회로를 형성한다.
적어도 하나의 실시예에서, 워드 라인(WL)은 메모리 디바이스(100) 내의 워드 라인(WL) 중 적어도 하나에 대응하고, 소스 라인(SL)은 메모리 디바이스(100) 내의 소스 라인들(SL) 중 적어도 하나에 대응하며, 비트라인(BL)은 메모리 디바이스(100) 내의 비트 라인들(BL) 중 적어도 하나에 대응한다. 선택 비트 라인(BLT1, BLT2, BLT3)은 메모리 디바이스(100) 내의 제어기(102)와 같은 제어기에 전기적으로 결합된다. 적어도 하나의 실시예에서, 소스 라인(SL)은 생략되고, 액세스 트랜지스터(TA)의 제2 소스/드레인(206)은 미리 결정된 전압의 노드에 결합된다. 미리 결정된 전압의 예는 접지 전압(VSS), 양의 전원 전압(VDD) 등을 포함하지만 이에 제한되지 않는다.
액세스 트랜지스터(TA) 및 선택 트랜지스터(T1, T2, T3) 중 하나 이상의 예는, 박막 트랜지스터(thin-film transistor; TFT), 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET), 상보성 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 트랜지스터, P-채널 금속 산화물 반도체(P-channel metal-oxide semiconductor; PMOS), N-채널 금속 산화물 반도체(N-channel metal-oxide semiconductor; NMOS), 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 고전압 트랜지스터, 고주파 트랜지스터, P-채널 및/또는 N-채널 전계 효과 트랜지스터(PFET/NFET), FinFET, 상승된 소스/드레인을 갖는 평면 MOS 트랜지스터, 나노 시트 FET, 나노 와이어 FET 등을 포함하지만 이에 제한되지는 않는다. 도 2a와 관련하여 설명된 예시적인 구성에서, 액세스 트랜지스터(TA) 및 선택 트랜지스터(T1, T2, T3)는 NMOS 트랜지스터이다. 하나 이상의 NMOS 트랜지스터 대신에 하나 이상의 PMOS 트랜지스터를 포함하는 다른 구성은 다양한 실시예의 범위 내에 있다.
본 명세서에 설명된 일부 실시예에서 데이터 저장 요소(R1, R2, R3)의 예시적인 구성은 RRAM 요소이지만, 다른 데이터 저장 또는 메모리 구성은 다양한 실시예의 범위 내에 있다. RRAM 요소는 한 쌍의 전극과, 한 쌍의 전극 사이에 개재된(sandwiched) 유전체 물질을 포함한다. 예를 들어, 데이터 저장 요소(R1)에서, 한 쌍의 전극은 제1 전극(211) 및 제2 전극(212)을 포함한다. 유전체 물질은 도 2a에 도시되어 있지 않으며, 유전체 물질의 하나 이상의 예가, 도 4a 및 4b와 관련하여 여기에서 설명된다.
유전체 물질은 데이터 저장 요소에 저장된 제1 논리값에 대응하는 제1 상태와 데이터 저장 요소에 저장된 제2 논리값에 대응하는 제2 상태 사이에서 전기적으로 스위칭 가능하도록 구성된다. 일부 실시예에서, 예를 들면, 한 쌍의 전극 사이에 형성 전압(forming voltage)을 인가함으로써 유전체 물질을 활성화하기 위해 형성 동작이 수행된다. 형성 전압은 유전체 물질을 가로 질러 인가되고 적어도 하나의 전도성 필라멘트가 유전체 물질에 형성되고 한 쌍의 전극을 전기적으로 결합하게 한다. 결과적으로 활성화된 유전체 물질은 낮은 저항을 갖는다.
형성 동작에 의해 적어도 하나의 전도성 필라멘트가 형성되면, 리셋 동작에서 한 쌍의 전극들 사이에 리셋 전압을 인가함으로써 적어도 하나의 전도성 필라멘트를 끊을(break) 수 있다. 결과적으로 리셋된 유전체 물질은 높은 저항을 갖는다.
셋 동작에서 한 쌍의 전극 사이에 셋 전압을 인가함으로써 리셋된 유전체 물질에서 적어도 하나의 전도성 필라멘트를 재형성하는 것이 또한 가능하다. 결과적으로 셋된 유전체 물질은 다시 낮은 저항을 갖는다. 유전체 물질의 낮은 저항은 유전체 물질의 제1 상태(낮은 R 상태라고도 함)에 해당한다. 유전체 물질의 높은 저항은 유전체 물질의 제2 상태(높은 R 상태라고도 함)에 해당한다. 유전체 물질의 낮은 R 상태 및 높은 R 상태는 또한 여기서 대응하는 데이터 저장 요소의 낮은 R 상태 및 높은 R 상태로 지칭된다.
판독 동작에서는 한 쌍의 전극 사이에 판독 전압이 인가된다. 유전체 물질이 낮은 R 상태에 있을 때, 높은 판독 전류가 판독 전압에 의해 야기되고 예를 들면, SA(118)와 같은 감지 증폭기에 의해 검출된다. 유전체 물질이 높은 R 상태에 있을 때, 낮은 판독 전류(또는 판독 전류가 없음)는 판독 전압에 의해 야기되고 예를 들면, SA(118)에 의해 검출된다. 검출된 높은 판독 전류는 유전체 물질의 낮은 R 상태 및 데이터 저장 요소에 저장된 제1 논리값, 예를 들면, 논리 "1"에 대응한다. 검출된 낮은 판독 전류(또는 판독 전류가 없음)는 유전체 물질의 높은 R 상태 및 데이터 저장 요소에 저장된 제2 논리값, 예를 들면, 논리 "0"에 대응한다.
적어도 하나의 실시예에서, 형성 동작은 데이터를 저장하기 위해 메모리 디바이스를 처음 사용하기 전에 메모리 디바이스의 각 데이터 저장 요소에 대해 한 번 수행된다. 데이터 저장 요소에 대해 형성 동작이 수행된 후, 하나 이상의 리셋 동작 및/또는 하나 이상의 셋 동작이 수행되어 데이터 저장 요소의 유전체 물질을 낮은 R 상태와 높은 R 상태 간에 스위칭하여 그에 따라 데이터 저장 요소에 저장된 데이터를 논리 "1"과 논리 "0" 간에 스위칭한다. 예를 들면, 적어도 하나의 전도성 필라멘트를 형성/셋함으로써 그리고 유전체 물질에서 적어도 하나의 전도성 필라멘트를 제동(brake)함으로써, 데이터 저장 요소의 유전체 물질을 제1 상태와 제2 상태 간에 스위칭하기 위한 설명된 구조물, 메커니즘 또는 구성은 예시이다. 상이한 논리값에 대응하는 상이한 상태들 사이에서 데이터 저장 요소의 유전체 물질을 스위칭하기 위한 다른 구조물, 메커니즘 또는 구성은 다양한 실시예의 범위 내에 있다.
일부 상황에서 리셋 전압은 형성 전압만큼 높지는 않지만 높은 전압이다. 다른 접근법에서, 선택된 데이터 저장 요소를 리셋하기 위해 인가된 그러한 높은 리셋 전압은 잠재적으로 다른 데이터 저장 요소에 저장된 데이터에 영향을 미치고, 원치 않는 리셋 교란을 초래한다. 일부 실시예에 따른 메모리 셀 및/또는 메모리 디바이스는 본 명세서에 설명된 바와 같이 리셋 교란을 피하는 것을 가능하게 한다.
도 2b는 일부 실시예에 따라, 리셋 동작에서 메모리 셀(200)의 개략적 회로도이다. 일부 실시예에서, 리셋 동작을 포함하는 메모리 셀(200)의 하나 이상의 동작은 메모리 디바이스(100)의 제어기(102)와 같은 제어기에 의해 제어된다. 단순화를 위해, 도 2a와 관련하여 이미 설명된 다양한 요소의 참조 번호는 도 2b에서 생략된다.
도 2b의 예시적 구성에서 데이터 저장 요소(R1)는 현재 낮은 R 상태에 해당하는 논리 "1"을 저장하고, 데이터 저장 요소(R2)는 현재 높은 R 상태에 해당하는 논리 "0"을 저장하며, 데이터 저장 요소(R3)는 현재 낮은 R 상태에 해당하는 논리 "1"을 저장한다. 현재 논리 "1"을 저장하고 있는 데이터 저장 요소(R1)가 리셋 동작에서 리셋되도록 선택된다. 다른 데이터 저장 요소, 즉, 데이터 저장 요소(R2) 및 데이터 저장 요소(R3)는 리셋 동작에서 선택되지 않는다.
선택된 데이터 저장 요소(R1)의 리셋 동작에서, 제어기(도 2b에 도시되지 않음)는 선택된 데이터 저장 요소(R1)에 대응하는 액세스 트랜지스터(TA) 및 선택 트랜지스터(T1)를 턴온하고, 선택되지 않은 데이터 저장 요소(R2, R3)에 대응하는 선택 트랜지스터(T2, T3)를 턴오프하도록 구성된다. 특히, 제어기는, 워드 라인(WL)을 통해 턴온 전압(VWL)을 액세스 트랜지스터(TA)의 게이트에 인가하여 액세스 트랜지스터(TA)를 턴온하고, 대응하는 선택 비트 라인(BLT1)을 통해 추가 턴온 전압(VWTr)을 선택된 데이터 저장 요소(R1)에 대응하는 선택 트랜지스터(T1)의 게이트에 인가하도록 구성된다. 제어기는 또한 대응하는 선택 비트 라인(BLT2, BLT3)을 통해 턴오프 전압을 선택되지 않은 데이터 저장 요소(R2, R3)에 대응하는 다른 선택 트랜지스터(T2, T3)의 게이트에 인가하도록 구성된다. 도 2b의 예시적인 구성에서 턴오프 전압은 도 2b에 레이블 "GND"를 사용해 개략적으로 도시된 접지 전압이다. 선택된 데이터 저장 요소(R1)에 대응하는 액세스 트랜지스터(TA) 및 선택 트랜지스터(T1)가 턴온되고 다른 선택 트랜지스터(T2, T3)가 턴오프되는 동안, 제어기는 비트 라인(BL)에 리셋 전압(VW)을 인가하도록 추가로 구성된다. 적어도 하나의 실시예에서, 제어기는 소스 라인(SL)에 접지 전압을 인가하도록 추가로 구성된다. 하나 이상의 실시예에서, 소스 라인(SL)은 제어기에 의한 제어와 무관하게 접지된다.
액세스 트랜지스터(TA) 및 선택 트랜지스터(T1)가 턴온되는 동안, 비트 라인(BL) 상의 리셋 전압(VW) 및 소스 라인(SL) 상의 접지 전압은 비트 라인(BL)으로부터 데이터 저장 요소(R1)를 통해 소스 라인(SL)에서의 접지로 리셋 전류(Ireset)가 흐르게 한다. 논리 "1"에 해당하는 낮은 R 상태에서도 데이터 저장 요소(R1)의 유전체 물질의 저항은, 데이터 저장 요소(R1)를 비트 라인(BL) 및 소스 라인(SL)에 전기적으로 결합하는 전도성 패턴 및 턴온된 트랜지스터(TA, T1)의 저항보다 여전히 훨씬 높다. 그 결과, 리셋 전압(VW)의 상당 부분이 데이터 저장 요소(R1)의 유전체 물질을 가로 질러 인가되고, 데이터 저장 요소(R1)의 유전체 물질을 낮은 R 상태로부터 높은 R 상태로 리셋한다. 즉, 데이터 저장 요소(R1)에 저장된 데이터가 논리 "1"에서 논리 "0"으로 스위칭된다.
선택된 데이터 저장 요소(R1)의 리셋 동작에서, 선택되지 않은 데이터 저장 요소(R2, R3)에 대응하는 선택 트랜지스터(T2, T3)가 턴오프되기 때문에, 선택되지 않은 데이터 저장 요소 중 하나 이상이 낮은 R 상태에 있더라도 선택되지 않은 데이터 저장 요소(R2, R3)를 통한 전류 경로가 없다. 예를 들어, 선택되지 않은 데이터 저장 요소(R3)가 로우 R 상태에 있더라도, 해당 선택 트랜지스터(T3)가 턴오프되기 때문에 도 2b에서 236에 개략적으로 도시된 바와 같이 선택되지 않은 데이터 저장 요소(R3)를 통한 전류 경로가 없다. 그 결과, 선택되지 않은 데이터 저장 요소(R2, R3)에 저장된 데이터는 선택된 데이터 저장 요소(R1)의 리셋 동작에서 비트 라인(BL)에 인가되는 높은 리셋 전압(VW)의 영향을 받지 않는다. 다시 말해, 리셋 교란은 하나 이상의 실시예에서 피할 수 있다. 이는 낮은 R 상태에서 선택되지 않은 데이터 저장 요소를 통한 잠재적인 전류 경로로 인해 리셋 교란이 우려되는 다른 접근 방식에 비해 개선된 것이다. 일부 실시예에서, 메모리 셀(200) 및/또는 메모리 셀(200)을 포함하는 메모리 디바이스의 다른 이점은 본 개시에 설명된 대로, 단순하고 효율적인 3차원(3D) 스택 구조물, BEOL 프로세스와의 호환성, 증가된 메모리 밀도를 포함하지만 이에 제한되지는 않는다. 일부 실시예에서, 셋 교란이 회피될 수 있다.
일부 실시예에서, 메모리 셀(200)의 하나 이상의 다른 동작은 설명된 리셋 동작과 유사한 방식으로 수행된다. 예를 들면, 선택된 데이터 저장 요소(R1)의 리셋 동작에서, 제어기는, 선택된 데이터 저장 요소(R1)에 대응하는 액세스 트랜지스터(TA) 및 선택 트랜지스터(T1)를 턴온하고, 선택되지 않은 데이터 저장 요소(R2, R3)에 대응하는 선택 트랜지스터(T2, T3)를 턴오프하며, 셋 전압을 비트 라인(BL)에 그리고 접지 전압을 소스 라인(SL)에 인가하도록 구성된다. 또 다른 예시에서, 선택된 데이터 저장 요소(R1)의 판독 동작에서, 제어기는, 선택된 데이터 저장 요소(R1)에 대응하는 액세스 트랜지스터(TA) 및 선택 트랜지스터(T1)를 턴온하고, 선택되지 않은 데이터 저장 요소(R2, R3)에 대응하는 선택 트랜지스터(T2, T3)를 턴오프하며, 비트 라인(BL)에 판독 전압을 그리고 소스 라인(SL)에 접지 전압을 인가하도록 구성된다. 판독 전압은 리셋 전압 및 셋 전압보다 작다. 형성 동작에서, 제어기는 액세스 트랜지스터(TA) 및 선택 트랜지스터(T1, T2, T3) 중 하나 이상 또는 전부를 턴온하고, 형성 전압을 비트 라인(BL)에 그리고 접지 전압을 소스 라인(SL)에 인가하도록 구성된다. 형성 전압은 리셋 전압 및 셋 전압보다 높다.
상술한 리셋 동작은 리셋 전압의 극성이 형성 전압의 극성과 동일한 단극성 모드에서 제어기의 제어하에 수행된다. 일부 실시예에서, 제어기는 리셋 전압의 극성이 형성 전압의 극성과 반대인 양극성 모드에서 리셋 동작을 수행하도록 구성된다. 예를 들면, 양극성 모드에서 선택된 데이터 저장 요소(R1)의 리셋 동작에서, 제어기는, 단극성 모드와 유사하게, 선택된 데이터 저장 요소(R1)에 대응하는 액세스 트랜지스터(TA) 및 선택 트랜지스터(T1)를 턴온하고, 선택되지 않은 데이터 저장 요소(R2, R3)에 대응하는 선택 트랜지스터(T2, T3)를 턴오프하도록 구성된다. 그러나 양극성 모드에서 리셋 전압은 단극성 모드에 비해 극성이 반전된다. 구체적으로, 제어기는 리셋 전압(VW)을 소스 라인(SL)에 인가하고 접지 전압을 비트 라인(BL)에 인가하도록 구성된다. 적어도 하나의 실시예에서, 리셋 교란은 양극성 모드에서 회피될 수 있다.
도 2a 및 2b의 예시적인 구성에서, 메모리 셀(200)에는 3개의 데이터 저장 요소(R1, R2, R3) 및 3개의 대응하는 선택 트랜지스터(T1, T2, T3)가 있다. 메모리 셀에서 데이터 저장 요소 및 대응하는 선택 트랜지스터의 설명된 수는 예시이다. 다른 구성도 다양한 실시예의 범위 내에 속한다. 예를 들어, 적어도 하나의 실시예에서, 메모리 셀은 액세스 트랜지스터 외에 n개의 데이터 저장 요소 및 n개의 대응하는 선택 트랜지스터를 포함하며, 여기서 n은 1보다 큰 자연수이다. 다시 말해서, 하나 이상의 실시예에서 메모리 셀은, 여기서 (n+1)TnR이라고도 지칭되는, (n+1)-트랜지스터-n-저항기 구성을 가진다. 도 2a 및 2b의 예시적인 구성은 4T3R 구성이며, 여기서 n은 3이다. 일부 실시예에서, 숫자 n은 하나 이상의 설계 고려 사항에 기초하여 선택된다. 예시적인 설계 고려 사항은 여기에 설명된 액세스 트랜지스터의 디바이스 피치이다.
도 3은 일부 실시예에 따른 메모리 디바이스(300)의 개략적 회로도이다. 메모리 디바이스(300)는 도 2a 및 2b와 관련하여 설명된 4T3R 구성을 갖는 메모리 셀(310, 320)을 포함한다. 메모리 셀(310, 320)이 (n+1)TnR 구성을 갖는 다른 구성(n이 3이 아닌 경우)은 다양한 실시예의 범위 내에 있다.
도 3의 예시적인 구성에서, 메모리 셀(200)의 액세스 트랜지스터(TA), 데이터 저장 요소(R1, R2, R3) 및 선택 트랜지스터(T1, T2, T3)가 워드 라인(WL), 비트 라인(BL), 소스 라인(SL) 및 선택 비트 라인(BLT1, BLT2, BLT3)에 전기적으로 결합되는 방식과 유사하게, 메모리 셀(310)은 액세스 트랜지스터(TA1), 복수의 데이터 저장 요소들(R1_1, R1_2, R1_3), 및 워드 라인(WL1), 비트 라인(BL1), 소스 라인(SL) 및 복수의 선택 비트 라인들(BLT1_1, BLT1_2, BLT1_3)에 전기적으로 결합되는 복수의 대응 선택 트랜지스터(T1_1, T1_2, T1_3)를 포함한다. 메모리 셀(200)의 액세스 트랜지스터(TA), 데이터 저장 요소(R1, R2, R3) 및 선택 트랜지스터(T1, T2, T3)가 워드 라인(WL), 비트 라인(BL), 소스 라인(SL) 및 선택 비트 라인(BLT1, BLT2, BLT3)에 전기적으로 결합되는 방식과 유사하게, 메모리 셀(320)은 액세스 트랜지스터(TA2), 복수의 데이터 저장 요소들(R2_1, R2_2, R2_3), 및 워드 라인(WL2), 비트 라인(BL2), 소스 라인(SL) 및 복수의 선택 비트 라인들(BLT2_1, BLT2_2, BLT2_3)에 전기적으로 결합되는 복수의 대응 선택 트랜지스터(T2_1, T2_2, T2_3)를 포함한다.
메모리 디바이스(300)에서, 액세스 트랜지스터(TA1)의 제2 소스/드레인과 액세스 트랜지스터(TA2)의 제2 소스/드레인은 공통 소스 라인(SL)에 전기적으로 결합된다. 적어도 하나의 실시예에서, 액세스 트랜지스터(TA1)의 제2 소스/드레인은 액세스 트랜지스터(TA2)의 제2 소스/드레인이다. 즉, 액세스 트랜지스터(TA1)와 액세스 트랜지스터(TA2)는 공통 소스/드레인을 공유한다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점이 메모리 디바이스(300)에서 달성될 수 있다.
도 4a는 일부 실시예에 따른 IC 디바이스의 개략적인 단면도이다.
IC 디바이스(400)는 제1 방향, 예를 들면, X 방향으로 나란히 배열된 제1 영역(410) 및 제2 영역(420)을 포함한다. 제1 영역(410)은 제1 경계선(424)과 중심선(425) 사이에 규정된다. 제2 영역(420)은 중심선(425)과 제2 경계선(426) 사이에 규정된다. 제1 경계선(424)과 중심선(425) 사이의 X 방향의 거리는 중심선(425)과 제2 경계선(426) 사이의 X 방향의 거리와 동일하며, 여기서는 디바이스 피치라고 지칭되고 도 4a에서 도시된다. 적어도 하나의 실시예에서, 제1 경계선(424) 및 제2 경계선(426)은 표준 셀 라이브러리에 저장되고 IC 디바이스(400)가 제조되는 기초가 되는 표준 메모리 셀의 경계선에 대응한다. 하나 이상의 실시예에서, 제1 경계선(424) 및 중심선(425)은 하나의 표준 메모리 셀의 경계선에 대응하고, 중심선(425) 및 제2 경계선(426)은 또 다른 표준 메모리 셀의 경계선에 대응한다. 예를 들어, 제1 영역(410)은 메모리 디바이스(300)의 메모리 셀(310)에 대응하고, 제2 영역(420)은 메모리 디바이스(300)의 메모리 셀(320)에 대응한다. 제1 영역(410) 및 제2 영역(420)은 유사하게 구성된다. 적어도 하나의 실시예에서, 제1 영역(410) 및 제2 영역(420)은 중심선(425)을 가로 질러 서로 대칭적이다. 여기서는 제1 영역(410)의 피처에 대한 상세한 설명이 제공되고, 간략화를 위해 적절한 경우 제2 영역(420)의 유사한 피처에 대한 상세한 설명은 생략된다.
IC 디바이스(400)는 그 위에 적어도 하나의 액세스 트랜지스터를 갖는 기판(430)을 포함한다. 예를 들어, 액세스 트랜지스터(TA1)는 제1 영역(410)에서 기판(430) 위에 배열되고, 액세스 트랜지스터(TA2)는 제2 영역(420)에서 기판(430) 위에 배열된다. 액세스 트랜지스터(TA1) 및 액세스 트랜지스터(TA2) 각각은 게이트 구조물 및 소스/드레인을 포함한다. 일부 실시예에서, 기판(430)은 반도체 기판이고, N형 및/또는 P형 도펀트가 기판(430)에 추가되어 X 방향을 따라 서로 간격을 두고 배열된 소스/드레인(431, 432, 433)을 형성한다. 도 4a의 예시적인 구성에서, 액세스 트랜지스터(TA1)는 소스/드레인(431, 432)을 포함하는 반면, 액세스 트랜지스터(TA2)는 소스/드레인(432, 433)을 포함한다. 즉, 액세스 트랜지스터(TA1)와 선택 트랜지스터(T2)는 공통 소스/드레인(432)을 공유한다. 중심선(425)은 공통 소스/드레인(432)의 폭을 X 방향으로 양분한다. 액세스 트랜지스터(TA1)의 게이트 구조물은 게이트 유전체(434) 및 게이트(435)의 스택을 포함한다. 액세스 트랜지스터(TA2)의 게이트 구조물은 게이트 유전체(436) 및 게이트(437)의 스택을 포함한다. 게이트 유전체(434, 436)의 예시적인 물질은 HfO2, ZrO2 등을 포함한다. 게이트(435, 437)의 예시적인 물질은 폴리실리콘, 금속 등을 포함한다. 도 4a의 예시적인 구성에서, 스페이서(참조 번호 없음)는 액세스 트랜지스터(TA1) 및 액세스 트랜지스터(TA2)의 게이트 구조물의 대향 측부 상에 배열된다.
IC 디바이스(400)는 다른 인접 트랜지스터 또는 논리 요소로부터 액세스 트랜지스터(TA1) 및 액세스 트랜지스터(TA2)를 분리하기 위해 기판(430)에 분리 구조물(438, 439)을 더 포함한다. 액세스 트랜지스터(TA1) 및 액세스 트랜지스터(TA2)는 분리 구조물들(438, 439) 사이에서 X 방향으로 배열된다. 하나 이상의 실시예에서, IC 디바이스(400)는 제2 경계선(426)을 따라 제2 영역(420)과 인접하게 배치된 제1 영역(410)의 또 다른 예를 더 포함하고, 제2 경계선(426)은 제2 영역(420)의 분리 구조물(439) 및 제1 영역(410)의 추가 인스턴스의 분리 구조물(분리 구조물(438)에 대응함)을 포함하는 결합된 분리 구조물의 폭을 양분하는 중심선이 된다. 유사하게, 하나 이상의 실시예에서, IC 디바이스(400)는 제1 경계선(424)을 따라 제1 영역(410)과 인접하게 배치된 제2 영역(420)의 또 다른 인스턴스(instance)를 더 포함하고, 제1 경계선(424)은, 제1 영역(410)의 분리 구조물(438) 및 제2 영역(420)의 추가 인스턴스의 분리 구조물(분리 구조물(439)에 대응함)을 포함하는 결합된 분리 구조물의 폭을 양분하는 중심선이 된다. 적어도 하나의 실시예에서, 디바이스 피치는 공통 소스/드레인(432)의 중심선(425)과 결합된 분리 구조물의 중심선(426(또는 424)) 사이의 X 방향의 거리이다.
IC 디바이스(400)는 대응하게 소스/드레인(431, 432, 433) 위에 그리고 그와 전기적으로 접촉하는 소스/드레인 접촉 구조물(441, 442, 443)을 더 포함한다. 적어도 하나의 실시예에서, IC 디바이스(400)는 대응하게 게이트(435, 437) 위에 그리고 이와 전기적으로 접촉하는 게이트 접촉 구조물(미도시)를 더 포함한다.
IC 디바이스(400)는 기판(430) 위에 상호접속 구조물(450)을 더 포함한다. 상호접속 구조물(450)은 기판(430)의 두께 방향, 즉 Z 방향으로 교대로 배열된 복수의 금속 층 및 복수의 비아 층을 포함한다. 상호접속 구조물(450) 내의 금속 층의 예는 M0 층, M1 층 등을 포함한다. 상호접속 구조물(450) 내의 비아 층의 예는 V0 층, V1 층 등을 포함한다. M0 층은 상호접속 구조물(450)에서 가장 낮은 금속 층이다. V0 층은 상호접속 구조물(450)에서 가장 낮은 비아 층이고, M0 층과 M1 층을 전기적으로 결합한다. 상호접속 구조물(450)은 금속 층 및 비아 층이 내부에 매립되는 다양한 층간 유전체(interlayer dielectric; ILD) 층을 더 포함한다. 상호접속 구조물(450)의 금속 층 및 비아 층은 IC 디바이스(400)의 다양한 요소 또는 회로를 서로 그리고 외부 회로와 전기적으로 결합하도록 구성된다. 도 4a의 예시적인 구성에서, 상호접속 구조물(450)은 소스/드레인(432)에 전기적으로 결합된 소스 라인(SL), 액세스 트랜지스터(TA1)의 소스/드레인(431)에 전기적으로 결합된 전도성 패턴(451), 액세스 트랜지스터(TA2)의 소스/드레인(433)에 전기적으로 결합된 전도성 패턴(452)을 포함한다. 적어도 하나의 실시예에서, 상호접속 구조물(450)은 게이트(435, 437)에 대응하게 전기적으로 결합된 워드 라인(WL1, WL2)(도 4a에 도시되지 않음)을 더 포함한다. 상호접속 구조물(450)은 전도성 패턴(451, 452) 위에 ILD 층(453)을 더 포함한다.
IC 디바이스(400)는 상호접속 구조물(450) 위에 적어도 하나의 금속-절연체-금속(metal-insulator-metal; MIM) 구조물을 더 포함한다. 예를 들어, MIM 구조물(461)은 제1 영역(410)에서 상호접속 구조물(450) 위에 배열되고, MIM 구조물(462)은 제2 영역(420)에서 상호접속 구조물(450) 위에 배열된다. 각각의 MIM 구조물(461, 462)은 상호접속 구조물(450) 위에서 Z 방향으로 교대로 적층되는 복수의 전극 층들(471, 472, 473) 및 ILD 층(474, 475, 476)을 포함하는 다층 구조물(식별번호가 지정되지 않음)을 통해 연장되는 비아 구조물(식별번호가 지정되지 않음)로서 배열된다. MIM 구조물(461)의 비아 구조물은 전도체(477), 및 전도체(477)와 다층 구조물 사이의 유전체층(478)을 포함한다. MIM 구조물(461, 462)의 비아 구조물은 유사하게 구성된다. MIM 구조물(461)은 도 4a에 개략적으로 도시된 MIM 구조물(461)의 영역(463)의 확대도를 참조하여 본 명세서에서 상세하게 설명된다. MIM 구조물(462)의 대응하는 영역(464)이 유사하게 구성된다. 적어도 하나의 실시예에서, MIM 구조물(462)의 영역(464)은 중심선(425)을 가로지르는 MIM 구조물(461)의 영역(463)의 미러 이미지이다. IC 디바이스(400)는 MIM 구조물(461, 462)을 서로 전기적으로 분리하는 분리 구조물(465)을 더 포함한다.
영역(463)의 확대도에서 가장 잘 볼 수 있는 바와 같이, MIM 구조물(461)은 기판(430)의 두께 방향, 즉, Z 방향으로 서로 상부에 적층된 복수의 데이터 저장 요소들(R1_1, R1_2, R1_3)을 포함한다. 즉, 데이터 저장 요소(R1_1, R1_2, R1_3)는 기판(430) 위에 서로 다른 높이로 배열된다. 데이터 저장 요소(R1_1, R1_2, R1_3) 각각은 전극 층(471, 472, 473) 중 하나에 의해 규정된 제1 전극, 전도체(477)에 의해 규정된 제2 전극, 및 제1 전극과 제2 전극 사이에 개재된 유전체 물질을 포함한다. 예를 들어, 데이터 저장 요소(R1_1)는 전극 층(471)에 의해 규정된 제1 전극, 전도체(477)에 의해 규정된 제2 전극, 및 전극 층(471)과 전도체(477) 사이에 X 방향으로 개재된 유전체층(478)의 일부에 의해 규정된 유전체 물질을 포함한다. 데이터 저장 요소(R1_2)는 전극 층(472)에 의해 규정된 제1 전극, 전도체(477)에 의해 규정된 제2 전극, 및 전극 층(472)과 전도체(477) 사이에 X 방향으로 개재된 유전체층(478)의 일부에 의해 규정된 유전체 물질을 포함한다. 데이터 저장 요소(R1_3)는 전극 층(473)에 의해 규정된 제1 전극, 전도체(477)에 의해 규정된 제2 전극, 및 전극 층(473)과 전도체(477) 사이에 X 방향으로 개재된 유전체층(478)의 일부에 의해 규정된 유전체 물질을 포함한다. 유전체층(478)은 Z 방향으로 데이터 저장 요소들(R1_1, R1_2) 사이의 개재부(intervening portion)(479)와 데이터 저장 요소들(R1_2, R1_3) 사이의 개재 부(480)를 더 포함한다. 유전체층(478)의 개재부(479)는 ILD 층(475)과 전도체(477) 사이에서 X 방향으로 개재되고, 유전체층(478)의 개재부(480)는 ILD 층(476)과 전도체(477) 사이에서 X 방향으로 개재된다. 형성 동작, 리셋 동작 또는 셋 동작에서, 본 개시에서 설명된 바와 같이 데이터 저장 요소(R1_1, R1_2, R1_3) 내의 유전체 물질을 낮은 R 상태와 높은 R 상태 사이에서 스위칭하기 위해 해당하는 형성 전압, 리셋 전압 또는 셋 전압이 인가된다. 그러나, ILD 층(475, 476)과 전도체(477) 사이에 개재된 유전체 층(478)의 개재 부분(479, 480)은 형성 전압, 리셋 전압 또는 셋 전압의 영향을 받지 않고 전기 절연을 유지한다.
데이터 저장 요소(R1_1, R1_2, R1_3)의 제2 전극을 규정하는 전도체(477)는 ILD 층(453)을 통해 Z 방향으로 연장되어 전도성 패턴(451)에 그리고 그런 다음, 액세스 트랜지스터(TA1)의 소스/드레인(431)에 전기적으로 결합된다. MIM 구조물(462)의 대응하는 전도체는 ILD 층(453)을 통해 Z 방향으로 연장되어 전도성 패턴(452)에 그리고 그런 다음, 액세스 트랜지스터(TA2)의 소스/드레인(433)에 전기적으로 결합된다.
데이터 저장 요소의 제1 전극(상단 전극이라고도 함)을 규정하는 하나 이상의 전극 층(471, 472, 473)의 예시적인 물질은 Al, Ti, TiN, TaN, Co, Ag, Au, Cu, Ni, Cr, Hf, Ru, W, Pt 등을 포함하지만, 이에 제한되지는 않는다. 데이터 저장 요소의 제2 전극(하단 전극이라고도 함)을 규정하는 전도체(477)의 예시적인 물질은 Al, Ti, TiN, TaN, Co, Ag, Au, Cu, Ni, Cr, Hf, Ru, W, Pt 등을 포함하지만 이에 제한되지는 않는다. 데이터 저장 요소에서 유전체 물질을 규정하는 유전체 층(478)의 예시적인 물질은 HfO2, Hf1-xZrxO2, ZrO2, TiO2, NiO, TaOx, Cu2O, Nb2O5, Al2O3 등을 포함하지만 이에 제한되지는 않는다.
IC 디바이스(400)는 데이터 저장 요소 위에 그리고 데이터 저장 요소에 대응하여 전기적으로 결합된 복수의 선택 트랜지스터를 더 포함한다. 예를 들어, 유전체 층(484)이 MIM 구조물(461, 462) 위에 배열되고, 복수의 선택 트랜지스터(T1_1, T1_2, T1_3)가 유전체 층(484)의 상단 표면(485) 위의 제1 영역(410)에 배열되고, 복수의 선택 트랜지스터(T2_1, T2_2, T2_3)는 유전체층(484)의 상단 표면(485) 위의 제2 영역(420)에 배열된다. 선택 트랜지스터(T1_1, T1_2, T1_3, T2_1, T2_2, T2_3)는 도 4a에 개략적으로 도시되어 있다. 제1 영역(410)에서, 비아 구조물(481, 482, 483)이 유전체층(484)에 형성되어, 데이터 저장 요소(R1_1, R1_2, R1_3)의 제1 전극을 대응하게 규정하는 전극 층(471, 472, 473)에 선택 트랜지스터(T1_1, T1_2, T1_3)의 제1 소스/드레인을 대응하게 전기적으로 결합한다. 유사한 비아 구조물(식별번호가 지정되지 않음)이 제2 영역(420)에 형성된다.
도 4a의 예시적인 구성에서, 대응하는 비아 구조물(481, 482, 483)과 전기적 접촉을 제공하기 위해, Z 방향으로 상이한 레벨 또는 높이로 배열되는 전극 층(471, 472, 473)은 계단식 구조물을 형성하도록 구성된다. 예를 들어, 전극 층(471, 472, 473) 중 가장 높은 레벨에 있는 전극 층(471)은 전극 층(471, 472, 473) 중 X 방향으로 최소 치수를 갖는다. 중간 레벨에 있는 전극 층(472)은 X 방향으로 중간 치수를 갖는다. 전극 층(471, 472, 473) 중 최저 레벨에 있는 전극 층(473)은 전극 층(471, 472, 473) 중 X 방향으로 최대 치수를 갖는다. 대응하는 비아 구조물(481, 482, 483)은 Z 방향으로 상이한 높이 또는 깊이를 갖는다. 예를 들어, 비아 구조물(481, 482, 483) 중 비아 구조물(481)이 최소 높이를 갖고, 비아 구조물(482)가 중간 높이를 가지며, 비아 구조물(483)이 최대 높이를 갖는다. 제2 영역(420)은 유사한 계단식 구조물을 포함한다.
상호접속 구조물(450) 및 비아 구조물(481, 482, 483)을 통해, 제1 영역(410) 내의 데이터 저장 요소(R1_1, R1_2, R1_3) 각각은 액세스 트랜지스터(TA1)의 제1 소스/드레인(431)과 대응하는 선택 트랜지스터(T1_1, T1_2, T1_3)의 제1 소스/드레인 사이에 직렬로 전기적으로 결합된다. 제2 영역(420)에서, MIM 구조물(462)의 데이터 저장 요소는 유사한 방식으로 액세스 트랜지스터(TA2)의 제1 소스/드레인(433)과 대응하는 선택 트랜지스터(T2_1, T2_2, T2_3)의 제1 소스/드레인 사이에 직렬로 전기적으로 결합된다.
일부 실시예에서, 데이터 저장 요소(R1_1, R1_2, R1_3)와 같은 데이터 저장 요소는 MIM 구조물(461)과 같은 MIM 구조물의 형태로 간단하고 효율적인 3D 스택에 배열된다. 적어도 하나의 실시예에서, MIM 구조물에 포함된 데이터 저장 요소의 수 n이 증가되는 경우에도 MIM 구조물에 의해 점유되는 칩 영역은 변경되지 않는다. 그 결과, 일부 실시예들에 따라, 주어진 칩 영역에 걸쳐 IC 디바이스(400)의 메모리 밀도를 증가시키거나 개선하는 것이 가능하다.
그러나, 메모리 셀의 MIM 구조물에서 데이터 저장 요소의 수 n은 메모리 셀 내의 선택 트랜지스터의 수 n에 대응한다. MIM 구조물에 포함되는 데이터 저장 요소의 수 n이 증가됨에 따라 메모리 셀 내의 선택 트랜지스터의 수 n도 증가된다. 도 4a의 예시적인 구성에서, 메모리 셀(310)의 모든 선택 트랜지스터(T1_1, T1_2, T1_3)는 제1 경계선(424)과 중심선(425) 사이의 디바이스 피치에 대응하는 제1 영역(410)에 배열된다. 적어도 하나의 실시예에서, 이러한 배열은 메모리 어레이(104)와 같은 메모리 어레이를 형성하기 위해 인접하게(in abutment) 다양한 메모리 셀들을 배열하는 것을 가능하게 한다. 액세스 트랜지스터의 디바이스 피치에 해당하는 영역에 n개의 선택 트랜지스터를 물리적으로 맞추려면(fit), 각 선택 트랜지스터의 치수와 액세스 트랜지스터의 디바이스 피치가 설계 고려 사항이다. 이러한 설계 고려 사항은 디바이스 피치에 해당하는 영역 위에 맞출 수 있는 선택 트랜지스터의 최대 수, 즉, 메모리 셀에 포함될 수 있는 데이터 저장 요소의 최대 수를 규정한다.
도 4b는 일부 실시예에 따른 IC 디바이스(400)의 개략적 사시도이다. 도 4a와 비교하여, 도 4b는 선택 트랜지스터를 더 상세히 도시하고, 또한 다양한 비트 라인 및 선택 비트 라인이 선택 트랜지스터에 결합되는 방법을 보여준다.
도 4b의 예시적인 구성에서, 선택 트랜지스터(T1_1, T1_2, T1_3, T2_1, T2_2, T2_3)는 유전체층(484)의 상단 표면(485) 위에 배열된다. 각각의 선택 트랜지스터는 X 방향을 가로지르는 제2 방향, 예를 들면, Y 방향으로 연장되는 소스/드레인 영역을 포함한다. 각각의 선택 트랜지스터는 소스/드레인 영역 위로 X 방향으로 연장되는 게이트를 더 포함한다.
도 4c는 일부 실시예에 따른, 도 4b의 IC 디바이스(400)의 선택 트랜지스터(T1_1)의 확대된 개략 사시도이다. 단순화를 위해, 선택 트랜지스터(T1_1)로부터 대응하는 비트 라인(BL1) 및 선택 비트 라인(BLT1_1)으로의 접속은 도 4c에서 생략된다. 도 4c에 도시된 바와 같이, 선택 트랜지스터(T1_1)는 상단 표면(485) 위에 배열되고 Y 방향으로 연장되는 소스/드레인 영역 또는 활성 채널 층을 포함한다. 소스/드레인 영역은 소스(S1) 및 드레인(D1)을 포함한다. 선택 트랜지스터(T1_1)는 소스/드레인 영역 위에서 X 방향으로 연장되는 게이트(G1)를 더 포함한다. 게이트 유전체(490)는 소스/드레인 영역과 게이트(G1) 사이에 배열된다. 소스(S1)는 대응하는 비아 구조물(481)의 상단(미도시) 위에 배열되고, 비아 구조물(481)에 전기적으로 결합된다. 드레인(D1)은 본 명세서에 설명된 바와 같이 대응하는 비트 라인(BL1)에 전기적으로 결합되고, 게이트(G1)는 대응하는 선택 비트 라인(BLT1_1)에 전기적으로 결합된다.
도 4b로 돌아가면, 선택 트랜지스터(T1_2, T1_3)의 소스(S2, S3)는 대응하는 비아 구조물(482, 483)의 상단부(미도시) 위에 배열되고, 비아 구조물(482, 483)에 전기적으로 결합된다. 선택 트랜지스터(T1_1, T1_2, T1_3)의 드레인은 대응하는 비아 구조물(491, 492, 493)에 의해 비트 라인(BL1)에 전기적으로 결합된다. 선택 트랜지스터(T1_1, T1_2, T1_3)의 게이트는 대응하는 비아 구조물(식별번호 없음)에 의해 대응하는 선택 비트 라인(BLT1_1, BLT1_2, BLT1_3)에 전기적으로 결합된다. 선택 트랜지스터(T2_1, T2_2, T2_3)는 유사한 방식으로 비트 라인(BL2) 및 선택 비트 라인(BLT2_1, BLT2_2, BLT2_3)에 전기적으로 결합된다.
도 4b의 예시적인 구성에서, 비트 라인(BL1, BL2)은 X 방향으로 연장되는 반면, 선택 비트 라인(BLT1_1, BLT1_2, BLT1_3, BLT2_1, BLT2_2, BLT2_3)은 Y 방향으로 연장된다. 적어도 하나의 실시예에서, 비트 라인(BL1, BL2)은 하나의 금속 층에 있고, 선택 비트 라인(BLT1_1, BLT1_2, BLT1_3, BLT2_1, BLT2_2, BLT2_3)은 다른 금속 층에 있다. 전도체(477)는 Y 방향으로 세장형인데, 즉, 전도체(477)는 X 방향보다 Y 방향으로 더 큰 치수를 갖는다. 즉, 전도체(477)가 내부에 성막(deposit)된 비아는 Y 방향으로 세장형인 트렌치의 형상을 갖는다. 전도체(477)의 이 구성은 예시이다. 다른 구성도 다양한 실시예의 범위 내에 있다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점이 IC 디바이스(400)에서 달성될 수 있다.
도 4d는 일부 실시예에 따른 IC 디바이스(400D)의 개략적인 단면도이다. IC 디바이스(400) 및 IC 디바이스(400D)의 대응하는 요소는 동일한 참조 번호로 지정된다. MIM 구조물(461, 462)이 제1 영역(410) 내의 전극 층(471, 472, 473)의 계단식 구조물과 제2 영역(420) 내의 대응하는 계단식 구조물 사이에서 X 방향으로 배열되는 IC 디바이스(400)와 비교하여, IC는 디바이스(400D)는 MIM 구조물들 사이에 계단식 구조물이 배열되는 역 배열을 포함한다.
IC 디바이스(400D)는 제1 영역(410D) 및 제2 영역(420D)을 포함한다. 제1 영역(410D)은 제1 영역(410)의 구성에 대응하는 구성을 갖고, 제2 영역(420D)은 제2 영역(420)의 구성에 대응하는 구성을 갖는다. 제1 영역(410)이 좌측에 배열되고 제2 영역(420)이 우측에 배열되는 도 4의 예시적인 구성과 반대로, 도 4d의 예시적인 구성에서, 제1 영역(410D)은 우측에 배열되고 제2 영역(420D)은 좌측에 배열된다. 그 결과, 제1 영역(410D) 내의 전극 층(471, 472, 473)의 계단식 구조물과 제2 영역(420D) 내의 대응하는 계단식 구조물이 MIM 구조물들(461, 462) 사이에서 X 방향으로 배열된다. IC 디바이스(400D)는 분리 구조물(465A, 465B, 465C)을 더 포함한다. 분리 구조물(465B)은 제1 영역(410D) 내의 전극 층(473)을 제2 영역(420D) 내의 대응하는 전극 층(473')으로부터 전기적으로 분리한다. 분리 구조물(465A, 465C)은 IC 디바이스(400D) 내의 다른 회로로부터 MIM 구조물(461, 462)을 전기적으로 분리한다. 적어도 하나의 실시예에서, 분리 구조물(465A, 465C) 중 하나 이상이 생략된다. 제1 영역(410D)에서, 제1 소스 라인(SL1)은 액세스 트랜지스터(TA1)의 소스/드레인(432)에 전기적으로 결합된다. 제2 영역(420D)에서, 제2 소스 라인(SL2)은 액세스 트랜지스터(TA2)의 소스/드레인(432')에 전기적으로 결합된다. 적어도 하나의 실시예에서, 제1 영역(410D) 및 제2 영역(420D)은 중심선(425)을 가로 질러 서로 대칭적이다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점이 IC 디바이스(400D)에서 달성될 수 있다.
도 4e는 일부 실시예에 따른 IC 디바이스(400E)의 개략적인 단면도이다. IC 디바이스(400) 및 IC 디바이스(400E)의 대응하는 요소는 동일한 참조 번호로 지정된다. 제1 영역(410) 및 제2 영역(420) 각각에서 선택 트랜지스터(T1_1, T1_2, T1_3)가 X 방향으로 MIM 구조물(461)의 동일한 측부 상에 배열되는 IC 디바이스(400)와 비교하여, IC 디바이스(400E)는 선택 트랜지스터가 X 방향으로 대응하는 MIM 구조물의 대향 측부 상에 배열되는 반전된 배열을 포함한다.
IC 디바이스(400E)는 제1 영역(410E)을 포함한다. 제1 영역(410E)은, 선택 트랜지스터(T1_1, T1_3)가 MIM 구조물(461)의 일측부(예를 들면, 좌측)에 배치되는 반면에, 선택 트랜지스터(T1_2)가 X 방향으로 MIM 구조물(461)의 다른 측부(예를 들어, 우측) 상에 배열되는 것을 제외하고는, 제1 영역(410)의 구성에 대응하는 구성을 갖는다. 설명된 배열은 예시 구성이다. 또 다른 예시적인 구성(미도시)에서, 선택 트랜지스터(T1_1, T1_2)는 MIM 구조물(461)의 일 측부 상에 배열되는 반면, 선택 트랜지스터(T1_3)는 X 방향으로 MIM 구조물(461)의 다른 측부 상에 배열된다. 추가 예시적인 구성(미도시)에서, 선택 트랜지스터(T1_1)는 MIM 구조물(461)의 일 측부 상에 배열되는 반면, 선택 트랜지스터(T1_2, T1_3)는 X 방향으로 MIM 구조물(461)의 다른 측부 상에 배열된다. 다른 구성도 다양한 실시예의 범위 내에 속한다. 일부 실시예에서, IC 디바이스(400E)는 중심선(425)을 가로 질러 제1 영역(410E)에 대칭인 제2 영역(미도시)을 더 포함한다. 하나 이상의 실시예에서, IC 디바이스(400E)의 제2 영역은 도 4a의 제1 영역(410)의 우측에 배열된 제2 영역(420)과 유사한 방식으로 제1 영역(410E)의 우측에 배열된다. 적어도 하나의 실시예에서, IC 디바이스(400E)의 제2 영역은 도 4d의 제1 영역(410D)의 좌측에 배열된 제2 영역(420D)과 유사한 방식으로 제1 영역(410E)의 좌측에 배열된다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점이 IC 디바이스(400E)에서 달성될 수 있다.
도 5는 일부 실시예에 따른 IC 디바이스(500)의 개략적 사시도이다. 4T3R 구성을 갖는 메모리 셀 또는 영역(410, 420)을 포함하는 IC 디바이스(400)와 비교하여, IC 디바이스(500)는 (n+1)TnR 구성을 갖는 메모리 셀 또는 영역을 포함하며, 여기서 n은 3보다 크다. 도 5는 도 4b와 유사한 개략적인 사시도이다. 그러나, 단순화를 위해, n개의 선택 트랜지스터, 비트 라인(BL1, BL2) 및 유전체층(484)은 도 5에서 생략된다.
IC 디바이스(500)는 n개의 선택 비트 라인에 전기적으로 결합된 게이트를 갖는 n개의 선택 트랜지스터(도시되지 않음)를 각각 포함하는 2개의 메모리 셀(510, 520)을 포함한다. 예를 들어, 메모리 셀(510)에 전기적으로 결합된 n개의 선택 비트 라인은 선택 비트 라인(BLT1_1, BLT1_2, BLT1_3,..., BLT1_n)을 포함한다. 메모리 셀(520)에 전기적으로 결합된 n개의 선택 비트 라인은 선택 비트 라인(BLT2_1, BLT2_2, BLT2_3,..., BLT2_n)을 포함한다. 각각의 메모리 셀(510, 520)은 n개의 전극 층을 포함한다. 예를 들어, 메모리 셀(510) 내의 n개의 전극 층은 전극 층(471, 472, 473,..., 57n)을 포함한다. n개의 전극 층은 도 5a에 도시된 바와 같이 계단식 구조물로 배열된다. n개의 전극 층은 전도체(477) 및 유전체 층(478)과 함께, IC 디바이스(400)의 MIM 구조물(461)과 유사한 방식으로 n개의 데이터 저장 요소(미도시)를 포함하는 MIM 구조물을 규정한다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점이 IC 디바이스(500)에서 달성될 수 있다.
일부 실시예에 따라, 도 6a 내지 6h는 개략적 단면도이고, 도 6i 내지 6j는 제조 프로세스의 다양한 단계에서 제조되는 IC 디바이스의 개략적 사시도이다. 적어도 하나의 실시예에서, IC 디바이스(600)는 여기에 설명된 메모리 디바이스(300) 및/또는 IC 디바이스(400) 중 하나 이상에 대응한다.
도 6a에서, 제조 프로세스는 기판(430)으로부터 시작된다. 기판(430)은 적어도 하나의 실시예에서 실리콘 기판을 포함한다. 기판(430)은 적어도 하나의 실시예에서 실리콘 게르마늄(SiGe), 갈륨 비소, 또는 다른 적절한 반도체 물질을 포함한다.
적어도 하나의 액세스 트랜지스터는 FEOL(front-end-of-line) 프로세싱에서 기판(430) 위에 형성된다. 예를 들어, 액세스 트랜지스터(TA1) 및 액세스 트랜지스터(TA2)는 기판(430) 위에 형성된다. 구체적으로, 소스/드레인 영역(431, 432, 433)은 여기에 설명된 바와 같이 기판(430) 내에 또는 위에 형성된다. 게이트 유전체(434, 436)는 기판(430) 위에 성막된다. 게이트 유전체의 예시적인 물질은 하이-k 유전체층, 계면층, 및/또는 그 조합을 포함하지만, 그러나 이에 제한되지 않는다. 일부 실시예에 있어서, 게이트 유전체는 원자층 증착(ALD) 또는 다른 적절한 기술에 의해 기판(430) 위에 성막된다. 게이트(435, 437)는 게이트 유전체 위에 성막된다. 게이트의 예시적인 물질은 폴리실리콘, 금속, Al, AlTi, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN 및/또는 다른 적합한 전도성 물질을 포함하지만 이에 제한되지 않는다. 일부 실시예에 있어서, 게이트는 화학 증기 증착(CVD), 물리적 증기 증착(PVD 또는 스퍼터링), 도금, 원자층 증착(ALD), 및/또는 다른 적절한 프로세스에 의해 성막된다. 예를 들어, 기판(430)의 대응하는 영역을 에칭하고 에칭된 영역을 절연 물질로 채우는 것에 의해, 분리 구조물(438, 439)이 기판(430)에 형성된다.
FEOL 프로세싱 후, BEOL(back-end-of-line) 프로세싱이 수행되어 액세스 트랜지스터 위에 상호접속 구조물(450)을 형성하여 IC 디바이스(600)의 다양한 요소 또는 회로를 서로 그리고 외부 회로와 전기적으로 결합한다. 적어도 하나의 실시예에서, 상호접속 구조물(450)은 순차적으로 위에 놓인 금속 및 비아 층을 포함한다. 위에 놓인 금속 층 및 비아 층은 상응하게 금속 층(M0, M1 등) 및 비아 층(V0, V1 등)을 포함한다. 적어도 하나의 실시예에서, 상호접속 구조물(450)은 기판(430)으로부터 위로 층별로 순차적으로 제조된다. 도 6a의 예시적인 구성에서, 상호접속 구조물(450)은 소스 라인(SL)을 포함한다. 일부 실시예에서, 상호접속 구조물(450)은 워드 라인(미도시)을 포함한다. 상호접속 구조물(450)은 액세스 트랜지스터(TA1, TA2)의 대응하는 소스/드레인에 전기적으로 결합된 전도성 패턴(451, 452) 및 전도성 패턴(451, 452) 위의 ILD 층(453)을 포함하도록 형성된다. ILD 층(453)은 평탄화된다. 결과적인 구조물(600A)이 도 6a에 도시된 바와 같이 얻어진다.
도 6b에서, 데이터 저장 요소의 제1 전극을 형성하기 위한 전극 층이 성막된다. 예를 들어, 복수의 전극 층(601, 602, 603) 및 ILD 층(식별번호가 지정되지 않음)이 상호접속 구조물(450) 위에 순차적으로 성막된다. 전극 층(601, 602, 603) 중 하나 이상의 예시적인 물질은 Al, Ti, TiN, TaN, Co, Ag, Au, Cu, Ni, Cr, Hf, Ru, W, Pt 등을 포함하지만 이에 제한되지는 않다. 결과적인 구조물(600B)이 도 6b에 도시된 바와 같이 얻어진다.
도 6c에서, 분리 구조물은 하나의 메모리 셀에 있는 데이터 저장 요소의 제1 전극을 또 다른 메모리 셀에 있는 데이터 저장 요소의 제1 전극으로부터 전기적으로 분리하도록 형성된다. 예를 들어, 비아는 전극 층(601, 602, 603) 및 ILD 층을 관통해 에칭되고, 절연 물질로 채워져 분리 구조물(465)을 형성한다. 분리 구조물(465)은 각각의 전극 층(601, 602, 603)을 2개의 전기적으로 분리된 부분으로 분할한다. 예를 들어, 전극 층(601)은 전극 층 부분(611, 621)으로 분할되고, 전극 층(602)은 전극 층 부분(612, 622)으로 분할되며, 전극 층(603)은 전극 층 부분(613, 623)으로 분할된다. 전극 층 부분(611, 612, 613)은 액세스 트랜지스터(TA1)에 대응하는 하나의 메모리 셀 내의 데이터 저장 요소의 제1 전극에 대응한다. 전극 층 부분(621, 622, 623)은 액세스 트랜지스터(TA2)에 대응하는 또 다른 메모리 셀 내의 데이터 저장 요소의 제1 전극에 대응한다. 도 6c의 예시적인 구성에서, 분리 구조물(465)은 상호접속 구조물(450) 내로 연장된다. 다른 구성도 다양한 실시예의 범위 내에 속한다. 도 6b에 도시된 바와 같이 결과적인 구조물(600C)이 얻어진다.
도 6d에서, 데이터 저장 요소를 위한 비아 또는 트렌치가 형성된다. 예를 들어, 전극 층 부분(611, 612, 613)을 관통해 연장되도록 에칭함으로써 비아(631)가 형성되고, 전극 층 부분(621, 622, 623)을 관통해 연장되도록 비아(632)가 형성된다. 각각의 비아(631, 632)는 내부 벽과 바닥 벽을 갖는다. 예를 들어, 비아(631)는 내부 벽(633) 및 바닥 벽(634)을 포함한다. 바닥 벽(634)은 상호접속 구조물(450)의 최저 전극 층 부분(613)과 전도성 패턴(451) 사이에 Z 방향으로 위치된다. 전도성 패턴(451)은 바닥 벽(634)을 통해 아직 노출되지 않는다. 비아(632)는 유사한 방식으로 형성된다. 결과적인 구조물(600D)이 도 6d에 도시된 바와 같이 얻어진다.
도 6e에서, 데이터 저장 요소를 위한 유전체 물질이 성막된다. 예를 들어, 유전체 층(635)은 결과적인 구조물(600D) 위에 성막된다. 유전체 층(635)은 각각의 비아(631, 632)의 내부 벽 및 바닥 벽 위에 성막된다. 유전체 층(635)의 예시적인 물질은 HfO2, Hf1-xZrxO2, ZrO2, TiO2, NiO, TaOx, Cu2O, Nb2O5, Al2O3 등을 포함하지만 이에 제한되지는 않는다. 결과적인 구조물(600E)이 도 6e에 도시된 바와 같이 얻어진다.
도 6f에서, 데이터 저장 요소의 제2 전극의 형성이 수행된다. 성막된 유전체 층(635)은 결과적인 구조물(600E)의 상단 표면(식별번호가 지정되지 않음)으로부터 제거되어, 각각의 비아(631, 632)의 내부 벽 상에 유전체 층(635)의 일부를 남긴다. 예를 들어, 유전체층(478)은 비아(631)의 내부 벽 상에 남겨진 유전체층(635)의 일부이다. 일부 실시예에서, 결과적인 구조물(600E)의 상단 표면으로부터 유전체 층(635)의 제거는 또한, 각각의 비아(631, 632)의 바닥 벽 상의 유전체 층(635)의 일부를 제거하고, 하부 전도성 패턴(451, 452)을 추가로 노출시킨다. 하나 이상의 실시예에 있어서, 전도성 패턴(451, 452)을 노출시키기 위해 추가적인 에칭 프로세스가 수행된다. 이어서, 노출된 전도성 패턴(451, 452)과의 전기적 접촉을 형성하기 위해 전도성 물질이 비아(631, 632)에 채워진다. 전도성 물질의 예시적인 물질은 Al, Ti, TiN, TaN, Co, Ag, Au, Cu, Ni, Cr, Hf, Ru, W, Pt 등을 포함하지만 이에 제한되지 않는다. 그 결과, 전도체(477)와 같은 전도체가 채워진 비아(631, 632)에서 얻어진다. 전도체(477)는 데이터 저장 요소의 제2 전극을 포함하고 대응하는 액세스 트랜지스터(TA1)의 대응하는 소스/드레인(431)에 전기적으로 결합된다. 대응하는 전도체(식별번호가 지정되지 않음)는 비아(632)에서 유사하게 형성된다. 결과적인 구조물(600F)이 도 6f에 도시된 바와 같이 얻어진다.
도 6g에서, 데이터 저장 요소의 제1 전극은 계단식 구조물로 패터닝된다. 예를 들어, 전극 층 부분(611, 612, 613)은 예를 들면, 에칭에 의해 패터닝되어 X 방향으로 상이한 치수를 가지게 되며, 그 결과 전극 층(471, 472, 473)이 계단식 구조물로 배열된다. 전극 층(471, 472, 473)은 데이터 저장 요소의 제1 전극을 규정한다. 전극 층 부분(621, 622, 623)은 유사한 방식으로 패터닝된다. 데이터 저장 요소의 형성이 완료되었다. 일부 실시예에서, 얻어진 데이터 저장 요소는 RRAM 요소이다. 결과적인 구조물(600G)이 도 6g에 도시된 바와 같이 얻어진다.
도 6h에서, 데이터 저장 요소의 제1 전극에 전기적으로 결합된 비아의 형성이 수행된다. 예를 들어, 유전체 층(484)은 결과적인 구조물(600G) 위에 성막된다. 비아 구조물(481)은 유전체 층(484) 및 전극 층(471) 위에 남아있는 ILD 층의 ILD 부분(684)을 관통해 형성되고, 비아 구조물(482, 483)은 대응하는 전극 층(471, 472, 473)에 전기적으로 결합되도록 유전체 층(484)에 형성된다. 일부 실시예에서, 상이한 높이를 갖고 비아 구조물(481, 482, 483)에 대응하는 비아는 다중 에칭 동작에서 형성된다. 예를 들어, 제1 에칭 동작에서, 제1 비아를 얻기 위해 전극 층(471)까지 유전체층(484) 및 ILD 부분(684)을 관통해 에칭하기 위해 제1 마스크가 사용된다. 제2 에칭 동작에서, 제2 비아를 얻기 위해 전극 층(472)까지 유전체층(484)을 에칭하기 위해 제2 마스크가 사용된다. 제3 에칭 동작에서, 제3 비아를 얻기 위해 전극 층(473)까지 유전체층(484)을 에칭하기 위해 제3 마스크가 사용된다. 적어도 하나의 실시예에서, 상이한 높이를 갖는 제1 비아 내지 제3 비아는 에칭 동작에서 동시에 형성된다. 예를 들어, 유전체층(484) 및 ILD 부분(684)의 유전체 물질과 전극 층(471, 472, 473)의 전도성 물질 사이의 에칭 선택성이 높기 때문에, 높은 선택성의 에칭 동작에 의해 제1 비아 내지 제3 비아를 형성할 수 있다. 적어도 하나의 실시예에서, ILD 부분(684) 및 유전체 층(484)은 동일한 물질로 이루어진다. 그 결과, 높은 선택성의 에칭을 사용해 동시에 제1 비아 내지 제3 비아를 에칭하여 전극 층(471, 472, 473) 상에서 각각 에칭을 신뢰성있게 중지할 수 있다. 전도성 물질은 대응하는 비아 구조물(481, 482, 483)을 형성하기 위해 제1 비아 내지 제3 비아에 채워진다. 평탄화 프로세스가 수행되어 유전체 층(484)의 상단 표면(485)이 생성된다. 비아 구조물(481, 482, 483)은 상단 표면(485)에 노출된 대응하는 상단부(641, 642, 643)를 갖는다. 결과적인 구조물(600H)이 도 6h에 도시된 바와 같이 얻어진다.
도 6i는 결과 구조물(600H)의 개략적 사시도이다. 도 6i에 도시된 바와 같이, 비아 구조물(481, 482, 483)의 상단부(641, 642, 643)는 유전체층(484)의 상단 표면(485)에서 노출된다. 단순화를 위해, ILD 부분(684)은 도 6i 내지 6j에서 생략된다.
도 6j에서 비아 구조물의 노출된 상단부 위에 선택 트랜지스터가 도시된다. 활성 채널 층은 유전체 층(484)의 상단 표면(485) 위에 성막되고, 대응하는 비아 구조물의 노출된 상단부 위에 그리고 이와 전기적으로 접촉하는 선택 트랜지스터의 제1 소스/드레인을 형성하도록 패터닝된다. 예를 들어, 선택 트랜지스터(T1_1, T1_2, T1_3)의 제1 소스/드레인(S1, S2, S3)은 대응하는 비아 구조물(481, 482, 483)의 노출된 상단부(도 6i의 641, 642, 643) 위에 그리고 이와 전기적으로 접촉하여 형성된다. 일부 실시예에서, 전도성 물질은 활성 채널 층을 성막하기 전에 비아 구조물(481, 482, 483)의 노출된 상단부 위에 접촉 구조물로서 형성된다. 일부 실시예에서, 도핑 프로세스 및/또는 어닐링 프로세스가 활성 채널 층에 대해 수행된다. 활성 채널 층의 예시적인 채널 물질은 ZnO, IGZO, IWO, ITO, 폴리실리콘, 비정질 Si 등을 포함하지만 이에 제한되지는 않는다. 게이트 유전체는 활성 채널 층 위에 형성되고, 게이트 전극은 예를 들어, 도 4c와 관련하여 설명된 바와 같이 게이트 유전체 위에 형성된다. 적어도 하나의 실시예에서, 게이트 전극은 게이트 대체 프로세스에 의해 형성된다. 게이트 유전체의 예시적인 물질은 실리콘 산화물, 실리콘 질화물 또는 하이-k 유전체 물질을 포함하지만 이에 제한되지 않는다. 예시적인 하이-k 유전체 물질은 HfO2, HfSiO, HfSiON, HfTiO, HfTaO, HfZrO, 티타늄 산화물, 알루미늄 산화물 및 지르코늄 산화물을 포함하지만 이에 제한되지 않는다. 게이트 전극의 예시적인 물질은 금속 및 폴리실리콘을 포함하지만, 그러나 이에 제한되지 않는다. 결과적인 구조물(600J)이 도 6j에 도시된 바와 같이 얻어진다.
적어도 하나의 실시예에서, 선택 트랜지스터는 BEOL 프로세스와 호환되는 400℃ 이하의 온도에서 제조된다. BEOL 프로세스와의 이러한 호환성은 일부 실시예에 따라 메모리 디바이스 및/또는 IC 디바이스에 의해 얻을 수 있는 추가 이점이다.
선택 트랜지스터의 형성 후, 다양한 ILD 층과 금속 층이 선택 트랜지스터 위에 형성되어 선택 비트 라인, 비트 라인, 및 선택 비트 라인과 비트 라인으로부터 대응하는 선택 트랜지스터까지의 전기적 접속부를 형성한다. 일부 실시예에서, 결과적인 구조물은 도 4b에 도시된 IC 디바이스(400)에 대응한다. 일부 실시예에서, 하나 이상의 추가 금속 층 및/또는 비아 층이 결과 구조물 위에 형성되어 IC 디바이스(600)를 완성한다. 설명된 제조 프로세스는 예시이다. 다른 제조 프로세스는 다양한 실시예의 범위 내에 속한다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점은 설명된 제조 프로세스에 따라 제조된 IC 디바이스 및/또는 메모리 디바이스에서 달성될 수 있다.
도 7은 일부 실시예에 따라 IC 디바이스를 제조하는 방법(700)의 흐름도이다. 적어도 하나의 실시예에서, 제조 방법(700)에 따라 제조된 IC 디바이스는 여기에 설명된 메모리 디바이스 및/또는 IC 디바이스 중 하나 이상에 대응한다.
동작(705)에서, 액세스 트랜지스터가 기판 위에 형성된다. 예를 들어, 액세스 트랜지스터(TA1)는 도 6a와 관련하여 설명된 바와 같이 기판(430) 위에 형성된다.
동작(715)에서, 상호접속 구조물이 기판 위에 형성된다. 예를 들어, 상호접속 구조물(450)은 도 6a와 관련하여 설명된 바와 같이 기판(430) 위에 형성된다.
동작(725)에서, 복수의 저항성 랜덤 액세스 메모리(RRAM) 요소가 상호접속 구조물(450) 위에 형성된다. 상호접속 구조물(450)은 각각의 RRAM 요소의 제1 전극을 액세스 트랜지스터의 제1 소스/드레인에 전기적으로 결합한다. 예를 들어, 도 4a와 관련하여 설명된 바와 같이, 적어도 일 실시예에서 RRAM 요소인 데이터 저장 요소(R1_1, R1_2, R1_3)가 MIM 구조물(461) 내에 형성된다. 상호접속 구조물(450)의 전도성 패턴(451)은 데이터 저장 요소(R1_1, R1_2, R1_3) 각각의 전극, 즉, 전도체(477)를 액세스 트랜지스터(TA1)의 제1 소스/드레인(431)에 전기적으로 결합한다. 데이터 저장 요소(R1_1, R1_2, R1_3)를 제조하기 위한 예시적인 프로세스는 도 6b 내지 6g와 관련하여 설명된다.
동작(735)에서, 복수의 선택 트랜지스터가 RRAM 요소 위에 선택 트랜지스터로서 형성된다. 각각의 RRAM 요소의 제2 전극은 대응하는 선택 트랜지스터의 제1 소스/드레인에 전기적으로 결합된다. 예를 들어, 선택 트랜지스터(T1_1, T1_2, T1_3)는 도 4a와 관련하여 설명된 바와 같이 데이터 저장 요소(R1_1, R1_2, R1_3) 위에 형성된다. 데이터 저장 요소(R1_1, R1_2, R1_3)의 추가 전극(471, 472, 473)은 도 4b와 관련하여 설명된 바와 같이 대응하는 선택 트랜지스터(T1_1, T1_2, T1_3)의 제1 소스/드레인(S1, S2, S3)에 전기적으로 결합된다. 선택 트랜지스터(T1_1, T1_2, T1_3)를 제조하기 위한 예시적인 프로세스가 도 6j와 관련하여 설명된다.
동작(745)에서, 복수의 비트 라인 및 선택 비트 라인이 선택 트랜지스터 위에 형성되고 이에 결합된다. 예를 들어, 도 4b와 관련하여 설명된 바와 같이, 비트 라인(BL1)은 선택 트랜지스터(T1_1, T1_2, T1_3) 위에 형성되고, 비아 구조물(491, 492, 493)에 의해 선택 트랜지스터(T1_1, T1_2, T1_3)의 제2 소스/드레인에 전기적으로 결합된다. 선택 비트 라인(BLT1_1, BLT1_2, BLT1_3)은 또한, 선택 트랜지스터(T1_1, T1_2, T1_3) 위에 형성되고, 선택 트랜지스터(T1_1, T1_2, T1_3)의 게이트에 전기적으로 결합된다. 일부 실시예에서, 워드 라인(WL1) 및 소스 라인(SL)은 도 4a 및/또는 도 6a와 관련하여 설명된 바와 같이 상호접속 구조물(450)에 형성되고 액세스 트랜지스터(TA1)에 결합된다. 그 결과, 액세스 트랜지스터(TA1), 데이터 저장 요소(R1_1, R1_2, R1_3) 및 선택 트랜지스터(T1_1, T1_2, T1_3)가 서로 전기적으로 결합되어 도 3을 참조하여 설명된 메모리 셀(310)에 대응하는 메모리 회로를 형성한다.
일부 실시예에서, 설명된 하나 이상의 메모리 셀, 메모리 디바이스, IC 디바이스 및 방법은 평면 트랜지스터 기술, FINFET 기술, 나노 시트 FET 기술, 나노 와이어 FET 기술 등을 포함하지만 이에 제한되지 않는 다양한 유형의 트랜지스터 또는 디바이스 기술에 적용 가능하다. 일부 실시예에 따른 하나 이상의 메모리 셀, 메모리 디바이스, IC 디바이스 및 방법은 또한 다양한 기술 노드와 호환 가능하다.
설명된 방법은 예시 동작을 포함하지만, 이 동작들은 도시된 순서대로 수행될 필요는 없다. 동작들은 본 개시의 실시예의 정신 및 범위에 따라 적절히 추가, 대체, 순서 변화, 및/또는 제거될 수 있다. 상이한 피처 및/또는 상이한 실시예를 조합한 실시예는 본 개시의 범위 내에 있으며, 그리고 이런 실시예는 본 개시를 검토한 후에 당업자에게 명백할 것이다.
일부 실시예에서, 메모리 디바이스는 적어도 하나의 비트 라인, 적어도 하나의 워드 라인 및 적어도 하나의 메모리 셀을 포함한다. 메모리 셀은 제1 트랜지스터, 복수의 데이터 저장 요소들, 및 복수의 데이터 저장 요소들에 대응하는 복수의 제2 트랜지스터들을 포함한다. 제1 트랜지스터는 워드 라인에 전기적으로 결합된 게이트, 제1 소스/드레인 및 제2 소스/드레인을 포함한다. 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소 및 대응하는 제2 트랜지스터는 제1 트랜지스터의 제1 소스/드레인과 비트 라인 사이에 직렬로 전기적으로 결합된다.
일부 실시예에서, 집적 회로(IC) 디바이스는 그 위에 제1 트랜지스터를 갖는 기판, 기판 위에 상이한 높이로 배열된 복수의 데이터 저장 요소들, 및 복수의 데이터 저장 요소들 위에 있는 복수의 제2 트랜지스터들을 포함한다. 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소는 제1 트랜지스터의 제1 소스/드레인과 복수의 제2 트랜지스터들 중 대응하는 제2 트랜지스터의 제1 소스/드레인 사이에 직렬로 전기적으로 결합된다.
일부 실시예에서, 방법은 기판 위에 제1 트랜지스터를 형성하는 단계, 기판 위에 상호접속 구조물을 형성하는 단계, 상호접속 구조물 위에 복수의 저항성 랜덤 액세스 메모리(RRAM) 요소를 형성하는 단계, 및 복수의 RRAM 요소 위에 제2 트랜지스터를 형성하는 단계를 포함한다. 상호접속 구조물은 복수의 RRAM 요소 각각의 제1 전극을 제1 트랜지스터의 제1 소스/드레인에 전기적으로 결합한다. 복수의 RRAM 요소 각각의 제2 전극은 복수의 제2 트랜지스터들 중 대응하는 제2 트랜지스터의 제1 소스/드레인에 전기적으로 결합된다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 메모리 디바이스에 있어서,
적어도 하나의 비트 라인;
적어도 하나의 워드 라인; 및
적어도 하나의 메모리 셀
을 포함하고, 상기 적어도 하나의 메모리 셀은,
상기 워드 라인에 전기적으로 결합된 게이트, 제1 소스/드레인, 및 제2 소스/드레인을 포함하는 제1 트랜지스터;
복수의 데이터 저장 요소들; 및
상기 복수의 데이터 저장 요소들에 대응하는 복수의 제2 트랜지스터들
을 포함하고,
상기 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소 및 상기 대응하는 제2 트랜지스터는, 상기 제1 트랜지스터의 상기 제1 소스/드레인과 상기 비트 라인 사이에 직렬로 전기적으로 결합되는 것인, 메모리 디바이스.
2. 제1항에 있어서,
상기 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소는, 비휘발성이며, 재프로그래밍 가능한 데이터 저장 요소인 것인, 메모리 디바이스.
3. 제1항에 있어서, 상기 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소는,
제1 전극,
제2 전극, 및
상기 제1 전극과 상기 제2 전극 사이에 개재된(sandwiched) 유전체 물질
을 포함하고, 상기 유전체 물질은,
상기 데이터 저장 요소에 저장된 제1 논리값에 대응하는 제1 상태, 및
상기 데이터 저장 요소에 저장된 제2 논리값에 대응하는 제2 상태
사이에서 전기적으로 스위칭 가능한 것인, 메모리 디바이스.
4. 제1항에 있어서,
상기 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소는, 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 요소인 것인, 메모리 디바이스.
5. 제1항에 있어서,
상기 복수의 제2 트랜지스터들 중 대응하는 제2 트랜지스터의 게이트에 각각 전기적으로 결합된 복수의 선택 비트 라인들; 및
상기 적어도 하나의 워드 라인, 상기 적어도 하나의 비트 라인, 및 상기 복수의 선택 비트 라인들을 통해 상기 적어도 하나의 메모리 셀에 전기적으로 결합된 제어기
를 더 포함하고,
상기 제어기는, 상기 복수의 데이터 저장 요소들 중 선택된 데이터 저장 요소의 리셋 동작에서,
상기 적어도 하나의 워드 라인을 통해 턴온 전압(turn-ON voltage)을 상기 제1 트랜지스터의 게이트에 인가하여 상기 제1 트랜지스터를 턴온시키고,
대응하는 선택 비트 라인을 통해 추가 턴온 전압을 상기 선택된 데이터 저장 요소에 대응하는 상기 제2 트랜지스터의 게이트에 인가하고,
대응하는 선택 비트 라인들을 통해 턴오프 전압(turn-OFF voltage)을 상기 복수의 제2 트랜지스터들 중 다른 제2 트랜지스터들의 게이트들에 인가하며,
상기 선택된 데이터 저장 요소에 대응하는 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴온되고 상기 다른 제2 트랜지스터들이 턴오프되는 동안, 리셋 전압을 상기 적어도 하나의 비트 라인에 인가하여 상기 선택된 데이터 저장 요소에 저장된 데이터를 제1 논리값에서 제2 논리값으로 스위칭하도록
구성되는 것인, 메모리 디바이스.
6. 제1항에 있어서,
상기 제1 트랜지스터의 상기 제2 소스/드레인에 전기적으로 결합된 적어도 하나의 소스 라인;
상기 복수의 제2 트랜지스터들 중 대응하는 제2 트랜지스터의 게이트에 각각 전기적으로 결합된 복수의 선택 비트 라인들; 및
상기 적어도 하나의 소스 라인, 상기 적어도 하나의 워드 라인, 상기 적어도 하나의 비트 라인, 및 상기 복수의 선택 비트 라인들을 통해 상기 적어도 하나의 메모리 셀에 전기적으로 결합된 제어기
를 더 포함하고,
상기 제어기는, 상기 복수의 데이터 저장 요소들 중 선택된 데이터 저장 요소의 리셋 동작에서,
상기 적어도 하나의 워드 라인을 통해 턴온 전압을 상기 제1 트랜지스터의 게이트에 인가하여 상기 제1 트랜지스터를 턴온시키고,
대응하는 선택 비트 라인을 통해 추가 턴온 전압을 상기 선택된 데이터 저장 요소에 대응하는 상기 제2 트랜지스터의 게이트에 인가하고,
대응하는 선택 비트 라인들을 통해 턴오프 전압을 상기 복수의 제2 트랜지스터들 중 다른 제2 트랜지스터들의 게이트들에 인가하며,
상기 선택된 데이터 저장 요소에 대응하는 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴온되고 상기 다른 제2 트랜지스터들이 턴오프되는 동안, 리셋 전압을 상기 적어도 하나의 비트 라인 및 상기 적어도 하나의 소스 라인 중 하나에 인가하면서, 상기 적어도 하나의 비트 라인 및 상기 적어도 하나의 소스 라인 중 다른 하나를 접지하여, 상기 선택된 데이터 저장 요소에 저장된 데이터를 제1 논리값에서 제2 논리값으로 스위칭하도록
구성되는 것인, 메모리 디바이스.
7. 제1항에 있어서,
상기 적어도 하나의 비트 라인은 제1 비트 라인 및 제2 비트 라인을 포함하고,
상기 적어도 하나의 워드 라인은 제1 워드 라인 및 및 제2 워드 라인을 포함하고,
상기 적어도 하나의 메모리 셀은 제1 메모리 셀 및 제2 메모리 셀을 포함하며,
상기 메모리 디바이스는,
상기 제1 메모리 셀 및 상기 제2 메모리 셀의 상기 제1 트랜지스터들의 상기 제2 소스/드레인들에 전기적으로 결합된 공통 소스 라인;
상기 제1 메모리 셀 내의 상기 복수의 제2 트랜지스터들 중 대응하는 제2 트랜지스터의 게이트에 각각 전기적으로 결합된 복수의 제1 선택 비트 라인들; 및
상기 제2 메모리 셀 내의 상기 복수의 제2 트랜지스터들 중 대응하는 제2 트랜지스터의 게이트에 각각 전기적으로 결합된 복수의 제2 선택 비트 라인들
을 더 포함하는 것인, 메모리 디바이스.
8. 제1항에 있어서,
기판으로서, 이 기판 상에 상기 제1 트랜지스터가 구비되어 있는, 상기 기판;
상기 기판 위의 상호접속 구조물; 및
상기 상호접속 구조물 위에 있고, 상기 기판의 두께 방향으로 서로 상부에 적층된 상기 복수의 데이터 저장 요소들을 포함하는 금속-절연체-금속(metal-insulator-metal; MIM) 구조물
을 더 포함하고, 상기 상호접속 구조물은, 상기 제1 트랜지스터의 상기 제1 소스/드레인을 상기 MIM 구조물에 전기적으로 결합하고,
상기 복수의 제2 트랜지스터들은, 상기 MIM 구조물 위에 있고, 상기 MIM 구조물 내의 상기 복수의 데이터 저장 요소들에 대응하여 전기적으로 결합되는 것인, 메모리 디바이스.
9. 집적 회로(integrated circuit; IC) 디바이스에 있어서,
기판으로서, 이 기판 상에 상기 제1 트랜지스터가 구비되어 있는, 상기 기판;
상기 기판 위에 상이한 높이로 배열된 복수의 데이터 저장 요소들; 및
상기 복수의 데이터 저장 요소들 위의 복수의 제2 트랜지스터들
을 포함하고,
상기 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소는, 상기 제1 트랜지스터의 제1 소스/드레인과 상기 복수의 제2 트랜지스터들 중 대응하는 제2 트랜지스터의 제1 소스/드레인 사이에 직렬로 전기적으로 결합되는 것인, 집적 회로(IC) 디바이스.
10. 제9항에 있어서,
상기 기판 위의 금속-절연체-금속(metal-insulator-metal; MIM) 구조물을 더 포함하고, 상기 MIM 구조물은 상기 복수의 데이터 저장 요소들을 포함하는 것인, 집적 회로(IC) 디바이스.
11. 제10항에 있어서,
상기 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소는, 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 요소인 것인, 집적 회로(IC) 디바이스.
12. 제9항에 있어서,
상기 복수의 데이터 저장 요소들은 상기 기판의 두께 방향으로 서로 상부에 배열되고,
상기 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소는, 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 개재된 유전체 물질을 포함하고,
상기 복수의 데이터 저장 요소들의 제1 전극들은, 상기 두께 방향으로 서로 상부에 배열되고, 상기 복수의 제2 트랜지스터들의 제1 소스/드레인들에 대응하게 전기적으로 결합되며,
상기 복수의 데이터 저장 요소들의 제2 전극들은, 상기 제1 트랜지스터의 제1 소스/드레인에 전기적으로 결합되는 것인, 집적 회로(IC) 디바이스.
13. 제12항에 있어서,
상기 기판의 두께 방향으로 서로의 상부에 배열되고, 층간 유전체(interlayer dielectric; ILD) 층에 의해 서로 전기적으로 분리된 복수의 전극 층들;
상기 복수의 전극 층들 및 상기 ILD 층들을 통해 두께 방향으로 연장되는 비아;
상기 비아의 내부 벽 위의 유전체 층; 및
상기 비아 내의 전도체
를 더 포함하고,
상기 복수의 전극 층들은 상기 복수의 데이터 저장 요소들의 제1 전극들을 대응하게 포함하고,
상기 전도체는 상기 복수의 데이터 저장 요소들의 제2 전극들을 포함하며,
상기 유전체층은, 상기 복수의 데이터 저장 요소들 중 대응하는 데이터 저장 요소의 제1 전극과 상기 전도체 사이에 각각 개재되어 있고, 상기 대응하는 데이터 저장 요소의 유전체 물질을 규정하는 복수의 부분들을 포함하는 것인, 집적 회로(IC) 디바이스.
14. 제13항에 있어서,
상기 복수의 데이터 저장 요소들의 제1 전극들을 상기 복수의 제2 트랜지스터들의 제1 소스/드레인들에 대응하게 전기적으로 결합하는 복수의 비아 구조물들을 더 포함하고,
상기 복수의 데이터 저장 요소들의 제1 전극들은 계단식 구조물(stepwise structure)로 배열되며,
상기 복수의 비아 구조물들은 상이한 높이들을 갖는 것인, 집적 회로(IC) 디바이스.
15. 제9항에 있어서,
상기 복수의 제2 트랜지스터들 위에 있고, 상기 복수의 제2 트랜지스터들의 제2 소스/드레인들에 전기적으로 결합된 비트 라인; 및
상기 복수의 제2 트랜지스터들 위에 있고, 상기 복수의 제2 트랜지스터들의 게이트들에 대응하여 전기적으로 결합된 복수의 선택 비트 라인들
을 더 포함하고,
상기 비트 라인은 제1 방향으로 연장되고,
상기 복수의 선택 비트 라인들은 상기 제1 방향을 가로지르는 제2 방향으로 연장되는 것인, 집적 회로(IC) 디바이스.
16. 제9항에 있어서,
상기 기판 상의 추가 제1 트랜지스터;
상기 기판 위에 상이한 높이들로 배열된 복수의 추가 데이터 저장 요소들; 및
상기 복수의 추가 데이터 저장 요소들 위의 복수의 추가 제2 트랜지스터들
을 더 포함하고,
상기 복수의 추가 데이터 저장 요소들 중 각각의 추가 데이터 저장 요소는, 상기 추가 제1 트랜지스터의 제1 소스/드레인과 상기 복수의 추가 제2 트랜지스터들 중 대응하는 추가 제2 트랜지스터의 제1 소스/드레인 사이에 직렬로 전기적으로 결합되며,
상기 제1 트랜지스터의 제2 소스/드레인은 상기 추가 제1 트랜지스터의 제2 소스/드레인인 것인, 집적 회로(IC) 디바이스.
17. 제9항에 있어서,
상기 복수의 제2 트랜지스터들은 박막 트랜지스터(thin-film transistor; TFT)들을 포함하는 것인, 집적 회로(IC) 디바이스.
18. 방법에 있어서,
기판 위에 제1 트랜지스터를 형성하는 단계;
상기 제1 트랜지스터 위에 상호접속 구조물을 형성하는 단계;
상기 상호접속 구조물 위에 복수의 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 요소들을 형성하는 단계 - 상기 상호접속 구조물은, 상기 복수의 RRAM 요소들 각각의 제1 전극을 상기 제1 트랜지스터의 제1 소스/드레인에 전기적으로 결합함 -; 및
상기 복수의 RRAM 요소들 위에 복수의 제2 트랜지스터들을 형성하는 단계
를 포함하고, 상기 복수의 RRAM 요소들 각각의 제2 전극은, 상기 복수의 제2 트랜지스터들 중 대응하는 제2 트랜지스터의 제1 소스/드레인에 전기적으로 결합되는 것인, 방법.
19. 제18항에 있어서, 상기 복수의 RRAM 요소들을 형성하는 단계는,
상기 상호접속 구조물 위에 복수의 전극 층들 및 층간 유전체(interlayer dielectric; ILD) 층들을 교대로 성막(deposit)하는 단계;
상기 복수의 전극 층들 및 ILD 층들을 관통해 비아를 형성하는 단계;
상기 비아의 내부 벽 및 바닥 벽 위에 유전체 층을 성막하는 단계;
상기 제1 트랜지스터의 상기 제1 소스/드레인에 전기적으로 결합된, 상기 상호접속 구조물의 전도성 패턴을 노출시키기 위해, 상기 비아의 상기 바닥 벽 상의 상기 유전체 층을 제거하는 단계;
전도성 물질을 상기 비아에 채우는 단계; 및
계단식 구조물을 얻기 위해 상기 복수의 전극 층들 및 상기 ILD 층들을 패터닝하는 단계
를 포함하는 것인, 방법.
20. 제19항에 있어서,
상기 계단식 구조물 위에 절연 층을 성막하는 단계;
상기 계단식 구조물 위에 상기 절연 층에 복수의 비아 구조물들을 형성하는 단계 - 상기 복수의 비아 구조물들은, 상이한 높이들을 가지며, 상기 복수의 전극 층들에 대응하게 전기적으로 결합되고, 상기 복수의 제2 트랜지스터들을 형성하는 단계에서, 상기 복수의 제2 트랜지스터들 각각의 제1 소스/드레인은, 상기 복수의 비아 구조물들 중 대응하는 비아 구조물의 상단부(upper end) 위에 그리고 이 상단부와 전기적으로 접촉하게 형성됨 -;
상기 복수의 제2 트랜지스터들의 제2 소스/드레인들에 전기적으로 결합되는 비트 라인을 상기 복수의 제2 트랜지스터들 위에 형성하는 단계; 및
상기 복수의 제2 트랜지스터들 위에 복수의 선택 비트 라인들을 형성하는 단계
를 포함하고, 상기 복수의 선택 비트 라인들은, 상기 복수의 제2 트랜지스터들의 게이트들에 대응하게 전기적으로 결합되는 것인, 방법.

Claims (10)

  1. 메모리 디바이스에 있어서,
    적어도 하나의 비트 라인;
    적어도 하나의 워드 라인; 및
    적어도 하나의 메모리 셀
    을 포함하고, 상기 적어도 하나의 메모리 셀은,
    상기 워드 라인에 전기적으로 결합된 게이트, 제1 소스/드레인, 및 제2 소스/드레인을 포함하는 제1 트랜지스터;
    복수의 데이터 저장 요소들; 및
    상기 복수의 데이터 저장 요소들에 대응하는 복수의 제2 트랜지스터들
    을 포함하고,
    상기 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소 및 상기 대응하는 제2 트랜지스터는, 상기 제1 트랜지스터의 상기 제1 소스/드레인과 상기 비트 라인 사이에 직렬로 전기적으로 결합되는 것인, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소는, 비휘발성이며, 재프로그래밍 가능한 데이터 저장 요소인 것인, 메모리 디바이스.
  3. 제1항에 있어서, 상기 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소는,
    제1 전극,
    제2 전극, 및
    상기 제1 전극과 상기 제2 전극 사이에 개재된(sandwiched) 유전체 물질
    을 포함하고, 상기 유전체 물질은,
    상기 데이터 저장 요소에 저장된 제1 논리값에 대응하는 제1 상태, 및
    상기 데이터 저장 요소에 저장된 제2 논리값에 대응하는 제2 상태
    사이에서 전기적으로 스위칭 가능한 것인, 메모리 디바이스.
  4. 제1항에 있어서,
    상기 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소는, 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 요소인 것인, 메모리 디바이스.
  5. 제1항에 있어서,
    상기 복수의 제2 트랜지스터들 중 대응하는 제2 트랜지스터의 게이트에 각각 전기적으로 결합된 복수의 선택 비트 라인들; 및
    상기 적어도 하나의 워드 라인, 상기 적어도 하나의 비트 라인, 및 상기 복수의 선택 비트 라인들을 통해 상기 적어도 하나의 메모리 셀에 전기적으로 결합된 제어기
    를 더 포함하고,
    상기 제어기는, 상기 복수의 데이터 저장 요소들 중 선택된 데이터 저장 요소의 리셋 동작에서,
    상기 적어도 하나의 워드 라인을 통해 턴온 전압(turn-ON voltage)을 상기 제1 트랜지스터의 게이트에 인가하여 상기 제1 트랜지스터를 턴온시키고,
    대응하는 선택 비트 라인을 통해 추가 턴온 전압을 상기 선택된 데이터 저장 요소에 대응하는 상기 제2 트랜지스터의 게이트에 인가하고,
    대응하는 선택 비트 라인들을 통해 턴오프 전압(turn-OFF voltage)을 상기 복수의 제2 트랜지스터들 중 다른 제2 트랜지스터들의 게이트들에 인가하며,
    상기 선택된 데이터 저장 요소에 대응하는 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴온되고 상기 다른 제2 트랜지스터들이 턴오프되는 동안, 리셋 전압을 상기 적어도 하나의 비트 라인에 인가하여 상기 선택된 데이터 저장 요소에 저장된 데이터를 제1 논리값에서 제2 논리값으로 스위칭하도록
    구성되는 것인, 메모리 디바이스.
  6. 제1항에 있어서,
    상기 제1 트랜지스터의 상기 제2 소스/드레인에 전기적으로 결합된 적어도 하나의 소스 라인;
    상기 복수의 제2 트랜지스터들 중 대응하는 제2 트랜지스터의 게이트에 각각 전기적으로 결합된 복수의 선택 비트 라인들; 및
    상기 적어도 하나의 소스 라인, 상기 적어도 하나의 워드 라인, 상기 적어도 하나의 비트 라인, 및 상기 복수의 선택 비트 라인들을 통해 상기 적어도 하나의 메모리 셀에 전기적으로 결합된 제어기
    를 더 포함하고,
    상기 제어기는, 상기 복수의 데이터 저장 요소들 중 선택된 데이터 저장 요소의 리셋 동작에서,
    상기 적어도 하나의 워드 라인을 통해 턴온 전압을 상기 제1 트랜지스터의 게이트에 인가하여 상기 제1 트랜지스터를 턴온시키고,
    대응하는 선택 비트 라인을 통해 추가 턴온 전압을 상기 선택된 데이터 저장 요소에 대응하는 상기 제2 트랜지스터의 게이트에 인가하고,
    대응하는 선택 비트 라인들을 통해 턴오프 전압을 상기 복수의 제2 트랜지스터들 중 다른 제2 트랜지스터들의 게이트들에 인가하며,
    상기 선택된 데이터 저장 요소에 대응하는 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴온되고 상기 다른 제2 트랜지스터들이 턴오프되는 동안, 리셋 전압을 상기 적어도 하나의 비트 라인 및 상기 적어도 하나의 소스 라인 중 하나에 인가하면서, 상기 적어도 하나의 비트 라인 및 상기 적어도 하나의 소스 라인 중 다른 하나를 접지하여, 상기 선택된 데이터 저장 요소에 저장된 데이터를 제1 논리값에서 제2 논리값으로 스위칭하도록
    구성되는 것인, 메모리 디바이스.
  7. 제1항에 있어서,
    상기 적어도 하나의 비트 라인은 제1 비트 라인 및 제2 비트 라인을 포함하고,
    상기 적어도 하나의 워드 라인은 제1 워드 라인 및 및 제2 워드 라인을 포함하고,
    상기 적어도 하나의 메모리 셀은 제1 메모리 셀 및 제2 메모리 셀을 포함하며,
    상기 메모리 디바이스는,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀의 상기 제1 트랜지스터들의 상기 제2 소스/드레인들에 전기적으로 결합된 공통 소스 라인;
    상기 제1 메모리 셀 내의 상기 복수의 제2 트랜지스터들 중 대응하는 제2 트랜지스터의 게이트에 각각 전기적으로 결합된 복수의 제1 선택 비트 라인들; 및
    상기 제2 메모리 셀 내의 상기 복수의 제2 트랜지스터들 중 대응하는 제2 트랜지스터의 게이트에 각각 전기적으로 결합된 복수의 제2 선택 비트 라인들
    을 더 포함하는 것인, 메모리 디바이스.
  8. 제1항에 있어서,
    기판으로서, 이 기판 상에 상기 제1 트랜지스터가 구비되어 있는, 상기 기판;
    상기 기판 위의 상호접속 구조물; 및
    상기 상호접속 구조물 위에 있고, 상기 기판의 두께 방향으로 서로 상부에 적층된 상기 복수의 데이터 저장 요소들을 포함하는 금속-절연체-금속(metal-insulator-metal; MIM) 구조물
    을 더 포함하고, 상기 상호접속 구조물은, 상기 제1 트랜지스터의 상기 제1 소스/드레인을 상기 MIM 구조물에 전기적으로 결합하고,
    상기 복수의 제2 트랜지스터들은, 상기 MIM 구조물 위에 있고, 상기 MIM 구조물 내의 상기 복수의 데이터 저장 요소들에 대응하여 전기적으로 결합되는 것인, 메모리 디바이스.
  9. 집적 회로(integrated circuit; IC) 디바이스에 있어서,
    기판으로서, 이 기판 상에 상기 제1 트랜지스터가 구비되어 있는, 상기 기판;
    상기 기판 위에 상이한 높이로 배열된 복수의 데이터 저장 요소들; 및
    상기 복수의 데이터 저장 요소들 위의 복수의 제2 트랜지스터들
    을 포함하고,
    상기 복수의 데이터 저장 요소들 중 각각의 데이터 저장 요소는, 상기 제1 트랜지스터의 제1 소스/드레인과 상기 복수의 제2 트랜지스터들 중 대응하는 제2 트랜지스터의 제1 소스/드레인 사이에 직렬로 전기적으로 결합되는 것인, 집적 회로(IC) 디바이스.
  10. 방법에 있어서,
    기판 위에 제1 트랜지스터를 형성하는 단계;
    상기 제1 트랜지스터 위에 상호접속 구조물을 형성하는 단계;
    상기 상호접속 구조물 위에 복수의 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 요소들을 형성하는 단계 - 상기 상호접속 구조물은, 상기 복수의 RRAM 요소들 각각의 제1 전극을 상기 제1 트랜지스터의 제1 소스/드레인에 전기적으로 결합함 -; 및
    상기 복수의 RRAM 요소들 위에 복수의 제2 트랜지스터들을 형성하는 단계
    를 포함하고, 상기 복수의 RRAM 요소들 각각의 제2 전극은, 상기 복수의 제2 트랜지스터들 중 대응하는 제2 트랜지스터의 제1 소스/드레인에 전기적으로 결합되는 것인, 방법.
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