TW202201263A - 記憶體裝置、積體電路裝置及其製造方法 - Google Patents

記憶體裝置、積體電路裝置及其製造方法 Download PDF

Info

Publication number
TW202201263A
TW202201263A TW110106609A TW110106609A TW202201263A TW 202201263 A TW202201263 A TW 202201263A TW 110106609 A TW110106609 A TW 110106609A TW 110106609 A TW110106609 A TW 110106609A TW 202201263 A TW202201263 A TW 202201263A
Authority
TW
Taiwan
Prior art keywords
data storage
transistor
transistors
source
drain
Prior art date
Application number
TW110106609A
Other languages
English (en)
Other versions
TWI826774B (zh
Inventor
林孟漢
世海 楊
漢中 賈
晨晨 王
林佑明
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202201263A publication Critical patent/TW202201263A/zh
Application granted granted Critical
Publication of TWI826774B publication Critical patent/TWI826774B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種記憶體裝置包括至少一條位元線、至少一條字元線及至少一個記憶胞。記憶胞包括第一電晶體、多個資料儲存元件及與所述多個資料儲存元件對應的多個第二電晶體。第一電晶體包括電性耦合至字元線的閘極、第一源極/汲極及第二源極/汲極。所述多個資料儲存元件中的每一資料儲存元件及對應的第二電晶體串聯電性耦合在第一電晶體的第一源極/汲極與位元線之間。

Description

記憶體裝置、積體電路裝置及其製造方法
積體電路（integrated circuit，IC）裝置包括在積體電路佈局圖中表示的多個半導體裝置。積體電路佈局圖是分階層的，且包括根據半導體裝置設計規範實施更高層階功能的模組。模組通常由單元的組合構建，所述單元中的每一者表示被配置成執行特定功能的一或多個半導體結構。具有預先設計的佈局圖的單元（有時被稱為標準單元）被儲存在標準單元庫（為簡單起見，以下被稱為「庫」或「單元庫」）中，且可由各種工具（例如電子設計自動化（electronic design automation，EDA）工具）存取，以產生、最佳化及驗證積體電路的設計。半導體裝置及單元的例子對應地包括記憶體裝置及記憶胞。
以下揭露內容提供用於實施所提供標的的不同特徵的諸多不同的實施例或例子。以下闡述組件、材料、值、步驟、操作、排列等的具體例子以簡化本揭露內容。當然，該些僅為實例而非旨在進行限制。其他組件、值、操作、材料、排列等亦可被考慮。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有額外特徵以使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。此外，本揭露內容可能在各種例子中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清楚的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下」、「位於...下方」、「下部的」、「位於...上方」、「上部的」等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。除圖中所繪示的定向外，所述空間相對性用語旨在囊括裝置在使用或操作中的不同定向。設備可被另外定向（旋轉90度或處於其他定向），且本文所使用的空間相對性描述語可同樣相應地進行解釋。
在一些實施例中，記憶胞具有存取電晶體、多個資料儲存元件及與所述多個資料儲存元件對應的多個選擇電晶體。存取電晶體的閘極電性耦合至字元線。資料儲存元件中的每一者及對應的選擇電晶體串聯電性耦合在存取電晶體的源極/汲極與位元線之間。選擇電晶體的閘極電性耦合至對應的選擇位元線。在至少一個實施例中，在選定資料儲存元件的重設操作中，存取電晶體及與選定資料儲存元件對應的選擇電晶體被接通，而與其他資料儲存元件對應的選擇電晶體被關斷。結果，防止用於重設選定資料儲存元件的高電壓影響儲存在其他資料儲存元件中的資料。換言之，在一些實施例中，重設干擾是可避免的。此是優於其他方法的改進。可在一或多個實施例中達成的其他優點包括但不限於簡單高效的三維（three-dimensional，3D）堆疊結構、與後段製程（back-end-of-line，BEOL）製程的相容性、增加的記憶體密度。
圖1是根據一些實施例的記憶體裝置100的示意性方塊圖。記憶體裝置是一種積體電路裝置。在至少一個實施例中，記憶體裝置是單獨的積體電路裝置。在一些實施例中，記憶體裝置被包括作為較大積體電路裝置的一部分，所述較大積體電路裝置包括用於其他功能的不同於記憶體裝置的電路系統。
記憶體裝置100包括至少一個記憶胞MC及電性耦合至記憶胞MC且被配置成控制記憶胞MC的操作的控制器（亦被稱為「控制電路」）102。在圖1的示例性配置中，記憶體裝置100包括在記憶陣列104中以多個行及列排列的多個記憶胞MC。記憶體裝置100更包括沿著列延伸的多條字元線WL_0至WL_m、沿著列延伸的多條源極線SL_0至SL_m以及沿著記憶胞MC的行延伸的多條位元線（亦被稱為「資料線」）BL_0至BL_k。記憶胞MC中的每一者藉由字元線中的至少一者、源極線中的至少一者及位元線中的至少一者電性耦合至控制器102。字元線的例子包括但不限於用於傳輸要讀取的記憶胞MC的位址的讀取字元線、用於傳輸要寫入的記憶胞MC的位址的寫入字元線等。在至少一個實施例中，一組字元線被配置成用作讀取字元線及寫入字元線兩者。位元線的例子包括用於傳輸自由對應的字元線指示的記憶胞MC讀取的資料的讀取位元線、用於傳輸要寫入至由對應的字元線指示的記憶胞MC的資料的寫入位元線等。在至少一個實施例中，一組位元線被配置成用作讀取位元線及寫入位元線兩者。在一或多個實施例中，每一記憶胞MC電性耦合至被稱為位元線及反位元線的一對位元線。字元線在本文中通常被稱為WL，源極線在本文中通常被稱為SL，且位元線在本文中通常被稱為BL。記憶體裝置100中的各種數目的字元線及/或位元線及/或源極線處於各種實施例的範圍內。在至少一個實施例中，源極線SL排列成行而非圖1所示的列。在至少一個實施例中，省略源極線SL。
在圖1中的示例性配置中，控制器102包括字元線驅動器112、源極線驅動器114、位元線驅動器116及感測放大器（SA）118，字元線驅動器112、源極線驅動器114、位元線驅動器116及感測放大器（SA）118被配置成執行一或多個操作，包括但不限於讀取操作、寫入操作（或程式化操作）及形成操作。示例性寫入操作包括但不限於設定操作及重設操作。在至少一個實施例中，控制器102更包括：一或多個時鐘產生器，用於為記憶體裝置100的各種組件提供時鐘訊號；一或多個輸入/輸出（input/output，I/O）電路，用於與外部裝置進行資料交換；及/或一或多個控制器，用於控制記憶體裝置100中的各種操作。在至少一個實施例中，省略源極線驅動器114。
字元線驅動器112經由字元線WL電性耦合至記憶陣列104。字元線驅動器112被配置成對在例如讀取操作或寫入操作等操作中被選擇存取的記憶胞MC的列位址進行解碼。字元線驅動器112被配置成向與經解碼的列位址對應的選定字元線WL供應電壓，且向其他未選定字元線WL供應不同的電壓。源極線驅動器114經由源極線WL電性耦合至記憶陣列104。源極線驅動器114被配置成向與選定記憶胞MC對應的選定源極線SL供應電壓，且向其他未選定源極線SL供應不同的電壓。位元線驅動器116（亦被稱為「寫入驅動器」）經由位元線BL電性耦合至記憶陣列104。位元線驅動器116被配置成對在例如讀取操作或寫入操作等操作中被選擇存取的記憶胞MC的行位址進行解碼。位元線驅動器116被配置成向與經解碼的行位址對應的選定位元線BL供應電壓，且向其他未選定位元線BL供應不同的電壓。在寫入操作中，位元線驅動器116被配置成向選定位元線BL供應寫入電壓（亦被稱為「程式電壓」）。在讀取操作中，位元線驅動器116被配置成向選定位元線BL供應讀取電壓。SA 118經由位元線BL耦合至記憶陣列104。在讀取操作中，SA 118被配置成感測自被存取的記憶胞MC讀取且藉由對應的位元線BL檢索的資料。
在本文闡述的一些實施例中，記憶體裝置100更包括選擇位元線，控制器102經由所述選擇位元線電性耦合至記憶胞MC。例如，選擇位元線耦合至位元線驅動器116。
所闡述的記憶體裝置配置是例子，且其他記憶體裝置配置處於各種實施例的範圍內。在至少一個實施例中，記憶體裝置100是非揮發性記憶體，且記憶胞MC是非揮發性記憶胞。在至少一個實施例中，記憶體裝置100是非揮發性可再程式化記憶體，且記憶胞MC是非揮發性可再程式化記憶胞。適用於記憶體裝置100的記憶體類型的例子包括但不限於電阻式隨機存取記憶體（resistive random access memory，RRAM）、磁阻式隨機存取記憶體（magnetoresistive random-access memory，MRAM）、相變記憶體（phase-change memory，PCM）、導電橋接隨機存取記憶體（conductive bridging random access memory，CBRAM）等。其他類型的記憶體處於各種實施例的範圍內。在一些實施例中，每一記憶胞MC被配置成儲存多個位元。在一些實施例中，每一記憶胞MC被配置成儲存一個位元。
圖2A是根據一些實施例的記憶胞200的示意性電路圖。在至少一個實施例中，記憶胞200對應於記憶體裝置100中的記憶胞MC中的至少一者。
記憶胞200包括第一電晶體TA、多個資料儲存元件R1、R2、R3以及與所述多個資料儲存元件R1、R2、R3對應的多個第二電晶體T1、T2、T3。在一些實施例中，第一電晶體TA是存取電晶體，且第二電晶體T1、T2、T3是選擇電晶體。
存取電晶體TA具有閘極202、第一源極/汲極204及第二源極/汲極206。存取電晶體TA的閘極202電性耦合至字元線WL，且第二源極/汲極206電性耦合至源極線SL。
資料儲存元件R1、R2、R3中的每一者及對應的選擇電晶體T1、T2、T3串聯電性耦合在存取電晶體TA的第一源極/汲極204與位元線BL之間。具體而言，資料儲存元件R1、R2、R3中的每一者包括第一端子211、221、231及第二端子212、222、232。第一端子亦被稱為「第一電極」，且第二端子亦被稱為「第二電極」。選擇電晶體T1、T2、T3中的每一者包括閘極213、223、233、第一源極/汲極214、224、234及第二源極/汲極215、225、235。資料儲存元件R1、R2、R3的第一電極211、221、231對應地電性耦合至選擇電晶體T1、T2、T3的第一源極/汲極214、224、234。資料儲存元件R1、R2、R3的第二電極212、222、232電性耦合至存取電晶體TA的第一源極/汲極204。選擇電晶體T1、T2、T3的第二源極/汲極215、225、235電性耦合至位元線BL。選擇電晶體T1、T2、T3的閘極213、223、233對應地電性耦合至選擇位元線BLT1、BLT2、BLT3。
資料儲存元件R1、R2、R3及對應的選擇電晶體T1、T2、T3一起形成多個資料儲存電路（圖2A中未編號），所述多個資料儲存電路並聯耦合在位元線BL與存取電晶體TA的第一源極/汲極204之間。例如，資料儲存元件R1及對應的選擇電晶體T1一起形成第一資料儲存電路，資料儲存元件R2及對應的選擇電晶體T2一起形成第二資料儲存電路，且資料儲存元件R3及對應的選擇電晶體T3一起形成第三資料儲存電路。
在至少一個實施例中，字元線WL對應於記憶體裝置100中的字元線WL中的至少一者，源極線SL對應於記憶體裝置100中的源極線SL中的至少一者，且位元線BL對應於記憶體裝置100中的位元線BL中的至少一者。選擇位元線BLT1、BLT2、BLT3電性耦合至控制器（例如記憶體裝置100中的控制器102）。在至少一個實施例中，省略源極線SL，且存取電晶體TA的第二源極/汲極206耦合至預定電壓的節點。預定電壓的例子包括但不限於接地電壓VSS、正電源供應電壓VDD等。
存取電晶體TA及選擇電晶體T1、T2、T3中的一或多者的例子包括但不限於薄膜電晶體（thin-film transistor，TFT）、金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）、互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）電晶體、P通道金屬氧化物半導體（P-channel metal-oxide semiconductor，PMOS）、N通道金屬氧化物半導體（N-channel metal-oxide semiconductor，NMOS）、雙極接面型電晶體（bipolar junction transistor，BJT）、高電壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體（P-channel and/or N-channel field effect transistor，PFET/NFET）、鰭型場效電晶體（FinFET）、具有凸起源極/汲極的平面MOS電晶體、奈米片FET、奈米線FET等。在關於圖2A闡述的示例性配置中，存取電晶體TA及選擇電晶體T1、T2、T3是NMOS電晶體。包括一或多個PMOS電晶體而非NMOS電晶體中的一或多者的其他配置處於各種實施例的範圍內。
在本文闡述的一些實施例中，資料儲存元件R1、R2、R3的示例性配置是RRAM元件，但其他資料儲存或記憶體配置亦處於各種實施例的範圍內。RRAM元件包括一對電極及夾置在所述對電極之間的介電材料。例如，在資料儲存元件R1中，所述對電極包括第一電極211及第二電極212。介電材料在圖2A中未示出，且介電材料的一或多個例子在本文中關於圖4A至圖4B進行闡述。
介電材料被配置成可在與儲存在資料儲存元件中的第一邏輯值對應的第一狀態和與儲存在資料儲存元件中的第二邏輯值對應的第二狀態之間電性切換。在一些實施例中，執行形成操作以激活介電材料，例如，藉由在所述對電極之間施加形成電壓。形成電壓施加在介電材料兩端，且使至少一個導電細絲形成在介電材料中，且電性耦合所述對電極。結果，激活的介電材料具有低電阻。
一旦藉由形成操作形成了至少一個導電細絲，即可藉由在重設操作中在所述對電極之間施加重設電壓來斷開所述至少一個導電細絲。結果，重設的介電材料具有高電阻。
藉由在設定操作中在所述對電極之間施加設定電壓，可進一步在重設介電材料中重新形成至少一個導電細絲。結果，設定的介電材料再次具有低電阻。介電材料的低電阻對應於介電材料的第一狀態，亦被稱為低R狀態。介電材料的高電阻對應於介電材料的第二狀態，亦被稱為高R狀態。介電材料的低R狀態及高R狀態在本文中亦被稱為對應的資料儲存元件的低R狀態及高R狀態。
在讀取操作中，在所述對電極之間施加讀取電壓。當介電材料處於低R狀態時，高讀取電流由讀取電壓引起且被例如感測放大器（例如SA 118）偵測到。當介電材料處於高R狀態時，低讀取電流（或無讀取電流）由讀取電壓引起且被例如SA 118偵測到。偵測到的高讀取電流對應於介電材料的低R狀態及儲存在資料儲存元件中的第一邏輯值（例如，邏輯「1」）。偵測到的低讀取電流（或沒有讀取電流）對應於介電材料的高R狀態及儲存在資料儲存元件中的第二邏輯值（例如，邏輯「0」）。
在至少一個實施例中，在第一次使用記憶體裝置儲存資料之前，對記憶體裝置中的每一資料儲存元件執行一次形成操作。在對資料儲存元件執行形成操作之後，執行一或多個重設操作及/或一或多個設定操作，以使資料儲存元件的介電材料在低R狀態與高R狀態之間切換，進而對應地使儲存在資料儲存元件中的資料在邏輯「1」與邏輯「0」之間切換。所闡述的用於使資料儲存元件的介電材料在第一狀態與第二狀態之間切換（即，藉由在介電材料中形成/設定至少一個導電細絲且藉由制動所述至少一個導電細絲）的結構、機構或配置是例子。用於使資料儲存元件的介電材料在與不同邏輯值對應的不同狀態之間切換的其他結構、機構或配置處於各種實施例的範圍內。
在一些情況下，重設電壓是高電壓，但沒有形成電壓高。在其他方法中，用於重設選定資料儲存元件的此種高重設電壓潛在地影響儲存在其他資料儲存元件中的資料，因而導致不期望的重設干擾。根據一些實施例，記憶胞及/或記憶體裝置使得如本文所述可避免重設干擾。
圖2B是根據一些實施例的重設操作中的記憶胞200的示意性電路圖。在一些實施例中，記憶胞200的一或多個操作（包括重設操作）由控制器（例如記憶體裝置100的控制器102）控制。為簡單起見，已經關於圖2A闡述的各種元件的參考編號在圖2B中省略。
在圖2B的示例性配置中，資料儲存元件R1當前儲存與低R狀態對應的邏輯「1」，資料儲存元件R2當前儲存與高R狀態對應的邏輯「0」，且資料儲存元件R3當前儲存與低R狀態對應的邏輯「1」。在重設操作中，選擇當前儲存邏輯「1」的資料儲存元件R1進行重設。在重設操作中，不選擇其他資料儲存元件，即資料儲存元件R2及資料儲存元件R3。
在選定資料儲存元件R1的重設操作中，控制器（圖2B中未示出）被配置成接通存取電晶體TA及與選定資料儲存元件R1對應的選擇電晶體T1，且關斷與未選定資料儲存元件R2、R3對應的選擇電晶體T2、T3。具體而言，控制器被配置成經由字元線WL向存取電晶體TA的閘極施加接通電壓VWL 以接通存取電晶體TA，且經由對應的選擇位元線BLT1向與選定資料儲存元件R1對應的選擇電晶體T1的閘極施加另一接通電壓VWTr 。控制器更被配置成經由對應的選擇位元線BLT2、BLT3向與未選定資料儲存元件R2、R3對應的其他選擇電晶體T2、T3的閘極施加關斷電壓。在圖2B的示例性配置中，關斷電壓是在圖2B中以標記「GND」示意性示出的接地電壓。當存取電晶體TA及與選定資料儲存元件R1對應的選擇電晶體T1接通且其他選擇電晶體T2、T3關斷時，控制器更被配置成向位元線BL施加重設電壓VW 。在至少一個實施例中，控制器更被配置成向源極線SL施加接地電壓。在一或多個實施例中，源極線SL獨立於控制器的控制而被接地。
當存取電晶體TA及選擇電晶體T1被接通時，位元線BL上的重設電壓VW 及源極線SL上的接地電壓導致重設電流Ireset自位元線BL經由資料儲存元件R1流至源極線SL處的接地。資料儲存元件R1中的介電材料的電阻，即使在與邏輯「1」對應的低R狀態下，仍然較導電圖案及將資料儲存元件R1電性耦合至位元線BL及源極線SL的接通的電晶體TA、T1的電阻高得多。結果，重設電壓VW 的相當一部分被施加在資料儲存元件R1的介電材料兩端，且將資料儲存元件R1的介電材料自低R狀態重設至高R狀態。換言之，儲存在資料儲存元件R1中的資料自邏輯「1」切換至邏輯「0」。
在選定資料儲存元件R1的重設操作中，由於與未選定資料儲存元件R2、R3對應的選擇電晶體T2、T3被關斷，因此即使未選定資料儲存元件中的一或多者處於低R狀態，亦不存在經由未選定資料儲存元件R2、R3的電流路徑。例如，即使未選定資料儲存元件R3處於低R狀態，由於對應的選擇電晶體T3被關斷，因此不存在經由未選定資料儲存元件R3的電流路徑，如圖2B中的236處示意性示出。結果，儲存在未選定資料儲存元件R2、R3中的資料不受在選定資料儲存元件R1的重設操作中施加至位元線BL的高重設電壓VW 的影響。換言之，在一或多個實施例中，重設干擾是可避免的。此是優於其他途徑的改進，在其他途徑中，重設干擾由於在低R狀態下經由未選定資料儲存元件的潛在電流路徑而成為顧慮。在一些實施例中，記憶胞200及/或包括記憶胞200的記憶體裝置的其他優點包括但不限於簡單高效的三維（3D）堆疊結構、與BEOL製程的相容性、增加的記憶體密度，如本文所述。在一些實施例中，設定干擾是可避免的。
在一些實施例中，記憶胞200的一或多個其他操作以與所闡述的重設操作相似的方式來執行。例如，在選定資料儲存元件R1的設定操作中，控制器被配置成接通存取電晶體TA及與選定資料儲存元件R1對應的選擇電晶體T1，關斷與未選定資料儲存元件R2、R3對應的選擇電晶體T2、T3，且向位元線BL施加設定電壓並向源極線SL施加接地電壓。再例如，在選定資料儲存元件R1的讀取操作中，控制器被配置成接通存取電晶體TA及與選定資料儲存元件R1對應的選擇電晶體T1，關斷與未選定資料儲存元件R2、R3對應的選擇電晶體T2、T3，且向位元線BL施加讀取電壓並向源極線SL施加接地電壓。讀取電壓小於重設電壓及設定電壓。在形成操作中，控制器被配置成接通存取電晶體TA及選擇電晶體T1、T2、T3中的一或多者或全部，且向位元線BL施加形成電壓並向源極線SL施加接地電壓。形成電壓高於重設電壓及設定電壓。
上述重設操作在控制器的控制下在其中重設電壓的極性與形成電壓的極性相同的單極模式下執行。在一些實施例中，控制器被配置成在其中重設電壓的極性與形成電壓的極性相反的雙極模式下執行重設操作。例如，在選定資料儲存元件R1在雙極模式下的重設操作中，相似於單極模式，控制器被配置成接通存取電晶體TA及與選定資料儲存元件R1對應的選擇電晶體T1，且關斷與未選定資料儲存元件R2、R3對應的選擇電晶體T2、T3。然而，相較於單極模式而言，在雙極模式下的重設電壓極性相反。具體而言，控制器被配置成向源極線SL施加重設電壓VW ，而向位元線BL施加接地電壓。在至少一個實施例中，重設干擾在雙極模式下是可避免的。
在圖2A至圖2B的示例性配置中，在記憶胞200中存在三個資料儲存元件R1、R2、R3及三個對應的選擇電晶體T1、T2、T3。記憶胞中的資料儲存元件及對應的選擇電晶體的數目是例子。其他配置處於各種實施例的範圍內。例如，在至少一個實施例中，除了存取電晶體之外，記憶胞更包括n 個資料儲存元件及n 個對應的選擇電晶體，其中n 是大於1的自然數。換言之，在一或多個實施例中，記憶胞具有（n +1）電晶體-n -電阻器配置，在本文中亦被稱為（n +1）Tn R。圖2A至圖2B中的示例性配置是4T3R配置，其中n 是3。在一些實施例中，數目n 是基於一或多個設計考慮因素來選擇。如本文所述，示例性設計考慮因素是存取電晶體的裝置節距。
圖3是根據一些實施例的記憶體裝置300的示意性電路圖。記憶體裝置300包括記憶胞310、320，記憶胞310、320具有關於圖2A至圖2B闡述的4T3R配置。其中記憶胞310、320具有（n +1）Tn R配置（其中n 不是3）的其他配置處於各種實施例的範圍內。
在圖3的示例性配置中，記憶胞310包括存取電晶體TA1、多個資料儲存元件R1_1、R1_2、R1_3以及多個對應的選擇電晶體T1_1、T1_2、T1_3，存取電晶體TA1、所述多個資料儲存元件R1_1、R1_2、R1_3以及所述多個對應的選擇電晶體T1_1、T1_2、T1_3以與記憶胞200的存取電晶體TA、資料儲存元件R1、R2、R3及選擇電晶體T1、T2、T3電性耦合至字元線WL、位元線BL、源極線SL及選擇位元線BLT1、BLT2、BLT3相似的方式電性耦合至字元線WL1、位元線BL1、源極線SL及多條選擇位元線BLT1_1、BLT1_2、BLT1_3。記憶胞320包括存取電晶體TA2、多個資料儲存元件R2_1、R2_2、R2_3及多個對應的選擇電晶體T2_1、T2_2、T2_3，存取電晶體TA2、所述多個資料儲存元件R2_1、R2_2、R2_3及所述多個對應的選擇電晶體T2_1、T2_2、T2_3以與記憶胞200的存取電晶體TA、資料儲存元件R1、R2、R3及選擇電晶體T1、T2、T3電性耦合至字元線WL、位元線BL、源極線SL及選擇位元線BLT1、BLT2、BLT3相似的方式電性耦合至字元線WL2、位元線BL2、源極線SL及多條選擇位元線BLT2_1、BLT2_2、BLT2_3。
在記憶體裝置300中，存取電晶體TA1的第二源極/汲極及存取電晶體TA2的第二源極/汲極電性耦合至共用源極線SL。在至少一個實施例中，存取電晶體TA1的第二源極/汲極是存取電晶體TA2的第二源極/汲極。換言之，存取電晶體TA1與存取電晶體TA2共享共用源極/汲極。在至少一個實施例中，本文闡述的一或多個優點可在記憶體裝置300中達成。
圖4A是根據一些實施例的積體電路裝置400的示意性剖視圖。
積體電路裝置400包括在第一方向（例如，X方向）上並排排列的第一區410及第二區420。第一區410是在第一邊界線424與中心線425之間界定。第二區420是在中心線425與第二邊界線426之間界定。在第一邊界線424與中心線425之間在X方向上的距離等於在中心線425與第二邊界線426之間在X方向上的距離，且在本文中被稱為並且在圖4A中被示出為裝置節距。在至少一個實施例中，第一邊界線424及第二邊界線426對應於儲存在標準單元庫中且製造積體電路裝置400所基於的標準記憶胞的邊界線。在一或多個實施例中，第一邊界線424及中心線425對應於一個標準記憶胞的邊界線，且中心線425及第二邊界線426對應於另一標準記憶胞的邊界線。例如，第一區410對應於記憶體裝置300的記憶胞310，且第二區420對應於記憶體裝置300的記憶胞320。第一區410及第二區420以相似的方式配置。在至少一個實施例中，第一區410與第二區420跨越中心線425彼此對稱。本文給出第一區410的特徵的詳細說明，且為簡單起見，在適當情況下省略第二區420的相似特徵的詳細說明。
積體電路裝置400包括基底430，基底430上具有至少一個存取電晶體。例如，存取電晶體TA1排列在第一區410中的基底430之上，且存取電晶體TA2排列在第二區420中的基底430之上。存取電晶體TA1及存取電晶體TA2中的每一者包括閘極結構及源極/汲極。在一些實施例中，基底430是半導體基底，且將N型摻雜劑及/或P型摻雜劑添加至基底430以形成沿X方向彼此間隔排列的源極/汲極431、432、433。在圖4A的示例性配置中，存取電晶體TA1包括源極/汲極431、432，而存取電晶體TA2包括源極/汲極432、433。換言之，存取電晶體TA1與存取電晶體TA2共享共用源極/汲極432。中心線425在X方向上平分共用源極/汲極432的寬度。存取電晶體TA1的閘極結構包括閘極介電質434與閘極435的堆疊。存取電晶體TA2的閘極結構包括閘極介電質436與閘極437的堆疊。閘極介電質434、436的示例性材料包括HfO2 、ZrO2 等。閘極435、437的示例性材料包括多晶矽、金屬等。在圖4A的示例性配置中，間隔件（未編號）排列在存取電晶體TA1及存取電晶體TA2的閘極結構的相對側上。
積體電路裝置400更包括位於基底430中的隔離結構438、439，用於將存取電晶體TA1及存取電晶體TA2與其他相鄰的電晶體或邏輯元件隔離。存取電晶體TA1及存取電晶體TA2在X方向上排列在隔離結構438、439之間。在一或多個實施例中，積體電路裝置400更包括沿著第二邊界線426與第二區420鄰接放置的第一區410的另一實例，且第二邊界線426變成中心線，所述中心線平分包括第二區420的隔離結構439及第一區410的另一實例的隔離結構（對應於隔離結構438）的接合隔離結構的寬度。相似地，在一或多個實施例中，積體電路裝置400更包括沿著第一邊界線424與第一區410鄰接放置的第二區420的另一實例，且第一邊界線424變成中心線，所述中心線平分包括第一區410的隔離結構438及第二區420的另一實例的隔離結構（對應於隔離結構439）的接合隔離結構的寬度。在至少一個實施例中，裝置節距是共用源極/汲極432的中心線425與接合隔離結構的中心線426（或424）之間在X方向上的距離。
積體電路裝置400更包括對應地位於源極/汲極431、432、433之上且與之電性接觸的源極/汲極接觸結構441、442、443。在至少一個實施例中，積體電路裝置400更包括對應地位於閘極435、437之上且與之電性接觸的閘極接觸結構（未示出）。
積體電路裝置400更包括位於基底430之上的內連線結構450。內連線結構450包括在基底430的厚度方向（即，Z方向）上交替排列的多個金屬層及多個通孔層。內連線結構450中的金屬層的例子包括M0層、M1層等。內連線結構450中的通孔層的例子包括V0層、V1層等。M0層是內連線結構450中的最低金屬層。V0層是內連線結構450中的最低通孔層，且電性耦合M0層及M1層。內連線結構450更包括其中嵌入有金屬層及通孔層的各種層間介電（ILD）層。內連線結構450的金屬層及通孔層被配置成將積體電路裝置400的各種元件或電路彼此電性耦合，且與外部電路系統電性耦合。在圖4A的示例性配置中，內連線結構450包括電性耦合至源極/汲極432的源極線SL、電性耦合至存取電晶體TA1的源極/汲極431的導電圖案451、電性耦合至存取電晶體TA2的源極/汲極433的導電圖案452。在至少一個實施例中，內連線結構450更包括對應地電性耦合至閘極435、437的字元線WL1、WL2（圖4A中未示出）。內連線結構450更包括位於導電圖案451、452之上的ILD層453。
積體電路裝置400更包括位於內連線結構450之上的至少一個金屬-絕緣體-金屬（metal-insulator-metal，MIM）結構。例如，MIM結構461排列在第一區410中的內連線結構450之上，且MIM結構462排列在第二區420中的內連線結構450之上。MIM結構461、462中的每一者被排列成延伸穿過多層式結構（未編號）的通孔結構（未編號），所述多層式結構包括在內連線結構450之上在Z方向上交替堆疊的多個電極層471、472、473及ILD層474、475、476。MIM結構461的通孔結構包括導體477及位於導體477與多層式結構之間的介電層478。MIM結構461、462的通孔結構以相似的方式進行配置。本文參考圖4A中示意性示出的MIM結構461的區463的放大圖來詳細闡述MIM結構461。MIM結構462的對應區464以相似的方式進行配置。在至少一個實施例中，MIM結構462的區464是MIM結構461的區463跨越中心線425的鏡像。積體電路裝置400更包括將MIM結構461、462彼此電性隔離的隔離結構465。
如在區463的放大視圖中最佳所見，MIM結構461包括在基底430的厚度方向上（即在Z方向上）堆疊在彼此頂部上的多個資料儲存元件R1_1、R1_2、R1_3。換言之，資料儲存元件R1_1、R1_2、R1_3排列在基底430之上不同的高度處。資料儲存元件R1_1、R1_2、R1_3中的每一者包括由電極層471、472、473中的一者界定的第一電極、由導體477界定的第二電極以及夾置在第一電極與第二電極之間的介電材料。例如，資料儲存元件R1_1包括由電極層471界定的第一電極、由導體477界定的第二電極、以及由介電層478的在X方向上夾置在電極層471與導體477之間的一部分界定的介電材料。資料儲存元件R1_2包括由電極層472界定的第一電極、由導體477界定的第二電極、以及由介電層478的在X方向上夾置在電極層472與導體477之間的一部分界定的介電材料。資料儲存元件R1_3包括由電極層473界定的第一電極、由導體477界定的第二電極、以及由介電層478的在X方向上夾置在電極層473與導體477之間的一部分界定的介電材料。介電層478在Z方向上更包括位於資料儲存元件R1_1、R1_2之間的中間部分479及位於資料儲存元件R1_2、R1_3之間的中間部分480。介電層478的中間部分479在X方向上夾置在ILD層475與導體477之間，且介電層478的中間部分480在X方向上夾置在ILD層476與導體477之間。在形成操作、重設操作或設定操作中，施加對應的形成電壓、重設電壓或設定電壓，以使資料儲存元件R1_1、R1_2、R1_3中的介電材料在低R狀態與高R狀態之間切換，如本文所述。然而，介電層478的夾置在ILD層475、476與導體477之間的中間部分479、480不受形成電壓、重設電壓或設定電壓的影響，且保持電性絕緣。
界定資料儲存元件R1_1、R1_2、R1_3的第二電極的導體477在Z方向上延伸穿過ILD層453，以電性耦合至導電圖案451，且然後電性耦合至存取電晶體TA1的源極/汲極431。MIM結構462中對應的導體在Z方向上延伸穿過ILD層453，以電性耦合至導電圖案452，且然後電性耦合至存取電晶體TA2的源極/汲極433。
界定資料儲存元件的第一電極（亦被稱為頂部電極）的電極層471、472、473中的一或多者的示例性材料包括但不限於Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等。界定資料儲存元件的第二電極（亦被稱為底部電極）的導體477的示例性材料包括但不限於Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等。界定資料儲存元件中的介電材料的介電層478的示例性材料包括但不限於HfO2 、Hf1-x Zrx O2 、ZrO2 、TiO2 、NiO、TaOx 、Cu2 O、Nb2 O5 、Al2 O3 等。
積體電路裝置400更包括位於資料儲存元件之上的多個選擇電晶體，且對應地電性耦合至資料儲存元件。例如，介電層484排列在MIM結構461、462之上，多個選擇電晶體T1_1、T1_2、T1_3排列在第一區410中介電層484的頂表面485之上，且多個選擇電晶體T2_1、T2_2、T2_3排列在第二區420中介電層484的頂表面485之上。選擇電晶體T1_1、T1_2、T1_3、T2_1、T2_2、T2_3在圖4A中示意性地示出。在第一區410中，通孔結構481、482、483形成在介電層484中，以對應地將選擇電晶體T1_1、T1_2、T1_3的第一源極/汲極電性耦合至電極層471、472、473，電極層471、472、473對應地界定資料儲存元件R1_1、R1_2、R1_3的第一電極。相似的通孔結構（未編號）形成在第二區420中。
在圖4A的示例性配置中，為提供與對應的通孔結構481、482、483的電性接觸，在Z方向上排列在不同水平高度或高度處的電極層471、472、473被配置成形成階梯式結構。例如，在電極層471、472、473中處於最高水平高度處的電極層471在電極層471、472、473中在X方向上具有最小尺寸。處於中間水平高度處的電極層472在X方向上具有中間尺寸。在電極層471、472、473中處於最低水平高度處的電極層473在電極層471、472、473中在X方向上具有最大尺寸。對應的通孔結構481、482、483在Z方向上具有不同的高度或深度。例如，在通孔結構481、482、483中，通孔結構481具有最小高度，通孔結構482具有中間高度，且通孔結構483具有最大高度。第二區420包括相似的階梯式結構。
藉由內連線結構450及通孔結構481、482、483，第一區410中的資料儲存元件R1_1、R1_2、R1_3中的每一者串聯電性耦合在存取電晶體TA1的第一源極/汲極431與對應的選擇電晶體T1_1、T1_2、T1_3的第一源極/汲極之間。在第二區420中，MIM結構462中的資料儲存元件以相似的方式串聯電性耦合在存取電晶體TA2的第一源極/汲極433與對應的選擇電晶體T2_1、T2_2、T2_3的第一源極/汲極之間。
在一些實施例中，資料儲存元件（例如資料儲存元件R1_1、R1_2、R1_3）以MIM結構（例如MIM結構461）的形式排列成簡單高效的三維堆疊。在至少一個實施例中，即使當包括在MIM結構中的資料儲存元件的數目n 增加時，由MIM結構佔據的晶片面積亦不會改變。結果，根據一些實施例，可在給定晶片面積上增加或改善積體電路裝置400的記憶體密度。
然而，記憶胞的MIM結構中的資料儲存元件的數目n 對應於記憶胞中的選擇電晶體的數目n 。隨著包含在MIM結構中的資料儲存元件的數目n 的增加，記憶胞中的選擇電晶體的數目n 亦增加。在圖4A的示例性配置中，記憶胞310的所有選擇電晶體T1_1、T1_2、T1_3被排列在與第一邊界線424和中心線425之間的裝置節距對應的第一區410中。在至少一個實施例中，此種排列使得可鄰接排列各種記憶胞以形成記憶陣列（例如記憶陣列104）。為在與存取電晶體的裝置節距對應的區中實體地裝配n 個選擇電晶體，每一選擇電晶體的尺寸及存取電晶體的裝置節距是設計考慮因素。此種設計考慮因素定義可裝配在與裝置節距對應的區之上的選擇電晶體的最大數目，即可包含在記憶胞中的資料儲存元件的最大數目。
圖4B是根據一些實施例的積體電路裝置400的示意性立體圖。相較於圖4A而言，圖4B更詳細地示出選擇電晶體，且亦示出各種位元線及選擇位元線如何耦合至選擇電晶體。
在圖4B的示例性配置中，選擇電晶體T1_1、T1_2、T1_3、T2_1、T2_2、T2_3排列在介電層484的頂表面485之上。選擇電晶體中的每一者包括在橫向於X方向的第二方向（例如，Y方向）上延伸的源極/汲極區。選擇電晶體中的每一者更包括在源極/汲極區之上在X方向上延伸的閘極。
圖4C是根據一些實施例的圖4B中積體電路裝置400的選擇電晶體T1_1的放大示意性立體圖。為簡單起見，圖4C中省略自選擇電晶體T1_1至對應的位元線BL1及選擇位元線BLT1_1的連接。如圖4C所示，選擇電晶體T1_1包括排列在頂表面485之上且在Y方向上延伸的源極/汲極區或主動通道層。源極/汲極區包括源極S1及汲極D1。選擇電晶體T1_1更包括在源極/汲極區之上在X方向上延伸的閘極G1。閘極介電質490排列在源極/汲極區與閘極G1之間。源極S1排列在對應的通孔結構481的頂端（未示出）之上，且電性耦合至通孔結構481。汲極D1電性耦合至對應的位元線BL1，且閘極G1電性耦合至對應的選擇位元線BLT1_1，如本文所述。
返回圖4B，選擇電晶體T1_2、T1_3的源極S2、S3排列在對應的通孔結構482、483的頂端（未示出）之上，且電性耦合至通孔結構482、483。選擇電晶體T1_1、T1_2、T1_3的汲極藉由對應的通孔結構491、492、493電性耦合至位元線BL1。選擇電晶體T1_1、T1_2、T1_3的閘極藉由對應的通孔結構（未編號）電性耦合至對應的選擇位元線BLT1_1、BLT1_2、BLT1_3。選擇電晶體T2_1、T2_2、T2_3以相似的方式電性耦合至位元線BL2及選擇位元線BLT2_1、BLT2_2、BLT2_3。
在圖4B的示例性配置中，位元線BL1、BL2在X方向上延伸，而選擇位元線BLT1_1、BLT1_2、BLT1_3、BLT2_1、BLT2_2、BLT2_3在Y方向上延伸。在至少一個實施例中，位元線BL1、BL2位於一個金屬層中，且選擇位元線BLT1_1、BLT1_2、BLT1_3、BLT2_1、BLT2_2、BLT2_3位於不同的金屬層中。導體477在Y方向上伸長，即，導體477在Y方向上的尺寸大於在X方向上的尺寸。換言之，其中沈積有導體477的通孔具有在Y方向上伸長的溝渠形狀。導體477的此種配置是例子。其他配置處於各種實施例的範圍內。在至少一個實施例中，本文闡述的一或多個優點可在積體電路裝置400中達成。
圖4D是根據一些實施例的積體電路裝置400D的示意性剖視圖。積體電路裝置400及積體電路裝置400D中對應的元件由相同的參考編號來標示。相較於其中MIM結構461、462在X方向上排列在第一區410中的電極層471、472、473的階梯式結構與第二區420中對應的階梯式結構之間的積體電路裝置400而言，積體電路裝置400D包括其中階梯式結構排列在MIM結構之間的反向排列。
積體電路裝置400D包括第一區410D及第二區420D。第一區410D具有與第一區410的配置對應的配置，且第二區420D具有與第二區420的配置對應的配置。與其中第一區410排列在左側上，且第二區420排列在右側上的圖4的示例性配置相反，在圖4D的示例性配置中，第一區410D排列在右側上，且第二區420D排列在左側上。結果，第一區410D中的電極層471、472、473的階梯式結構及第二區420D中對應的階梯式結構在X方向上排列在MIM結構461、462之間。積體電路裝置400D更包括隔離結構465A、465B、465C。隔離結構465B將第一區410D中的電極層473與第二區420D中對應的電極層473’電性隔離。隔離結構465A、465C將MIM結構461、462與積體電路裝置400D中的其他電路系統電性隔離。在至少一個實施例中，省略隔離結構465A、465C中的一或多者。在第一區410D中，第一源極線SL1電性耦合至存取電晶體TA1的源極/汲極432。在第二區420D中，第二源極線SL2電性耦合至存取電晶體TA2的源極/汲極432’。在至少一個實施例中，第一區410D與第二區域420D跨越中心線425彼此對稱。在至少一個實施例中，本文闡述的一或多個優點可在積體電路裝置400D中達成。
圖4E是根據一些實施例的積體電路裝置400E的示意性剖視圖。積體電路裝置400及積體電路裝置400E中對應的元件由相同的參考編號來標示。相較於其中在第一區410及第二區420中的每一者中，選擇電晶體T1_1、T1_2、T1_3在X方向上排列在MIM結構461的同一側上的積體電路裝置400而言，積體電路裝置400E包括其中選擇電晶體在X方向上排列在對應的MIM結構的相對側上的反向排列。
積體電路裝置400E包括第一區410E。除了在X方向上，選擇電晶體T1_1、T1_3排列在MIM結構461的一側上（例如，在左側上），而選擇電晶體T1_2排列在MIM結構461的另一側上（例如，在右側上）之外，第一區410E具有與第一區410的配置對應的配置。所闡述的排列是示例性配置。在另一示例性配置（未示出）中，在X方向上，選擇電晶體T1_1、T1_2排列在MIM結構461的一側上，而選擇電晶體T1_3排列在MIM結構461的另一側上。在另一示例性配置（未示出）中，在X方向上，選擇電晶體T1_1排列在MIM結構461的一側上，而選擇電晶體T1_2、T1_3排列在MIM結構461的另一側上。其他配置處於各種實施例的範圍內。在一些實施例中，積體電路裝置400E更包括第二區（未示出），所述第二區跨越中心線425與第一區410E對稱。在一或多個實施例中，積體電路裝置400E的第二區以與圖4A中排列在第一區410的右側上的第二區420相似的方式排列在第一區410的右側上。在至少一個實施例中，積體電路裝置400E的第二區以與圖4D中排列在第一區410D的左側上的第二區420D相似的方式排列在第一區410E的左側上。在至少一個實施例中，本文闡述的一或多個優點可在積體電路裝置400E中達成。
圖5是根據一些實施例的積體電路裝置500的示意性立體圖。相較於包括具有4T3R配置的記憶胞或區410、420的積體電路裝置400而言，積體電路裝置500包括具有（n +1）Tn R配置的記憶胞或區，其中n 大於3。圖5是相似於圖4B的示意性立體圖。然而，為簡單起見，自圖5中省略n 個選擇電晶體、位元線BL1、BL2及介電層484。
積體電路裝置500包括兩個記憶胞510、520，記憶胞510、520中的每一者包括n 個選擇電晶體（未示出），選擇電晶體的閘極電性耦合至n 條選擇位元線。例如，電性耦合至記憶胞510的n 條選擇位元線包括選擇位元線BLT1_1、BLT1_2、BLT1_3、...、BLT1_n。電性耦合至記憶胞520的n 條選擇位元線包括選擇位元線BLT2_1、BLT2_2、BLT2_3、...、BLT2_n。每一記憶胞510、520包括n 個電極層。例如，記憶胞510中的n 個電極層包括電極層471、472、473、...、57n。如圖5所示，n 個電極層以階梯式結構排列。n 個電極層與導體477及介電層478一起以與積體電路裝置400中的MIM結構461相似的方式界定包括n 個資料儲存元件（未示出）的MIM結構。在至少一個實施例中，本文闡述的一或多個優點可在積體電路裝置500中達成。
圖6A至圖6H是根據一些實施例，在製造製程的各種階段中製造的積體電路裝置600的示意性剖視圖且圖6I至圖6J是根據一些實施例，在製造製程的各種階段中製造的積體電路裝置600的示意性立體圖。在至少一個實施例中，積體電路裝置600對應於本文闡述的記憶體裝置300及/或積體電路裝置400中的一或多者。
在圖6A中，製造製程自基底430開始。在至少一個實施例中，基底430包括矽基底。在至少一個實施例中，基底430包含矽鍺（SiGe）、鎵砷或其他合適的半導體材料。
在前段製程（front-end-of-line，FEOL）處理中，在基底430之上形成至少一個存取電晶體。例如，在基底430之上形成存取電晶體TA1及存取電晶體TA2。具體而言，如本文所述，在基底430中或基底430之上形成源極/汲極區431、432、433。在基底430之上沈積閘極介電質434、436。閘極介電質的示例性材料包括但不限於高介電常數介電層、介面層及/或其組合。在一些實施例中，閘極介電質藉由原子層沈積（atomic layer deposition，ALD）或其他合適的技術沈積在基底430之上。在閘極介電質之上沈積閘極435、437。閘極的示例性材料包括但不限於多晶矽、金屬、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN及/或其他合適的導電材料。在一些實施例中，閘極藉由化學氣相沈積（chemical vapor deposition，CVD）、物理氣相沈積（physical vapor deposition，PVD或濺射）、鍍覆、原子層沈積（ALD）及/或其他合適的製程來沈積。例如藉由蝕刻基底430的對應的區域且用絕緣材料填充蝕刻的區域在基底430中形成隔離結構438、439。
在FEOL處理之後，執行後段製程（BEOL）處理，以在存取電晶體之上形成內連線結構450，進而將積體電路裝置600的各種元件或電路彼此電性耦合，且與外部電路系統電性耦合。在至少一個實施例中，內連線結構450包括依序上覆的金屬層及通孔層。上覆的金屬層及通孔層對應地包括金屬層M0、M1等、以及通孔層V0、V1等。在至少一個實施例中，內連線結構450自基底430向上逐層依序製造。在圖6A的示例性配置中，內連線結構450包括源極線SL。在一些實施例中，內連線結構450包括字元線（未示出）。內連線結構450被形成為包括電性耦合至存取電晶體TA1、TA2的對應的源極/汲極的導電圖案451、452，以及位於導電圖案451、452之上的ILD層453。將ILD層453平坦化。獲得所得結構600A，如圖6A所示。
在圖6B中，沈積用於形成資料儲存元件的第一電極的電極層。例如，在內連線結構450之上依序沈積多個電極層601、602、603及ILD層（未編號）。電極層601、602、603中的一或多者的示例性材料包括但不限於Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等。獲得所得結構600B，如圖6B所示。
在圖6C中，形成隔離結構以將一個記憶胞中的資料儲存元件的第一電極與另一記憶胞中的資料儲存元件的第一電極電性隔離。例如，穿過電極層601、602、603及ILD層蝕刻出通孔，且用絕緣材料填充所述通孔以形成隔離結構465。隔離結構465將電極層601、602、603中的每一者分成兩個電性隔離部分。例如，電極層601被分成電極層部分611、621，電極層602被分成電極層部分612、622，且電極層603被分成電極層部分613、623。電極層部分611、612、613對應於與存取電晶體TA1對應的一個記憶胞中的資料儲存元件的第一電極。電極層部分621、622、623對應於與存取電晶體TA2對應的另一記憶胞中的資料儲存元件的第一電極。在圖6C的示例性配置中，隔離結構465延伸至內連線結構450中。其他配置處於各種實施例的範圍內。獲得所得結構600C，如圖6C所示。
在圖6D中，形成用於資料儲存元件的通孔或溝渠。舉例而言，例如藉由蝕刻形成延伸穿過電極層部分611、612、613的通孔631，且形成延伸穿過電極層部分621、622、623的通孔632。每一通孔631、632具有內壁及底壁。例如，通孔631包括內壁633及底壁634。底壁634在Z方向上位於最低電極層部分613與內連線結構450的導電圖案451之間。導電圖案451尚未經由底壁634被暴露出。以相似的方式形成通孔632。獲得所得結構600D，如圖6D所示。
在圖6E中，沈積用於資料儲存元件的介電材料。例如，在所得結構600D之上沈積介電層635。介電層635沈積在每一通孔631、632的內壁及底壁之上。介電層635的示例性材料包括但不限於HfO2 、Hf1-x Zrx O2 、ZrO2 、TiO2 、NiO、TaOx 、Cu2 O、Nb2 O5 、Al2 O3 等。獲得所得結構600E，如圖6E所示。
在圖6F中，執行資料儲存元件的第二電極的形成。將沈積的介電層635自所得結構600E的頂表面（未編號）移除，在每一通孔631、632的內壁上留下介電層635的一部分。例如，介電層478是介電層635留在通孔631的內壁上的部分。在一些實施例中，將介電層635自所得結構600E的頂表面移除亦會移除介電層635的位於每一通孔631、632的底壁上的部分，且進一步暴露出下伏的導電圖案451、452。在一或多個實施例中，執行進一步的蝕刻製程以暴露出導電圖案451、452。隨後，將導電材料填充至通孔631、632中，以與被暴露的導電圖案451、452形成電性接觸。導電材料的示例性材料包括但不限於Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等。結果，在填充的通孔631、632中獲得導體（例如導體477）。導體477包括資料儲存元件的第二電極，且電性耦合至對應的存取電晶體TA1的對應的源極/汲極431。在通孔632中以相似的方式形成對應的導體（未編號）。獲得所得結構600F，如圖6F所示。
在圖6G中，將資料儲存元件的第一電極圖案化為階梯式結構。舉例而言，例如藉由蝕刻將電極層部分611、612、613圖案化成在X方向上具有不同的尺寸，得到以階梯式結構排列的電極層471、472、473。電極層471、472、473界定資料儲存元件的第一電極。以相似的方式將電極層部分621、622、623圖案化。資料儲存元件的形成完成。在一些實施例中，獲得的資料儲存元件是RRAM元件。獲得所得結構600G，如圖6G所示。
在圖6H中，執行電性耦合至資料儲存元件的第一電極的通孔的形成。例如，在所得結構600G之上沈積介電層484。形成穿過介電層484及ILD層的保留在電極層471之上的ILD部分684的通孔結構481，且在介電層484中形成通孔結構482、483，以電性耦合至對應的電極層471、472、473。在一些實施例中，在多次蝕刻操作中形成具有不同高度且對應於通孔結構481、482、483的通孔。例如，在第一蝕刻操作中，使用第一遮罩來蝕刻穿過介電層484及ILD部分684至電極層471，以獲得第一通孔。在第二蝕刻操作中，使用第二遮罩來蝕刻介電層484至電極層472，以獲得第二通孔。在第三蝕刻操作中，使用第三遮罩來蝕刻介電層484至電極層473，以獲得第三通孔。在至少一個實施例中，在蝕刻操作中同時形成具有不同高度的第一通孔至第三通孔。例如，介電層484及ILD部分684的介電材料與電極層471、472、473的導電材料之間的蝕刻選擇性高，使得可藉由高選擇性蝕刻操作來形成第一通孔至第三通孔。在至少一個實施例中，ILD部分684與介電層484具有相同的材料。結果，可以高選擇性蝕刻同時蝕刻第一通孔至第三通孔，以分別可靠地停止電極層471、472、473上的蝕刻。在第一通孔至第三通孔中填充導電材料，以形成對應的通孔結構481、482、483。執行平坦化製程，以得到介電層484的頂表面485。通孔結構481、482、483具有在頂表面485處被暴露的對應的上端641、642、643。獲得所得結構600H，如圖6H所示。
圖6I是所得結構600H的示意性立體圖。如圖6I所示，在介電層484的頂表面485處暴露出通孔結構481、482、483的上端641、642、643。為簡單起見，在圖6I至圖6J中省略ILD部分684。
在圖6J中，選擇電晶體位於通孔結構的被暴露的上端之上。在介電層484的頂表面485之上沈積主動通道層，且將其圖案化以在對應的通孔結構的被暴露的上端之上形成與所述上端電性接觸的選擇電晶體的第一源極/汲極。例如，在對應的通孔結構481、482、483的被暴露的上端（圖6I中的641、642、643）之上形成與所述上端電性接觸的選擇電晶體T1_1、T1_2、T1_3的第一源極/汲極S1、S2、S3。在一些實施例中，在沈積主動通道層之前，在通孔結構481、482、483的被暴露的上端之上形成導電材料作為接觸結構。在一些實施例中，在主動通道層上執行摻雜製程及/或退火製程。主動通道層的示例性通道材料包括但不限於ZnO、IGZO、IWO、ITO、多晶矽、非晶矽等。在主動通道層之上形成閘極介電質，且在閘極介電質之上形成閘極電極，例如，如關於圖4C所述。在至少一個實施例中，閘極電極藉由閘極替換製程形成。閘極介電質的示例性材料包括但不限於氧化矽、氮化矽或高介電常數介電材料。示例性高介電常數介電材料包括但不限於HfO2 、HfSiO、HfSiON、HfTiO、HfTaO、HfZrO、氧化鈦、氧化鋁及氧化鋯。閘極電極的示例性材料包括但不限於金屬及多晶矽。獲得所得結構600J，如圖6J所示。
在至少一個實施例中，選擇電晶體在不高於400℃的溫度下製造，此與BEOL製程相容。此種與BEOL製程的相容性是根據一些實施例的記憶體裝置及/或積體電路裝置可獲得的進一步的優點。
在形成選擇電晶體之後，在選擇電晶體之上形成各種ILD層及金屬層，以形成選擇位元線、位元線以及自選擇位元線及位元線至對應的選擇電晶體的電性連接。在一些實施例中，所得結構對應於圖4B所示的積體電路裝置400。在一些實施例中，在所得結構之上形成一或多個另外的金屬層及/或通孔層，以完成積體電路裝置600。所闡述的製造製程是例子。其他製造製程處於各種實施例的範圍內。在至少一個實施例中，在根據所述製造製程製造的積體電路裝置及/或記憶體裝置中，可達成本文所述的一或多個優點。
圖7是根據一些實施例的製造積體電路裝置的方法700的流程圖。在至少一個實施例中，根據製造方法700製造的積體電路裝置對應於本文闡述的記憶體裝置及/或積體電路裝置中的一或多者。
在操作705中，在基底之上形成存取電晶體。例如，在基底430之上形成存取電晶體TA1，如關於圖6A所述。
在操作715中，在基底之上形成內連線結構。例如，在基底430之上形成內連線結構450，如關於圖6A所述。
在操作725中，在內連線結構450之上形成多個電阻式隨機存取記憶體（RRAM）元件。內連線結構450將RRAM元件中的每一者的第一電極電性耦合至存取電晶體的第一源極/汲極。例如，如關於圖4A所述，在MIM結構461中形成在至少一個實施例中作為RRAM元件的資料儲存元件R1_1、R1_2、R1_3。內連線結構450中的導電圖案451將資料儲存元件R1_1、R1_2、R1_3中的每一者的電極（即，導體477）電性耦合至存取電晶體TA1的第一源極/汲極431。製造資料儲存元件R1_1、R1_2、R1_3的示例性製程關於圖6B至圖6G進行闡述。
在操作735中，在RRAM元件之上形成多個選擇電晶體作為選擇電晶體。RRAM元件中的每一者的第二電極電性耦合至對應的選擇電晶體的第一源極/汲極。例如，在資料儲存元件R1_1、R1_2、R1_3之上形成選擇電晶體T1_1、T1_2、T1_3，如關於圖4A所述。資料儲存元件R1_1、R1_2、R1_3的另外的電極471、472、473電性耦合至對應的選擇電晶體T1_1、T1_2、T1_3的第一源極/汲極S1、S2、S3，如關於圖4B所述。製造選擇電晶體T1_1、T1_2、T1_3的示例性製程關於圖6J進行闡述。
在操作745中，在選擇電晶體之上形成耦合至選擇電晶體的多條位元線及選擇位元線。例如，如關於圖4B所述，在選擇電晶體T1_1、T1_2、T1_3之上形成位元線BL1，且位元線BL1藉由通孔結構491、492、493電性耦合至選擇電晶體T1_1、T1_2、T1_3的第二源極/汲極。在選擇電晶體T1_1、T1_2、T1_3之上亦形成選擇位元線BLT1_1、BLT1_2、BLT1_3，且選擇位元線BLT1_1、BLT1_2、BLT1_3電性耦合至選擇電晶體T1_1、T1_2、T1_3的閘極。在一些實施例中，在內連線結構450中形成字元線WL1及源極線SL，且字元線WL1及源極線SL耦合至存取電晶體TA1，如關於圖4A及/或圖6A所述。結果，存取電晶體TA1、資料儲存元件R1_1、R1_2、R1_3及選擇電晶體T1_1、T1_2、T1_3彼此電性耦合，以形成與關於圖3闡述的記憶胞310對應的記憶體電路。
在一些實施例中，所闡述的一或多個記憶胞、記憶體裝置、積體電路裝置及方法適用於各種類型的電晶體或裝置技術，包括但不限於平面電晶體技術、鰭型場效電晶體技術、奈米片FET技術、奈米線FET技術等。根據一些實施例的一或多個記憶胞、記憶體裝置、積體電路裝置及方法亦與各種技術節點相容。
所述方法包括示例性操作，但未必要求以所示的次序執行所述示例性操作。根據本揭露的實施例的精神及範圍，視需要，可對操作進行增添、替換、次序變更及/或消除。對不同特徵及/或不同實施例進行組合的實施例處於本揭露的範圍內且在回顧本揭露內容之後對此項技術中具有通常知識者而言將顯而易見。
在一些實施例中，一種記憶體裝置包括至少一條位元線、至少一條字元線及至少一個記憶胞。所述記憶胞包括第一電晶體、多個資料儲存元件及與所述多個資料儲存元件對應的多個第二電晶體。所述第一電晶體包括電性耦合至字元線的閘極、第一源極/汲極及第二源極/汲極。所述多個資料儲存元件中的每一資料儲存元件及對應的第二電晶體串聯電性耦合在第一電晶體的第一源極/汲極與位元線之間。
在一些實施例中，一種積體電路（integrated circuit，IC）裝置包括：基底，基底上具有第一電晶體；多個資料儲存元件，排列在基底之上不同的高度處；以及多個第二電晶體，位於所述多個資料儲存元件之上。所述多個資料儲存元件中的每一資料儲存元件串聯電性耦合在第一電晶體的第一源極/汲極與所述多個第二電晶體中對應的第二電晶體的第一源極/汲極之間。
在一些實施例中，一種製造積體電路裝置的方法包括：在基底之上形成第一電晶體；在基底之上形成內連線結構；在內連線結構之上形成多個電阻式隨機存取記憶體（RRAM）元件；以及在所述多個RRAM元件之上形成多個第二電晶體。內連線結構將所述多個RRAM元件中的每一者的第一電極電性耦合至第一電晶體的第一源極/汲極。所述多個RRAM元件中的每一者的第二電極電性耦合至所述多個第二電晶體中對應的第二電晶體的第一源極/汲極。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100、300:記憶體裝置 102:控制器 104:記憶陣列 112:字元線驅動器 114:源極線驅動器 116:位元線驅動器 118:感測放大器（SA） 200、310、320、510、520、MC:記憶胞 202、213、223、233、435、437、G1:閘極 204、214、224、234:第一源極/汲極 206、215、225、235:第二源極/汲極 211、221、231:第一端子/第一電極 212、222、232:第二端子/第二電極 236:電流路徑 400、400D、400E、500、600:積體電路裝置 410、410D、410E:第一區 420、420D:第二區 424:第一邊界線/中心線 425:中心線 426:第二邊界線/中心線 430:基底 431、432’、433:源極/汲極 432:源極/汲極/共用源極/汲極 434、436、490:閘極介電質 438、439、465、465A、465B、465C:隔離結構 441、442、443:源極/汲極接觸結構 450:內連線結構 451、452:導電圖案 453、474、475、476:ILD層 461、462:MIM結構 463、464:區 471、472、473、473’、57n、601、602、603:電極層 477:導體 478、484、635:介電層 479、480:中間部分 481、482、483、491、492、493:通孔結構 485:頂表面 600A、600B、600C、600D、600E、600F、600G、600H、600J:所得結構 611、612、613、621、622、623:電極層部分 631、632:通孔 633:內壁 634:底壁 641、642、643:上端 684:ILD部分 700:方法 705、715、725、735、745:操作 BL、BL_0、BL1、BL2、BL_k:位元線 BLT1、BLT1_1、BLT1_2、BLT1_3、BLT1_n、BLT2、BLT2_1、BLT2_2、BLT2_3、BLT2_n、BLT3:選擇位元線 D1:汲極 GND:接地電壓 Ireset:重設電流 R1、R1_1、R1_2、R1_3、R2、R2_1、R2_2、R2_3、R3:資料儲存元件 S1、S2、S3:源極/第一源極/汲極 SL、SL_0、SL_m-1、SL_m:源極線 SL1:第一源極線 SL2:第二源極線 T1、T2、T3:第二電晶體/選擇電晶體 T1_1、T1_2、T1_3、T2_1、T2_2、T2_3:選擇電晶體 TA:第一電晶體/存取電晶體 TA1、TA2:存取電晶體 VW :重設電壓 VWL :接通電壓 VWTr :另一接通電壓 WL、WL1、WL2、WL_0、WL_m-1、WL_m:字元線 X、Y、Z:方向
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。注意到，根據本行業中的標準慣例，各種特徵未必按比例繪製。事實上，為清晰論述起見，可任意增大或減小各種特徵的尺寸。 圖1是根據一些實施例的記憶體裝置的示意性方塊圖。 圖2A是根據一些實施例的記憶胞的示意性電路圖，且圖2B是根據一些實施例的操作中的記憶胞的示意性電路圖。 圖3是根據一些實施例的記憶體裝置的示意性電路圖。 圖4A是根據一些實施例的積體電路裝置的示意性剖視圖，圖4B是根據一些實施例的積體電路裝置的示意性立體圖，且圖4C是根據一些實施例的積體電路裝置的一部分的放大示意性立體圖。 圖4D是根據一些實施例的積體電路裝置的示意性剖視圖。 圖4E是根據一些實施例的積體電路裝置的示意性剖視圖。 圖5是根據一些實施例的積體電路裝置的示意性立體圖。 圖6A至圖6H是根據一些實施例，在製造製程的各種階段中製造的積體電路裝置的示意性剖視圖，且圖6I至圖6J是根據一些實施例，在製造製程的各種階段中製造的積體電路裝置的示意性立體圖。 圖7是根據一些實施例的方法的流程圖。
300:記憶體裝置
310、320:記憶胞
BL1、BL2:位元線
BLT1_1、BLT1_2、BLT1_3、BLT2_1、BLT2_2、BLT2_3:選擇位元線
R1_1、R1_2、R1_3、R2_1、R2_2、R2_3:資料儲存元件
SL:源極線
T1_1、T1_2、T1_3、T2_1、T2_2、T2_3:選擇電晶體
TA1、TA2:存取電晶體
WL1、WL2:字元線

Claims (20)

  1. 一種記憶體裝置，包括： 至少一條位元線； 至少一條字元線；以及 至少一個記憶胞，包括： 第一電晶體，包括電性耦合至所述至少一條字元線的閘極、第一源極/汲極及第二源極/汲極； 多個資料儲存元件；以及 與所述多個資料儲存元件對應的多個第二電晶體， 其中所述多個資料儲存元件中的每一資料儲存元件及所述多個第二電晶體中對應的第二電晶體串聯電性耦合在所述第一電晶體的所述第一源極/汲極與所述至少一條位元線之間。
  2. 如請求項1所述的記憶體裝置，其中 所述多個資料儲存元件中的每一資料儲存元件是非揮發性、可再程式化資料儲存元件。
  3. 如請求項1所述的記憶體裝置，其中所述多個資料儲存元件中的每一資料儲存元件包括 第一電極； 第二電極；以及 介電材料，夾置在所述第一電極與所述第二電極之間，且能夠在以下兩種狀態之間進行電性切換： 與儲存在所述資料儲存元件中的第一邏輯值對應的第一狀態，以及 與儲存在所述資料儲存元件中的第二邏輯值對應的第二狀態。
  4. 如請求項1所述的記憶體裝置，其中 所述多個資料儲存元件中的每一資料儲存元件是電阻式隨機存取記憶體元件。
  5. 如請求項1所述的記憶體裝置，更包括： 多條選擇位元線，所述多條選擇位元線中的每一者電性耦合至所述多個第二電晶體中對應的第二電晶體的閘極；以及 控制器，經由所述至少一條字元線、所述至少一條位元線及所述多條選擇位元線電性耦合至所述至少一個記憶胞， 其中所述控制器被配置成在所述多個資料儲存元件中的選定資料儲存元件的重設操作中， 經由所述至少一條字元線向所述第一電晶體的所述閘極施加接通電壓以接通所述第一電晶體， 經由所述多條選擇位元線中對應的選擇位元線向與所述選定資料儲存元件對應的第二電晶體的所述閘極施加另一接通電壓， 經由對應的所述選擇位元線向所述多個第二電晶體中的其他第二電晶體的所述閘極施加關斷電壓，以及 當所述第一電晶體及與所述選定資料儲存元件對應的所述第二電晶體接通而所述其他第二電晶體關斷時，向所述至少一條位元線施加重設電壓，以將儲存在所述選定資料儲存元件中的資料自第一邏輯值切換至第二邏輯值。
  6. 如請求項1所述的記憶體裝置，更包括： 至少一條源極線，電性耦合至所述第一電晶體的所述第二源極/汲極； 多條選擇位元線，所述多條選擇位元線中的每一者電性耦合至所述多個第二電晶體中對應的第二電晶體的閘極；以及 控制器，經由所述至少一條源極線、所述至少一條字元線、所述至少一條位元線及所述多條選擇位元線電性耦合至所述至少一個記憶胞， 其中所述控制器被配置成在所述多個資料儲存元件中的選定資料儲存元件的重設操作中， 經由所述至少一條字元線向所述第一電晶體的所述閘極施加接通電壓以接通所述第一電晶體， 經由所述多條選擇位元線中對應的選擇位元線向與所述選定資料儲存元件對應的第二電晶體的所述閘極施加另一接通電壓， 經由對應的所述選擇位元線向所述多個第二電晶體中的其他第二電晶體的所述閘極施加關斷電壓，以及 當與所述選定資料儲存元件對應的所述第一電晶體及所述第二電晶體接通而所述其他第二電晶體關斷時，向所述至少一條位元線及所述至少一條源極線中的一者施加重設電壓同時將所述至少一條位元線及所述至少一條源線中的另一者接地，以將儲存在所述選定資料儲存元件中的資料自第一邏輯值切換至第二邏輯值。
  7. 如請求項1所述的記憶體裝置，其中 所述至少一條位元線包括第一位元線及第二位元線， 所述至少一條字元線包括第一字元線及第二字元線， 所述至少一個記憶胞包括第一記憶胞及第二記憶胞，且 所述記憶體裝置更包括： 共用源極線，電性耦合至所述第一記憶胞及所述第二記憶胞的所述第一電晶體的所述第二源極/汲極； 多條第一選擇位元線，所述多條第一選擇位元線中的每一者電性耦合至所述第一記憶胞中的所述多個第二電晶體中對應的第二電晶體的閘極；以及 多條第二選擇位元線，所述多條第二選擇位元線中的每一者電性耦合至所述第二記憶胞中的所述多個第二電晶體中對應的第二電晶體的閘極。
  8. 如請求項1所述的記憶體裝置，更包括： 基底，所述基底上具有所述第一電晶體； 位於所述基底之上的內連線結構；以及 金屬-絕緣體-金屬結構，位於所述內連線結構之上且包括在所述基底的厚度方向上堆疊在彼此頂部上的所述多個資料儲存元件，所述內連線結構將所述第一電晶體的所述第一源極/汲極電性耦合至所述金屬-絕緣體-金屬結構， 其中所述多個第二電晶體位於所述金屬-絕緣體-金屬結構之上，且對應地電性耦合至所述金屬-絕緣體-金屬結構中的所述多個資料儲存元件。
  9. 一種積體電路裝置，包括： 基底，所述基底上具有第一電晶體； 多個資料儲存元件，排列在所述基底之上不同的高度處；以及 多個第二電晶體，位於所述多個資料儲存元件之上， 其中所述多個資料儲存元件中的每一資料儲存元件串聯電性耦合在所述第一電晶體的第一源極/汲極與所述多個第二電晶體中對應的第二電晶體的第一源極/汲極之間。
  10. 如請求項9所述的積體電路裝置，更包括： 位於所述基底之上的金屬-絕緣體-金屬結構，所述金屬-絕緣體-金屬結構包括所述多個資料儲存元件。
  11. 如請求項10所述的積體電路裝置，其中 所述多個資料儲存元件中的每一資料儲存元件是電阻式隨機存取記憶體元件。
  12. 如請求項9所述的積體電路裝置，其中 所述多個資料儲存元件在所述基底的厚度方向上排列在彼此頂部上， 所述多個資料儲存元件中的每一資料儲存元件包括第一電極、第二電極及夾置在所述第一電極與所述第二電極之間的介電材料， 所述多個資料儲存元件的所述第一電極在所述厚度方向上排列在彼此頂部上，且對應地電性耦合至所述多個第二電晶體的所述第一源極/汲極，且 所述多個資料儲存元件的所述第二電極電性耦合至所述第一電晶體的所述第一源極/汲極。
  13. 如請求項12所述的積體電路裝置，更包括： 多個電極層，在所述基底的所述厚度方向上排列在彼此頂部上，且藉由層間介電層彼此電性隔離； 通孔，在所述厚度方向上延伸穿過所述多個電極層及所述層間介電層； 介電層，位於所述通孔的內壁之上；以及 位於所述通孔中的導體， 其中 所述多個電極層對應地包括所述多個資料儲存元件的所述第一電極， 所述導體包括所述多個資料儲存元件的所述第二電極，且 所述介電層包括多個部分，所述多個部分中的每一者夾置在所述多個資料儲存元件中對應的資料儲存元件的所述導體與所述第一電極之間，且界定對應的所述資料儲存元件的所述介電材料。
  14. 如請求項13所述的積體電路裝置，更包括： 多個通孔結構，對應地將所述多個資料儲存元件的所述第一電極電性耦合至所述多個第二電晶體的所述第一源極/汲極， 其中 所述多個資料儲存元件的所述第一電極以階梯式結構排列，且 所述多個通孔結構具有不同的高度。
  15. 如請求項9所述的積體電路裝置，更包括： 位元線，位於所述多個第二電晶體之上，且電性耦合至所述多個第二電晶體的第二源極/汲極；以及 多條選擇位元線，位於所述多個第二電晶體之上且對應地電性耦合至所述多個第二電晶體的閘極， 其中 所述位元線在第一方向上延伸，且 所述多條選擇位元線在橫向於所述第一方向的第二方向上延伸。
  16. 如請求項9所述的積體電路裝置，更包括： 位於所述基底上的另一第一電晶體； 多個另外的資料儲存元件，排列在所述基底之上不同的高度處；以及 多個另外的第二電晶體，位於所述多個另外的資料儲存元件之上， 其中 所述多個另外的資料儲存元件中的每一另外的資料儲存元件串聯電性耦合在所述另一第一電晶體的第一源極/汲極與所述多個另外的第二電晶體中對應另外的第二電晶體的第一源極/汲極之間，且 所述第一電晶體的第二源極/汲極是所述另一第一電晶體的第二源極/汲極。
  17. 如請求項9所述的積體電路裝置，其中 所述多個第二電晶體包括薄膜電晶體。
  18. 一種製造積體電路裝置的方法，包括： 在基底之上形成第一電晶體； 在所述第一電晶體之上形成內連線結構； 在所述內連線結構之上形成多個電阻式隨機存取記憶體元件，所述內連線結構將所述多個電阻式隨機存取記憶體元件中的每一者的第一電極電性耦合至所述第一電晶體的第一源極/汲極；以及 在所述多個電阻式隨機存取記憶體元件之上形成多個第二電晶體，所述多個電阻式隨機存取記憶體元件中的每一者的第二電極電性耦合至所述多個第二電晶體中對應的第二電晶體的第一源極/汲極。
  19. 如請求項18所述的方法，其中形成所述多個電阻式隨機存取記憶體元件包括： 在所述內連線結構之上交替地沈積多個電極層及層間介電層； 穿過所述多個電極層及所述層間介電層形成通孔； 在所述通孔的內壁及底壁之上沈積介電層； 移除所述通孔的所述底壁上的所述介電層以暴露出所述內連線結構的導電圖案，所述導電圖案電性耦合至所述第一電晶體的所述第一源極/汲極； 將導電材料填充至所述通孔中；以及 將所述多個電極層及所述層間介電層圖案化以獲得階梯式結構。
  20. 如請求項19所述的方法，更包括： 在所述階梯式結構之上沈積絕緣層； 在所述階梯式結構之上的所述絕緣層中形成多個通孔結構，所述多個通孔結構具有不同的高度且對應地電性耦合至所述多個電極層， 其中在形成所述多個第二電晶體中，所述多個第二電晶體中的每一者的第一源極/汲極形成在所述多個通孔結構中對應的通孔結構的上端部之上且與所述多個通孔結構中對應的所述通孔結構的上端部電性接觸； 在所述多個第二電晶體之上形成位元線，所述位元線電性耦合至所述多個第二電晶體的第二源極/汲極；以及 在所述多個第二電晶體之上形成多條選擇位元線，所述多條選擇位元線對應地電性耦合至所述多個第二電晶體的閘極。
TW110106609A 2020-06-18 2021-02-25 記憶體裝置、積體電路裝置及其製造方法 TWI826774B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063040886P 2020-06-18 2020-06-18
US63/040,886 2020-06-18
US17/122,708 2020-12-15
US17/122,708 US11581368B2 (en) 2020-06-18 2020-12-15 Memory device, integrated circuit device and method

Publications (2)

Publication Number Publication Date
TW202201263A true TW202201263A (zh) 2022-01-01
TWI826774B TWI826774B (zh) 2023-12-21

Family

ID=77932785

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110106609A TWI826774B (zh) 2020-06-18 2021-02-25 記憶體裝置、積體電路裝置及其製造方法

Country Status (5)

Country Link
US (3) US11581368B2 (zh)
KR (1) KR102520349B1 (zh)
CN (1) CN113488503B (zh)
DE (1) DE102020134374A1 (zh)
TW (1) TWI826774B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11581368B2 (en) * 2020-06-18 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method
US11729997B2 (en) 2020-06-29 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. 3D stackable memory and methods of manufacture

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7606055B2 (en) 2006-05-18 2009-10-20 Micron Technology, Inc. Memory architecture and cell design employing two access transistors
JP4460552B2 (ja) 2006-07-04 2010-05-12 シャープ株式会社 半導体記憶装置
KR101002612B1 (ko) * 2006-11-30 2010-12-20 후지쯔 가부시끼가이샤 불휘발성 반도체 기억 장치 및 그 기입 방법, 판독 방법 및 소거 방법
KR101383618B1 (ko) * 2008-03-31 2014-04-10 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치
US7965565B2 (en) 2009-07-13 2011-06-21 Seagate Technology Llc Current cancellation for non-volatile memory
JP2012119013A (ja) * 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
CN102544049B (zh) 2010-12-22 2014-04-16 中国科学院微电子研究所 三维半导体存储器件及其制备方法
WO2013028377A1 (en) 2011-08-24 2013-02-28 Rambus Inc. System and method for performing memory operations on rram cells
US8681529B2 (en) 2011-11-10 2014-03-25 Micron Technology, Inc. Apparatuses and operation methods associated with resistive memory cell arrays with separate select lines
JP5867704B2 (ja) * 2011-12-21 2016-02-24 凸版印刷株式会社 不揮発性メモリセルアレイ
EP2713372B1 (en) * 2012-09-28 2017-08-23 Imec Non-volatile resistive memory devices with boosting capacitor and methods for baising resistive memory structures thereof
US8982647B2 (en) 2012-11-14 2015-03-17 Crossbar, Inc. Resistive random access memory equalization and sensing
US9099637B2 (en) 2013-03-28 2015-08-04 Intellectual Discovery Co., Ltd. Phase change memory and method of fabricating the phase change memory
US9236416B2 (en) * 2013-05-30 2016-01-12 Alexander Mikhailovich Shukh High density nonvolatile memory
US9214234B2 (en) 2013-09-05 2015-12-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
JP2015060874A (ja) 2013-09-17 2015-03-30 株式会社東芝 不揮発性半導体記憶装置
US9269428B2 (en) 2014-06-12 2016-02-23 Windbond Electronics Corp. RRAM memory device and method thereof
US20160148686A1 (en) 2014-11-26 2016-05-26 Ememory Technology Inc. Memory cell array of resistive random-access memories
US20160181517A1 (en) * 2014-12-23 2016-06-23 Silicon Storage Technology, Inc. Geometrically Enhanced Resistive Random Access Memory (RRAM) Cell And Method Of Forming Same
US9595535B1 (en) 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US10734579B2 (en) 2018-01-03 2020-08-04 International Business Machines Corporation Protuberant contacts for resistive switching devices
US10797107B2 (en) 2018-02-27 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device including phase change material layers and method for manufacturing thereof
JP2020047814A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
US11139012B2 (en) * 2019-03-28 2021-10-05 Samsung Electronics Co., Ltd. Resistive memory device having read currents for a memory cell and a reference cell in opposite directions
US11201193B2 (en) * 2020-01-24 2021-12-14 Qualcomm Incorporated Vertically stacked multilayer high-density RRAM
US11581368B2 (en) * 2020-06-18 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method

Also Published As

Publication number Publication date
US20240099025A1 (en) 2024-03-21
US20210399050A1 (en) 2021-12-23
DE102020134374A1 (de) 2021-12-23
TWI826774B (zh) 2023-12-21
CN113488503B (zh) 2024-02-27
CN113488503A (zh) 2021-10-08
KR102520349B1 (ko) 2023-04-10
US20230157034A1 (en) 2023-05-18
US11581368B2 (en) 2023-02-14
US11864393B2 (en) 2024-01-02
KR20210157296A (ko) 2021-12-28

Similar Documents

Publication Publication Date Title
KR102587405B1 (ko) 메모리 디바이스 및 이의 형성 방법
US10541237B2 (en) System on chip
US9853090B2 (en) Vertical bit line non-volatile memory systems and methods of fabrication
US9450023B1 (en) Vertical bit line non-volatile memory with recessed word lines
US10192615B2 (en) One-time programmable devices having a semiconductor fin structure with a divided active region
US9548109B2 (en) Circuit and system of using FinFET for building programmable resistive devices
US20150311256A1 (en) Vertical Bit Line Wide Band Gap TFT Decoder
US11201150B2 (en) System on chip
JP2009267219A (ja) 半導体記憶装置およびその製造方法
US11864393B2 (en) Memory device, integrated circuit device and method
US10325651B2 (en) 3D semiconductor device with stacked memory
JP2009032805A (ja) 相変化型不揮発性メモリ及び半導体装置
TWI831376B (zh) 半導體裝置及記憶體裝置的製造方法
US10886333B2 (en) Memory structure including gate controlled three-terminal metal oxide components
JP2022052081A (ja) 半導体記憶装置
JP2010182849A (ja) 半導体装置およびその製造方法