KR102587405B1 - 메모리 디바이스 및 이의 형성 방법 - Google Patents

메모리 디바이스 및 이의 형성 방법 Download PDF

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Abstract

메모리 디바이스 및 이의 형성 방법이 제공된다. 메모리 디바이스는 기판 위에 배치된 제1 메모리 셀을 포함한다. 제1 메모리 셀은 트랜지스터 및 트랜지스터에 결합된 데이터 저장 구조체를 포함한다. 트랜지스터는 게이트 필라 구조체, 게이트 필라 구조체 주위를 횡측으로 감싸는 채널층, 채널층을 둘러싸는 소스 전극, 및 채널층을 둘러싸는 드레인 전극을 포함한다. 드레인 전극은 드레인 전극과 소스 전극 사이에 있는 유전층에 의해 소스 전극과 분리된다. 데이터 저장 구조체는 채널층을 둘러싸고 제1 전극과 제2 전극 사이에 샌드위치되는 데이터 저장층을 포함한다. 트랜지스터의 드레인 전극과 데이터 저장 구조체의 제1 전극은 공통 도전층을 공유한다.

Description

메모리 디바이스 및 이의 형성 방법{MEMORY DEVICE AND METHOD OF FORMING THE SAME}
관련 출원에 대한 참조
본 출원은 2020년 6월 18일에 출원된 미국 가특허 출원 제63/040,778호의 우선권을 주장하며, 이 가특허 출원의 전체 내용은 참조로서 본 명세서 내에서 원용된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험했다. IC 물질들 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 갖는 각 IC 세대들을 만들어냈다. IC 진화 과정에서, 기하학적 구조의 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 구성요소(또는 라인))가 감소하면서 기능적 밀도(즉, 칩 면적당 상호 연결된 디바이스들의 갯수)는 일반적으로 증가해 왔다. 이러한 축소(scaling down) 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춰 이점들을 제공한다.
또한 이러한 축소는 IC 가공 및 제조의 복잡성도 증가시켰고, 이러한 진보가 실현되려면, IC 가공 및 제조의 비슷한 발달이 필요하다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 발명을 실시하기 위한 구체적인 내용으로부터 가장 잘 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 3, 도 4a, 도 4b, 도 5a, 도 5b, 도 6, 도 7a, 도 7b, 도 8a 내지 도 8c, 도 9a 내지 도 9d, 도 10a 내지 도 10d, 도 11a 내지 도 11d, 도 12a 내지 도 12d, 및 도 13a 내지 도 13e는 본 개시의 일부 실시 예들에 따른 메모리 디바이스를 형성하는 방법에서의 중간 스테이지들을 도시한 다양한 도면들이다.
도 14a 내지 도 14c는 각각 본 개시의 일부 실시 예들에 따른 상 변화 랜덤 액세스 메모리(phase-change random access memory, PCRAM) 디바이스의 설정(set) 동작 동안의 전류 진폭 대 시간을 도시한 그래프들이다.
도 14d는 본 개시의 일부 실시 예들에 따른 PCRAM 디바이스의 재설정(reset) 동작 동안의 전류 진폭 대 시간을 도시한 그래프이다.
도 15a는 본 개시의 일부 실시 예들에 따른 저항성 랜덤 액세스 메모리(resistive random access memory, RRAM) 디바이스의 설정 동작 동안의 전압 진폭 대 시간을 도시한 그래프이다.
도 15b는 본 개시의 일부 실시 예들에 따른 저항성 랜덤 액세스 메모리(RRAM) 디바이스의 재설정 동작 동안의 전압 진폭 대 시간을 도시한 그래프이다.
도 16은 본 개시의 일부 실시 예들에 따른 메모리 디바이스를 도시한 단면도이다.
도 17a 및 도 17b는 본 개시의 일부 실시 예들에 따른 메모리 디바이스의 단면도 및 평면도를 도시한다. 도 17a는 도 17b의 I-I' 선을 따라 나타낸 단면도이고, 도 17b는 도 17a의 B-B' 선을 따라 나타낸 평면도이다.
도 18 내지 도 20은 본 개시의 일부 실시 예들에 따른 메모리 디바이스들을 도시한 단면도들이다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 서로 다른 실시 예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 구성요소들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이것들은 단지 예들에 불과하며, 제한하려는 의도가 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시 예들을 포함할 수 있고, 또한 추가 피처들이 제1 과 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉하지 않게 될 수 있는 실시 예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순화 및 명료화를 목적으로 한 것이며, 반복 자체가 논의되는 다양한 실시 예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 본 명세서에서는 도면들에 도시된 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하는 데 설명의 용이성을 위해 "~ 밑", "~ 아래", "~보다 낮은", "~ 위", "~ 보다 높은" 등과 같은 공간 상대적 용어들이 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향일 뿐 아니라 사용 중에 있거나 또는 동작 중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향될 수 있고(90° 또는 다른 배향들로 회전됨), 이에 따라 본 명세서에서 사용되는 공간 상대적 기술어들도 마찬가지로 해석될 수 있다.
도 1 내지 도 3, 도 4a, 도 4b, 도 5a, 도 5b, 도 6, 도 7a, 도 7b, 도 8a 내지 도 8c, 도 9a 내지 도 9d, 도 10a 내지 도 10d, 도 11a 내지 도 11d, 도 12a 내지 도 12d, 및 도 13a 내지 도 13e는 본 개시의 일부 실시 예들에 따른 메모리 디바이스를 형성하는 방법에서의 중간 스테이지들을 도시한 다양한 도면들이다.
도 1을 참조하면, 기판(10)이 제공된다. 기판(10)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있으며, (예를 들어, p형 또는 n형 도펀트로) 도핑될 수 있거나 또는 도핑되지 않을 수 있다. 기판(10)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체층은 예를 들어, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판들이 사용될 수도 있다. 일부 실시 예들에서, 기판(10)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 비롯한 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 비롯한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 일부 실시 예들에서, 능동 디바이스들(예를 들어, 트랜지스터들, 다이오드들 등) 및/또는 수동 디바이스들(예를 들어, 커패시터들, 저항기들 등)이 기판(10) 상에 및/또는 내에 형성될 수 있다.
도 1은 기판(10) 위에 형성될 수 있는 회로들을 더 도시한다. 회로들은 기판(10) 상의 트랜지스터들을 포함한다. 트랜지스터들은 기판(10)의 최상면들 위의 게이트 유전층들(11) 및 게이트 유전층들(11) 위의 게이트 전극들(12)을 포함할 수 있다. 게이트 스페이서들(13)은 게이트 유전층(11) 및 게이트 전극(12)의 측벽들 상에 형성된다. 소스/드레인 영역들(15)은 기판(10) 내에 그리고 게이트 유전층(11), 게이트 전극(12) 및 게이트 스페이서들(13)을 포함하는 게이트 구조체의 대향 측들 상에 배치된다. 트랜지스터들은 핀 전계 효과 트랜지스터(fin field effect transistors; FinFET), 나노 구조(예를 들어, 나노 시트, 나노 와이어, 게이트 올 어라운드(gate-all-around) 등) FET(나노-FET), 평면 FET 등, 또는 이들의 조합들을 포함할 수 있다.
유전층(16)은 기판(10) 상에 그리고 트랜지스터들의 게이트 구조체들 옆에 횡측으로 배치되고 ,유전층(17)은 유전층(16) 및 게이트 구조체들 상에 배치된다. 유전층(16)은 제1 층간 유전(interlayer dielectric; ILD)층이라고도 할 수 있고, 유전층(17)은 제2 ILD층이라고도 할 수 있다. 소스/드레인 접촉부들(18)은 유전층들(17 및 16)을 관통하여 소스/드레인 영역들(15)에 전기적으로 결합된다. 게이트 접촉부들(20)은 유전층(17)을 관통하여 게이트 전극들(12)에 전기적으로 결합된다. 상호 연결 구조체(25)는 유전층(17), 소스/드레인 접촉부들(18), 및 게이트 접촉부들(20) 위에 배치된다. 상호 연결 구조체(25)는 예를 들어, 하나 이상의 적층된 유전층(22), 및 하나 이상의 유전층(22) 내에 형성된 전도성 피처들(또는 상호 연결 층들이라고 함)(23)을 포함한다. 전도성 피처들(23)은 서로 상호 연결된 전도성 라인들 및 전도성 비아들의 다수의 층들을 포함할 수 있다. 상호 연결 구조체(25)는 논리 회로와 같은 기능 회로들을 형성하기 위해 트랜지스터들의 게이트 접촉부들(20) 및 소스/드레인 접촉부들(18)에 전기적으로 연결될 수 있다. 일부 실시 예들에서, 기능 회로들은 논리 회로, 메모리 회로, 감지 증폭기, 제어기, 입력/출력 회로, 이미지 센서 회로 등, 또는 이들의 조합들을 포함할 수 있다. 도 1은 기판(10) 위에 형성된 트랜지스터들을 논의하지만, 다른 능동 디바이스들(예를 들어, 다이오드들 등) 및/또는 수동 디바이스들(예를 들어, 커패시터들, 저항기들 등)이 기능 회로들의 일부로서 형성될 수도 있다.
도 2 내지 도 13a 내지 도 13e는 도 1에 도시된 구조체(50)의 트랜지스터들 위에 메모리 어레이를 형성하는 방법에서의 중간 스테이지들을 도시한 다양한 도면들이다. 구조체(50)에 포함된 구성요소들은 간결함을 위해 도 2 및 그 다음 도면들에는 구체적으로 도시되지 않음을 유념한다.
도 1 및 도 2를 참조하면, 도 1의 구조체(50) 상에 다수의 층들을 포함하는 적층 구조체(stack structure; ST)가 형성된다. 일부 실시 예들에서, 적층 구조체(ST)는 트랜지스터들 위의 상호 연결 구조체(25)의 중간 계층들(intermediate tiers) 내에 배치될 수 있다. 일부 대안적인 실시 예들에서, 적층 구조체(ST)는 상호 연결 구조체(25) 위에, 이를테면 상호 연결 구조체(25)의 모든 상호 연결 층들 위에 형성될 수 있다.
도 2를 참조하면, 일부 실시 예들에서, 적층 구조체(ST)는 구조체(50) 상에 순차적으로 적층된 유전층(100a), 도전층(101), 유전층(100b), 희생층(sacrificial layer)(102), 및 유전층(100c)을 포함한다. 유전층들(100a-100c)은 총칭하여 유전층들(100)이라고 할 수 있다. 일부 실시 예들에서, 유전층들(100)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 이들의 조합들 등과 같은 적절한 유전 물질들을 포함한다. 희생층(102)은 전도성 피처들(예를 들어, 소스 라인들)을 규정하기 위해 후속 단계들에서 패터닝되고 교체될 수 있다. 희생층(102)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 이들의 조합들 등과 같은 유전 물질을 포함할 수 있다. 본 실시 예들에서, 희생층(102) 및 유전층들(100)은 서로 다른 물질들로 형성된다. 예를 들어, 유전층들(100)은 실리콘 산화물을 포함하며, 희생층(102)은 실리콘 질화물을 포함한다. 도전층(101)은 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 합금들, 이들의 조합들 등과 같은 금속, 금속 질화물 또는 금속 합금을 포함할 수 있다. 유전층들(100), 도전층(101) 및 희생층(102)은 각각 예를 들어, 화학 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD), 물리 기상 증착(physical vapor deposition; PVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD) 등을 사용하여 형성될 수 있다.
도 3 및 도 4a를 참조하면, 적층 구조체(ST)가 내부에 복수의 관통 홀들(105)을 형성하도록 패터닝된다. 적층 구조체(ST)의 패터닝은 포토리소그래피 및 에칭 공정들을 포함할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 적층 구조체(ST) 상에 패터닝된 마스크층(103)이 형성된다. 패터닝된 마스크층(103)은 복수의 개구들(이를테면 홀들)(103a)을 가져,적층 구조체(ST)의 최상면의 부분들을 노출시킨다. 패터닝된 마스크층(103)은 포토리소그래피 공정에 의해 형성되는 패터닝된 포토레지스트를 포함할 수 있다. 일부 실시 예들에서, 패터닝된 마스크층(103)은 하나 이상의 하드 마스크층 및 하나 이상의 하드 마스크층 상의 포토레지스트층을 포함한다. 이러한 실시 예들에서, 포토레지스트층은 포토리소그래피에 의해 패터닝된 다음, 포토레지스트층의 패턴이 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합과 같은 허용 가능한 에칭 공정에 의해 하나 이상의 하드 마스크층으로 전사(transfer)된다.
도 3 및 도 4a를 참조하면, 패터닝된 마스크층(103)의 개구들(103a)에 의해 노출된 적층 구조체(ST)의 부분들을 제거하기 위해 패터닝된 마스크층(103)을 에칭 마스크로서 사용하여 에칭 공정들이 수행되며, 이에 따라 패터닝된 마스크층(103)의 패턴이 적층 구조체(ST)로 전사되고, 복수의 개구들(105)이 적층 구조체(ST) 내에 형성된다. 에칭 공정들은 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수 있다. 일부 실시 예들에서, 에칭 공정들은 비등방성 에칭 공정들이다.
도 4b는 도 4a의 A-A' 선을 따르는 평면도를 도시하고, 도 4a는 도 4b의 I-I' 선을 따라 나타낸 단면도이다.
도 4a 및 도 4b를 참조하면, 일부 실시 예들에서, 개구들(105)은 관통 홀들이다. 관통 홀들(105)은 적층 구조체(ST)를 관통하며 유전층(100c)의 최상면으로부터 유전층(100a)의 저면까지 연장된다. 즉, 관통 홀들(105)은 적층 구조체(ST)의 내측 측벽들 및 구조체(50)의 최상면(예를 들어, 유전층의 최상면)에 의해 규정된다. 일부 실시 예들에서, 관통 홀들(105)은 원통형 홀들 등일 수 있다. 관통 홀들(105)의 단면 형상은 직사각형, 정사각형 등일 수 있고, 관통 홀들(105)의 최상면도는 원형, 타원형 등일 수 있다. 하지만, 본 개시는 이에 제한되지는 않는다. 관통 홀들(105)은 임의의 적절한 형상들로 형성될 수 있다.
일부 실시 예들에서, 복수의 관통 홀들(105)은 적층 구조체(ST) 내에 형성되고, 관통 홀들(105)은 부분적으로 메모리 셀들을 규정하는 데 사용될 수 있다. 관통 홀들(105)은 D1 및 D2 방향들을 따르는 복수의 행들과 열들을 포함하는 어레이로 배열될 수 있다. D1 및 D2 방향들은 기판(10)(도 1)의 최상면과 평행한 수평 방향들일 수 있고 서로 실질적으로 수직일 수 있다. 일부 실시 예들에서, D1 방향을 따라 동일한 행에 배열된 관통 홀들(105)이 서로 실질적으로 정렬될 수 있고, D2 방향을 따라 동일한 열에 배열된 관통 홀들(105)이 서로 실질적으로 정렬될 수 있다. 도 4b에 도시된 관통 홀들(105)의 수 및 배열은 단지 예시를 위한 것일 뿐이며, 본 개시는 이에 제한되지 않음을 유념한다. 제품 설계 및 요건에 따라, 임의의 적절한 수의 관통 홀들(105)이 적층 구조체(ST) 내에 임의의 적절한 배열로 형성될 수 있다.
도 4a 및 도 5a를 참조하면, 패터닝된 마스크층(103)은 애싱(ashing) 공정, 스트리핑(stripping) 공정 등, 또는 이들의 조합에 의해 제거된다. 관통 홀들(105)에 의해 노출된 도전층(101)의 부분들이 제거되며, 이에 따라 도전층(101)은 횡측으로 리세싱되어 복수의 리세스들(107)을 형성한다. 리세스들(107)은 횡측 리세스들이라고도 할 수 있다. 도전층(101)의 제거는 습식 에칭, 건식 에칭, 또는 이들의 조합들과 같은 에칭 공정을 수행하는 것을 포함할 수 있다. 에칭 공정은 적층 구조체(ST)의 도전층(101) 대 인접한 층들(예를 들어, 유전층들(100) 및 희생층들(102))의 높은 에칭 선택 비를 가지며, 인접한 층들은 에칭 공정 동안 실질적으로 제거되지 않는다. 일부 실시 예들에서, 에칭 공정은 패터닝된 마스크층(103)을 제거하기 전 또는 후에 수행될 수 있다.
도 5b는 도 5a의 B-B' 선을 따르는 평면도를 도시하고, 도 5a는 도 5b의 I-I' 선을 따라 나타낸 단면도이다.
도 5a 및 도 5b를 참조하면, 각 리세스들(107)은 관통 홀들(105) 중의 대응하는 관통 홀과 공간적으로 연통한다. 일부 실시 예들에서, 리세스들(107)은 도전층(101)의 내측 측벽들, 유전층(100a)의 최상면의 부분들, 및 유전층(100b)의 저면의 부분들에 의해 규정된다. 리세스들(107)의 최상면도는 원형 환형, 타원형 환형 등과 같은 환형일 수 있다. 리세스들(107)은 대응하는 관통 홀들(105)과 동일한 중심을 가질 수 있다. 하지만, 본 개시는 이에 제한되지는 않는다.
도 6을 참조하면, 데이터 저장 물질층(108')이 ALD 등과 같은 적절한 성막 공정에 의해 리세스들(107)을 채우도록 형성된다. 일부 실시 예들에서, 데이터 저장 물질층(108')은 또한 적층 구조체(ST)의 최상면 상에 그리고 관통 홀들(105) 내에도 성막된다. 일부 실시 예들에서, 데이터 저장 물질층(108')은 리세스들(107)을 실질적으로 가득 채운다. 제품 설계 및 요건에 따라 데이터 저장 물질층(108')을 형성하기 위해 다양한 물질들이 선택될 수 있다. 예를 들어, 데이터 저장 물질층(108')은 상 변화 랜덤 액세스 메모리(phase change random access memory; PCRAM) 디바이스를 위해 구성되는 상 변화 물질, 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 디바이스를 위해 구성되는 가변 저항 물질, 또는 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 디바이스를 위해 구성된 유전 물질을 포함할 수 있다. 서로 다른 메모리 디바이스들을 위해 구성된 다양한 물질들에 대한 세부 사항들은 아래에서 후술될 것이다.
도 6 및 도 7a를 참조하면, 리세스들(107) 외부의 데이터 저장 물질층(108')의 부분들이 제거됨으로써, 리세스들(107) 내에 데이터 저장층(108)을 형성한다. 데이터 저장 물질층(108')의 제거는 건식 에칭과 같은 에칭 공정을 포함할 수 있다. 에칭 공정은 비등방성일 수 있다. 일부 실시 예들에서, 에칭 공정은 데이터 저장 물질층(108') 대 다른 인접한 층들(예를 들어, 적층 구조체(ST)의 유전층들(100), 희생층(102) 등)의 높은 에칭 선택 비를 가진다. 일부 실시 예들에서, 적층 구조체(ST)의 층들은 에칭 공정 동안 실질적으로 제거되지 않는다. 에칭 공정에 의해, 유전층(100c)의 최상면 상의 그리고 관통 홀들(105) 내의 데이터 저장 물질층(108')의 부분들은 제거되지만, 리세스들(107)의 작은 볼륨으로 인해, 데이터 저장 물질층(108')의 부분들은 리세스들(107) 내에 실질적으로 남는다. 일반적으로, 플라즈마 건식 에칭은 플라즈마가 작은 오목한(예를 들어, 홀들, 홈들 및/또는 슬릿들) 부분들로 들어가는 것이 어려울 수 있기 때문에, 작은 오목한 부분들 내의 층보다 넓고 평평한 영역들에서의 층을 더 빠르게 에칭한다. 이에 따라, 데이터 저장 물질층(108')은 리세스들(107)에 남아 데이터 저장층(108)을 규정할 수 있다. 일부 실시 예들에서, 리세스들(107) 내의 데이터 저장 물질층(108')은 실질적으로 제거되지 않고, 그 결과로 생기는 데이터 저장층(108)의 측벽들이 적층 구조체(ST)의 측벽들과 실질적으로 정렬될 수 있다. 일부 다른 실시 예들에서, 리세스들(107) 내의 데이터 저장 물질층(108')은 약간 에칭될 수 있고, 그 결과로 생기는 데이터 저장층(108)은 적층 구조체(ST)의 측벽들로부터 약간 리세싱될 수 있다.
도 7b는 도 7a의 B-B' 선을 따르는 평면도이고, 도 7a는 도 7b의 I-I' 선을 따라 나타낸 단면도이다.
도 7a 및 도 7b를 참조하면, 데이터 저장층(108)은 도전층(101)의 리세스들(107) 내에 형성된다. 일부 실시 예들에서, 데이터 저장층(108)의 최상면도는 원형 환형 또는 타원형 환형 등과 같은 환형이다. 데이터 저장층(108)의 외측 측벽들은 도전층(101)과 접촉하는 한편, 데이터 저장층(108)의 내측 측벽들은 관통 홀들(105)에 의해 노출된다. 데이터 저장층(108)의 최상면 및 저면은 각각 유전층들(100b 및 100a)과 접촉한다.
일부 실시 예들에서, 데이터 저장층(108)의 내측 측벽들(inner sidewalls, IS)은 관통 홀들(105)을 규정하는 적층 구조체(ST)의 유전층들(100) 및 희생층(102)의 측벽들과 실질적으로 정렬될 수 있다. 이러한 실시 예들에서, 리세스들(107)은 데이터 저장층(108)에 의해 실질적으로 완전히 채워진다. 하지만, 본 개시는 이에 제한되지는 않는다. 대안적인 실시 예들에서, 확대된 단면도들 A 및 B에 도시된 바와 같이, 데이터 저장층(108)의 내측 측벽들(IS)은 적층 구조체(ST)의 측벽들로부터 횡측으로 시프팅(shifting)(예를 들어, 횡측으로 리세싱)될 수 있다. 이러한 실시 예들에서, 데이터 저장층(108)의 리세싱된 내측 측벽들(IS)은 실질적으로 직선이거나 도전층(101) 쪽으로 원호형일 수 있다. 즉, 리세스들(107)은 데이터 저장층(108)에 의해 부분적으로 채워질 수 있고, 데이터 저장층(108)에 의해 채워지지 않은 리세스들(107)의 부분들은 유전층(100a)의 최상면의 부분들 및/또는 유전층(100b)의 저면의 부분들을 노출시킬 수 있거나 노출시키지 않을 수 있다.
도 8a를 참조하면, 각 관통 홀들(105) 내에 채널층(110), 유전층(112) 및 도전층(114)이 형성된다. 채널층(110)은 트랜지스터를 위한 채널 영역을 제공하는 데 적절한 물질을 포함한다. 일부 실시 예들에서, 채널층(110)은 금속 산화물, 산화물 반도체, 또는 이들의 조합을 포함한다. 채널층(110)의 물질은 비정질 인듐 갈륨 아연 산화물(IGZO), 인듐 아연 산화물(IZO), 인듐 갈륨 산화물, 다른 적용 가능한 물질들, 또는 이들의 조합들일 수 있거나 이를 포함할 수 있다. 일부 실시 예들에서, 채널층(110)은 유전층들(100) 및 희생층(102) 및 데이터 저장층(108)의 측벽들을 덮고 측벽들에 물리적으로 접촉한다. 확대된 단면도들 A 및 B에 도시된 바와 같이, 데이터 저장층(108)이 적층 구조체(ST)의 측벽들로부터 횡측으로 리세싱된 일부 실시 예들에서, 채널층(110)의 부분들은 데이터 저장층(108)에 의해 채워지지 않은 리세스들(107)의 부분들을 채우도록 횡측으로 연장될 수 있고, 채널층(110)의 부분들은 유전층(100a)의 최상면 및/또는 유전층(100b)의 저면과 접촉할 수 있거나 접촉하지 않을 수 있다.
유전층(112)은 도전층(114)과 채널층(110) 사이에 횡측으로 샌드위치(sandwich)된다. 일부 실시 예들에서, 유전층(112)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수 있다. 대안적인 실시 예들에서, 유전층(112)은 강유전 전계 효과 트랜지스터(ferroelectric field effect transistor; FeFET)를 위해 구성된 강유전 물질을 포함할 수 있으며, 이는 아래에서 상세히 설명될 것이다. 도전층(114)은 유전층(112) 및 채널층(110)에 의해 횡측으로 둘러싸이며, 전도성 필라들이라고도 할 수 있다. 전도성 필라들(114)과 유전층(112)의 조합은 필라 구조체들(115)이라고도 할 수 있다. 도전층(114)은 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합들 등과 같은 적절한 도전 물질을 포함한다. 채널층(110), 유전층(112) 및 도전층(114) 각각에 대한 형성 방법은 CVD, PVD, ALD, PECVD 등과 같은 적절한 성막 공정을 포함할 수 있다. 일부 실시 예들에서, 채널층(110), 유전층(112) 및 도전층(114)의 최상면들은 유전층(100c)의 최상면과 실질적으로 동일 평면에 있다.
일부 실시 예들에서, 채널층(110) 및 유전층(112)의 저부들이 개방되고, 도전층(114)의 저면이 노출된다. 채널층(110), 유전층(112) 및 도전층(114)의 저면들은 서로 실질적으로 동일 평면에 있을 수 있다. 이러한 실시 예들에서, 채널층(110), 유전층(112) 및 도전층(114)의 형성은 적층 구조체(ST) 위에 채널 물질을 성막하여 관통 홀들(105)을 채우는 것을 포함할 수 있다. 채널 물질은 적층 구조체(ST)의 최상면을 덮고 관통 홀들(105)의 측벽들 및 저면들을 라이닝(lining)한다. 그 후, 적층 구조체(ST)의 최상면 상과 관통 홀들(105)의 저면들 상의 채널 물질의 수평 부분들을 제거하기 위해 에칭 백(etching back) 공정과 같은 에칭 공정이 수행됨으로써, 관통 홀들(105)의 측벽들을 라이닝하는 채널층(110)을 형성한다.
그 후, 유전층(112)을 형성하기 위해 채널층(110)의 공정과 유사한 공정이 수행된다. 예를 들어, 유전 물질이 적층 구조체(ST)의 최상면 상에 성막되고 관통 홀들(105)을 채워 채널층(110)의 측벽들 및 관통 홀들(105)의 저면들을 덮는다. 그 후, 적층 구조체(ST)의 최상면 상 및 관통 홀들(105)의 저면들 상의 유전 물질의 수평 부분들을 제거하지만, 채널층(110)의 측벽들 상의 유전 물질은 남도록 에칭 백 공정과 같은 에칭 공정이 수행되어, 유전층(112)을 형성한다. 그 후, 채널층(110) 및 유전층(112)에 의해 채워지지 않은 관통 홀들(105)의 나머지 부분들을 채우도록 적층 구조체(ST) 위에 도전 물질이 성막된다. 그 다음, 적층 구조체(ST)의 최상면 위의 도전 물질의 과잉 부분들을 제거하기 위해 에칭 백 공정 또는 평탄화 공정(예를 들어, 화학적 기계적 연마(chemical mechanical polishing; CMP))이 수행된다. 하지만, 본 개시는 이에 제한되지는 않는다.
도 8b 및 도 8c는 도 8a의 A-A' 선 및 B-B' 선을 따르는 평면도들을 도시하고, 도 8a는 도 8b 또는 도 8c의 I-I' 선을 따라 나타낸 단면도이다.
도 8a 내지 도 8c를 참조하면, 일부 실시 예들에서, 채널층(110) 및 유전층(112)의 평면도들은 원형 환형, 타원형 환형 등과 같은 환형이다. 도전층(114)의 최상면도는 원형, 타원형 등일 수 있다.
도 9a-도 9d 내지 도 13a-도 13d는 후속 공정을 단면도들 및 평면도들로 도시한다. 도 9a 내지 도 13a는 각각 도 9c/도 9d 내지 도 13c/도13d의 I-I' 선을 따라 나타낸 단면도들이다. 도 9b 내지 도 13b는 각각 도 9c/도 9d 내지 도 13c/도13d의 II-II' 선을 따라 나타낸 단면도들이다. 도 9c 내지 도 13c는 각각 도 9a/도 9b 내지 도 13a/도 13b의 A-A' 선을 따르는 평면도들이다. 도 9d 내지 도 13d는 각각 도 9a/도 9b 내지 도 13a/도 13b의 B-B' 선을 따르는 평면도들이다.
그 후, 도 9a 내지 도 9d를 참조하면, 적층 구조체(ST)가 패터닝되어 슬릿 트렌치들(116)을 형성한다. 슬릿 트렌치들(116)은 적층 구조체(ST)를 종단하여 셀 영역들을 규정하고, 슬릿 트렌치들(116)을 갖는 적층 구조체(ST1)가 형성된다. 패터닝 방법은 포토리소그래피 및 에칭 공정들을 포함할 수 있다. 예를 들어, 패터닝된 마스크층(미도시)이 적층 구조체(ST) 상에 형성되고, 적층 구조체(ST)의 유전층들(100), 희생층(102) 및 도전층(101)의 부분들을 제거하기 위해 패터닝된 마스크층을 에칭 마스크로서 사용하는 에칭 공정들이 수행된다. 일부 실시 예들에서, 슬릿 트렌치들(116)은 기판(10)(도 1)에 수직인 D3 방향을 따라 유전층(100c)의 최상면으로부터 유전층(100a)의 저면까지 수직으로 연장될 수 있다. 슬릿 트렌치들(116)의 측벽들은 적층 구조체(ST1)의 유전층들(100), 도전층(101) 및 희생층(102)을 노출시킨다. 일부 실시 예들에서, 복수의 슬릿 트렌치들(116)은 D1 방향을 따라 평행하게 횡측으로 연장하도록 형성되고 적층 구조체(ST1)를 셀 영역들을 규정하기 위한 복수의 개별 섹션들로 분할한다. 적층 구조체(ST1)의 개별 섹션들은 D2 방향을 따라 배열되고 슬릿 트렌치들(116)에 의해 서로 분리된다.
도 9a 내지 도 9d 및 도 10a 내지 도 10d를 참조하면, 슬릿 트렌치들(116)에 의해 노출된 희생층(102)이 제거되고, 유전층들(100b 및 100c) 사이에 그리고 채널층(110) 및 필라 구조체들(115) 옆에 횡측으로 공동(118)이 형성된다. 공동(118)은 슬릿 트렌치들(116)과 공간적으로 연통한다. 희생층(102)의 제거는 습식 에칭, 건식 에칭, 또는 이들의 조합과 같은 에칭 공정을 포함할 수 있다. 에칭 공정은 희생층(102) 대 인접한 층들(예를 들어, 유전층들(100), 도전층(101) 등)의 높은 에칭 선택 비를 가진다. 일부 실시 예들에서, 희생층(102)은 완전히 제거되는 반면, 유전층들(100) 및 도전층(101)은 실질적으로 제거되지 않는다.
도 11a 내지 도 11d를 참조하면, 공동(118) 내에 도전층(120)이 형성된다. 도전층(120)은 도전층(101)의 물질과 유사, 동일 또는 상이한 물질을 포함할 수 있다. 예를 들어, 도전층(120)은 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 합금들, 이들의 조합들 등과 같은 금속, 금속 질화물 또는 금속 합금을 포함할 수 있다. 도전층(120)의 형성은 ALD, CVD, PVD, PECVD 등, 또는 이들의 조합들과 같은 적절한 성막 공정에 의해 적층 구조체(ST1) 위에 도전 물질을 성막하는 것을 포함할 수 있다. 도전 물질은 적층 구조체(ST1)의 최상면을 덮고 슬릿 트렌치들(116) 및 공동(118) 내를 채울 수 있다. 그 후, 공동(118) 외부의(즉, 적층 구조체(ST1)의 상부 상의 그리고 슬릿 트렌치들(116) 내의) 도전 물질의 부분들은 제거되지만, 공동(118) 내의 도전 물질은 남아, 도전층(120)을 형성한다. 도전 물질의 제거는 건식 에칭 공정과 같은 에칭 공정을 포함할 수 있다. 일부 실시 예들에서, 에칭 공정은 비등방성이어서, 에칭 공정 동안 공동(118) 및 도전층(101) 내의 도전 물질이 실질적으로 제거되지 않는다. 도 9a-도 9d 내지 도 11a-도 11d에서 도시된 공정들은 금속 대체(metal replacement) 공정이라고도 할 수 있다. 본 발명의 실시 예들에서, 도전층(120)은 금속 대체 공정에 의해 형성되는 한편, 도전층(101)은 금속 대체 공정이 아니라, 제조 공정의 초기에(즉, 적층 구조체(ST1)의 형성시에) 형성된다.
도 12a 내지 도 12d를 참조하면, 공동(118) 내에 도전층(120)이 형성된 후, 슬릿 트렌치들(116) 내에 절연 물질이 형성되어 격리 구조체들(122)을 형성한다. 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등, 또는 이들의 조합들을 포함할 수 있다. 절연 물질의 형성은 슬릿 트렌치들(116) 내에 그리고 유전층(100c)의 최상면 위에 절연 물질을 성막하는 것을 포함할 수 있다. 그 후, 유전층(100c)의 최상면 위의 절연 물질의 과잉 부분들을 제거하지만, 슬릿 트렌치들(116) 내의 절연 물질은 남도록 CMP와 같은 평탄화 공정이 수행되어, 격리 구조체들(122)을 형성한다. 격리 구조체들(122)은 적층 구조체(ST1)를 관통하고 적층 구조체(ST1)를 메모리 셀 영역들을 규정하기 위한 복수의 섹션들로 분리한다. 일부 실시 예들에서, 적층 구조체(ST1)의 각 섹션은 메모리 셀 영역에 대응한다.
예를 들어, 복수의 격리 구조체들(122)은 D1 방향으로 평행하게 연장되고, 적층 구조체(ST1)를 D2 방향을 따라 배열된 복수의 섹션들로 분리하여, 복수의 셀 영역들(CR)을 규정한다. 즉, 셀 영역들(CR)은 D2 방향을 따라 배열되고 격리 구조체들(122)에 의해 서로 분리된다.
도 13a 내지 도 13d를 참조하면, 일부 실시 예들에서, 적층 구조체(ST1) 상에 CVD, PECVD 등과 같은 적절한 성막 공정에 의해 유전층(123)이 형성된다. 유전층(123)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등, 또는 이들의 조합들을 포함할 수 있다. 유전층(123) 내에는 전도성 필라들(114) 상에 닿게 복수의 전도성 비아들(125)이 형성된다. 복수의 전도성 라인들(126)이 유전층(123) 상에 형형성되고 전도성 비아들(125)을 통해 전도성 필라들(114)에 전기적으로 연결된다. 전도성 비아들(125) 및 전도성 라인들(126)은 도전층(101, 120 또는 114)의 동일한 후보 물질들로부터 선택된 물질들을 포함할 수 있다. 예를 들어, 전도성 비아들(125) 및 전도성 라인들(126)은 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 합금들, 이들의 조합들 등과 같은 금속, 금속 질화물 또는 금속 합금을 포함할 수 있다. 일부 실시 예들에서, 유전층(123) 상에 전도성 라인들(126)의 측벽들 및/또는 최상면들을 덮도록 추가 유전층들(미도시)이 배치된다. 전도성 비아들(125) 및 전도성 라인들(126)은 단일 다마신 공정, 이중 다마신 공정 등과 같은 임의의 적절한 공정을 사용하여 형성될 수 있다.
도 13e는 도 13a 및 도 13b의 최상면도를 도시한다. 도 13a, 도 13b 및 도 13e를 참조하면, 일부 실시 예들에서, 전도성 라인들(126)은 D2 방향을 따라 평행하게 연장하도록 형성되고, 각 전도성 라인들(126)은 D1 방향을 따라 동일한 열에 배열된 상이한 셀 영역들(CR)에서의 복수의 전도성 필라들(114)에 전기적으로 연결된다. 일부 실시 예들에서, 전도성 라인들(126)은 전도성 비아들(125)을 통해 전도성 필라들(114)에 전기적으로 연결된다.
이에 따라, 도 1 및 도 13a 내지 도 13e를 참조하면, 일부 실시 예들에서, 메모리 어레이(또는 메모리 셀 어레이라고 함)(500A)를 포함하는 메모리 디바이스(1000A)가 형성된다. 반도체 다이의 제조를 완료하기 위해 메모리 어레이(500A) 상에 다른 층들을 형성하기 위한 추가 공정들(미도시)이 수행될 수 있다. 일부 실시 예들에서, 메모리 어레이(500A)는 반도체 다이의 후공정(back end of line; BEOL)에서 배치될 수 있다. 예를 들어, 메모리 어레이(500A)는 구조체(50)의 상호 연결 구조체(25) 내에 배치될 수 있다. 일부 실시 예들에서, 메모리 어레이(500A)는 상호 연결 구조체의 상부 도전층 내에, 이를테면 반도체 다이에서의 다른 모든 상호 연결 층들 위에 배치될 수 있다. 일부 다른 실시 예들에서, 메모리 어레이(500A)는 상호 연결 구조체(25)의 중간 층들 내에 배치될 수 있고, 반도체 다이는 예를 들어, 메모리 어레이(500A) 위아래에 추가 상호 연결 층들을 포함할 수 있다. 일부 실시 예들에서, 메모리 어레이(500A)는 상호 연결 구조체(25)(도 1) 내에 배치된 복수의 전도성 비아들 및 라인들(미도시)을 통해 구조체(50)의 트랜지스터들을 비롯한 논리 회로에 전기적으로 결합된다.
일부 실시 예들에서, 메모리 어레이(500A)는 D2 방향을 따라 배열되고 격리 구조체들(122)에 의해 서로 분리되는 복수의 셀 영역들(CR)을 포함한다. 셀 영역들(CR)은 각각 D1 방향을 따라 연장되고, D1 방향을 따라 배열된 복수의 메모리 셀들(MC1)을 포함할 수 있다. D1 방향 및 D2 방향은 서로 실질적으로 수직하고 기판(10)의 최상면과 평행할 수 있다. 즉, 메모리 어레이(500A)는 적어도 행들 및 열들을 포함하는 어레이로 배열되는 복수의 메모리 셀들(MC1)을 포함할 수 있다. 일부 실시 예들에서, 동일한 셀 영역(CR)에서 메모리 셀들(MC1)은 D1 방향을 따라 행으로 배열되고, 상이한 셀 영역들(CR)에서의 메모리 셀들(MC1)은 D2 방향을 따라 서로 정렬될 수 있고 열들로 배열될 수 있다. 각 셀 영역(CR)에 포함되는 메모리 셀들의 수는 도면들에 도시된 것으로 제한되지 않음을 유념한다.
일부 실시 예들에서, 메모리 어레이(500A)는 저부에서 최상부로 적층된 유전층(100a), 도전층(101), 유전층(100b), 도전층(120) 및 유전층(100c)을 포함하는 적층 구조체(ST1)를 포함한다. 전도성 필라들(114), 유전층(112) 및 채널층(110)은 적층 구조체(ST1)를 관통하고 이에 의해 횡측으로 둘러싸인다. 도전층(101)과 채널층(110) 사이에는 데이터 저장층(108)이 배치된다. 일부 실시 예들에서, 각 셀 영역들(CR)에는 복수의 메모리 셀들(MC1)이 포함된다. 메모리 셀들(MC1) 각각은 필라 구조체들(115) 중의 대응하는 필라 구조체, 채널층(110), 대응하는 필라 구조체를 둘러싸는 도전층(120)의 일 부분, 및 대응하는 필라 구조체를 둘러싸는 도전층(101)의 일 부분으로 구성된 트랜지스터(T1)를 포함한다. 일부 실시 예들에서, 전도성 필라(114) 중의 대응하는 전도성 필라는 트랜지스터(T1)의 게이트 전극(G) 역할을 하며 게이트 필라라고도 할 수 있다. 유전층(112)은 트랜지스터(T1)의 게이트 유전층 역할을 한다. 대응하는 필라 구조체는 게이트 필라 구조체라고도 할 수 있다. 채널층(110)은 트랜지스터(T1)의 채널 역할을 한다. 도전층(120)의 상기 부분은 트랜지스터(T1)의 소스 전극(S) 역할을 하고, 도전층(101)의 상기 부분은 트랜지스터(T1)의 드레인 전극(D) 역할을 한다. 즉, 트랜지스터(T1)는 게이트 필라(예를 들어, 전도성 필라들(114) 중의 대응하는 전도성 필라), 게이트 유전층(112)의 일 부분, 채널층(110)의 일 부분, 드레인 전극(D)(예를 들어, 도전층(101)의 일 부분), 및 소스 전극(S)(예를 들어, 도전층(120)의 일 부분)을 포함한다.
메모리 셀들(MC1)은 대응하는 트랜지스터들(T1)(예를 들어, 이의 드레인 측)에 결합된 대응하는 데이터 저장 구조체들(DS1)을 더 포함한다. 데이터 저장 구조체(DS1)는 데이터 저장층(108)의 일 부분 및 데이터 저장층(108)의 대향 측들 상에 배치된 전극들을 포함한다. 일부 실시 예들에서, 도전층(101)의 일 부분은 전극들 중의 하나의 전극(예를 들어, 데이터 저장 구조체(DS1)의 제1 전극) 역할을 하고, 채널층(110)의 일 부분은 전극들 중의 다른 전극(예를 들어, 데이터 저장 구조체(DS1)의 제2 전극) 역할을 한다. 즉, 트랜지스터(T1)의 드레인 전극(D)과 데이터 저장 구조체(DS1)의 제1 전극은 공통 도전층(101)을 공유하는 한편, 트랜지스터(T1)의 채널과 데이터 저장 구조체(DS1)의 제2 전극은 공통 층(예를 들어, 채널층(110)(이를테면 반도체 산화물 또는 금속 산화물층))을 공유할 수 있다.
일부 실시 예들에서, 도전층(101)의 일 부분은 트랜지스터(T1)의 드레인 전극(D)과 데이터 저장 구조체(DS1)의 제1 전극 양자의 역할을 하고, 채널층 (110)의 일 부분은 트랜지스터(T1)의 채널 영역과 데이터 저장 구조체(DS1)의 제2 전극 양자의 역할을 한다.
일부 실시 예들에서, 도전층(101), 도전층(120) 및 도전층(126)은 각각 메모리 어레이(500A)의 비트 라인(BL), 소스 라인(SL) 및 워드 라인(WL)의 역할을 한다. 비트 라인(BL)과 소스 라인(SL)은 D1 방향을 따라 평행하게 연장되고 유전층(100b)에 의해 서로 수직으로 분리된다. 워드 라인(WL)은 소스 라인(SL) 및 비트 라인(BL) 위에 배치되고 또한 D1 방향에 수직인 D2 방향으로 연장된다. 일부 실시 예들에서, 비트 라인(BL)은 동일한 셀 영역(CR) 내에서 D1 방향으로 배열된 메모리 셀들(MC1)의 드레인 전극들(D)을 전기적으로 연결하고; 소스 라인(SL)은 동일한 셀 영역(CR) 내에서 D1 방향으로 배열된 메모리 셀들(MC1)의 소스 전극들(S)을 전기적으로 연결하며; 워드 라인(WL)은 상이한 셀 영역들(CR)에 위치되고 D2 방향을 따라 동일한 열에 배열된 메모리 셀들(MC1)의 게이트 전극들(G)을 전기적으로 연결한다.
계속해서 도 13a 내지 도 13e를 참조하면, 본 발명의 실시 예들에서, 각 게이트 필라 구조체들(115) 은 D3 방향으로 연장되고, 소스 라인(SL) 및 비트 라인(BL)을 포함하여 적층 구조체(ST1)를 수직으로 관통하며, 소스 전극(S)/소스 라인(SL)(예를 들어, 도전층(120)) 및 드레인 전극(D)/비트 라인(BL)(예를 들어, 도전층(101))에 의해 횡측으로 둘러싸인다. 채널층(110)은 적층 구조체(ST1)를 관통하여, 게이트 필라 구조체들(115) 각각을 횡측으로 감싸고 게이트 필라 구조체와 적층 구조체(ST1) 사이에 횡측으로 샌드위치된다. 채널층(110)은 D3 방향으로 수직으로 연장되며 수직 채널이라고도 할 수 있다. 일부 실시 예들에서, 채널층(110)은 소스 전극(S)/소스 라인(SL)(예를 들어, 도전층(120))과 물리적으로 접촉하고, 드레인 전극(D)/비트 라인(BL)(예를 들어, 도전층(101))과는 데이터 저장층(108)에 의해 횡측으로 이격된다. 데이터 저장층(108)은 적층 구조체(ST1) 내에 임베딩되고 채널층(110) 및 게이트 필라 구조체들(115)을 횡측으로 둘러싼다. 일부 실시 예들에서, 데이터 저장층(108)은 채널층(110)과 물리적으로 접촉하고 드레인 전극(D)/비트 라인(BL)(즉, 도전층(101))에 의해 횡측으로 둘러싸인다.
계속해서 도 13a 내지 도 13d를 참조하면, 일부 실시 예들에서, 게이트 유전층(112)은 실리콘 산화물과 같은 유전 물질을 포함하고, 데이터 저장층(108)은 상 변화 물질일 수 있으며, 상 변화 메모리(PCM) 층이라고도 할 수 있다. 이러한 실시 예들에서, 메모리 셀들(MC1)은 PCM 셀들 또는 상 변화 램덤 액세스 메모리(PCRAM) 셀들이라고도 할 수 있고, 메모리 디바이스(1000A)는 PCRAM 디바이스이다. PCRAM 셀은 1 트랜지스터 1 저항기(1T1R) 구성을 가진다. 1 트랜지스터는 트랜지스터(T1)를 나타내고, 데이터 저장 구조체(DS1)가 PCM 층(108), 및 PCM 층(108)의 대향 측들 상에 배치된 두 개의 전극들(예를 들어, 도전층(101)의 일 부분 및 채널층(110)의 일 부분)으로 구성된 1 저항기이다.
일부 실시 예들에서, 상 변화 물질은 예를 들어, 적어도 하나의 칼코겐 이온(예를 들어, 주기율표 VI족의 화학 원소), 황(S), 셀레늄(Se), 텔루륨(Te), 셀레늄 황화물(SeS), 게르마늄 안티몬 텔루륨(GeSbTe), 은 인듐 안티몬 텔루륨(AgInSbTe) 등을 포함하는 칼코게나이드 물질들이거나 이를 포함할 수 있다. 일부 실시 예들에서, PCM 층(108)은 예를 들어, 게르마늄 텔루륨 화합물(GeTeX), 비소 텔루륨 화합물(AsTeX), 또는 비소 셀레늄 화합물(AsSeX)이거나 이를 포함할 수 있으며, 여기서 X는 예를 들어, 게르마늄(Ge), 실리콘(Si), 갈륨(Ga), 란타나이드(ln), 인(P), 붕소(B), 탄소(C), 질소(N), 산소(O), 이들의 조합 등과 같은 원소들일 수 있거나 이를 포함할 수 있다.
일부 실시 예들에서, PCM 층(108)은 각각 데이터 비트를 나타내는 가변 상들을 가진다. 예를 들어, PCM 층(108)은 상이한 조건들 하에서 서로 교환될 수 있는 결정질 상 및 비정질 상을 가진다. 결정질 상 및 비정질 상은 각각 이진 "1" 및 이진 "0"을 나타내거나, 또는 그 반대일 수 있다. 이에 따라, PCM 층(108)은 상이한 상들에 대응하는 상이한 저항들을 가진다. 예를 들어, 비정질 상에서 PCM 층(108)은 상대적으로 고저항을 가져, PCM 셀(MC1)에 저장된 데이터가 이진 "0"임을 나타내는 데 사용될 수 있고, 결정질 상에서 PCM 층(108)은 상대적으로 저저항을 가져, PCM 셀(MC1)에 저장된 데이터가 이진 "1"임을 나타내는 데 사용될 수 있다. 일부 실시 예들에서, 적절한 바이어스 조건들을 제공함으로써, PCM 층(108)은 전기 저항의 상이한 상태들(예를 들어, 저저항을 갖는 제1 상태 및 고저항을 갖는 제2 상태) 사이에서 전환되어 데이터를 저장할 수 있다.
PCM 셀(MC1)의 동작 동안, PCM 셀(MC1)의 데이터 상태는 PCM 층(108)의 상을 전환함으로써 설정(set) 및 재설정(reset)될 수 있다. 일부 실시 예들에서, 동작 동안, PCM 층(108)은 PCM 층(108)에 걸쳐 인가되는 전압에 따라 비정질 상태(예를 들어, 고저항)와 결정질 상(예를 들어, 저저항) 사이에서 변한다. 예를 들어, 동작(예를 들어, 설정 또는 재설정) 동안, 제1 전압(Vg)이 게이트 전극(G)에 인가되고, 제2 전압(Vd)이 드레인 전극(D)에 인가되는 한편, 소스 전극은 접지(예를 들어, 소스 전극(S)에 인가되는 전압(Vs)이 0이다)됨으로써, PCM 층(108)을 통해 흐르는 전류(또는 기록 전류라고 한다)가 생성된다. 일부 실시 예들에서, 도 13a에 도시된 바와 같이, PCM 셀(MC1)의 동작 동안의 기록 전류 경로(CP1)는 드레인 전극(D)으로부터, 그 다음 PCM 층(108) 및 채널층(110)을 통해, 그리고 소스 전극(S)으로 흐를 수 있다.
일부 실시 예들에서, 설정 동작 동안, PCM 층(108)은 PCM 층(108)을 통해 흐르는 전류(CP1)로부터 발생하는 줄(Joule) 열을 사용하여 PCM 층(108)을 상대적으로 낮은(예를 들어, PCM 층(108)의 결정점보다 높지만 PCM 층(108)의 융점보다는 낮은) 온도로 가열함으로써 결정질 상으로 전환될 수 있다. 설정 동작시 PCM 층(108)을 통해 흐르는 전류는 설정 전류(Iset)라고도 할 수 있다. 재설정 동작 동안, PCM 층(108)은 PCM 층(108)을 통해 흐르는 또 다른 전류로부터 발생하는 줄 열을 사용하여 PCM 층(108)을 상대적으로 높은(예를 들어, PCM 층(108)의 융점보다 높은) 온도로 가열함으로써 비정질 상으로 전환될 수 있다. 재설정 동작시 PCM 층(108)을 통해 흐르는 전류는 재설정 전류(Ireset)라고도 할 수 있다.
도 14a 내지 도 14c는 각각 PCM 셀의 설정 동작 동안 전류 진폭 대 시간을 도시한 그래프들이고, 도 14d는 PCM 셀의 재설정 동작 동안 전류 진폭 대 시간을 도시한 그래프이다.
도 14a 내지 도 14d를 참조하면, 일부 실시 예들에서, 설정 전류(I)는 재설정 전류(Ireset)보다 낮은 전류 진폭 및 긴 시간(예를 들어, 전체 펄스 폭)을 가진다. 이와 같이, 설정 동작 동안 PCM 층(108)은 PCM 층(108)의 결정화를 가능하게 하기 위해, 상대적으로 긴 시간 동안 상대적으로 보다 낮은 설정 전류(Iset)로부터 발생하는 상대적으로 낮은 온도에 의해 가열되는 한편, 재설정 동작 동안 PCM 층(108)은 비정질 상태로 전환되도록 상대적으로 짧은 시간 동안 상대적으로 높은 재설정 전류(Ireset)로부터 발생하는 상대적으로 높은 온도에 의해 가열된다 . 예를 들어, 도 14a 및 도 14d에 도시된 바와 같이, 설정 전류(Iset)의 전류 진폭(CA1)은 재설정 전류(Ireset)의 전류 진폭(CA0)보다 낮고, 설정 전류(Iset)의 펄스 폭(W1)은 재설정 전류(Ireset)의 펄스 폭(W0)보다 클 수 있다. 일부 실시 예들에서, 예를 들어, 설정 전류(Iset)의 펄스 폭(W1)은 100ns 내지 200ns의 범위일 수 있는 한편, 재설정 전류(Ireset)의 펄스 폭(W0)은 20ns 미만일 수 있다.
일부 실시 예들에서, 설정 동작 동안, 설정 전류(Iset)는 도 14a에 도시된 바와 같이, 일정한 전류 진폭(CA1)을 가질 수 있다. 대안적으로, 설정 전류(Iset)는 가변 전류 진폭을 가질 수 있다. 예를 들어, 설정 전류(Iset)는 도 14b에 도시된 바와 같이, 제1 펄스 폭(W1')과 제1 전류 진폭(CA1)을 가질 수 있고, 그 다음 전류 진폭은 제1 전류 진폭(CA1)로부터 전류 진폭이 제로로 감소될 때까지 점진적으로 감소된다. 일부 다른 실시 예들에서, 설정 전류(Iset)는 펄스 폭과 각각 다양한 전류 진폭들을 가질 수 있다. 예를 들어, 도 14c에 도시된 바와 같이, 설정 전류(Iset)는 제1 펄스 폭(W1')과 제1 전류 진폭(CA1), 제2 펄스 폭(W2)과 제2 전류 진폭(CA2), 제3 펄스 폭(W3)과 제3 전류 진폭(CA3), 제4 펄스 폭(W4)과 제4 전류 진폭(CA4) 등을 가질 수 있다. 전류 진폭들은 제1 전류 진폭(CA1)에서 제4 전류 진폭(CA4)으로 순차적으로 감소될 수 있다. 도 14c에서는 네 개의 상이한 전류 진폭들이 사용되지만, 설정 전류(Iset)에 대해 더 많거나 더 적은 전류 진폭들이 적용될 수 있다.
다시 도 13a 내지 도 13d를 참조하면, 일부 다른 실시 예들에서, 게이트 유전층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등, 또는 이들의 조합들과 같은 유전 물질을 포함한다. 데이터 저장층(108)은 가변 저항들을 갖는 유전 물질을 포함할 수 있다. 예를 들어, 가변 저항 층(108)은 HfO2와 같은 금속 산화물, 또는 WOx, HfOx, AlOx 등과 같은 산화 금속, 또는 이들의 조합들을 포함할 수 있다. 이러한 실시 예들에서, 데이터 저장층(108)은 가변 저항 층이라고도 할 수 있다. 메모리 셀들(MC1)은 저항성 랜덤 액세스 메모리(RRAM) 셀들이고, 메모리 디바이스(1000A)는 RRAM 디바이스라고도 할 수 있다.
이러한 실시 예들에서, 각 메모리 셀들(MC1)은 1 트랜지스터 1 저항기(1T1R) 구성을 가지며, 여기서 1 트랜지스터는 트랜지스터(T1)를 나타내고, 데이터 저장 구조체(DS1)가 가변 저항 층 (108), 및 가변 저항 층(108)의 대향 측들 상에 배치된 두 개의 전극들(예를 들어, 도전층(101)의 일 부분 및 채널층(110)의 일 부분)을 포함하는 1 저항기이다.
일부 실시 예들에서, 가변 저항 층(108)은 가변 저항 층(108)에 걸쳐 인가되는 상이한 전압들에 따라 다수의 저항 상태들(예를 들어, 고저항 상태 및 저저항 상태) 사이에서 전환될 수 있다. 이러한 저항 전환이 일어나는 메커니즘은 가변 저항 층(108) 내에 배열되는 선택적으로 전도성인 필라멘트들과 관련이 있다. 일부 실시 예들에서, 형성 동작 동안, 처음에 가변 저항 층(108)에 전도성 필라멘트들을 형성하기 위해 가변 저항 층(108)에 걸쳐 특정 전압(예를 들어, 형성 전압)이 인가된다. 이러한 형성 전압은 고전기장을 생성하고 가변 저항 층(108)에 국부적인 산소 빈자리들(oxygen vacancies)의 형성을 유도한다. 이러한 국부적인 산소 빈자리들은 가변 저항 층(108)의 대향 측들 상의 전극들(예를 들어, 도전층(101)의 일 부분과 채널층(110)의 일 부분) 사이에서 연장될 수 있는 전도성 필라멘트들을 형성하도록 정렬되는 경향이 있다. 형성 동작 후, 가변 저항 층(108)은 상대적으로 저저항률을 가진다. 일 실시 예들에서, 형성 전압은 일반적으로 메모리 셀들을 설정 또는 재설정하는 데 사용되는 전압과 상이한 전압이며 일반적으로 값이 더 높다. 기록(예를 들어, 설정 또는 재설정) 동작 동안, 인가되는 전압에 따라, 가변 저항 유전층(108)은 제1 데이터 상태(예를 들어, 이진 "0")와 연관된 고저항 상태와 제2 데이터 상태(예를 들어, "1")와 연관된 저저항 상태 간의 또는 그 반대의 가역적인 변화를 겪을 것이다.
설정 동작 동안, 가변 저항 층(108)에 걸쳐 인가되는 설정 전압은 형성 전압과 상이한 극성을 가질 수 있다. 예를 들어, 제1 전압이 게이트 전극(G)에 인가되고, 제2 전압이 드레인 전극(D)에 인가되며, 소스 전극은 접지됨으로써, 가변 저항 층(108)의 전도성 필라멘트들이 해리되고 이에 따라 가변 저항 층(108)의 저항이 증가한다. 즉, 가변 저항 층(108)은 제1 데이터 상태(예를 들어, 이진 "0")에 대응하는 고저항 상태로 설정될 수 있다. 일부 실시 예들에서, 설정 동작 동안, 전류는 전류 경로(CP1)로서 도시된 바와 같이, 드레인 전극(D)으로부터, 가변 저항 층(108) 및 채널층(110)을 통해, 소스 전극(S)으로 흐른다.
재설정 동작 동안, 전압은 반전되어 가변 저항 층(108)에 걸쳐 인가된다. 즉, 가변 저항 층(108)에 걸쳐 인가되는 재설정 전압은 설정 전압과 상이한 극성을 가진다. 예를 들어, 제1 전압이 게이트 전극(G)에 인가되고, 제2 전압이 소스 전극(S)에 인가되며, 드레인 전극(D)이 접지됨으로써, 가변 저항 층(108)에서 전도성 필라멘트들의 형성이 유도되고 이에 따라 가변 저항 층(108)의 저항이 감소한다. 즉, 가변 저항 층(108)은 제2 데이터 상태(예를 들어, "1")에 대응하는 저저항 상태로 재설정될 수 있다. 일부 실시 예들에서, 재설정 동작 동안, 전류는 전류 경로(CP2)로 도시된 바와 같이, 소스 전극(S)으로부터, 채널층(110) 및 가변 저항 층(108)을 통해, 드레인 전극(D)으로 흐르며, 이는 전류 경로(CP1)로부터 반전된 것이다.
도 15a 및 도 15b는 RRAM 셀의 설정 동작 및 재설정 동작 동안 전압 진폭 대 시간을 도시한 그래프이다. 도 13a, 도 15a 및 도 15b에 도시된 바와 같이, 일부 실시 예들에서, 가변 저항 층(108)에 걸쳐 인가되는 설정 전압(Vset)의 전압 진폭(VA)은 가변 저항 층(108)에 걸쳐 인가되는 재설정 전압(Vreset)의 전압 진폭(VA)과 실질적으로 동일할 수 있다. 설정 전압(Vset)의 펄스 폭(W)과 재설정 전압(Vreset)의 펄스 폭(W)은 실질적으로 동일할 수 있다. 즉, 설정 및 재설정 동작들 동안, 가변 저항 층(108)에 걸쳐 인가되는 전압들은 상이한 극성들을 가지며, 실질적으로 동일한 전압 진폭 및 펄스 폭을 가질 수 있다. 가변 저항 층(108)은 이에 걸쳐 인가되는 전압을 반전시킴으로써 설정 및 재설정될 수 있다. 하지만, 본 개시는 이에 제한되지는 않는다. 일부 다른 실시 예들에서, 가변 저항 층(108)에 걸쳐 인가되는 전압을 반전시키는 것 외, 설정 전압 및 재설정 전압은 상이한 전압 진폭들 및/또는 상이한 펄스 폭들을 가질 수 있다.
다시 도 13a 내지 도 13d를 참조하면, 데이터 저장층(108)이 가변 저항 층인 일부 다른 실시 예들에서, 게이트 유전층(112)은 강유전 물질을 포함할 수 있으며 강유전층이라고도 할 수 있다. 강유전 물질은 Zr, Si, La와 같은 도펀트(들)로 도핑된 하프늄 산화물(HfOx), 하프늄 지르코늄 산화물(HZO), AlScN, ZrOx, ZrOxPb3Ge5O11(PGO), 티탄산 지르콘산 연(PZT), SrBi2Ta2O9(SBT 또는 SBTO), SrB4O7(SBO), SraBibTacNbdOx(SBTN), SrTiO3 (STO), BaTiO3 (BTO), (BixLay)Ti3O12(BLT), LaNiO3 (LNO), YMnO3, ZrO2, 지르코늄 규산염, ZrAlSiO, 하프늄 산화물(HfO2), 하프늄 규산염, HfAlO, LaAlO, 란타넘 산화물, Ta2O5, 및/또는 다른 적절한 강유전 물질, 또는 이들의 조합들을 포함할 수 있다. 하지만, 본 개시는 이에 제한되지는 않는다.
이러한 실시 예들에서, 강유전층(112)은 상이한 분극 방향들로 분극될 수 있고, 강유전층(112)에 걸쳐 인가되는 전압을 변화시킴으로써 강유전층(112)의 분극 방향이 변경될 수 있다. 트랜지스터(T1)의 문턱 전압은 강유전층(112)의 분극 상태가 변화함에 따라 달라질 수 있다. 예를 들어, 강유전층(112)은 상대적으로 높은 문턱 전압에 대응하는 제1 분극 방향과 상대적으로 낮은 문턱 전압에 대응하는 제2 분극 방향 사이에서 전환될 수 있다. 제1 분극 방향(예를 들어, 높은 문턱 전압) 및 제2 분극 방향(예를 들어, 낮은 문턱 전압)은 각각 제1 데이터 상태(예를 들어, "0") 및 제2 데이터 상태(예를 들어, "1")를 나타낼 수 있으며, 또는 그 반대일 수 있다.
이러한 실시 예들에서, 트랜지스터(T1)는 메모리 구성요소의 일 유형인 강유전 전계 효과 트랜지스터(FeFET)이다. 즉, 각 메모리 셀들(MC1)은 하나의 셀 내에 두 유형의 메모리 구성요소들을 포함한다. 첫 번째 유형의 메모리 구성요소는 메모리 셀(MC1)의 임계 전압을 제어하는 데 사용되는 FeFET(T1)이고, 두 번째 유형의 메모리 구성요소는 메모리 셀(MC1)의 저항을 제어하는 데 사용되는 데이터 저장 구조체(DS1)(예를 들어, 저항기)를 포함하는 RRAM이다. 두 유형의 메모리 구성요소들은 각각 제1 데이터 상태(예를 들어, "0") 및 제2 데이터 상태(예를 들어, "1")를 저장할 수 있다. 예를 들어, FeFET는 높은 문턱 전압 상태에 대응하여 제1 데이터 상태(예를 들어, "0")와 낮은 문턱 전압 상태에 대응하여 제2 데이터 상태(예를 들어, "1")를 저장할 수 있는 한편, 데이터 저장 구조체(DS1)는 높은 저항 상태에 대응하여 제1 데이터 상태(예를 들어, "0")와 낮은 저항 상태에 대응하여 제2 데이터 상태(예를 들어, "1")를 저장할 수 있다. 이에 따라, FeFET 및 RRAM을 포함하는 메모리 셀(MC1)은 다음의 네 개의 데이터 상태들: 높은 문턱 전압 상태 및 높은 저항 상태에 대응하여 제1 데이터 상태(예를 들어, "00"), 높은 문턱 전압 상태 및 낮은 저항 상태에 대응하여 제2 데이터 상태(예를 들어, "01"), 낮은 문턱 전압 상태 및 높은 저항 상태에 대응하여 제3 데이터 상태(예를 들어, "10"), 그리고 낮은 문턱 전압 상태 및 낮은 저항 상태에 대응하여 제4 데이터 상태(예를 들어, "11")를 저장할 수 있다.
일부 실시 예들에서, 동일한 메모리 셀 내의 두 유형의 메모리 구성요소들은 별개로 동작(예를 들어, 설정)될 수 있고, 두 유형의 메모리 구성요소의 동작들은 서로 영향을 미치지 않는다.
FeFET의 동작(예를 들어, 설정 또는 재설정) 동안, 게이트 전극(G) 상에 동작 전압이 인가되는 한편, 소스 전극(S)과 드레인 전극(D)은 접지된다. 예를 들어, 설정 동작 동안, 게이트 전극(G) 상에 양의 전압이 인가되는 한편, 소스 전극(S)과 드레인 전극(D)은 접지됨으로써, 강유전층(112)이 제1 분극 상태로 분극된다. 재설정 동작 동안에는, 게이트 전극(G) 상에 음의 전압이 인가되는 한편, 소스 전극(S)과 드레인 전극(D)은 접지됨으로써, 강유전층(112)이 제2 분극 상태로 분극된다. RRAM의 동작은 상술된 동작들과 실질적으로 동일하다.
FeFET의 동작 동안, 소스 전극(S) 및 드레인 전극(D)은 접지되기 때문에, 전류는 가변 저항 층(108)을 통해 흐르지 않을 것이다. 이에 따라, FeFET의 동작은 RRAM의 데이터 저장 구조체(DS1)에 포함된 가변 저항 층(108)에 영향을 미치지 않을 것이다. 한편, RRAM의 동작 동안, 강유전층(112)에 걸쳐 인가되는 전압은 FeFET가 동작될 때 강유전층(112)에 걸쳐 인가되는 전압보다 낮다. 이에 따라, RRAM의 동작 동안, 강유전층(112)에 걸쳐 인가되는 전압은 강유전층(112)의 분극 상태를 변화시키지 않을 것이고 이에 따라 FeFET의 데이터 상태에 영향을 미치지 않을 것이다. 예를 들어, FeFET의 동작(예를 들어, 설정 또는 재설정) 동안, 게이트 전극(G) 상에 인가되는 전압은 2V 내지 4V(또는 -2V 내지 -4V)의 범위인 한편, 소스 전극(S)과 드레인 전극(D)은 접지된다. RRAM의 동작(예를 들어, 설정 또는 재설정) 동안, 게이트 전극(G) 상에 인가되는 제1 전압은 1V 내지 2V의 범위일 수 있고, 소스 전극(S) 및 드레인 전극(D) 중 하나 상에 인가되는 제2 전압은 1V 내지 3V의 범위일 수 있는 한편, 소스 전극(S) 및 드레인 전극(D) 중 다른 하나는 접지된다.
설명을 위해 FeFET와 RRAM의 조합이 상술되었지만, 본 개시는 이에 제한되지 않고, 하나의 메모리 셀(MC1)에 또한 상이한 메모리 구성요소들의 다른 조합이 적용될 수 있다. 예를 들어, 메모리 셀이 두 유형의 메모리 구성요소들을 포함하는 일부 다른 실시 예들에서, 게이트 유전층(112)은 강유전층일 수 있는 한편, 데이터 저장층(108)은 PCM 층일 수 있다. 이와 같이, 메모리 셀(MC1)은 하나의 메모리 셀 내에 FeFET와 PCRAM을 포함한다.
계속해서 도 13a 내지 도 13d를 참조하면, 또 다른 실시 예에서, 데이터 저장층(108)은 하이-k(high-k) 유전 물질과 같은 유전 물질을 포함한다. 하이-k 유전 물질은 HfO2, ZrO2, Al2O3, AlHfZrO, NbO 등, 또는 이들의 조합들을 포함할 수 있다. 이러한 실시 예들에서, 데이터 저장 구조체(DS1)는 데이터 저장층(108)(예를 들어, 하이-k 유전 물질), 및 데이터 저장층(108)의 대향 측들 상에 배치된 전극들(예를 들어, 도전층(101)의 일 부분 및 채널층(110)의 일 부분)을 포함하는 커패시터이다. 이에 따라, 메모리 셀(MC1)은 1-트랜지스터 1-커패시터(1T1C) 구성을 가지며 동적 랜덤 액세스 메모리(DRAM) 셀이라고도 할 수 있다.
도 16은 본 개시의 일부 다른 실시 예들에 따른 메모리 어레이(500B)를 포함하는 메모리 디바이스(1000B)를 도시한 단면도이다. 메모리 디바이스(1000B)는 게이트 유전층(112) 및 채널층(110)의 저부들이 개방되지 않고, 게이트 필라(114)의 저면이 게이트 유전층(112)에 의해 덮인다는 점을 제외하고는, 메모리 디바이스(1000A)와 유사하다.
도 16을 참조하면, 일부 실시 예들에서, 채널층(110) 및 게이트 유전층(112)의 단면도들은 U자형일 수 있고, 게이트 필라들(114)은 채널층(110) 및 게이트 유전층(112) 상에 배치되고 이들에 의해 횡측으로 둘러싸인다. 일부 실시 예들에서, 도 7a에 도시된 바와 같이 적층 구조체(ST)에 관통 홀들(105)이 형성된 후, 채널 물질, 유전 물질 및 도전 물질이 적층 구조체(ST) 상에 순차적으로 형성되고 관통 홀들(105) 내를 채운다. 그 후, 적층 구조체(ST)의 최상면 위의 도전 물질, 유전 물질 및 채널 물질의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 공정이 수행된다.
도 17a 및 도 17b는 본 개시의 일부 다른 실시 예들에 따른 메모리 어레이(500C)를 포함하는 메모리 디바이스(1000C)의 단면도 및 평면도를 도시한다. 도 17a는 도 17b의 I-I' 선을 따라 나타낸 단면도이다. 도 17b는 도 17a의 B-B' 선을 따르는 평면도이다. 메모리 디바이스(1000C)는 데이터 저장 구조체(DS1)의 전극 역할을 하도록 도전층(101)의 횡측 리세스들 내에 도전층이 또한 형성된다는 점을 제외하고는, 메모리 디바이스(1000A)와 유사하다.
도 17a 및 도 17b를 참조하면, 일부 실시 예들에서, 데이터 저장층(108) 및 도전층(109)이 도전층(101)의 횡측 리세스들(107) 내에 형성된다. 도 6 및 도 7a를 참조하면, 일부 실시 예들에서, 데이터 저장 물질층(108')이 형성된 후, 리세스들(107) 외부의 데이터 저장 물질층(108')을 제거하기 위해 에칭 공정이 수행된다. 일부 실시 예들에서, 에칭 공정은 리세스들(107) 내의 데이터 저장 물질층(108')의 일 부분을 횡측으로 더 에칭함으로써, 리세스들(107)을 가득 채우지 않는 데이터 저장층(108)을 형성할 수 있다. 즉, 리세스들(107)은 데이터 저장층(108)에 의해 부분적으로 채워진다. 일부 실시 예들에서, 도전층(109)은 데이터 저장층(108)에 의해 채워지지 않은 리세스들(107)의 나머지 부분들을 채우도록 또한 형성된다.
도전층(109)의 형성 공정은 데이터 저장층(108)의 형성 공정과 유사할 수 있다. 예를 들어, 리세스들(107)을 부분적으로 채우는 데이터 저장층(108)이 형성된 후, 도전 물질이 ALD, CVD 등, 또는 이들의 조합들과 같은 적절한 성막 공정에 의해 적층 구조체(ST)의 최상면 및 관통 홀들(105)의 표면들을 따라 그리고 리세스들(107)의 나머지 부분들을 채우게 형성된다. 도전 물질은 도전층(101)의 동일한 후보 물질들로부터 선택될 수 있다. 그 후, 리세스들(107) 외부의 도전 물질을 제거하지만 리세스들(107) 내의 도전층(109)은 남아 있도록 에칭 공정이 수행된다. 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합들을 포함할 수 있다.
계속해서 도 17a 및 도 17b를 참조하면, 데이터 저장층(108)은 도전층(101)과 도전층(109) 사이에 횡측으로 샌드위치되고, 채널층(110)은 채널층(110)과 데이터 저장층(108) 사이의 도전층(109)에 의해, 데이터 저장층(108)과 횡측으로 이격된다. 도전층(109)은 유전층들(100a와 100b) 사이에 수직으로 샌드위치되고, 데이터 저장층(108)과 채널층(110) 사이에 횡측으로 샌드위치된다. 도전층(109)의 측벽들은 적층 구조체(ST1)의 측벽들과 실질적으로 정렬되고 채널층(110)과 접촉할 수 있다. 일부 실시 예들에서, 도전층(101)의 일 부분은 데이터 저장 구조체(DS1)의 전극들 중의 하나의 전극(예를 들어, 제1 전극)의 역할을 하고, 도전층(109)은 데이터 저장 구조체(DS1)의 전극들 중의 다른 전극(예를 들어, 제2 전극)으로서의 기능을 한다. 즉, 메모리 셀(MC1) 내에서, 트랜지스터(T1)의 드레인 전극(D)과 데이터 저장 구조체(DS1)의 제1 전극은 공통 도전층(101)을 공유한다. 데이터 저장 구조체(DS1)의 제2 전극(즉, 도전층(109))은 제1 전극과 반대편에 있는 데이터 저장층(108)의 타측 상에 배치된다.
일부 실시 예들에서, 데이터 저장층(108) 및 도전층(109)의 단면 형상들은 직사각형, 정사각형 등일 수 있다. 데이터 저장층(108) 및 도전층(109)의 높이들은 실질적으로 서로 동일하다. 여기서, 데이터 저장층(108) 및 도전층(109)의 높이들은 각각 최상면으로부터 저면까지의 거리들을 나타낸다. 일부 실시 예들에서, 데이터 저장층(108)의 최상면 및 도전층(109)의 최상면은 서로 실질적으로 동일 평면에 있고 유전층(100b)의 저면과 접촉하며, 데이터 저장층(108)의 저면 및 도전층(109)의 저면은 서로 실질적으로 동일 평면에 있고 유전층(100a)의 최상면과 접촉한다. 도 17b의 평면도에서 볼 때, 데이터 저장층(108) 및 도전층(109)은 환형이고 게이트 구조체(115) 및 채널층(110)을 횡측으로 둘러싼다.
도 18은 본 개시의 일부 다른 실시 예들에 따른 메모리 어레이(500D)를 포함하는 메모리 디바이스(1000D)를 도시한 단면도이다. 메모리 디바이스(1000D)는 메모리 디바이스(1000D)의 메모리 어레이(500D)가 하나보다 많은 계층의 메모리 셀들을 포함한다는 점을 제외하고는, 메모리 디바이스(1000A)와 유사하다.
예를 들어, 메모리 어레이(500D)는 제1 계층(Tr1)의 메모리 셀들 및 제1 계층(Tr1) 상에 적층된 제2 계층(Tr2)의 메모리 셀들을 포함하는 3차원(3D) 메모리 어레이이다. 메모리 어레이(500D)의 각 계층은 행들 및 열들을 포함하는 어레이로 배열된 복수의 메모리 셀들을 포함한다. 제2 계층(Tr2)의 구조는 상술된 제1 계층(Tr1)의 구조와 유사하다. 제2 계층(Tr2)에서의 일부 구성요소들은 제1 계층(Tr1)에서의 같은 부호들에 숫자 1 또는 100을 더한 것으로 표기될 수 있음을 유념한다. 예를 들어, 제1 계층(Tr1)에서의 메모리 셀은 MC1로 표기되는 한편, 제2 계층(Tr2)에서의 메모리 셀은 MC2로 표기되며; 제1 계층(Tr1)에서의 유전층들은 100a-100c로 표기되는 한편, 제2 계층(Tr2)에서의 유전층들은 200a-200c로 표기되는 등이다. 이에 따라, 제2 계층(Tr2)에서의 구성요소들의 특성들, 물질들 및 형성 방법들을 제1 계층(Tr1)에서의 대응하는 참조 부호들을 갖는 피처들을 참조함으로써 도 1 내지 도 13을 참조하는 논의에서 찾을 수 있다.
일부 실시 예들에서, 메모리 어레이(500D)의 제1 계층(Tr1)은 어레이로 배열된 복수의 메모리 셀들(MC1)을 포함할 수 있다. 메모리 어레이(500D)의 제2 계층(Tr2)은 어레이로 배열된 복수의 메모리 셀들(MC2)을 포함할 수 있다 일부 실시 예들에서, 메모리 어레이의 제1 계층(Tr1)이 형성된 후, 유전층(150)이 메모리 어레이의 제1 계층(Tr1) 상에 형성되고 워드 라인들(WL)을 덮는다. 유전층(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등과 같은 적절한 유전 물질을 포함하고, CVD와 같은 성막에 의해 형성될 수 있다. 그 후, 제1 계층(Tr1) 상에 메모리 어레이의 제2 계층(Tr2)을 형성하기 위해 제1 계층(Tr1)의 형성에 대하여 도 1 내지 도 13에서 설명된 공정들이 반복된다. 도면들에 도시된 메모리 어레이의 계층들의 수 및 각 계층에 포함된 메모리 셀들의 수는 단지 예시를 위한 것일 뿐이며, 본 개시는 이에 제한되지 않음을 유념한다. 일부 다른 실시 예들에서, 둘보다 많은 계층의 메모리 어레이들이 메모리 디바이스에 포함될 수 있다.
도 18을 참조하면, 일부 실시 예들에서, 제2 계층(Tr2)의 메모리 셀들(MC2)은 각각 D3 방향으로 제1 계층(Tr1)의 대응하는 메모리 셀들(MC1)과 중첩되고, 실질적으로 정렬되거나 엇갈리게 되어 있을 수 있다. 일부 실시 예들에서, 워드 라인(WL1)의 최상면 및 측벽들이 유전층(150)에 의해 덮인다. 이와 같이, 워드 라인들(WL1)은 워드 라인들(WL1)과 제2 계층(Tr2)에서의 메모리 셀들(MC2) 사이에 배치된 유전층(150)의 일 부분에 의해, 제2 계층(Tr2)의 메모리 셀들(MC2)(예를 들어, 게이트 필라들(214))과 분리된다. 이러한 실시 예들에서, 제1 계층(Tr1)에서, 워드 라인(WL1)은 D2 방향을 따라 동일한 열에 배열된 메모리 셀들(MC1)의 게이트 전극들(114)을 연결하고; 제2 계층(Tr2)에서, 워드 라인(WL2)은 D2 방향을 따라 동일한 열에 배열된 메모리 셀들(MC2)의 게이트 전극(214)을 연결한다. 즉, 워드 라인은 동일한 계층에 배치된 대응하는 메모리 셀들의 게이트 전극들을 연결하고, 상이한 계층들에서의 게이트 전극들은 상이한 워드 라인들에 연결된다. 하지만, 본 개시는 이에 제한되지는 않는다.
도 19는 본 개시의 일부 다른 실시 예들에 따른 메모리 어레이(500E)를 포함하는 메모리 디바이스(1000E)를 도시한 단면도이다. 메모리 디바이스(1000E)는 워드 라인들이 상이한 계층들에 배치된 메모리 셀들의 게이트 전극들을 연결한다는 점을 제외하고는, 메모리 디바이스(1000D)와 유사하다.
도 19를 참조하면, 일부 실시 예들에서, 전도성 비아들(128)이 유전층(150)에 또한 형성되고 제2 계층(Tr2)에서의 메모리 셀들의 게이트 전극(214)을 워드 라인들(WL1)에 전기적으로 연결한다. 제1 계층(Tr1)의 메모리 셀들(MC1)과 제2 계층(Tr2)의 메모리 셀들(MC2)은 D3 방향으로 서로 실질적으로 정렬될 수 있다. 워드 라인들(WL1)은 D2 방향으로 연장되고 상이한 셀 영역들에서의 복수의 메모리 셀들(MC1) 및 상이한 영역들에서의 복수의 메모리 셀들(MC2)에 걸쳐 연장된다. 일부 실시 예들에서, 각 워드 라인(WL1)은 전도성 비아들(125)을 통해 D2 방향을 따라 동일한 열에 배열된 제1 계층(Tr1)의 메모리 셀들(MC1)의 게이트 전극들(114)에 전기적으로 연결되고, 전도성 비아들(125)을 통해 D2 방향을 따라 동일한 열에 배열된 제2 계층(Tr2)의 메모리 셀들(MC2)의 게이트 전극들(214)에 전기적으로 연결된다. 워드 라인(WL1)과 메모리 셀들(MC2) 간의 위치 관계는 메모리 셀들(MC2)이 워드 라인(WL1) 위에 배치된다는 점을 제외하고는, 워드 라인(WL1)과 메모리 셀(MC1) 간의 위치 관계(도 13e에 도시됨)와 유사하다.
즉, 제2 계층(Tr2)의 메모리 셀들(MC2)의 일부와 제1 계층(Tr1)의 메모리 셀들(MC1)의 일부는 서로 정렬되고 공통 워드 라인(WL1)을 공유한다. 워드 라인(WL1)은 대응하는 메모리 셀들(MC1 및 MC2) 사이에 수직으로 배치될 수 있다. 전도성 비아들(125)은 대응하는 메모리 셀들(MC1)의 게이트 전극들(114)과 워드 라인(WL1) 사이에 배치되어 그 사이에 전기적 연결을 제공한다. 전도성 비아들(128)은 대응하는 메모리 셀들(MC2)의 게이트 전극들(214)과 워드 라인(WL1) 사이에 배치되어 그 사이에 전기적 연결을 제공한다.
이러한 실시 예들에서는, 전도성 라인들(126)(예를 들어, 공통 워드 라인들(WL1))이 메모리 셀들(MC1과 MC2)에 의해 공유되기 때문에, 도 18에 도시된 메모리 셀들(MC2) 위에 배치된 전도성 라인들(226)은 생략될 수 있다. 일부 실시 예들에서, 더 많은 유전층들 및 전도성 피처들(예를 들어, 전도성 비아들 또는 라인들) 및/또는 더 많은 계층들의 메모리 셀들(도시되지 않음)이 제2 계층(Tr2) 위에 적층될 수 있고, 제2 계층(Tr2) 위의 상위 계층들에서의 메모리 셀들의 게이트 필라들은 제2 계층(Tr2) 위의 상위 계층들에서의 메모리 셀들의 게이트 필라들과 메모리 셀들(MC2)의 게이트 필라들(214) 사이에 배치된 전도성 피처들을 통해, 메모리 셀들(MC2)의 게이트 필라들(214)에 전기적으로 연결되고, 또한 게이트 필라들(214)을 통해 워드 라인들(WL1)에 전기적으로 연결될 수 있다. 대안적으로, 제2 계층(Tr2) 위의 상위 계층들에서의 메모리 셀들은 별도의 워드 라인들을 사용할 수 있다.
도 20은 본 개시의 일부 다른 실시 예들에 따른 메모리 어레이(500F)를 포함하는 메모리 디바이스(1000F)를 도시한 단면도이다. 메모리 디바이스(1000F)는 공통 워드 라인이 메모리 스택의 상위 계층 위에 배치된다는 점을 제외하고는, 메모리 디바이스(1000E)와 유사하다.
도 20을 참조하면, 제1 계층(Tr1)에서의 메모리 셀들(MC1)과 제2 계층(Tr2)에서의 메모리 셀들(MC2)이 공통 워드 라인을 공유하는 일부 실시 예들에서, 워드 라인(WL)은 제2 계층(Tr2) 위에 배치될 수 있다. 예를 들어, 전도성 비아들(125)은 제1 계층(Tr1)과 제2 계층(Tr2) 사이의 유전층(123) 내에 임베딩되고 게이트 필라들(114) 및 게이트 필라들(214)에 전기적으로 연결된다. 전도성 라인들(126)(예를 들어, 워드 라인들(WL))은 게이트 필라들(214) 위에 배치되고 전도성 라인들(126)과 게이트 필라들(214) 사이에 배치된 전도성 비아들(225)을 통해, 게이트 필라들(214)에 전기적으로 연결된다.
본 개시의 실시 예들에서, 메모리 디바이스는 후공정에 임베딩되고 수직 채널을 포함한다. 이와 같이, 메모리 디바이스의 풋 프린트 또는 메모리 크기가 감소될 수 있다. 또한, 수직 채널을 갖는 메모리 디바이스는 3D 메모리 디바이스를 실현하기 위해 수직으로 적층 가능하여, 메모리 밀도를 높일 수 있다.
본 개시의 일부 실시 예들에 따르면, 메모리 디바이스는 기판 위에 배치된 제1 메모리 셀을 포함한다. 제1 메모리 셀은 트랜지스터 및 트랜지스터에 결합된 데이터 저장 구조체를 포함한다. 트랜지스터는 게이트 필라 구조체, 게이트 필라 구조체 주위를 횡측으로 감싸는 채널층, 채널층을 둘러싸는 소스 전극, 및 채널층을 둘러싸는 드레인 전극을 포함한다. 드레인 전극은 드레인 전극과 소스 전극 사이에 있는 유전층에 의해 소스 전극과 분리된다. 데이터 저장 구조체는 채널층을 둘러싸고 제1 전극과 제2 전극 사이에 샌드위치되는 데이터 저장층을 포함한다. 트랜지스터의 드레인 전극과 데이터 저장 구조체의 제1 전극은 공통 도전층을 공유한다.
본 개시의 일부 다른 실시 예들에 따르면, 메모리 디바이스는 기판 위에 배치되는 메모리 어레이의 제1 계층을 포함한다. 메모리 어레이의 제1 계층은 적층 구조체, 제1 게이트 필라 구조체, 채널층 및 제1 데이터 저장층을 포함한다. 적층 구조체는 저부에서 최상부로 적층된 제1 유전층, 제1 도전층, 제2 유전층, 제2 도전층 및 제3 유전층을 포함한다. 제1 게이트 필라 구조체는 적층 구조체를 관통하고 이에 의해 횡측으로 둘러싸인다. 채널층은 적층 구조체와 제1 게이트 필라 구조체 사이에 배치된다. 제1 데이터 저장층은 제1 유전층 상에 그리고 제1 도전층과 채널층 사이에 횡측으로 배치된다.
본 개시의 일부 실시 예들에 따르면, 메모리 디바이스를 형성하는 방법은: 저부에서 최상부로 적층된 제1 유전층, 제1 도전층, 제2 유전층, 희생층 및 제3 유전층을 포함하는 제1 적층 구조체를 형성하는 단계; 제1 적층 구조체를 관통하는 관통 홀을 형성하기 위해 제1 적층 구조체를 패터닝하는 단계; 제1 도전층, 제1 유전층 및 제2 유전층에 의해 규정되는 횡측 리세스를 형성하도록 관통 홀에 의해 노출된 제1 도전층의 일 부분을 제거하는 단계; 횡측 리세스에 데이터 저장층을 형성하는 단계; 관통 홀에 제1 채널층 및 제1 게이트 필라 구조체를 형성하는 단계; 및 희생층을 제2 도전층으로 대체하는 단계를 포함한다.
전술한 내용은 해당 기술분야의 통상의 기술자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시 예들의 특징들을 개략적으로 설명한다. 해당 기술분야의 통상의 기술자들은 여기에 소개된 실시 예들의 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위한 다른 공정들 및 구조들을 설계 또는 변형하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있음을 이해해야 한다. 또한 해당 기술분야의 통상의 기술자들은 또한 이와 같은 균등한 구성들이 본 개시의 사상 및 범위에서 벗어나지 않음과, 본 개시의 사상 및 범위에서 벗어나지 않고 자신들이 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.
실시 예들
실시 예 1. 메모리 디바이스에 있어서,
기판 위에 배치된 제1 메모리 셀 - 제1 메모리 셀은 트랜지스터를 포함함 -; 및
트랜지스터에 결합된 데이터 저장 구조체를 포함하고,
트랜지스터는,
게이트 필라 구조체;
게이트 필라 구조체 주위를 횡측으로 감싸는 채널층;
채널층을 둘러싸는 소스 전극; 및
채널층을 둘러싸고, 유전층에 의해 소스 전극과 분리되는 드레인 전극을 포함하며 - 유전층은 드레인 전극과 소스 전극 사이에 있음 -,
데이터 저장 구조체는,
채널층을 둘러싸고, 제1 전극과 제2 전극 사이에 샌드위치(sandwich)되는 데이터 저장층을 포함하되,
트랜지스터의 드레인 전극과 데이터 저장 구조체의 제1 전극은 공통 도전층을 공유하는 것인, 메모리 디바이스.
실시 예 2. 실시 예 1에 있어서, 데이터 저장층은 드레인 전극과 채널층 사이에 배치되고 드레인 전극 및 채널층과 접촉하며, 채널층의 일 부분은 트랜지스터의 채널 및 데이터 저장 구조체의 제2 전극 양자의 역할을 하는 것인, 메모리 디바이스.
실시 예 3. 실시 예 1에 있어서, 제2 전극은 데이터 저장층과 채널층 사이에 배치되는 것인, 메모리 디바이스.
실시 예 4. 실시 예 3에 있어서, 데이터 저장층 및 제2 전극의 최상면들은 유전층에 의해 덮이고 유전층과 접촉하는 것인, 메모리 디바이스.
실시 예 5. 실시 예 1에 있어서, 데이터 저장층은 상 변화 물질, 가변 저항 물질 또는 하이-k(high-k) 유전 물질을 포함하는 것인, 메모리 디바이스.
실시 예 6. 실시 예 1에 있어서, 게이트 필라 구조체는 게이트 필라 및 게이트 필라를 둘러싸는 강유전층을 포함하고,
제1 메모리 셀은,
강유전층을 포함하는 제1 유형의 메모리 구성요소; 및
데이터 저장층을 포함하는 제2 유형의 메모리 구성요소를 포함하는 것인, 메모리 디바이스.
실시 예 7. 실시 예 1에 있어서, 드레인 전극의 측벽은 소스 전극 및 유전층의 측벽들로부터 횡측으로 리세싱되고, 데이터 저장층은 드레인 전극의 측벽과 접촉하고 기판의 최상면에 수직인 방향으로 소스 전극과 중첩되는 것인, 메모리 디바이스.
실시 예 8. 실시 예 1에 있어서, 제1 메모리 셀 상에 적층된 제2 메모리 셀을 더 포함하며, 제2 메모리 셀과 제1 메모리 셀은 공통 워드 라인을 공유하는 것인, 메모리 디바이스.
실시 예 9. 메모리 디바이스에 있어서,
기판 위에 배치된 메모리 어레이의 제1 계층(tier)을 포함하며,
메모리 어레이의 제1 계층은,
저부에서 최상부로 적층된 제1 유전층, 제1 도전층, 제2 유전층, 제2 도전층 및 제3 유전층을 포함하는 적층 구조체;
적층 구조체를 관통하고 적층 구조체에 의해 횡측으로 둘러싸이는 제1 게이트 필라 구조체;
적층 구조체와 제1 게이트 필라 구조체 사이에 배치된 채널층; 및
제1 유전층 상에 그리고 제1 도전층과 채널층 사이에 횡측으로 배치된 제1 데이터 저장층을 포함하는 것인, 메모리 디바이스.
실시 예 10. 실시 예 9에 있어서, 제1 유전층 상에 그리고 제1 데이터 저장층과 채널층 사이에 횡측으로 배치된 추가 도전층을 더 포함하는, 메모리 디바이스.
실시 예 11. 실시 예 9에 있어서, 제1 게이트 필라 구조체의 저면은 채널층의 저면과 동일 평면에 있는 것인, 메모리 디바이스.
실시 예 12. 실시 예 9에 있어서, 제1 게이트 필라 구조체의 저면은 채널층에 의해 덮이는 것인, 메모리 디바이스.
실시 예 13. 실시 예 9에 있어서, 제1 도전층 및 제2 도전층은 각각 메모리 어레이의 제1 계층의 비트 라인 및 소스 라인의 역할을 하며 제1 방향으로 연장되고, 메모리 디바이스는 제1 게이트 필라 구조체 위에 배치되고 제1 게이트 필라 구조체에 전기적으로 연결된 제1 워드 라인을 더 포함하며, 제1 워드 라인은 제1 방향에 수직인 제2 방향으로 연장되는 것인, 메모리 디바이스.
실시 예 14. 실시 예 13에 있어서, 제1 계층의 제1 워드 라인 위에 적층된 메모리 어레이의 제2 계층을 더 포함하며, 제1 워드 라인은 제4 유전층 내에 임베딩되고, 제1 워드 라인과 제2 계층의 제2 게이트 필라 구조체 사이의 제4 유전층의 일 부분에 의해, 제2 계층의 제2 게이트 필라 구조체와 분리되는 것인, 메모리 디바이스.
실시 예 15. 실시 예 9에 있어서, 제1 계층 위에 적층된 메모리 어레이의 제2 계층을 더 포함하며, 제2 계층의 제2 게이트 필라 구조체는 제1 계층의 제1 게이트 필라 구조체에 전기적으로 연결되고, 메모리 어레이의 제1 계층과 제2 계층은 공통 워드 라인을 공유하는 것인, 메모리 디바이스.
실시 예 16. 반도체 디바이스를 형성하기 위한 방법으로서,
저부에서 최상부로 적층된 제1 유전층, 제1 도전층, 제2 유전층, 희생층 및 제3 유전층을 포함하는 제1 적층 구조체를 형성하는 단계;
제1 적층 구조체를 관통하는 관통 홀을 형성하기 위해 제1 적층 구조체를 패터닝하는 단계;
제1 도전층, 제1 유전층 및 제2 유전층에 의해 규정되는 횡측 리세스를 형성하도록 관통 홀에 의해 노출된 제1 도전층의 일 부분을 제거하는 단계;
횡측 리세스 내에 데이터 저장층을 형성하는 단계;
관통 홀에 제1 채널층 및 제1 게이트 필라 구조체를 형성하는 단계; 및
희생층을 제2 도전층으로 대체하는 단계를 포함하는, 방법.
실시 예 17. 실시 예 16에 있어서, 제1 채널층을 형성하기 전에 횡측 리세스 내에 추가 도전층을 형성하는 단계를 더 포함하며, 추가 도전층은 데이터 저장층과 제1 채널층 사이에 형성되는 것인, 방법.
실시 예 18. 실시 예 16에 있어서, 제1 채널층 및 제1 게이트 필라 구조체를 형성하는 단계는,
제1 적층 구조체의 최상면 상에 채널 물질을 성막하고 관통 홀 내를 채우는 단계;
제1 적층 구조체의 최상면 상의 채널 물질의 수평 부분들 및 관통 홀의 저부의 채널 물질의 수평 부분들을 에칭함으로써, 관통 홀의 측벽 상에 제1 채널층을 형성하는 단계; 및
제1 채널층이 형성된 후 관통 홀 내에 제1 게이트 필라 구조체를 형성하는 단계를 포함하는 것인, 방법.
실시 예 19. 실시 예 16에 있어서, 제1 채널층 및 제1 게이트 필라 구조체를 형성하는 단계는,
제1 적층 구조체의 최상면 상에 채널 물질, 게이트 유전 물질 및 도전 물질을 순차적으로 형성하고 관통 홀을 채우는 단계; 및
제1 적층 구조체의 최상면 상에서 채널 물질, 게이트 유전 물질 및 도전 물질의 과잉 부분들을 제거하기 위해 평탄화 공정을 수행하는 단계 - 관통 홀 내에 남아 있는 채널 물질은 제1 채널층 및 게이트 유전 물질을 형성하고 관통 홀 내에 남아 있는 도전 물질은 제1 게이트 필라 구조체를 형성함 - 를 포함하는 것인, 방법.
실시 예 20. 실시 예 16에 있어서,
제1 적층 구조체 및 제1 게이트 필라 구조체 상에 제4 유전층을 형성하는 단계;
제4 유전층 상에 제2 적층 구조체를 형성하는 단계; 및
제2 적층 구조체를 관통하는 제2 채널층 및 제2 게이트 필라 구조체를 형성하는 단계를 더 포함하며,
전도성 비아는 제2 게이트 필라 구조체의 제2 필라를 제1 게이트 필라 구조체의 제1 필라에 전기적으로 연결하기 위해 제4 유전층 내에 형성되는 것인, 방법.

Claims (10)

  1. 메모리 디바이스에 있어서,
    기판 위에 배치된 제1 메모리 셀 - 상기 제1 메모리 셀은 트랜지스터를 포함함 -; 및
    상기 트랜지스터에 결합된 데이터 저장 구조체를 포함하고,
    상기 트랜지스터는,
    게이트 필라 구조체;
    상기 게이트 필라 구조체 주위를 횡측으로 감싸는 채널층;
    상기 채널층을 둘러싸는 소스 전극; 및
    상기 채널층을 둘러싸고, 유전층에 의해 상기 소스 전극과 분리되는 드레인 전극을 포함하며 - 상기 유전층은 상기 드레인 전극과 상기 소스 전극 사이에 있음 -,
    상기 데이터 저장 구조체는,
    상기 채널층을 둘러싸고, 제1 전극과 제2 전극 사이에 샌드위치(sandwich)되는 데이터 저장층을 포함하되,
    상기 트랜지스터의 상기 드레인 전극과 상기 데이터 저장 구조체의 상기 제1 전극은 공통 도전층을 공유하고,
    상기 데이터 저장층은 상기 드레인 전극과 상기 채널층 사이에 배치되고 상기 드레인 전극 및 상기 채널층과 접촉하며, 상기 채널층의 일 부분은 상기 트랜지스터의 채널 및 상기 데이터 저장 구조체의 상기 제2 전극 양자의 역할을 하는 것인, 메모리 디바이스.
  2. 메모리 디바이스에 있어서,
    기판 위에 배치된 제1 메모리 셀 - 상기 제1 메모리 셀은 트랜지스터를 포함함 -; 및
    상기 트랜지스터에 결합된 데이터 저장 구조체를 포함하고,
    상기 트랜지스터는,
    게이트 필라 구조체;
    상기 게이트 필라 구조체 주위를 횡측으로 감싸는 채널층;
    상기 채널층을 둘러싸는 소스 전극; 및
    상기 채널층을 둘러싸고, 유전층에 의해 상기 소스 전극과 분리되는 드레인 전극을 포함하며 - 상기 유전층은 상기 드레인 전극과 상기 소스 전극 사이에 있음 -,
    상기 데이터 저장 구조체는,
    상기 채널층을 둘러싸고, 제1 전극과 제2 전극 사이에 샌드위치되는 데이터 저장층을 포함하되,
    상기 트랜지스터의 상기 드레인 전극과 상기 데이터 저장 구조체의 상기 제1 전극은 공통 도전층을 공유하고,
    상기 제2 전극은 상기 데이터 저장층과 상기 채널층 사이에 배치되는 것인, 메모리 디바이스.
  3. 제2항에 있어서, 상기 데이터 저장층 및 상기 제2 전극의 최상면들은 상기 유전층에 의해 덮이고 상기 유전층과 접촉하는 것인, 메모리 디바이스.
  4. 메모리 디바이스에 있어서,
    기판 위에 배치된 제1 메모리 셀 - 상기 제1 메모리 셀은 트랜지스터를 포함함 -; 및
    상기 트랜지스터에 결합된 데이터 저장 구조체를 포함하고,
    상기 트랜지스터는,
    게이트 필라 구조체;
    상기 게이트 필라 구조체 주위를 횡측으로 감싸는 채널층;
    상기 채널층을 둘러싸는 소스 전극; 및
    상기 채널층을 둘러싸고, 유전층에 의해 상기 소스 전극과 분리되는 드레인 전극을 포함하며 - 상기 유전층은 상기 드레인 전극과 상기 소스 전극 사이에 있음 -,
    상기 데이터 저장 구조체는,
    상기 채널층을 둘러싸고, 제1 전극과 제2 전극 사이에 샌드위치되는 데이터 저장층을 포함하되,
    상기 트랜지스터의 상기 드레인 전극과 상기 데이터 저장 구조체의 상기 제1 전극은 공통 도전층을 공유하고,
    상기 데이터 저장층은 상 변화 물질, 가변 저항 물질 또는 하이-k(high-k) 유전 물질을 포함하는 것인, 메모리 디바이스.
  5. 메모리 디바이스에 있어서,
    기판 위에 배치된 제1 메모리 셀 - 상기 제1 메모리 셀은 트랜지스터를 포함함 -; 및
    상기 트랜지스터에 결합된 데이터 저장 구조체를 포함하고,
    상기 트랜지스터는,
    게이트 필라 구조체;
    상기 게이트 필라 구조체 주위를 횡측으로 감싸는 채널층;
    상기 채널층을 둘러싸는 소스 전극; 및
    상기 채널층을 둘러싸고, 유전층에 의해 상기 소스 전극과 분리되는 드레인 전극을 포함하며 - 상기 유전층은 상기 드레인 전극과 상기 소스 전극 사이에 있음 -,
    상기 데이터 저장 구조체는,
    상기 채널층을 둘러싸고, 제1 전극과 제2 전극 사이에 샌드위치되는 데이터 저장층을 포함하되,
    상기 트랜지스터의 상기 드레인 전극과 상기 데이터 저장 구조체의 상기 제1 전극은 공통 도전층을 공유하고,
    상기 게이트 필라 구조체는 게이트 필라 및 상기 게이트 필라를 둘러싸는 강유전층을 포함하고,
    상기 제1 메모리 셀은,
    상기 강유전층을 포함하는 제1 유형의 메모리 구성요소; 및
    상기 데이터 저장층을 포함하는 제2 유형의 메모리 구성요소를 포함하는 것인, 메모리 디바이스.
  6. 메모리 디바이스에 있어서,
    기판 위에 배치된 제1 메모리 셀 - 상기 제1 메모리 셀은 트랜지스터를 포함함 -; 및
    상기 트랜지스터에 결합된 데이터 저장 구조체를 포함하고,
    상기 트랜지스터는,
    게이트 필라 구조체;
    상기 게이트 필라 구조체 주위를 횡측으로 감싸는 채널층;
    상기 채널층을 둘러싸는 소스 전극; 및
    상기 채널층을 둘러싸고, 유전층에 의해 상기 소스 전극과 분리되는 드레인 전극을 포함하며 - 상기 유전층은 상기 드레인 전극과 상기 소스 전극 사이에 있음 -,
    상기 데이터 저장 구조체는,
    상기 채널층을 둘러싸고, 제1 전극과 제2 전극 사이에 샌드위치되는 데이터 저장층을 포함하되,
    상기 트랜지스터의 상기 드레인 전극과 상기 데이터 저장 구조체의 상기 제1 전극은 공통 도전층을 공유하고,
    상기 드레인 전극의 측벽은 상기 소스 전극 및 상기 유전층의 측벽들로부터 횡측으로 리세싱되고, 상기 데이터 저장층은 상기 드레인 전극의 상기 측벽과 접촉하고 상기 기판의 최상면에 수직인 방향으로 상기 소스 전극과 중첩되는 것인, 메모리 디바이스.
  7. 메모리 디바이스에 있어서,
    기판 위에 배치된 제1 메모리 셀 - 상기 제1 메모리 셀은 트랜지스터를 포함함 -;
    상기 트랜지스터에 결합된 데이터 저장 구조체; 및
    상기 제1 메모리 셀 상에 적층된 제2 메모리 셀 - 상기 제2 메모리 셀과 상기 제1 메모리 셀은 공통 워드 라인을 공유함 - 을 포함하고,
    상기 트랜지스터는,
    게이트 필라 구조체;
    상기 게이트 필라 구조체 주위를 횡측으로 감싸는 채널층;
    상기 채널층을 둘러싸는 소스 전극; 및
    상기 채널층을 둘러싸고, 유전층에 의해 상기 소스 전극과 분리되는 드레인 전극을 포함하며 - 상기 유전층은 상기 드레인 전극과 상기 소스 전극 사이에 있음 -,
    상기 데이터 저장 구조체는,
    상기 채널층을 둘러싸고, 제1 전극과 제2 전극 사이에 샌드위치되는 데이터 저장층을 포함하되,
    상기 트랜지스터의 상기 드레인 전극과 상기 데이터 저장 구조체의 상기 제1 전극은 공통 도전층을 공유하는 것인, 메모리 디바이스.
  8. 메모리 디바이스에 있어서,
    기판 위에 배치된 메모리 어레이의 제1 계층(tier)을 포함하며,
    상기 메모리 어레이의 제1 계층은,
    저부에서 최상부로 적층된 제1 유전층, 제1 도전층, 제2 유전층, 제2 도전층 및 제3 유전층을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하고 상기 적층 구조체에 의해 횡측으로 둘러싸이는 제1 게이트 필라 구조체;
    상기 적층 구조체와 상기 제1 게이트 필라 구조체 사이에 배치된 채널층; 및
    상기 제1 유전층 상에 그리고 상기 제1 도전층과 상기 채널층 사이에 횡측으로 배치된 제1 데이터 저장층을 포함하는 것인, 메모리 디바이스.
  9. 제8항에 있어서, 상기 제1 유전층 상에 그리고 상기 제1 데이터 저장층과 상기 채널층 사이에 횡측으로 배치된 추가 도전층을 더 포함하는, 메모리 디바이스.
  10. 메모리 디바이스를 형성하는 방법으로서,
    저부에서 최상부로 적층된 제1 유전층, 제1 도전층, 제2 유전층, 희생층 및 제3 유전층을 포함하는 제1 적층 구조체를 형성하는 단계;
    상기 제1 적층 구조체를 관통하는 관통 홀을 형성하기 위해 상기 제1 적층 구조체를 패터닝하는 단계;
    상기 제1 도전층, 상기 제1 유전층 및 상기 제2 유전층에 의해 규정되는 횡측 리세스를 형성하도록 상기 관통 홀에 의해 노출된 상기 제1 도전층의 일 부분을 제거하는 단계;
    상기 횡측 리세스 내에 데이터 저장층을 형성하는 단계;
    상기 관통 홀 내에 제1 채널층 및 제1 게이트 필라 구조체를 형성하는 단계; 및
    상기 희생층을 제2 도전층으로 대체하는 단계를 포함하는, 방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11723218B2 (en) * 2020-06-29 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
KR20220014517A (ko) * 2020-07-29 2022-02-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US11342382B1 (en) 2020-12-11 2022-05-24 Micron Technology, Inc. Capacitive pillar architecture for a memory array
CN116234296A (zh) * 2022-01-18 2023-06-06 北京超弦存储器研究院 动态存储器以及soc芯片
CN116234298B (zh) * 2022-01-26 2024-02-23 北京超弦存储器研究院 动态存储器及soc芯片
CN116209244B (zh) * 2022-01-26 2024-02-23 北京超弦存储器研究院 动态存储器及存储装置
CN116234299B (zh) * 2022-01-27 2024-02-23 北京超弦存储器研究院 动态存储器及其制作方法、soc芯片
CN116234302B (zh) * 2022-05-17 2024-03-15 北京超弦存储器研究院 一种半导体器件结构及其制造方法、dram和电子设备
CN116234303B (zh) * 2022-05-17 2024-03-15 北京超弦存储器研究院 一种半导体器件结构及其制造方法、dram和电子设备
CN116234301B (zh) * 2022-05-17 2024-03-15 北京超弦存储器研究院 一种半导体器件结构及其制造方法、dram和电子设备
CN116234305B (zh) * 2022-05-17 2024-03-15 北京超弦存储器研究院 一种半导体器件结构及其制造方法、dram和电子设备
CN116234304B (zh) * 2022-05-17 2024-03-15 北京超弦存储器研究院 一种半导体器件结构及其制造方法、dram和电子设备
TWI817672B (zh) * 2022-05-19 2023-10-01 南亞科技股份有限公司 具有單側電容器的半導體結構
WO2024000197A1 (zh) * 2022-06-28 2024-01-04 华为技术有限公司 存储阵列及其制作方法、存储器、电子设备
CN116209246B (zh) * 2022-07-07 2024-03-15 北京超弦存储器研究院 半导体器件及其制造方法、电子设备
CN115394784A (zh) * 2022-08-26 2022-11-25 中国科学院微电子研究所 存储器件及其制造方法及包括存储器件的电子设备
CN117794247A (zh) * 2022-09-21 2024-03-29 华为技术有限公司 存储阵列及其制作方法、存储器、电子设备及读写方法
CN116209251B (zh) * 2022-09-22 2024-03-15 北京超弦存储器研究院 半导体器件及其制造方法、电子设备
CN116209250B (zh) * 2022-09-22 2024-03-15 北京超弦存储器研究院 半导体器件及其制造方法、电子设备
CN116209259B (zh) * 2022-11-01 2024-03-15 北京超弦存储器研究院 存储单元阵列结构和制备方法
CN116209258B (zh) * 2022-11-01 2024-03-29 北京超弦存储器研究院 存储单元的存储结构和制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772935B1 (ko) * 2006-08-07 2007-11-02 삼성전자주식회사 트랜지스터 및 그 제조 방법
JP5079927B2 (ja) 2010-02-23 2012-11-21 パナソニック株式会社 不揮発性メモリ装置の製造方法、不揮発性メモリ素子、および不揮発性メモリ装置
US20160163389A1 (en) 2014-12-09 2016-06-09 SanDisk Technologies, Inc. Three-dimensional memory structure having a back gate electrode
US20190393223A1 (en) 2017-03-31 2019-12-26 Intel Corporation Vertical shared gate thin-film transistor-based charge storage memory
US20200013791A1 (en) 2017-02-04 2020-01-09 Monolithic 3D Inc. 3d semiconductor device and structure

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2323164B1 (en) 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
US7075146B2 (en) 2004-02-24 2006-07-11 Micron Technology, Inc. 4F2 EEPROM NROM memory arrays with vertical devices
US7355230B2 (en) 2004-11-30 2008-04-08 Infineon Technologies Ag Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
CN102544049B (zh) 2010-12-22 2014-04-16 中国科学院微电子研究所 三维半导体存储器件及其制备方法
KR20140068627A (ko) * 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법
US9728584B2 (en) 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
US9431410B2 (en) * 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
WO2016093947A1 (en) 2014-12-09 2016-06-16 Sandisk Technologies Llc Three-dimensional memory structure having a back gate electrode
US9589982B1 (en) * 2015-09-15 2017-03-07 Macronix International Co., Ltd. Structure and method of operation for improved gate capacity for 3D NOR flash memory
US9859338B2 (en) * 2016-03-21 2018-01-02 Winbond Electronics Corp. Three-dimensional resistive memory
WO2017171824A1 (en) * 2016-03-31 2017-10-05 Intel Corporation High mobility asymmetric field effect transistors with a band-offset semiconductor drain spacer
US10991675B2 (en) 2016-10-10 2021-04-27 Monolithic 3D Inc. 3D semiconductor device and structure
WO2018182609A1 (en) 2017-03-30 2018-10-04 Intel Corporation Vertical multi-gate thin film transistors
CN108962905B (zh) 2017-05-19 2021-02-02 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
US11011529B2 (en) 2017-06-29 2021-05-18 Micron Technology, Inc. Memory arrays comprising vertically-alternating tiers of insulative material and memory cells and methods of forming a memory array comprising memory cells individually comprising a transistor and a capacitor
CN110010606B (zh) 2018-01-05 2023-04-07 硅存储技术公司 衬底沟槽中具有浮栅的双位非易失性存储器单元
US10797107B2 (en) 2018-02-27 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device including phase change material layers and method for manufacturing thereof
JP2019169591A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 半導体記憶装置
CN111146237B (zh) 2019-12-18 2023-09-26 上海集成电路研发中心有限公司 一种阻变存储器单元结构及制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772935B1 (ko) * 2006-08-07 2007-11-02 삼성전자주식회사 트랜지스터 및 그 제조 방법
JP5079927B2 (ja) 2010-02-23 2012-11-21 パナソニック株式会社 不揮発性メモリ装置の製造方法、不揮発性メモリ素子、および不揮発性メモリ装置
US20160163389A1 (en) 2014-12-09 2016-06-09 SanDisk Technologies, Inc. Three-dimensional memory structure having a back gate electrode
US20200013791A1 (en) 2017-02-04 2020-01-09 Monolithic 3D Inc. 3d semiconductor device and structure
US20190393223A1 (en) 2017-03-31 2019-12-26 Intel Corporation Vertical shared gate thin-film transistor-based charge storage memory

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