KR20180086374A - 가변 저항 메모리 소자 - Google Patents

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Abstract

본 발명에 따른 가변 저항 메모리 소자는, 제1 메모리 영역 및 제2 메모리 영역을 포함하는 기판, 상기 제1 메모리 영역 상에 제공되고, 상기 기판으로부터 제1 높이에 위치하는 제1 가변 저항 패턴, 및 상기 제2 메모리 영역 상에 제공되고, 상기 기판으로부터 상기 제1 높이보다 낮은 제2 높이에 위치하는 제2 가변 저항 패턴을 포함한다. 상기 제1 가변 저항 패턴의 최대 저항 값은 상기 제2 가변 저항 패턴의 최대 저항 값과 다르다.

Description

가변 저항 메모리 소자{VARIABLE RESISTANCE MEMORY DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 가변저항 메모리 소자에 관한 것이다.
반도체 메모리 소자의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory), PRAM(phase-change Random Access Memory), 및 RRAM(Resistive Random Access Memory)과 같은 차세대 반도체 메모리 소자들이 개발되고 있다. 이러한 차세대 반도체 메모리 소자들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
자기기억소자(MRAM)는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광받고 있다. 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 서로 다른 스위칭 특성을 갖는 가변 저항 패턴들을 포함하는 가변 저항 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 저항 레벨이 서로 다른 메모리 셀들을 포함하는 가변 저항 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 가변 저항 메모리 소자는, 제1 메모리 영역 및 제2 메모리 영역을 포함하는 기판; 상기 제1 메모리 영역 상에 제공되고, 상기 기판으로부터 제1 높이에 위치하는 제1 가변 저항 패턴; 및 상기 제2 메모리 영역 상에 제공되고, 상기 기판으로부터 상기 제1 높이보다 낮은 제2 높이에 위치하는 제2 가변 저항 패턴을 포함할 수 있다. 상기 제1 가변 저항 패턴의 최대 저항 값은 상기 제2 가변 저항 패턴의 최대 저항 값과 다를 수 있다.
본 발명에 따른 가변 저항 메모리 소자는, 기판 상에 수직으로 적층되고, 서로 직렬로 연결되는 가변 저항 패턴들; 상기 가변 저항 패턴들 중 최하부의 가변 저항 패턴에 연결되는 선택 소자; 및 상기 가변 저항 패턴들 중 최상부의 가변 저항 패턴에 연결되는 배선 패턴을 포함할 수 있다. 상기 가변 저항 패턴들의 각각은 상기 배선 패턴을 통해 인가되는 전압에 의해 제어될 수 있다.
본 발명의 개념에 따르면, 가변 저항 소자는 기판으로부터 서로 다른 높이에 제공되는 가변 저항 패턴들을 포함할 수 있다. 이 경우, 상기 가변 저항 패턴들이 서로 다른 스위칭 특성을 가지도록 형성하는 것이 용이할 수 있다. 이에 따라, 서로 다른 스위칭 특성을 갖는 상기 가변 저항 패턴들이 단일 기판 상에 용이하게 제공될 수 있다. 더하여, 상기 가변 저항 소자는 상기 가변 저항 패턴들에 의해 정의되는 메모리 셀들을 포함할 수 있다. 상기 가변 저항 패턴들이 상기 기판으로부터 서로 다른 높이에 제공됨에 따라, 단일 기판 상에 저항 레벨이 서로 다른 상기 메모리 셀들을 제공하는 것이 용이할 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 평면도이다.
도 2는 도 1의 A-A'및 B-B'에 따른 단면도이다.
도 3a는 본 발명의 실시예들에 따른 가변 저항 패턴의 일 예를 나타내는 단면도이다.
도 3b는 본 발명의 실시예들에 따른 가변 저항 패턴의 다른 예를 나타내는 단면도이다.
도 4a 및 도 4b는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 제1 메모리 영역과 제2 메모리 영역 내 단위 메모리 셀들을 각각 나타내는 회로도이다.
도 5 및 도 6은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 A-A'및 B-B'에 대응하는 단면도들이다.
도 7은 본 발명의 일부 실시예들의 일 변형예에 따른 가변 저항 메모리 소자를 나타내는 평면도이다.
도 8은 도 7의 A-A', B-B', 및 C-C'에 따른 단면도이다.
도 9는 본 발명의 일부 실시예들의 일 변형예에 따른 가변 저항 메모리 소자의 제3 메모리 영역 내 단위 메모리 셀을 나타내는 회로도이다.
도 10 내지 도 12는 본 발명의 일부 실시예들의 일 변형예에 따른 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 7의 A-A', B-B', 및 C-C'에 대응하는 단면도들이다.
도 13은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 평면도이다.
도 14는 도 13의 A-A'에 따른 단면도이다.
도 15는 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 16은 도 15의 단위 메모리 셀에 의해 구현되는 복수의 저항 상태들을 설명하기 위한 표이다.
도 17 내지 도 19는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 13의 A-A'에 대응하는 단면도들이다.
도 20은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 평면도이다.
도 21은 도 20의 A-A'및 B-B'에 따른 단면도이다.
도 22a 및 도 22b는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 제1 메모리 영역과 제2 메모리 영역 내 단위 메모리 셀들을 각각 나타내는 회로도이다.
도 23은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 20의 A-A'및 B-B'에 대응하는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 평면도이고, 도 2는 도 1의 A-A'및 B-B'에 따른 단면도이다. 도 3a는 본 발명의 실시예들에 따른 가변 저항 패턴의 일 예를 나타내는 단면도이고, 도 3b는 본 발명의 실시예들에 따른 가변 저항 패턴의 다른 예를 나타내는 단면도이다. 도 4a 및 도 4b는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 제1 메모리 영역과 제2 메모리 영역 내 단위 메모리 셀들을 각각 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 제1 메모리 영역(R1) 및 제2 메모리 영역(R2)을 포함하는 기판(100)이 제공될 수 있다. 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2)은 상기 기판(100)의 서로 다른 영역들일 수 있다. 상기 제1 메모리 영역(R1)은 메모리 셀들이 제공되는 상기 기판(100)의 일부이고, 상기 제2 메모리 영역(R2)은 추가적인 메모리 셀들이 제공되는 상기 기판(100)의 다른 일부일 수 있다. 상기 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다.
상기 기판(100) 상에 하부 층간 절연막(102)이 제공될 수 있다. 상기 하부 층간 절연막(102)은 상기 기판(100) 상에 제공된 선택 소자들을 덮을 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들이거나 다이오드들일 수 있다. 상기 하부 층간 절연막(102)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 하부 층간 절연막(102) 내에 배선 구조체(110)가 제공될 수 있다. 상기 배선 구조체(110)는 상기 기판(100)으로부터 이격되는 배선들(106) 및 상기 배선들(106)에 연결되는 콘택들(104)을 포함할 수 있다. 상기 배선들(106)은 상기 콘택들(104)을 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 배선들(106) 및 상기 콘택들(104)은 금속 물질을 포함할 수 있다. 일 예로, 상기 배선들(106) 및 상기 콘택들(104)은 구리(Cu)를 포함할 수 있다. 일부 실시예들에 따르면, 상기 배선들(106)의 상면들은 상기 하부 층간 절연막(102)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 하부 층간 절연막(102) 상에 제1 층간 절연막(156), 제2 층간 절연막(146), 제3 층간 절연막(136), 및 제4 층간 절연막(126)이 적층될 수 있다. 상기 하부 층간 절연막(102) 상에 상기 제1 층간 절연막(156)이 제공될 수 있고, 상기 제2 층간 절연막(146)은 상기 하부 층간 절연막(102)과 상기 제1 층간 절연막(156) 사이에 제공될 수 있다. 상기 제3 층간 절연막(136)은 상기 제2 층간 절연막(146)과 상기 하부 층간 절연막(102) 사이에 제공될 수 있고, 상기 제4 층간 절연막(126)은 상기 제3 층간 절연막(136)과 상기 하부 층간 절연막(102) 사이에 제공될 수 있다. 상기 제1 내지 제4 층간 절연막들(156, 146, 136, 126)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
상기 제1 층간 절연막(156) 내에 제1 배선 패턴들(152)을 포함하는 제1 배선 그룹(150)이 제공될 수 있다. 상기 제1 배선 패턴들(152)은 상기 제1 층간 절연막(156)의 상부를 관통할 수 있다. 일부 실시예들에 따르면, 상기 제1 배선 패턴들(152)의 상면들은 상기 제1 층간 절연막(156)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 메모리 영역(R1) 상의 상기 제1 배선 패턴들(152)은 평면적 관점에서 제1 방향(D1)으로 연장되고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제2 메모리 영역(R2) 상의 상기 제1 배선 패턴들(152)은 평면적 관점에서 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 도시된 바와 달리, 상기 제2 메모리 영역(R2) 상의 상기 제1 배선 패턴들(152)은 상기 제1 메모리 영역(R1) 상의 상기 제1 배선 패턴들(152)과 다른 방향으로 연장되거나 배열될 수 있다. 상기 제1 메모리 영역(R1) 상의 상기 제1 층간 절연막(156) 내에 제1 가변 저항 패턴(VR1)이 제공될 수 있다. 상기 제1 가변 저항 패턴(VR1)은 상기 제1 층간 절연막(156)의 하부를 관통하여 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴(152)에 연결될 수 있다. 상기 제1 가변 저항 패턴(VR1)은 상기 기판(100)으로부터 제1 높이(H1)에 위치할 수 있다. 상기 제2 메모리 영역(R2) 상의 상기 제1 층간 절연막(156) 내에 제1 콘택 패턴(154)이 제공될 수 있다. 상기 제1 콘택 패턴(154)은 상기 제1 층간 절연막(156)의 하부를 관통하여 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴(152)에 연결될 수 있다. 상기 제1 배선 패턴들(152) 및 상기 제1 콘택 패턴(154)은 금속 물질(일 예로, 구리(Cu))을 포함할 수 있다.
상기 제2 층간 절연막(146) 내에 제2 배선 패턴들(142)을 포함하는 제2 배선 그룹(140)이 제공될 수 있다. 상기 제2 배선 그룹(140)은 상기 기판(100)과 상기 제1 배선 그룹(150) 사이에 제공될 수 있다. 상기 제1 가변 저항 패턴(VR1) 및 상기 제1 콘택 패턴(154)은 상기 제1 배선 그룹(150)과 상기 제2 배선 그룹(140) 사이에 제공될 수 있다. 상기 제2 배선 패턴들(142)은 상기 제2 층간 절연막(146)의 상부를 관통할 수 있다. 일부 실시예들에 따르면, 상기 제2 배선 패턴들(142)의 상면들은 상기 제2 층간 절연막(146)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 메모리 영역(R1) 상의 상기 제2 배선 패턴들(142)은 평면적 관점에서 일 방향으로 연장되고, 상기 일 방향에 교차하는 다른 방향으로 서로 이격될 수 있다. 상기 제2 메모리 영역(R2) 상의 상기 제2 배선 패턴들(142)은 평면적 관점에서 상기 제1 메모리 영역(R1) 상의 상기 제2 배선 패턴들(142)과 동일한 방향으로 연장되고, 상기 제1 메모리 영역(R1) 상의 상기 제2 배선 패턴들(142)과 동일한 방향으로 배열될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 제1 가변 저항 패턴(VR1) 및 상기 제1 콘택 패턴(154)은 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴들(142)에 각각 연결될 수 있다. 상기 제1 메모리 영역(R1) 상의 상기 제2 층간 절연막(146) 내에 제2 콘택 패턴(144)이 제공될 수 있다. 상기 제2 콘택 패턴(144)은 상기 제2 층간 절연막(146)의 하부를 관통할 수 있고, 상기 제1 가변 저항 패턴(VR1)에 연결된 상기 대응하는 제2 배선 패턴(142)에 연결될 수 있다. 상기 제2 콘택 패턴(144)은 상기 대응하는 제2 배선 패턴(142)을 통해 상기 제1 가변 저항 패턴(VR1)에 전기적으로 연결될 수 있다. 상기 제2 메모리 영역(R2) 상의 상기 제2 층간 절연막(146) 내에 제2 가변 저항 패턴(VR2)이 제공될 수 있다. 상기 제2 가변 저항 패턴(VR2)은 상기 제2 층간 절연막(146)의 하부를 관통할 수 있고, 상기 제1 콘택 패턴(154)에 연결된 상기 대응하는 제2 배선 패턴(142)에 연결될 수 있다. 상기 제2 가변 저항 패턴(VR2)은 상기 대응하는 제2 배선 패턴(142)을 통해 상기 제1 콘택 패턴(154)에 전기적으로 연결될 수 있다. 상기 제2 가변 저항 패턴(VR2)은 상기 기판(100)으로부터 제2 높이(H2)에 위치할 수 있다. 상기 제2 높이(H2)는 상기 제1 높이(H1)보다 낮을 수 있다. 상기 제2 배선 패턴들(142) 및 상기 제2 콘택 패턴(144)은 금속 물질(일 예로, 구리(Cu))을 포함할 수 있다.
상기 제3 층간 절연막(136) 내에 제3 배선 패턴들(132)을 포함하는 제3 배선 그룹(130)이 제공될 수 있다. 상기 제3 배선 그룹(130)은 상기 기판(100)과 상기 제2 배선 그룹(140) 사이에 제공될 수 있다. 상기 제2 가변 저항 패턴(VR2) 및 상기 제2 콘택 패턴(144)은 상기 제2 배선 그룹(140)과 상기 제3 배선 그룹(130) 사이에 제공될 수 있다. 상기 제3 배선 패턴들(132)은 상기 제3 층간 절연막(136)의 상부를 관통할 수 있다. 일부 실시예들에 따르면, 상기 제3 배선 패턴들(132)의 상면들은 상기 제3 층간 절연막(136)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 메모리 영역(R1) 상의 상기 제3 배선 패턴들(132)은 평면적 관점에서 일 방향으로 연장되고, 상기 일 방향에 교차하는 다른 방향으로 서로 이격될 수 있다. 상기 제2 메모리 영역(R2) 상의 상기 제3 배선 패턴들(132)은 평면적 관점에서 상기 제1 메모리 영역(R1) 상의 상기 제3 배선 패턴들(132)과 동일한 방향으로 연장되고, 상기 제1 메모리 영역(R1) 상의 상기 제3 배선 패턴들(132)과 동일한 방향으로 배열될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 제2 가변 저항 패턴(VR2) 및 상기 제2 콘택 패턴(144)은 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴들(132)에 각각 연결될 수 있다. 상기 제3 층간 절연막(136) 내에 제3 콘택 패턴들(134)이 제공될 수 있다. 상기 제3 콘택 패턴들(134)은 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상에 각각 제공될 수 있다. 상기 제3 콘택 패턴들(134)은 상기 제3 층간 절연막(136)의 하부를 관통할 수 있다. 상기 제3 콘택 패턴들(134) 중 하나는 상기 제2 콘택 패턴(144)에 연결된 상기 대응하는 제3 배선 패턴(132)에 연결될 수 있고, 상기 제3 콘택 패턴들(134) 중 다른 하나는 상기 제2 가변 저항 패턴(VR2)에 연결된 상기 대응하는 제3 배선 패턴(132)에 연결될 수 있다. 상기 제3 배선 패턴들(132) 및 상기 제3 콘택 패턴들(134)은 금속 물질(일 예로, 구리(Cu))을 포함할 수 있다.
상기 제4 층간 절연막(126) 내에 제4 배선 패턴들(122)을 포함하는 제4 배선 그룹(120)이 제공될 수 있다. 상기 제4 배선 그룹(120)은 상기 기판(100)과 상기 제3 배선 그룹(130) 사이에 제공될 수 있다. 상기 제3 콘택 패턴들(134)은 상기 제3 배선 그룹(130)과 상기 제4 배선 그룹(120) 사이에 제공될 수 있다. 상기 제4 배선 패턴들(122)은 상기 제4 층간 절연막(126)의 상부를 관통할 수 있다. 일부 실시예들에 따르면, 상기 제4 배선 패턴들(122)의 상면들은 상기 제4 층간 절연막(126)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 메모리 영역(R1) 상의 상기 제4 배선 패턴들(122)은 평면적 관점에서 일 방향으로 연장되고, 상기 일 방향에 교차하는 다른 방향으로 서로 이격될 수 있다. 상기 제2 메모리 영역(R2) 상의 상기 제4 배선 패턴들(122)은 평면적 관점에서 상기 제1 메모리 영역(R1) 상의 상기 제4 배선 패턴들(122)과 동일한 방향으로 연장되고, 상기 제1 메모리 영역(R1) 상의 상기 제4 배선 패턴들(122)과 동일한 방향으로 배열될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 제3 콘택 패턴들(134)은 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴들(122)에 각각 연결될 수 있다. 상기 제4 층간 절연막(126) 내에 제4 콘택 패턴들(124)이 제공될 수 있다. 상기 제4 콘택 패턴들(124)은 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상에 각각 제공될 수 있다. 상기 제4 콘택 패턴들(124)은 상기 제4 층간 절연막(126)의 하부를 관통할 수 있고, 상기 제3 콘택 패턴들(134)에 연결된 상기 대응하는 제4 배선 패턴들(122)에 각각 연결될 수 있다. 상기 제4 콘택 패턴들(124)은 상기 배선 구조체(110) 내 상기 배선들(106) 중 대응하는 배선들(106)에 각각 연결될 수 있다. 상기 제4 배선 패턴들(122) 및 상기 제4 콘택 패턴들(124)은 금속 물질(일 예로, 구리(Cu))을 포함할 수 있다.
상기 제1 가변 저항 패턴(VR1)은 상기 기판(100) 상에 제공된 상기 선택 소자들 중 대응하는 하나의 일 단자에 접속될 수 있다. 구체적으로, 상기 제1 가변 저항 패턴(VR1)은, 이에 전기적으로 연결된, 상기 제2 배선 패턴(142), 상기 제2 콘택 패턴(144), 상기 제3 배선 패턴(132), 상기 제3 콘택 패턴(134), 상기 제4 배선 패턴(122), 및 상기 제4 콘택 패턴(124)을 통해 상기 배선 구조체(110) 내 상기 배선들(106) 중 대응하는 배선(106)에 연결될 수 있고, 상기 대응하는 배선(106)을 통해 상기 대응하는 선택 소자에 접속될 수 있다. 상기 제1 가변 저항 패턴(VR1)에 연결된 상기 제1 배선 패턴(152)을 통해 전압이 인가됨에 따라, 상기 제1 가변 저항 패턴(VR1)이 제어될 수 있다.
상기 제2 가변 저항 패턴(VR2)은 상기 기판(100) 상에 제공된 상기 선택 소자들 중 대응하는 하나의 일 단자에 접속될 수 있다. 구체적으로, 상기 제2 가변 저항 패턴(VR2)은, 이에 전기적으로 연결된, 상기 제3 배선 패턴(132), 상기 제3 콘택 패턴(134), 상기 제4 배선 패턴(122), 및 상기 제4 콘택 패턴(124)을 통해 상기 배선 구조체(110) 내 상기 배선들(106) 중 대응하는 배선(106)에 연결될 수 있고, 상기 대응하는 배선(106)을 통해 상기 대응하는 선택 소자에 접속될 수 있다. 상기 제2 가변 저항 패턴(VR2)에 전기적으로 연결된, 상기 제1 배선 패턴(152), 상기 제1 콘택 패턴(154), 및 상기 제2 배선 패턴(142)을 통해 전압이 인가됨에 따라, 상기 제2 가변 저항 패턴(VR2)이 제어될 수 있다.
상기 제1 가변 저항 패턴(VR1)은 상기 제1 메모리 영역(R1)의 상기 기판(100) 상에 복수로 제공될 수 있다. 일 예로, 복수의 상기 제1 가변 저항 패턴들(VR1)은, 평면적 관점에서, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 제1 방향(D1)으로 배열되는 상기 제1 가변 저항 패턴들(VR1)은 상기 제1 배선 패턴들(152) 중 대응하는 하나에 공통적으로 연결될 수 있다. 상기 제2 방향(D2)으로 배열되는 상기 제1 가변 저항 패턴들(VR1)은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴들(152)에 각각 연결될 수 있다. 상기 복수의 제1 가변 저항 패턴들(VR1)은 상기 선택 소자들 중 대응하는 선택 소자들에 각각 접속될 수 있다. 상기 제2 가변 저항 패턴(VR2)은 상기 제2 메모리 영역(R2)의 상기 기판(100) 상에 복수로 제공될 수 있다. 일 예로, 복수의 상기 제2 가변 저항 패턴들(VR2)은, 평면적 관점에서, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 제1 방향(D1)으로 배열되는 상기 제2 가변 저항 패턴들(VR2)은 상기 제1 배선 패턴들(152) 중 대응하는 하나에 공통적으로 연결될 수 있다. 상기 제2 방향(D2)으로 배열되는 상기 제2 가변 저항 패턴들(VR2)은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴들(152)에 각각 연결될 수 있다. 상기 복수의 제2 가변 저항 패턴들(VR2)은 상기 선택 소자들 중 대응하는 선택 소자들에 각각 접속될 수 있다.
상기 제1 및 제2 가변 저항 패턴들(VR1, VR2)의 각각은, 일 예로, 두 개의 강자성층들의 자화가 평행(parallel) 또는 반평행(anti-parallel)한지 여부에 따라 전기적 저항이 달라지는 물질을 포함할 수 있다. 이 경우, 상기 제1 및 제2 가변 저항 패턴들(VR1, VR2)의 각각은 MRAM 셀을 정의하는 자기터널접합 패턴을 포함할 수 있다. 도 3a 및 도 3b를 참조하면, 상기 제1 가변 저항 패턴(VR1) 및 상기 제2 가변 저항 패턴(VR2)의 각각은 상기 기판(100) 상에 차례로 적층되는 하부 전극(BE), 고정패턴(PNL), 터널 배리어 패턴(TBR), 자유패턴(FRL), 및 상부 전극(TE)을 포함할 수 있다. 상기 고정패턴(PNL)은 일 방향으로 고정된 자화방향(106a)을 가질 수 있고, 상기 자유패턴(FRL)은 상기 고정패턴(PNL)의 상기 자화방향(106a)에 평행 또는 반평행하게 변경 가능한 자화방향(106b)을 가질 수 있다. 상기 제1 가변 저항 패턴(VR1)의 상기 하부 전극(BE)은 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)에 연결될 수 있고, 상기 제1 가변 저항 패턴(VR1)의 상기 상부 전극(TE)은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴(152)에 연결될 수 있다. 상기 제2 가변 저항 패턴(VR2)의 상기 하부 전극(BE)은 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)에 연결될 수 있고, 상기 제2 가변 저항 패턴(VR2)의 상기 상부 전극(TE)은 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)에 연결될 수 있다. 도 3a 및 도 3b는 상기 고정패턴(PNL)이 상기 하부 전극(BE)과 상기 터널 배리어 패턴(TBR) 사이에 제공되고, 상기 자유패턴(FRL)이 상기 상부 전극(TE)과 상기 터널 배리어 패턴(TBR) 사이에 제공되는 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 3a 및 도 3b에 도시된 바와 달리, 상기 고정패턴(PNL)이 상기 상부 전극(TE)과 상기 터널 배리어 패턴(TBR) 사이에 제공되고, 상기 자유패턴(FRL)이 상기 하부 전극(BE)과 상기 터널 배리어 패턴(TBR) 사이에 제공될 수도 있다. 도 3a를 참조하면, 상기 고정패턴(PNL) 및 상기 자유패턴(FRL)의 상기 자화방향들(160a, 160b)은 상기 자유패턴(FRL)과 상기 터널 배리어 패턴(TBR) 사이의 계면에 실질적으로 평행할 수 있다. 이 경우, 상기 고정패턴(PNL) 및 상기 자유패턴(FRL)의 각각은 강자성 물질을 포함할 수 있다. 상기 고정패턴(PNL)은 상기 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다. 도 3b를 참조하면, 상기 고정패턴(PNL) 및 상기 자유패턴(FRL)의 상기 자화방향들(160a, 160b)은 상기 자유패턴(FRL)과 상기 터널 배리어 패턴(TBR) 사이의 계면에 실질적으로 수직할 수 있다. 이 경우, 상기 고정패턴(PNL) 및 상기 자유패턴(FRL)의 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 고정패턴(PNL)은 상기 자유패턴(FRL)에 비하여 두껍거나, 상기 고정패턴(PNL)의 보자력이 상기 자유패턴(FRL)의 보자력 보다 클 수 있다.
상기 제1 및 제2 가변 저항 패턴들(VR1, VR2)의 각각은, 다른 예로, 고전압이 공급되면 전류가 흐르는 통로가 생성되어 저항이 낮아지는 물질을 포함할 수 있다. 상기 제1 및 제2 가변 저항 패턴들(VR1, VR2)의 각각은 금속산화물(예: TiOx, HfOx, TaOx, NiOx, ZrOx, WOx), 금속질화물(예: BNx, AlNx), 페로브스카이트(Perovskite) 구조를 갖는 산화물(예: PrCaMnO, doped-SrTiO), 또는 확산이 잘되는 금속이온(예: Cu, Ag)을 포함하는 고체전해질(예: GeTe, GeS)을 포함할 수 있다. 이 경우, 상기 제1 및 제2 가변 저항 패턴들(VR1, VR2)의 각각은 RRAM 셀을 정의할 수 있다.
상기 제1 및 제2 가변 저항 패턴들(VR1, VR2)의 각각은, 또 다른 예로, 인가되는 전류 또는 전류에 의해 가열되는 온도와 시간에 따라 비저항이 높은 비정질상에서 비저항이 낮은 결정질상으로 혹은 그 역으로 상전이가 가능한 물질을 포함할 수 있다. 상기 제1 및 제2 가변 저항 패턴들(VR1, VR2)의 각각은 인가 전류나 전압에 의해 발생하는 주울 열(Joule Heating)에 의해 결정상(저저항) 및 비정질상(고저항) 간의 가역적 상변화가 일어나는 칼코겐 화합물을 포함할 수 있다. 이 경우, 상기 제1 및 제2 가변 저항 패턴들(VR1, VR2)의 각각은 PRAM 셀을 정의할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 제1 가변 저항 패턴(VR1)은 상기 제1 메모리 영역(R1) 내 제1 메모리 셀(MC1)을 정의할 수 있고, 상기 제2 가변 저항 패턴(VR2)은 상기 제2 메모리 영역(R2) 내 제2 메모리 셀(MC2)을 정의할 수 있다. 상기 제1 메모리 셀(MC1) 및 상기 제2 메모리 셀(MC2)의 각각은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 상기 메모리 소자(ME)는 비트 라인(BL)과 상기 선택 소자(SE) 사이에 연결될 수 있고, 상기 선택 소자(SE)는 상기 메모리 소자(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 상기 선택 소자(SE)는 상기 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 일 예로, 상기 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 트랜지스터의 소스 전극이 소스 라인(SL)에 연결될 수 있다. 상기 비트 라인(BL)을 통해 인가되는 쓰기 전압에 의해 상기 메모리 소자(ME)에 데이터가 기입될 수 있고, 상기 비트 라인(BL)을 통해 인가되는 읽기 전압에 의해 상기 메모리 소자(ME) 내 저장된 데이터가 판독될 수 있다.
상기 제1 가변 저항 패턴(VR1)은 상기 제1 메모리 셀(MC1)의 상기 메모리 소자(ME)로 기능할 수 있고, 상기 제2 가변 저항 패턴(VR2)은 상기 제2 메모리 셀(MC2)의 상기 메모리 소자(ME)로 기능할 수 있다. 상기 제1 가변 저항 패턴(VR1)의 최대 저항값(r1)은 상기 제2 가변 저항 패턴(VR2)의 최대 저항값(r2)과 다를 수 있다. 상기 제1 가변 저항 패턴(VR1) 및 상기 제2 가변 저항 패턴(VR2)의 각각을 구성하는 박막들의 구조 및 물질에 의해, 상기 제1 가변 저항 패턴(VR1)의 상기 최대 저항값(r1), 및 상기 제2 가변 저항 패턴(VR2)의 상기 최대 저항값(r2)이 결정될 수 있다. 일 예로, 상기 제1 가변 저항 패턴(VR1)의 상기 최대 저항값(r1)은 상기 제2 가변 저항 패턴(VR2)의 상기 최대 저항값(r2)보다 클 수 있다(즉, r1 > r2). 이 경우, 상기 제1 가변 저항 패턴(VR1)이 저저항 상태에서 고저항 상태로(또는 고저항 상태에서 저저항 상태로) 스위칭되기 위해 요구되는 임계 전류(또는 전압, 시간 등)의 값은, 상기 제2 가변 저항 패턴(VR2)이 저저항 상태에서 고저항 상태로(또는 고저항 상태에서 저저항 상태로) 스위칭되기 위해 요구되는 임계 전류(또는 전압, 시간 등)의 값보다 클 수 있다. 일 예로, 상기 제1 가변 저항 패턴(VR1) 및 상기 제2 가변 저항 패턴(VR2)의 각각이, 도 3a 및 도 3b를 참조하여 설명한, 상기 자기터널접합 패턴을 포함하는 경우, 상기 제1 가변 저항 패턴(VR1, 즉, 제1 자기터널접합 패턴)의 자화 반전을 위해 요구되는 임계 전류 밀도는, 상기 제2 가변 저항 패턴(VR2, 즉, 제2 자기터널접합 패턴)의 자화 반전을 위해 요구되는 임계 전류 밀도보다 클 수 있다. 이 경우, 상기 제2 가변 저항 패턴(VR2)은 상기 제1 가변 저항 패턴(VR1)보다 용이하게 스위칭될 수 있고, 상기 제1 가변 저항 패턴(VR1)은 상기 제2 가변 저항 패턴(VR2)보다 높은 리텐션(retention) 특성을 가질 수 있다. 이에 따라, 상기 제1 가변 저항 패턴(VR1)에 의해 정의되는 상기 제1 메모리 셀(MC1)은 NVM(non-volatile memory) 셀로 기능할 수 있고, 상기 제2 가변 저항 패턴(VR2)에 의해 정의되는 상기 제2 메모리 셀(MC2)은 RAM(random access memory) 셀로 기능할 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 제1 가변 저항 패턴(VR1)은 상기 제1 배선 그룹(150)과 상기 제2 배선 그룹(140) 사이에 제공될 수 있고, 상기 제2 가변 저항 패턴(VR2)은 상기 제2 배선 그룹(140)과 상기 제3 배선 그룹(130) 사이에 제공될 수 있다. 상기 제1 가변 저항 패턴(VR1) 및 상기 제2 가변 저항 패턴(VR2)이 상기 기판(100)으로부터 서로 다른 높이에 제공됨에 따라, 서로 다른 스위칭 특성을 갖는 상기 제1 가변 저항 패턴(VR1) 및 상기 제2 가변 저항 패턴(VR2)이 단일 기판(100) 상에 용이하게 제공될 수 있다. 더하여, 상기 제1 가변 저항 패턴(VR1)의 상기 최대 저항값(r1) 및 상기 제2 가변 저항 패턴(VR2)의 상기 최대 저항값(r2)은 서로 다를 수 있고, 상기 제1 가변 저항 패턴(VR1) 및 상기 제2 가변 저항 패턴(VR2)은 각각 상기 제1 메모리 셀(MC1) 및 상기 제2 메모리 셀(MC2)을 정의할 수 있다. 이에 따라, 저항 레벨이 서로 다른 상기 제1 메모리 셀(MC1) 및 상기 제2 메모리 셀(MC2)을 포함하는 가변 저항 메모리 소자가 제공될 수 있다.
도 5 및 도 6은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 A-A'및 B-B'에 대응하는 단면도들이다.
도 1 및 도 5를 참조하면, 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2)을 포함하는 상기 기판(100)이 제공될 수 있다. 상기 기판(100) 상에 상기 선택 소자들이 형성될 수 있고, 상기 하부 층간 절연막(102)이 상기 기판(100) 상에 형성되어 상기 선택 소자들을 덮을 수 있다. 상기 하부 층간 절연막(102) 내에 상기 배선 구조체(110)가 형성될 수 있다. 상기 배선 구조체(110)는 상기 기판(100)으로부터 이격되는 상기 배선들(106) 및 상기 배선들(106)에 연결되는 상기 콘택들(104)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 배선들(106)의 상면들은 상기 하부 층간 절연막(102)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 하부 층간 절연막(102) 상에 상기 제4 층간 절연막(126)이 형성될 수 있다. 상기 제4 층간 절연막(126) 내에 상기 제4 배선 패턴들(122) 및 상기 제4 콘택 패턴들(124)이 형성될 수 있다. 상기 제4 배선 패턴들(122)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 형성될 수 있고, 상기 제4 배선 그룹(120)으로 정의될 수 있다. 상기 제4 콘택 패턴들(124)은 상기 하부 층간 절연막(102)과 상기 제4 배선 그룹(120) 사이에 형성될 수 있다. 상기 제4 콘택 패턴들(124)은 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상에 각각 형성될 수 있다. 상기 제4 배선 패턴들(122) 및 상기 제4 콘택 패턴들(124)을 형성하는 것은, 일 예로, 상기 제4 층간 절연막(126)의 상부를 관통하는 배선 트렌치들을 형성하는 것, 상기 배선 트렌치들의 바닥면들로부터 각각 연장되어 상기 제4 층간 절연막(126)의 하부를 관통하는 콘택 홀들을 형성하는 것, 상기 제4 층간 절연막(126) 상에 상기 배선 트렌치들 및 상기 콘택 홀들을 채우는 도전막을 형성하는 것, 및 상기 제4 층간 절연막(126)의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 상기 제4 콘택 패턴들(124)의 각각은 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴(122)과 상기 배선들(106) 중 대응하는 배선(106)을 전기적으로 연결할 수 있다.
상기 제4 층간 절연막(126) 상에 상기 제3 층간 절연막(136)이 형성될 수 있다. 상기 제3 층간 절연막(136) 내에 상기 제3 배선 패턴들(132) 및 상기 제3 콘택 패턴들(134)이 형성될 수 있다. 상기 제3 배선 패턴들(132)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 형성될 수 있고, 상기 제3 배선 그룹(130)으로 정의될 수 있다. 상기 제3 콘택 패턴들(134)은 상기 제4 층간 절연막(126)과 상기 제3 배선 그룹(130) 사이에 형성될 수 있다. 상기 제3 콘택 패턴들(134)은 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상에 각각 형성될 수 있다. 상기 제3 배선 패턴들(132) 및 상기 제3 콘택 패턴들(134)을 형성하는 것은, 일 예로, 상기 제4 배선 패턴들(122) 및 상기 제4 콘택 패턴들(124)을 형성하는 것과 동일한 방법으로 수행될 수 있다. 상기 제3 콘택 패턴들(134)의 각각은 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)과 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴(122)을 전기적으로 연결할 수 있다.
상기 제2 메모리 영역(R2)의 상기 제3 층간 절연막(136) 상에 상기 제2 가변 저항 패턴(VR2)이 형성될 수 있다. 상기 제2 가변 저항 패턴(VR2)이, 일 예로, 도 3a 및 도 3b를 참조하여 설명한 자기터널접합 패턴을 포함하는 경우, 상기 제2 가변 저항 패턴(VR2)을 형성하는 것은, 상기 제3 층간 절연막(136) 상에 하부 전극막, 고정막, 터널배리어막, 자유막, 및 상부 전극막을 차례로 적층하는 것, 및 상기 상부 전극막, 상기 자유막, 상기 터널배리어막, 상기 고정막, 및 상기 하부 전극막을 순차로 식각하여 상기 상부 전극(TE), 상기 자유패턴(FRL), 상기 터널 배리어 패턴(TBR), 상기 고정패턴(PNL), 및 상기 하부 전극(BE)을 형성하는 것을 포함할 수 있다. 상기 하부 전극막, 상기 고정막, 상기 터널배리어막, 상기 자유막, 및 상기 상부 전극막을 차례로 적층하는 것은 일 예로, 화학기상증착, 물리기상증착, 및 스퍼티링 증착 공정 등을 이용하여 수행될 수 있다. 상기 제2 메모리 영역(R2)의 상기 제3 층간 절연막(136) 상에 차례로 적층된, 상기 하부 전극(BE), 상기 고정패턴(PNL), 상기 터널 배리어 패턴(TBR), 상기 자유패턴(FRL), 및 상기 상부 전극(TE)은 상기 제2 가변 저항 패턴(VR2)으로 정의될 수 있다. 상기 제2 가변 저항 패턴(VR2)을 구성하는 박막들의 구조 및 물질에 의해, 상기 제2 가변 저항 패턴(VR2)의 상기 최대 저항값(r2)이 결정될 수 있다.
도 1 및 도 6을 참조하면, 상기 제3 층간 절연막(136) 상에 상기 제2 층간 절연막(146)이 형성될 수 있다. 상기 제2 층간 절연막(146)은 상기 제1 메모리 영역(R1)의 상기 제3 층간 절연막(136)의 상면을 덮을 수 있고, 상기 제2 메모리 영역(R2)의 상기 제3 층간 절연막(136) 상으로 연장되어 상기 제2 가변 저항 패턴(VR2)을 덮을 수 있다. 상기 제2 층간 절연막(146) 내에 상기 제2 배선 패턴들(142) 및 상기 제2 콘택 패턴(144)이 형성될 수 있다. 상기 제2 배선 패턴들(142)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 형성될 수 있고, 상기 제2 배선 그룹(140)으로 정의될 수 있다. 상기 제2 콘택 패턴(144)은 상기 제1 메모리 영역(R1)의 상기 제3 층간 절연막(136)과 상기 제2 배선 그룹(140) 사이에 형성될 수 있다. 상기 제2 배선 패턴들(142) 및 상기 제2 콘택 패턴(144)을 형성하는 것은, 일 예로, 상기 제2 층간 절연막(146)의 상부를 관통하는 배선 트렌치들을 형성하는 것, 상기 제1 메모리 영역(R1)의 상기 배선 트렌치들의 각각의 바닥면으로부터 연장되어 상기 제2 층간 절연막(146)의 하부를 관통하는 콘택 홀을 형성하는 것, 상기 제2 층간 절연막(146) 상에 상기 배선 트렌치들 및 상기 콘택 홀을 채우는 도전막을 형성하는 것, 및 상기 제2 층간 절연막(146)의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 상기 제2 콘택 패턴(144)은 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)과 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)을 전기적으로 연결할 수 있다. 상기 제2 가변 저항 패턴(VR2)은 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)과 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)에 연결될 수 있다.
상기 제1 메모리 영역(R1)의 상기 제2 층간 절연막(146) 상에 상기 제1 가변 저항 패턴(VR1)이 형성될 수 있다. 상기 제1 가변 저항 패턴(VR1)이, 일 예로, 도 3a 및 도 3b를 참조하여 설명한 자기터널접합 패턴을 포함하는 경우, 상기 제1 가변 저항 패턴(VR1)을 형성하는 것은 상기 제2 가변 저항 패턴(VR2)을 형성하는 것과 실질적으로 동일한 방법으로 수행될 수 있다. 상기 제1 메모리 영역(R1)의 상기 제2 층간 절연막(146) 상에 차례로 적층된, 상기 하부 전극(BE), 상기 고정패턴(PNL), 상기 터널 배리어 패턴(TBR), 상기 자유패턴(FRL), 및 상기 상부 전극(TE)은 상기 제1 가변 저항 패턴(VR1)으로 정의될 수 있다. 상기 제1 가변 저항 패턴(VR1)을 구성하는 박막들의 구조 및 물질에 의해, 상기 제1 가변 저항 패턴(VR1)의 상기 최대 저항값(r1)이 결정될 수 있다. 상기 제1 가변 저항 패턴(VR1)의 상기 최대 저항값(r1)은 상기 제2 가변 저항 패턴(VR2)의 상기 최대 저항값(r2)과 다를 수 있다. 이에 따라, 상기 제1 가변 저항 패턴(VR1)은 상기 제2 가변 저항 패턴(VR2)과 다른 스위칭 특성(또는 리텐션(retention) 특성)을 가질 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 제2 층간 절연막(146) 상에 상기 제1 층간 절연막(156)이 형성될 수 있다. 상기 제1 층간 절연막(156)은 상기 제1 메모리 영역(R1)의 상기 제2 층간 절연막(146) 상에 제공되어 상기 제1 가변 저항 패턴(VR1)을 덮을 수 있고, 상기 제2 메모리 영역(R2)의 상기 제2 층간 절연막(146)의 상면 상으로 연장될 수 있다. 상기 제1 층간 절연막(156) 내에 상기 제1 배선 패턴들(152) 및 상기 제1 콘택 패턴(154)이 형성될 수 있다. 상기 제1 배선 패턴들(152)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 형성될 수 있고, 상기 제1 배선 그룹(150)으로 정의될 수 있다. 상기 제1 콘택 패턴(154)은 상기 제2 메모리 영역(R2)의 상기 제2 층간 절연막(146)과 상기 제1 배선 그룹(150) 사이에 형성될 수 있다. 상기 제1 배선 패턴들(152) 및 상기 제1 콘택 패턴(154)을 형성하는 것은, 일 예로, 상기 제1 층간 절연막(156)의 상부를 관통하는 배선 트렌치들을 형성하는 것, 상기 제2 메모리 영역(R2)의 상기 배선 트렌치들의 각각의 바닥면으로부터 연장되어 상기 제1 층간 절연막(156)의 하부를 관통하는 콘택 홀을 형성하는 것, 상기 제1 층간 절연막(156) 상에 상기 배선 트렌치들 및 상기 콘택 홀을 채우는 도전막을 형성하는 것, 및 상기 제1 층간 절연막(156)의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 상기 제1 콘택 패턴(154)은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴(152)과 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)을 전기적으로 연결할 수 있다. 상기 제1 가변 저항 패턴(VR1)은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴(152)과 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)에 연결될 수 있다.
도 7은 본 발명의 일부 실시예들의 일 변형예에 따른 가변 저항 메모리 소자를 나타내는 평면도이고, 도 8은 도 7의 A-A', B-B', 및 C-C'에 따른 단면도이다. 도 9는 본 발명의 일부 실시예들의 일 변형예에 따른 가변 저항 메모리 소자의 제3 메모리 영역 내 단위 메모리 셀을 나타내는 회로도이다. 도 1, 도 2, 도 3a, 도 3b, 도 4a, 및 도 4b를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 7 및 도 8을 참조하면, 상기 기판(100)은 제3 메모리 영역(R3)을 더 포함할 수 있다. 상기 제1 메모리 영역(R1), 상기 제2 메모리 영역(R2), 및 상기 제3 메모리 영역(R3)은 상기 기판(100)의 서로 다른 영역들일 수 있다. 상기 제1 메모리 영역(R1)은 메모리 셀들이 제공되는 상기 기판(100)의 일부이고, 상기 제2 메모리 영역(R2)은 추가적인 메모리 셀들이 제공되는 상기 기판(100)의 다른 일부일 수 있다. 상기 제3 메모리 영역(R3)은 더 추가적인 메모리 셀들이 제공되는 상기 기판(100)의 또 다른 일부일 수 있다.
상기 기판(100) 상에 상기 하부 층간 절연막(102)이 제공될 수 있고, 상기 하부 층간 절연막(102) 내에 상기 배선 구조체(110)가 제공될 수 있다. 상기 하부 층간 절연막(102) 상에 제1 층간 절연막(156), 제2 층간 절연막(146), 제3 층간 절연막(136), 및 제4 층간 절연막(126)이 적층될 수 있다.
상기 제1 층간 절연막(156) 내에 상기 제1 배선 패턴들(152)을 포함하는 상기 제1 배선 그룹(150)이 제공될 수 있다. 상기 제3 메모리 영역(R3) 상의 상기 제1 배선 패턴들(152)은 평면적 관점에서 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 도시된 바와 달리, 상기 제3 메모리 영역(R3) 상의 상기 제1 배선 패턴들(152)은 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상의 상기 제1 배선 패턴들(152)과 다른 방향으로 연장되거나 배열될 수 있다. 상기 제1 메모리 영역(R1) 상의 상기 제1 층간 절연막(156) 내에 상기 제1 가변 저항 패턴(VR1)이 제공될 수 있다. 상기 제1 가변 저항 패턴(VR1)은 상기 기판(100)으로부터 상기 제1 높이(H1)에 위치할 수 있다. 상기 제1 가변 저항 패턴(VR1)은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴(152)에 연결될 수 있다. 상기 제2 메모리 영역(R2) 및 상기 제3 메모리 영역(R3) 상의 상기 제1 층간 절연막(156) 내에 제1 콘택 패턴들(154)이 각각 제공될 수 있다. 상기 제1 콘택 패턴들(154)은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴들(152)에 각각 연결될 수 있다.
상기 제2 층간 절연막(146) 내에 상기 제2 배선 패턴들(142)을 포함하는 상기 제2 배선 그룹(140)이 제공될 수 있다. 상기 제3 메모리 영역(R3) 상의 상기 제2 배선 패턴들(142)은 평면적 관점에서 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상의 상기 제2 배선 패턴들(142)과 동일한 방향으로 연장되고, 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상의 상기 제2 배선 패턴들(142)과 동일한 방향으로 배열될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 제1 가변 저항 패턴(VR1) 및 상기 제1 콘택 패턴들(154)은 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴들(142)에 각각 연결될 수 있다. 상기 제2 메모리 영역(R2) 상의 상기 제2 층간 절연막(146) 내에 상기 제2 가변 저항 패턴(VR2)이 제공될 수 있다. 상기 제2 가변 저항 패턴(VR2)은 상기 기판(100)으로부터 상기 제2 높이(H2)에 위치할 수 있다. 상기 제2 가변 저항 패턴(VR2)은 상기 제2 메모리 영역(R2)의 상기 제1 콘택 패턴(154)에 연결된 상기 대응하는 제2 배선 패턴(142)에 연결될 수 있다. 상기 제1 메모리 영역(R1) 및 상기 제3 메모리 영역(R3) 상의 상기 제2 층간 절연막(146) 내에 제2 콘택 패턴들(144)이 각각 제공될 수 있다. 상기 제1 메모리 영역(R1)의 상기 제2 콘택 패턴(144)은 상기 제1 가변 저항 패턴(VR1)에 연결된 상기 대응하는 제2 배선 패턴(142)에 연결될 수 있다. 상기 제3 메모리 영역(R3)의 상기 제2 콘택 패턴(144)은 상기 제3 메모리 영역(R3)의 상기 제1 콘택 패턴(154)에 연결된 상기 대응하는 제2 배선 패턴(142)에 연결될 수 있다.
상기 제3 층간 절연막(136) 내에 상기 제3 배선 패턴들(132)을 포함하는 상기 제3 배선 그룹(130)이 제공될 수 있다. 상기 제3 메모리 영역(R3) 상의 상기 제3 배선 패턴들(132)은 평면적 관점에서 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상의 상기 제3 배선 패턴들(132)과 동일한 방향으로 연장되고, 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상의 상기 제3 배선 패턴들(132)과 동일한 방향으로 배열될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 제2 가변 저항 패턴(VR2) 및 상기 제2 콘택 패턴들(144)은 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴들(132)에 각각 연결될 수 있다. 상기 제3 메모리 영역(R3) 상의 상기 제3 층간 절연막(136) 내에 제3 가변 저항 패턴(VR3)이 제공될 수 있다. 상기 제3 가변 저항 패턴(VR3)은 상기 기판(100)으로부터 제3 높이(H3)에 위치할 수 있다. 상기 제3 높이(H3)는 상기 제1 높이(H1) 및 상기 제2 높이(H2)보다 낮을 수 있다. 상기 제3 가변 저항 패턴(VR3)은 상기 제3 층간 절연막(136)의 하부를 관통할 수 있고, 상기 제3 메모리 영역(R3)의 상기 제2 콘택 패턴(144)에 연결된 상기 대응하는 제3 배선 패턴(132)에 연결될 수 있다. 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상의 상기 제3 층간 절연막(136) 내에 상기 제3 콘택 패턴들(134)이 각각 제공될 수 있다. 상기 제1 메모리 영역(R1)의 상기 제3 콘택 패턴(134)은 상기 제1 메모리 영역(R1)의 상기 제2 콘택 패턴(144)에 연결된 상기 대응하는 제3 배선 패턴(132)에 연결될 수 있다. 상기 제2 메모리 영역(R2)의 상기 제3 콘택 패턴(134)은 상기 제2 가변 저항 패턴(VR2)에 연결된 상기 대응하는 제3 배선 패턴(132)에 연결될 수 있다.
상기 제4 층간 절연막(126) 내에 상기 제4 배선 패턴들(122)을 포함하는 상기 제4 배선 그룹(120)이 제공될 수 있다. 상기 제3 가변 저항 패턴(VR3) 및 상기 제3 콘택 패턴들(134)은 상기 제3 배선 그룹(130)과 상기 제4 배선 그룹(120) 사이에 제공될 수 있다. 상기 제3 메모리 영역(R3) 상의 상기 제4 배선 패턴들(122)은 평면적 관점에서 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상의 상기 제4 배선 패턴들(122)과 동일한 방향으로 연장되고, 동일한 방향으로 배열될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 제3 가변 저항 패턴(VR3) 및 상기 제3 콘택 패턴들(134)은 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴들(122)에 각각 연결될 수 있다. 상기 제4 층간 절연막(126) 내에 제4 콘택 패턴들(124)이 제공될 수 있다. 상기 제4 콘택 패턴들(124)은 상기 제1 메모리 영역(R1), 상기 제2 메모리 영역(R2), 및 상기 제3 메모리 영역(R3) 상에 각각 제공될 수 있다. 상기 제1 메모리 영역(R1)의 상기 제4 콘택 패턴(124)은 상기 제1 메모리 영역(R1)의 상기 제3 콘택 패턴(134)에 연결된 상기 대응하는 제4 배선 패턴(122)에 연결될 수 있다. 상기 제2 메모리 영역(R2)의 상기 제4 콘택 패턴(124)은 상기 제2 메모리 영역(R2)의 상기 제3 콘택 패턴(134)에 연결된 상기 대응하는 제4 배선 패턴(122)에 연결될 수 있다. 상기 제3 메모리 영역(R3)의 상기 제4 콘택 패턴(124)은 상기 제3 가변 저항 패턴(VR3)에 연결된 상기 대응하는 제4 배선 패턴(122)에 연결될 수 있다. 상기 제4 콘택 패턴들(124)은 상기 배선 구조체(110) 내 상기 배선들(106) 중 대응하는 배선들(106)에 각각 연결될 수 있다.
상기 제3 가변 저항 패턴(VR3)은 상기 기판(100) 상에 제공된 상기 선택 소자들 중 대응하는 하나의 일 단자에 접속될 수 있다. 구체적으로, 상기 제3 가변 저항 패턴(VR3)은, 이에 전기적으로 연결된, 상기 제4 배선 패턴(122) 및 상기 제4 콘택 패턴(124)을 통해 상기 배선 구조체(110) 내 상기 배선들(106) 중 대응하는 배선(106)에 연결될 수 있고, 상기 대응하는 배선(106)을 통해 상기 대응하는 선택 소자에 접속될 수 있다. 상기 제3 가변 저항 패턴(VR3)에 전기적으로 연결된, 상기 제1 배선 패턴(152), 상기 제1 콘택 패턴(154), 상기 제2 배선 패턴(142), 상기 제2 콘택 패턴(144), 및 상기 제3 배선 패턴(132)을 통해 전압이 인가됨에 따라, 상기 제3 가변 저항 패턴(VR3)이 제어될 수 있다.
상기 제3 가변 저항 패턴(VR3)은 상기 제3 메모리 영역(R3)의 상기 기판(100) 상에 복수로 제공될 수 있다. 일 예로, 복수의 상기 제3 가변 저항 패턴들(VR3)은, 평면적 관점에서, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 제1 방향(D1)으로 배열되는 상기 제3 가변 저항 패턴들(VR3)은 상기 제1 배선 패턴들(152) 중 대응하는 하나에 공통적으로 연결될 수 있다. 상기 제2 방향(D2)으로 배열되는 상기 제3 가변 저항 패턴들(VR3)은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴들(152)에 각각 연결될 수 있다. 상기 복수의 제3 가변 저항 패턴들(VR3)은 상기 선택 소자들 중 대응하는 선택 소자들에 각각 접속될 수 있다.
상기 제3 가변 저항 패턴(VR3)은, 일 예로, MRAM 셀을 정의하는 자기터널접합 패턴을 포함할 수 있다. 이 경우, 상기 제3 가변 저항 패턴(VR3)은, 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 상기 기판(100) 상에 차례로 적층되는 상기 하부 전극(BE), 상기 고정패턴(PNL), 상기 터널 배리어 패턴(TBR), 상기 자유패턴(FRL), 및 상기 상부 전극(TE)을 포함할 수 있다. 상기 제3 가변 저항 패턴(VR3)의 상기 하부 전극(BE)은 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴(122)에 연결될 수 있고, 상기 제3 가변 저항 패턴(VR3)의 상기 상부 전극(TE)은 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)에 연결될 수 있다. 상기 제3 가변 저항 패턴(VR3)은, 다른 예로, RRAM 셀을 구성하는 물질을 포함하거나, PRAM 셀을 정의하는 물질을 포함할 수 있다.
도 9를 참조하면, 상기 제3 가변 저항 패턴(VR3)은 상기 제3 메모리 영역(R3) 내 제3 메모리 셀(MC3)을 정의할 수 있다. 상기 제3 메모리 셀(MC3)은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 상기 메모리 소자(ME)는 비트 라인(BL)과 상기 선택 소자(SE) 사이에 연결될 수 있고, 상기 선택 소자(SE)는 상기 메모리 소자(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 상기 선택 소자(SE)는 상기 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 상기 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 트랜지스터의 소스 전극이 소스 라인(SL)에 연결될 수 있다. 상기 비트 라인(BL)을 통해 인가되는 쓰기 전압에 의해 상기 메모리 소자(ME)에 데이터가 기입될 수 있고, 상기 비트 라인(BL)을 통해 인가되는 읽기 전압에 의해 상기 메모리 소자(ME) 내 저장된 데이터가 판독될 수 있다.
상기 제3 가변 저항 패턴(VR3)은 상기 제3 메모리 셀(MC3)의 상기 메모리 소자(ME)로 기능할 수 있다. 상기 제3 가변 저항 패턴(VR3)의 최대 저항값(r3)은 상기 제1 가변 저항 패턴(VR1)의 상기 최대 저항값(r1) 및 상기 제2 가변 저항 패턴(VR2)의 상기 최대 저항값(r2)과 다를 수 있다. 상기 제3 가변 저항 패턴(VR3)을 구성하는 박막들의 구조 및 물질에 의해, 상기 제3 가변 저항 패턴(VR3)의 상기 최대 저항값(r3)이 결정될 수 있다. 일 예로, 상기 제1 가변 저항 패턴(VR1)의 상기 최대 저항값(r1)은 상기 제2 가변 저항 패턴(VR2)의 상기 최대 저항값(r2)보다 크고, 상기 제2 가변 저항 패턴(VR2)의 상기 최대 저항값(r2)은 상기 제3 가변 저항 패턴(VR3)의 상기 최대 저항값(r3)보다 클 수 있다(즉, r1> r2> r3). 이 경우, 상기 제3 가변 저항 패턴(VR3)이 저저항 상태에서 고저항 상태로(또는 고저항 상태에서 저저항 상태로) 스위칭되기 위해 요구되는 임계 전류(또는 전압, 시간 등)의 값은, 상기 제1 및 제2 가변 저항 패턴들(VR1, VR2)보다 작을 수 있다. 일 예로, 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)의 각각이, 도 3a 및 도 3b를 참조하여 설명한, 상기 자기터널접합 패턴을 포함하는 경우, 상기 제3 가변 저항 패턴(VR3, 즉, 제3 자기터널접합 패턴)의 자화 반전을 위해 요구되는 임계 전류 밀도는, 상기 제1 및 제2 가변 저항 패턴들(VR1, VR2)보다 작을 수 있다. 이 경우, 상기 제3 가변 저항 패턴(VR3)은 상기 제1 및 제2 가변 저항 패턴들(VR1, VR2)보다 용이하게 스위칭될 수 있다. 상기 제2 가변 저항 패턴(VR2)은 상기 제1 가변 저항 패턴(VR1)보다 용이하게 스위칭되되, 상기 제3 가변 저항 패턴(VR3)보다 높은 리텐션(retention) 특성을 가질 수 있다. 상기 제1 가변 저항 패턴(VR1)은 상기 제2 및 제3 가변 저항 패턴들(VR2, VR3)보다 높은 리텐션(retention) 특성을 가질 수 있다. 이에 따라, 상기 제1 가변 저항 패턴(VR1)에 의해 정의되는 상기 제1 메모리 셀(MC1)은 NVM(non-volatile memory) 셀로 기능할 수 있고, 상기 제2 가변 저항 패턴(VR2)에 의해 정의되는 상기 제2 메모리 셀(MC2)은 NVRAM(non-volatile random access memory) 셀로 기능할 수 있고, 상기 제3 가변 저항 패턴(VR3)에 의해 정의되는 상기 제3 메모리 셀(MC3)은 RAM(random access memory) 셀로 기능할 수 있다.
본 변형예에 따르면, 상기 제1 가변 저항 패턴(VR1), 상기 제2 가변 저항 패턴(VR2), 및 상기 제3 가변 저항 패턴(VR3)이 상기 기판(100)으로부터 서로 다른 높이에 제공됨에 따라, 서로 다른 스위칭 특성을 갖는 상기 제1 가변 저항 패턴(VR1), 상기 제2 가변 저항 패턴(VR2), 및 상기 제3 가변 저항 패턴(VR3)이 단일 기판(100) 상에 용이하게 제공될 수 있다. 더하여, 상기 제1 가변 저항 패턴(VR1)의 상기 최대 저항값(r1), 상기 제2 가변 저항 패턴(VR2)의 상기 최대 저항값(r2), 및 상기 제3 가변 저항 패턴(VR3)의 상기 최대 저항값(r3)은 서로 다를 수 있고, 상기 제1 가변 저항 패턴(VR1), 상기 제2 가변 저항 패턴(VR2), 및 상기 제3 가변 저항 패턴(VR3)은 각각 상기 제1 메모리 셀(MC1), 상기 제2 메모리 셀(MC2), 및 상기 제3 메모리 셀(MC3)을 정의할 수 있다. 이에 따라, 저항 레벨이 서로 다른 상기 제1 내제 제3 메모리 셀들(MC1, MC2, MC3)을 포함하는 가변 저항 메모리 소자가 제공될 수 있다.
도 10 내지 도 12는 본 발명의 일부 실시예들의 일 변형예에 따른 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 7의 A-A', B-B', 및 C-C'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 5 및 도 6을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 제조방법과 중복되는 설명은 생략될 수 있다.
도 7 및 도 10을 참조하면, 상기 제1 메모리 영역(R1), 상기 제2 메모리 영역(R2), 및 상기 제3 메모리 영역(R3)을 포함하는 상기 기판(100)이 제공될 수 있다. 상기 기판(100) 상에 상기 선택 소자들이 형성될 수 있고, 상기 하부 층간 절연막(102)이 상기 기판(100) 상에 형성되어 상기 선택 소자들을 덮을 수 있다. 상기 하부 층간 절연막(102) 내에 상기 배선 구조체(110)가 형성될 수 있다. 상기 배선 구조체(110)는 상기 기판(100)으로부터 이격되는 상기 배선들(106) 및 상기 배선들(106)에 연결되는 상기 콘택들(104)을 포함할 수 있다. 상기 하부 층간 절연막(102) 상에 상기 제4 층간 절연막(126)이 형성될 수 있다. 상기 제4 층간 절연막(126) 내에 상기 제4 배선 패턴들(122) 및 상기 제4 콘택 패턴들(124)이 형성될 수 있다. 상기 제4 콘택 패턴들(124)은 상기 제1 메모리 영역(R1), 상기 제2 메모리 영역(R2), 및 상기 제3 메모리 영역(R3) 상에 각각 형성될 수 있다. 상기 제4 콘택 패턴들(124)의 각각은 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴(122)과 상기 배선들(106) 중 대응하는 배선(106)을 전기적으로 연결할 수 있다.
상기 제3 메모리 영역(R3)의 상기 제4 층간 절연막(126) 상에 상기 제3 가변 저항 패턴(VR3)이 형성될 수 있다. 상기 제3 가변 저항 패턴(VR3)이, 일 예로, 도 3a 및 도 3b를 참조하여 설명한 자기터널접합 패턴을 포함하는 경우, 상기 제3 가변 저항 패턴(VR3)을 형성하는 것은, 상기 제4 층간 절연막(126) 상에 하부 전극막, 고정막, 터널배리어막, 자유막, 및 상부 전극막을 차례로 적층하는 것, 및 상기 상부 전극막, 상기 자유막, 상기 터널배리어막, 상기 고정막, 및 상기 하부 전극막을 순차로 식각하여 상기 상부 전극(TE), 상기 자유패턴(FRL), 상기 터널 배리어 패턴(TBR), 상기 고정패턴(PNL), 및 상기 하부 전극(BE)을 형성하는 것을 포함할 수 있다. 상기 제3 메모리 영역(R3)의 상기 제4 층간 절연막(126) 상에 차례로 적층된, 상기 하부 전극(BE), 상기 고정패턴(PNL), 상기 터널 배리어 패턴(TBR), 상기 자유패턴(FRL), 및 상기 상부 전극(TE)은 상기 제3 가변 저항 패턴(VR3)으로 정의될 수 있다. 상기 제3 가변 저항 패턴(VR3)을 구성하는 박막들의 구조 및 물질에 의해, 상기 제3 가변 저항 패턴(VR3)의 상기 최대 저항값(r3)이 결정될 수 있다.
도 7 및 도 11을 참조하면, 상기 제4 층간 절연막(126) 상에 상기 제3 층간 절연막(136)이 형성될 수 있다. 상기 제3 층간 절연막(136)은 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2)의 상기 제4 층간 절연막(126)의 상면을 덮을 수 있고, 상기 제3 메모리 영역(R3)의 상기 제4 층간 절연막(126) 상으로 연장되어 상기 제3 가변 저항 패턴(VR3)을 덮을 수 있다. 상기 제3 층간 절연막(136) 내에 상기 제3 배선 패턴들(132) 및 상기 제3 콘택 패턴들(134)이 형성될 수 있다. 상기 제3 콘택 패턴들(134)은 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상에 각각 형성될 수 있다. 상기 제3 콘택 패턴들(134)의 각각은 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)과 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴(122)을 전기적으로 연결할 수 있다. 상기 제3 가변 저항 패턴(VR3)은 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)과 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴(122)에 연결될 수 있다. 상기 제2 메모리 영역(R2)의 상기 제3 층간 절연막(136) 상에 상기 제2 가변 저항 패턴(VR2)이 형성될 수 있다.
도 7 및 도 12를 참조하면, 상기 제3 층간 절연막(136) 상에 상기 제2 층간 절연막(146)이 형성될 수 있다. 상기 제2 층간 절연막(146)은 상기 제1 메모리 영역(R1) 및 상기 제3 메모리 영역(R3)의 상기 제3 층간 절연막(136)의 상면을 덮을 수 있고, 상기 제2 메모리 영역(R2)의 상기 제3 층간 절연막(136) 상으로 연장되어 상기 제2 가변 저항 패턴(VR2)을 덮을 수 있다. 상기 제2 층간 절연막(146) 내에 상기 제2 배선 패턴들(142) 및 상기 제2 콘택 패턴들(144)이 형성될 수 있다. 상기 제2 콘택 패턴들(144)은 상기 제1 메모리 영역(R1) 및 상기 제3 메모리 영역(R3) 상에 각각 형성될 수 있다. 상기 제2 콘택 패턴들(144)의 각각은 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)과 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)을 전기적으로 연결할 수 있다. 상기 제2 가변 저항 패턴(VR2)은 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)과 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)에 연결될 수 있다. 상기 제1 메모리 영역(R1)의 상기 제2 층간 절연막(146) 상에 상기 제1 가변 저항 패턴(VR1)이 형성될 수 있다.
도 7 및 도 8을 다시 참조하면, 상기 제2 층간 절연막(146) 상에 상기 제1 층간 절연막(156)이 형성될 수 있다. 상기 제1 층간 절연막(156)은 상기 제1 메모리 영역(R1)의 상기 제2 층간 절연막(146) 상에 제공되어 상기 제1 가변 저항 패턴(VR1)을 덮을 수 있고, 상기 제2 메모리 영역(R2) 및 상기 제3 메모리 영역(R3)의 상기 제2 층간 절연막(146)의 상면 상으로 연장될 수 있다. 상기 제1 층간 절연막(156) 내에 상기 제1 배선 패턴들(152) 및 상기 제1 콘택 패턴들(154)이 형성될 수 있다. 상기 제1 콘택 패턴들(154)은 상기 제2 메모리 영역(R2) 및 상기 제3 메모리 영역(R3) 상에 각각 형성될 수 있다. 상기 제1 콘택 패턴들(154)의 각각은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴(152)과 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)을 전기적으로 연결할 수 있다. 상기 제1 가변 저항 패턴(VR1)은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴(152)과 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)에 연결될 수 있다.
도 13은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 평면도이고, 도 14는 도 13의 A-A'에 따른 단면도이다. 도 15는 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 단위 메모리 셀을 나타내는 회로도이다. 도 16은 도 15의 단위 메모리 셀에 의해 구현되는 복수의 저항 상태들을 설명하기 위한 표이다. 도 1, 도 2, 도 3a, 도 3b, 도 4a, 및 도 4b를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 13 및 도 14를 참조하면, 상기 기판(100) 상에 상기 하부 층간 절연막(102)이 제공될 수 있고, 상기 하부 층간 절연막(102)은 상기 기판(100) 상에 제공된 상기 선택 소자들을 덮을 수 있다. 상기 하부 층간 절연막(102) 내에 상기 배선들(106) 및 상기 콘택들(104)을 포함하는 상기 배선 구조체(110)가 제공될 수 있다. 상기 하부 층간 절연막(102) 상에 상기 제1 층간 절연막(156), 상기 제2 층간 절연막(146), 상기 제3 층간 절연막(136), 및 상기 제4 층간 절연막(126)이 적층될 수 있다.
상기 제1 층간 절연막(156) 내에 상기 제1 배선 패턴들(152)을 포함하는 상기 제1 배선 그룹(150)이 제공될 수 있다. 상기 제1 배선 패턴들(152)은 평면적 관점에서 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제1 층간 절연막(156) 내에 상기 제1 가변 저항 패턴(VR1)이 제공될 수 있다. 상기 제1 가변 저항 패턴(VR1)은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴(152)에 연결될 수 있다.
상기 제2 층간 절연막(146) 내에 상기 제2 배선 패턴들(142)을 포함하는 상기 제2 배선 그룹(140)이 제공될 수 있다. 상기 제2 배선 그룹(140)은 상기 기판(100)과 상기 제1 배선 그룹(150) 사이에 제공될 수 있다. 상기 제1 가변 저항 패턴(VR1)은 상기 제1 배선 그룹(150)과 상기 제2 배선 그룹(140) 사이에 제공될 수 있다. 상기 제2 배선 패턴들(142)은 평면적 관점에서 일 방향으로 연장되고, 상기 일 방향에 교차하는 다른 방향으로 서로 이격될 수 있다. 상기 제1 가변 저항 패턴(VR1)은 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)에 연결될 수 있다. 상기 제2 층간 절연막(146) 내에 상기 제2 가변 저항 패턴(VR2)이 제공될 수 있다. 상기 제2 가변 저항 패턴(VR2)은, 상기 제1 가변 저항 패턴(VR1)에 연결된 상기 대응하는 제2 배선 패턴(142)에 연결될 수 있다. 상기 제2 가변 저항 패턴(VR2)은 상기 대응하는 제2 배선 패턴(142)을 통하여 상기 제1 가변 저항 패턴(VR1)에 직렬로 연결될 수 있다.
상기 제3 층간 절연막(136) 내에 상기 제3 배선 패턴들(132)을 포함하는 상기 제3 배선 그룹(130)이 제공될 수 있다. 상기 제3 배선 그룹(130)은 상기 기판(100)과 상기 제2 배선 그룹(140) 사이에 제공될 수 있다. 상기 제2 가변 저항 패턴(VR2)은 상기 제2 배선 그룹(140)과 상기 제3 배선 그룹(130) 사이에 제공될 수 있다. 상기 제3 배선 패턴들(132)은 평면적 관점에서 일 방향으로 연장되고, 상기 일 방향에 교차하는 다른 방향으로 서로 이격될 수 있다. 상기 제2 가변 저항 패턴(VR2)은 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)에 연결될 수 있다. 상기 제3 층간 절연막(136) 내에 상기 제3 가변 저항 패턴(VR3)이 제공될 수 있다. 상기 제3 가변 저항 패턴(VR3)은, 상기 제2 가변 저항 패턴(VR2)에 연결된 상기 대응하는 제3 배선 패턴(132)에 연결될 수 있다. 상기 제3 가변 저항 패턴(VR3)은 상기 대응하는 제3 배선 패턴(132)을 통하여 상기 제2 가변 저항 패턴(VR2)에 직렬로 연결될 수 있다. 즉, 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)을 서로 직렬로 연결될 수 있다.
상기 제4 층간 절연막(126) 내에 상기 제4 배선 패턴들(122)을 포함하는 상기 제4 배선 그룹(120)이 제공될 수 있다. 상기 제4 배선 그룹(120)은 상기 기판(100)과 상기 제3 배선 그룹(130) 사이에 제공될 수 있다. 상기 제3 가변 저항 패턴(VR3)은 상기 제3 배선 그룹(130)과 상기 제4 배선 그룹(120) 사이에 제공될 수 있다. 상기 제4 배선 패턴들(122)은 평면적 관점에서 일 방향으로 연장되고, 상기 일 방향에 교차하는 다른 방향으로 서로 이격될 수 있다. 상기 제3 가변 저항 패턴(VR3)은 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴(122)에 연결될 수 있다. 상기 제4 층간 절연막(126) 내에 상기 제4 콘택 패턴(124)이 제공될 수 있고, 상기 제4 콘택 패턴(124)은 상기 제3 가변 저항 패턴(VR3)에 연결된 상기 대응하는 제4 배선 패턴(122)에 연결될 수 있다. 상기 제4 콘택 패턴(124)은 상기 배선 구조체(110) 내 상기 배선들(106) 중 대응하는 하나를 통하여, 상기 선택 소자들 중 대응하는 선택 소자의 일 단자에 전기적으로 연결될 수 있다.
상기 제1 가변 저항 패턴(VR1)은 상기 기판(100) 상에 복수로 제공될 수 있다. 일 예로, 복수의 상기 제1 가변 저항 패턴들(VR1)은, 평면적 관점에서, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 제1 방향(D1)으로 배열되는 상기 제1 가변 저항 패턴들(VR1)은 상기 제1 배선 패턴들(152) 중 대응하는 하나에 공통적으로 연결될 수 있다. 상기 제2 방향(D2)으로 배열되는 상기 제1 가변 저항 패턴들(VR1)은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴들(152)에 각각 연결될 수 있다. 상기 제2 가변 저항 패턴(VR2)은 상기 기판(100) 상에 복수로 제공될 수 있다. 일 예로, 복수의 상기 제2 가변 저항 패턴들(VR2)은, 평면적 관점에서, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 복수의 상기 제2 가변 저항 패턴들(VR2)은 상기 복수의 상기 제1 가변 저항 패턴들(VR1)에 각각 직렬로 연결될 수 있다. 상기 제3 가변 저항 패턴(VR3)은 상기 기판(100) 상에 복수로 제공될 수 있다. 일 예로, 복수의 상기 제3 가변 저항 패턴들(VR3)은, 평면적 관점에서, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 복수의 상기 제3 가변 저항 패턴들(VR3)은 상기 복수의 상기 제2 가변 저항 패턴들(VR2)에 각각 직렬로 연결될 수 있다. 상기 복수의 상기 제3 가변 저항 패턴들(VR3)의 각각은, 상기 복수의 상기 제2 가변 저항 패턴들(VR2)의 각각을 통하여 상기 복수의 상기 제1 가변 저항 패턴들(VR1)의 각각에 직렬로 연결될 수 있다. 상기 복수의 상기 제3 가변 저항 패턴들(VR3)은 상기 선택 소자들 중 대응하는 선택 소자들에 각각 접속될 수 있다.
도 15를 참조하면, 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)은 단위 메모리 셀(MC)을 정의할 수 있다. 상기 단위 메모리 셀(MC)은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 상기 메모리 소자(ME)는 비트 라인(BL)과 상기 선택 소자(SE) 사이에 연결될 수 있고, 상기 선택 소자(SE)는 상기 메모리 소자(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 상기 선택 소자(SE)는 상기 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 상기 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 트랜지스터의 소스 전극이 소스 라인(SL)에 연결될 수 있다. 상기 비트 라인(BL)을 통해 인가되는 쓰기 전압에 의해 상기 메모리 소자(ME)에 데이터가 기입될 수 있고, 상기 비트 라인(BL)을 통해 인가되는 읽기 전압에 의해 상기 메모리 소자(ME) 내 저장된 데이터가 판독될 수 있다.
서로 직렬로 연결된, 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)은 상기 단위 메모리 셀(MC)의 상기 메모리 소자(ME)로 기능할 수 있다. 상기 제1 가변 저항 패턴(VR1)의 상기 최대 저항값(r1), 상기 제2 가변 저항 패턴(VR2)의 상기 최대 저항값(r2), 및 상기 제3 가변 저항 패턴(VR3)의 상기 최대 저항값(r3)은 서로 다를 수 있다. 본 실시예들에 따르면, 일 예로, 상기 제1 가변 저항 패턴(VR1)의 상기 최대 저항값(r1)은 상기 제2 가변 저항 패턴(VR2)의 상기 최대 저항값(r2)보다 작을 수 있고, 상기 제2 가변 저항 패턴(VR2)의 상기 최대 저항값(r2)은 상기 제3 가변 저항 패턴(VR3)의 상기 최대 저항값(r3)보다 작을 수 있다(즉, r1< r2< r3). 이 경우, 상기 제1 가변 저항 패턴(VR1)이 스위칭되기 위한 임계 전류(또는 전압, 시간 등)의 값은 상기 제2 가변 저항 패턴(VR2)이 스위칭되기 위한 임계 전류(또는 전압, 시간 등)의 값보다 작을 수 있고, 상기 제2 가변 저항 패턴(VR2)이 스위칭되기 위한 상기 임계 전류(또는 전압, 시간 등)의 값은 상기 제3 가변 저항 패턴(VR3)이 스위칭되기 위한 임계 전류(또는 전압, 시간 등)의 값보다 작을 수 있다. 즉, 상기 제1 가변 저항 패턴(VR1)은 상기 제2 가변 저항 패턴(VR2)보다 용이하게 스위칭될 수 있고, 상기 제2 가변 저항 패턴(VR2)은 상기 제3 가변 저항 패턴(VR3)보다 용이하게 스위칭될 수 있다.
도 15 및 도 16을 참조하면, 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)의 각각의 저항 상태에 따라, 상기 단위 메모리 셀(MC)의 상기 메모리 소자(ME)의 다양한 저항 상태들(Rs0, Rs1, Rs2, Rs3)이 구현될 수 있다. 일 예로, 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)의 각각이, 도 3a 및 도 3b를 참조하여 설명한 자기터널접합 패턴을 포함하는 경우, 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)의 각각의 저항 상태는 상기 고정 패턴(PNL)의 상기 자화 방향(160a) 및 상기 자유 패턴(FRL)의 상기 자화 방향(160b)이 평행 또는 반평행한지 여부에 따라 달라질 수 있다. 상기 고정 패턴(PNL)의 상기 자화 방향(160a) 및 상기 자유 패턴(FRL)의 상기 자화 방향(160b)이 서로 평행한 경우, 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)의 각각은 저저항 상태일 수 있고, 상기 고정 패턴(PNL)의 상기 자화 방향(160a) 및 상기 자유 패턴(FRL)의 상기 자화 방향(160b)이 서로 반평행한 경우, 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)의 각각은 고저항 상태일 수 있다. 도 16에 도시된 바와 같이, 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)의 각각이 저저항 상태에 있는 경우(즉, 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)의 각각의 상기 자화방향들(160a, 160b)이 서로 평행한 경우), 상기 메모리 소자(ME)는 최저 저항 상태(Rs0)를 가질 수 있다. 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)의 각각이 고저항 상태에 있는 경우(즉, 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)의 각각의 상기 자화방향들(160a, 160b)이 서로 반평행한 경우), 상기 메모리 소자(ME)는 최고 저항 상태(Rs3)를 가질 수 있다. 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3) 중, 고저항 상태의 가변 저항 패턴의 수가 증가할수록, 상기 메모리 소자(ME)의 저항 상태가 높아질 수 있다(즉, Rs0< Rs1 < Rs2 < Rs3).
본 실시예들에 따르면, 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)이 상기 기판(100)으로부터 서로 다른 높이에 제공됨에 따라, 서로 다른 스위칭 특성을 갖는 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)이 단일 기판(100) 상에 용이하게 제공될 수 있다. 더하여, 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)은 상기 기판(100) 상에 수직으로 적층되어 서로 직렬로 연결될 수 있고, 상기 단위 메모리 셀(MC)의 상기 메모리 소자(ME)로 기능할 수 있다. 상기 제1 내지 제3 가변 저항 패턴들(VR1, VR2, VR3)이 서로 다른 스위칭 특성을 가짐에 따라, 상기 메모리 소자(ME)의 다양한 저항 상태들(RsO, Rs1, Rs2, Rs3)이 구현될 수 있다. 이에 따라, 상기 메모리 소자(ME)의 메모리 용량이 증가할 수 있다.
도 17 내지 도 19는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 13의 A-A'에 대응하는 단면도들이다. 도 5 및 도 6을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 제조방법과 중복되는 설명은 생략될 수 있다.
도 17을 참조하면, 상기 기판(100) 상에 상기 선택 소자들이 형성될 수 있고, 상기 하부 층간 절연막(102)이 상기 기판(100) 상에 형성되어 상기 선택 소자들을 덮을 수 있다. 상기 하부 층간 절연막(102) 내에 상기 배선들(106) 및 상기 콘택들(104)을 포함하는 상기 배선 구조체(110)가 형성될 수 있다. 상기 제4 층간 절연막(126) 내에 상기 제4 배선 패턴들(122) 및 상기 제4 콘택 패턴(124)이 형성될 수 있다. 상기 제4 콘택 패턴(124)은 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴(122)과 상기 배선들(106) 중 대응하는 배선(106)을 전기적으로 연결할 수 있다. 상기 제4 층간 절연막(126) 상에 상기 제3 가변 저항 패턴(VR3)이 형성될 수 있다. 상기 제3 가변 저항 패턴(VR3)이, 일 예로, 도 3a 및 도 3b를 참조하여 설명한 자기터널접합 패턴을 포함하는 경우, 상기 제3 가변 저항 패턴(VR3)을 형성하는 것은, 상기 제4 층간 절연막(126) 상에 하부 전극막, 고정막, 터널배리어막, 자유막, 및 상부 전극막을 차례로 적층하는 것, 및 상기 상부 전극막, 상기 자유막, 상기 터널배리어막, 상기 고정막, 및 상기 하부 전극막을 순차로 식각하여 상기 상부 전극(TE), 상기 자유패턴(FRL), 상기 터널 배리어 패턴(TBR), 상기 고정패턴(PNL), 및 상기 하부 전극(BE)을 형성하는 것을 포함할 수 있다. 상기 제3 가변 저항 패턴(VR3)을 구성하는 박막들의 구조 및 물질에 의해, 상기 제3 가변 저항 패턴(VR3)의 상기 최대 저항값(r3)이 결정될 수 있다.
도 18을 참조하면, 상기 제4 층간 절연막(126) 상에 상기 제3 층간 절연막(136)이 형성될 수 있다. 상기 제3 층간 절연막(136)은 상기 제3 가변 저항 패턴(VR3)을 덮을 수 있다. 상기 제3 층간 절연막(136) 내에 상기 제3 배선 패턴들(132)이 형성될 수 있다. 상기 제3 가변 저항 패턴(VR3)은 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)과 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴(122)에 연결될 수 있다. 상기 제3 층간 절연막(136) 상에 상기 제2 가변 저항 패턴(VR2)이 형성될 수 있다. 상기 제2 가변 저항 패턴(VR2)이, 일 예로, 도 3a 및 도 3b를 참조하여 설명한 자기터널접합 패턴을 포함하는 경우, 상기 제2 가변 저항 패턴(VR2)을 형성하는 것은, 상기 제3 층간 절연막(136) 상에 형성되는 것을 제외하고, 상기 제3 가변 저항 패턴(VR3)의 형성 방법과 실질적으로 동일할 수 있다. 상기 제2 가변 저항 패턴(VR2)을 구성하는 박막들의 구조 및 물질에 의해, 상기 제2 가변 저항 패턴(VR2)의 상기 최대 저항값(r2)이 결정될 수 있다.
도 19를 참조하면, 상기 제3 층간 절연막(136) 상에 상기 제2 층간 절연막(146)이 형성될 수 있다. 상기 제2 층간 절연막(146)은 상기 제2 가변 저항 패턴(VR2)을 덮을 수 있다. 상기 제2 층간 절연막(146) 내에 상기 제2 배선 패턴들(142)이 형성될 수 있다. 상기 제2 가변 저항 패턴(VR2)은 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)과 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)에 연결될 수 있다. 상기 제2 층간 절연막(146) 상에 상기 제1 가변 저항 패턴(VR1)이 형성될 수 있다. 상기 제1 가변 저항 패턴(VR1)이, 일 예로, 도 3a 및 도 3b를 참조하여 설명한 자기터널접합 패턴을 포함하는 경우, 상기 제1 가변 저항 패턴(VR1)을 형성하는 것은, 상기 제2 층간 절연막(146) 상에 형성되는 것을 제외하고, 상기 제3 가변 저항 패턴(VR3)의 형성 방법과 실질적으로 동일할 수 있다. 상기 제1 가변 저항 패턴(VR1)을 구성하는 박막들의 구조 및 물질에 의해, 상기 제1 가변 저항 패턴(VR1)의 상기 최대 저항값(r1)이 결정될 수 있다.
도 14를 다시 참조하면, 상기 제2 층간 절연막(146) 상에 상기 제1 층간 절연막(156)이 형성될 수 있다. 상기 제1 층간 절연막(156)은 상기 제1 가변 저항 패턴(VR1)을 덮을 수 있다. 상기 제1 층간 절연막(156) 내에 상기 제1 배선 패턴들(152)이 형성될 수 있다. 상기 제1 가변 저항 패턴(VR1)은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴(152)과 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)에 연결될 수 있다.
도 20은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 평면도이고, 도 21은 도 20의 A-A'및 B-B'에 따른 단면도이다. 도 22a 및 도 22b는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 제1 메모리 영역과 제2 메모리 영역 내 단위 메모리 셀들을 각각 나타내는 회로도이다. 도 1, 도 2, 도 3a, 도 3b, 도 4a, 및 도 4b를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 20 및 도 21을 참조하면, 상기 제1 메모리 영역(R1) 및 제2 메모리 영역(R2)을 포함하는 상기 기판(100)이 제공될 수 있다. 상기 기판(100) 상에 상기 하부 층간 절연막(102)이 제공될 수 있고, 상기 하부 층간 절연막(102)은 상기 기판(100) 상에 제공된 상기 선택 소자들을 덮을 수 있다. 상기 하부 층간 절연막(102) 내에 상기 배선들(106) 및 상기 콘택들(104)을 포함하는 상기 배선 구조체(110)가 제공될 수 있다. 상기 하부 층간 절연막(102) 상에 상기 제1 층간 절연막(156), 상기 제2 층간 절연막(146), 상기 제3 층간 절연막(136), 및 상기 제4 층간 절연막(126)이 적층될 수 있다.
상기 제1 층간 절연막(156) 내에 상기 제1 배선 패턴들(152)을 포함하는 상기 제1 배선 그룹(150)이 제공될 수 있다. 상기 제1 메모리 영역(R1) 상의 상기 제1 배선 패턴들(152)은 평면적 관점에서 제1 방향(D1)으로 연장되고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제2 메모리 영역(R2) 상의 상기 제1 배선 패턴들(152)은 평면적 관점에서 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 제1 층간 절연막(156) 내에 상부 가변 저항 패턴들(VR_U)이 제공될 수 있다. 상기 상부 가변 저항 패턴들(VR_U)은 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상에 각각 제공될 수 있다. 상기 상부 가변 저항 패턴들(VR_U)은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴들(152)에 각각 연결될 수 있다.
상기 제2 층간 절연막(146) 내에 상기 제2 배선 패턴들(142)을 포함하는 상기 제2 배선 그룹(140)이 제공될 수 있다. 상기 제2 배선 그룹(140)은 상기 기판(100)과 상기 제1 배선 그룹(150) 사이에 제공될 수 있고, 상기 상부 가변 저항 패턴들(VR_U)은 상기 제1 배선 그룹(150)과 상기 제2 배선 그룹(140) 사이에 제공될 수 있다. 상기 제2 배선 패턴들(142)은 평면적 관점에서 일 방향으로 연장되고, 상기 일 방향에 교차하는 다른 방향으로 서로 이격될 수 있다. 상기 상부 가변 저항 패턴들(VR_U)은 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴들(142)에 각각 연결될 수 있다. 상기 제1 메모리 영역(R1) 상의 상기 제2 층간 절연막(146) 내에 상기 제2 콘택 패턴(144)이 제공될 수 있다. 상기 제2 콘택 패턴(144)은 상기 제1 메모리 영역(R1)의 상기 상부 가변 저항 패턴(VR_U)에 연결된 상기 대응하는 제2 배선 패턴(142)에 연결될 수 있다. 상기 제2 메모리 영역(R2) 상의 상기 제2 층간 절연막(146) 내에 중간 가변 저항 패턴(VR_I)이 제공될 수 있다. 상기 중간 가변 저항 패턴(VR_I)은 상기 제2 메모리 영역(R2)의 상기 상부 가변 저항 패턴(VR_U)에 연결된 상기 대응하는 제2 배선 패턴(142)에 연결될 수 있다. 상기 중간 가변 저항 패턴(VR_I)은 상기 제2 메모리 영역(R2)의 상기 상부 가변 저항 패턴(VR_U)에 직렬로 연결될 수 있다.
상기 제3 층간 절연막(136) 내에 상기 제3 배선 패턴들(132)을 포함하는 상기 제3 배선 그룹(130)이 제공될 수 있다. 상기 제3 배선 그룹(130)은 상기 기판(100)과 상기 제2 배선 그룹(140) 사이에 제공될 수 있고, 상기 제2 콘택 패턴(144) 및 상기 중간 가변 저항 패턴(VR_I)은 상기 제2 배선 그룹(140)과 상기 제3 배선 그룹(130) 사이에 제공될 수 있다. 상기 제3 배선 패턴들(132)은 평면적 관점에서 일 방향으로 연장되고, 상기 일 방향에 교차하는 다른 방향으로 서로 이격될 수 있다. 상기 제2 콘택 패턴(144) 및 상기 중간 가변 저항 패턴(VR_I)은 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴들(132)에 각각 연결될 수 있다. 상기 제1 메모리 영역(R1) 상의 상기 제3 층간 절연막(136) 내에 상기 제3 콘택 패턴(134)이 제공될 수 있다. 상기 제3 콘택 패턴(134)은 상기 제2 콘택 패턴(144)에 연결된 상기 대응하는 제3 배선 패턴(132)에 연결될 수 있다. 상기 제2 메모리 영역(R2) 상의 상기 제3 층간 절연막(136) 내에 하부 가변 저항 패턴(VR_L)이 제공될 수 있다. 상기 하부 가변 저항 패턴(VR_L)은 상기 제2 메모리 영역(R2)의 상기 중간 가변 저항 패턴(VR_I)에 연결된 상기 대응하는 제3 배선 패턴(132)에 연결될 수 있다. 상기 하부 가변 저항 패턴(VR_L)은 상기 제2 메모리 영역(R2)의 상기 상부 가변 저항 패턴(VR_U) 및 상기 중간 가변 저항 패턴(VR_I)에 직렬로 연결될 수 있다.
상기 제4 층간 절연막(126) 내에 상기 제4 배선 패턴들(122)을 포함하는 상기 제4 배선 그룹(120)이 제공될 수 있다. 상기 제4 배선 그룹(120)은 상기 기판(100)과 상기 제3 배선 그룹(130) 사이에 제공될 수 있고, 상기 제3 콘택 패턴(134) 및 상기 하부 가변 저항 패턴(VR_L)은 상기 제3 배선 그룹(130)과 상기 제4 배선 그룹(120) 사이에 제공될 수 있다. 상기 제4 배선 패턴들(122)은 평면적 관점에서 일 방향으로 연장되고, 상기 일 방향에 교차하는 다른 방향으로 서로 이격될 수 있다. 상기 제3 콘택 패턴(134) 및 상기 하부 가변 저항 패턴(VR_L)은 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴들(122)에 각각 연결될 수 있다. 상기 제4 층간 절연막(126) 내에 상기 제4 콘택 패턴들(124)이 제공될 수 있다. 상기 제4 콘택 패턴들(124)은 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상에 각각 제공될 수 있다. 상기 제4 콘택 패턴들(124) 중 하나는 상기 제3 콘택 패턴(134)에 연결된 상기 대응하는 제4 배선 패턴(122)에 연결될 수 있고, 상기 제4 콘택 패턴들(124) 중 다른 하나는 상기 하부 가변 저항 패턴(VR_L)에 연결된 상기 대응하는 제4 배선 패턴(122)에 연결에 연결될 수 있다. 상기 제4 콘택 패턴들(124)은 상기 배선 구조체(110) 내 상기 배선들(106) 중 대응하는 배선들(106)에 각각 연결될 수 있다.
상기 제1 메모리 영역(R1)의 상기 상부 가변 저항 패턴(VR_U)은 상기 기판(100) 상에 제공된 상기 선택 소자들 중 대응하는 하나의 일 단자에 접속될 수 있다. 구체적으로, 상기 제1 메모리 영역(R1)의 상기 상부 가변 저항 패턴(VR_U)은, 이에 전기적으로 연결된, 상기 제2 배선 패턴(142), 상기 제2 콘택 패턴(144), 상기 제3 배선 패턴(132), 상기 제3 콘택 패턴(134), 상기 제4 배선 패턴(122), 및 상기 제4 콘택 패턴(124)을 통해 상기 배선 구조체(110) 내 상기 배선들(106) 중 대응하는 배선(106)에 연결될 수 있고, 상기 대응하는 배선(106)을 통해 상기 대응하는 선택 소자에 접속될 수 있다. 상기 제1 메모리 영역(R1)의 상기 상부 가변 저항 패턴(VR_U)에 연결된 상기 제1 배선 패턴(152)을 통해 전압이 인가됨에 따라, 상기 제1 메모리 영역(R1)의 상기 상부 가변 저항 패턴(VR_U)이 제어될 수 있다.
서로 직렬로 연결된, 상기 제2 메모리 영역(R2)의 상기 상부 가변 저항 패턴(VR_U), 상기 중간 가변 저항 패턴(VR_I), 및 상기 하부 가변 저항 패턴(VR_L)은 상기 기판(100) 상에 제공된 상기 선택 소자들 중 대응하는 하나의 일 단자에 접속될 수 있다. 구체적으로, 상기 제2 메모리 영역(R2)의 상기 상부 가변 저항 패턴(VR_U), 상기 중간 가변 저항 패턴(VR_I), 및 상기 하부 가변 저항 패턴(VR_L)은 서로 직렬로 연결될 수 있다. 상기 하부 가변 저항 패턴(VR_L)은 이에 전기적으로 연결된, 상기 제4 배선 패턴(122) 및 상기 제4 콘택 패턴(124)을 통해 상기 배선 구조체(110) 내 상기 배선들(106) 중 대응하는 배선(106)에 연결될 수 있고, 상기 대응하는 배선(106)을 통해 상기 대응하는 선택 소자에 접속될 수 있다. 상기 제2 메모리 영역(R2)의 상기 상부 가변 저항 패턴(VR_U)에 연결된 상기 제1 배선 패턴(152)을 통해 전압이 인가됨에 따라, 서로 직렬로 연결된, 상기 제2 메모리 영역(R2)의 상기 상부 가변 저항 패턴(VR_U), 상기 중간 가변 저항 패턴(VR_I), 및 상기 하부 가변 저항 패턴(VR_L)이 제어될 수 있다.
도 22a 및 도 22b를 참조하면, 상기 제1 메모리 영역(R1)의 상기 상부 가변 저항 패턴(VR_U)은 상기 제1 메모리 영역(R1) 내 제1 메모리 셀(MC1)을 정의할 수 있다. 서로 직렬로 연결된, 상기 제2 메모리 영역(R2)의 상기 상부 가변 저항 패턴(VR_U), 상기 중간 가변 저항 패턴(VR_I), 및 상기 하부 가변 저항 패턴(VR_L)은 상기 제2 메모리 영역(R2) 내 제2 메모리 셀(MC2)을 정의할 수 있다. 상기 제1 메모리 셀(MC1) 및 상기 제2 메모리 셀(MC2)의 각각은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 상기 메모리 소자(ME)는 비트 라인(BL)과 상기 선택 소자(SE) 사이에 연결될 수 있고, 상기 선택 소자(SE)는 상기 메모리 소자(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 상기 선택 소자(SE)는 상기 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 상기 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 트랜지스터의 소스 전극이 소스 라인(SL)에 연결될 수 있다. 상기 비트 라인(BL)을 통해 인가되는 쓰기 전압에 의해 상기 메모리 소자(ME)에 데이터가 기입될 수 있고, 상기 비트 라인(BL)을 통해 인가되는 읽기 전압에 의해 상기 메모리 소자(ME) 내 저장된 데이터가 판독될 수 있다.
상기 제1 메모리 영역(R1)의 상기 상부 가변 저항 패턴(VR_U)은 상기 제1 메모리 셀(MC1)의 상기 메모리 소자(ME)로 기능할 수 있고, 서로 직렬로 연결된, 상기 제2 메모리 영역(R2)의 상기 상부 가변 저항 패턴(VR_U), 상기 중간 가변 저항 패턴(VR_I), 및 상기 하부 가변 저항 패턴(VR_L)은 상기 제2 메모리 셀(MC2)의 상기 메모리 소자(ME)로 기능할 수 있다. 본 실시예들에 따르면, 상기 상부 가변 저항 패턴들(VR_U), 상기 중간 가변 저항 패턴(VR_I), 및 상기 하부 가변 저항 패턴(VR_L)은 서로 동일한 최대 저항값(r)을 가질 수 있다. 이 경우, 상기 제1 메모리 셀(MC1)의 상기 메모리 소자(ME)는 상기 제1 메모리 영역(R1)의 상기 상부 가변 저항 패턴(VR_U)의 상기 최대 저항값(r)과 동일한 저항값(r)을 가질 수 있고, 상기 제2 메모리 셀(MC2)의 상기 메모리 소자(ME)는 상기 제2 메모리 영역(R2)의 상기 상부 가변 저항 패턴(VR_U), 상기 중간 가변 저항 패턴(VR_I), 및 상기 하부 가변 저항 패턴(VR_L)의 상기 최대 저항값들(r)의 합과 동일한 저항값(3 x r)을 가질 수 있다.
본 실시예들에 따르면, 상기 제1 메모리 영역(R1) 상에 하나의 가변 저항 패턴(즉, 상기 상부 가변 저항 패턴(VR_U))이 제공될 수 있고, 상기 제2 메모리 영역(R2) 상에 복수의 가변 저항 패턴들(즉, 상기 상부 가변 저항 패턴(VR_U), 상기 중간 가변 저항 패턴(VR_I), 및 상기 하부 가변 저항 패턴(VR_L))이 수직으로 적층되어 서로 직렬로 연결될 수 있다. 상기 제1 메모리 영역(R1)의 상기 가변 저항 패턴은 상기 제2 메모리 영역(R2)의 상기 복수의 가변 저항 패턴들 중 하나와 상기 기판(100)으로부터 실질적으로 동일한 높이에 제공될 수 있다. 상기 제1 메모리 영역(R1)의 상기 가변 저항 패턴은 상기 제1 메모리 셀(MC1)의 상기 메모리 소자(ME)로 기능할 수 있고, 상기 제2 메모리 영역(R2)의 상기 복수의 가변 저항 패턴들은 상기 제2 메모리 셀(MC2)의 상기 메모리 소자(ME)로 기능할 수 있다. 이 경우, 상기 제1 메모리 셀(MC1)의 상기 메모리 소자(ME) 및 상기 제2 메모리 셀(MC2)의 상기 메모리 소자(ME)는 서로 다른 저항값을 가질 수 있다. 이에 따라, 저항 레벨이 서로 다른 상기 제1 메모리 셀(MC1) 및 상기 제2 메모리 셀(MC2)을 포함하는 가변 저항 메모리 소자가 제공될 수 있다.
도 23은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 20의 A-A'및 B-B'에 대응하는 단면도들이다. 도 5 및 도 6을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자의 제조방법과 중복되는 설명은 생략될 수 있다.
도 20 및 도 23을 참조하면, 상기 기판(100) 상에 상기 선택 소자들이 형성될 수 있고, 상기 하부 층간 절연막(102)이 상기 기판(100) 상에 형성되어 상기 선택 소자들을 덮을 수 있다. 상기 하부 층간 절연막(102) 내에 상기 배선들(106) 및 상기 콘택들(104)을 포함하는 상기 배선 구조체(110)가 형성될 수 있다. 상기 제4 층간 절연막(126) 내에 상기 제4 배선 패턴들(122) 및 상기 제4 콘택 패턴들(124)이 형성될 수 있다. 상기 제4 콘택 패턴들(124)의 각각은 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴(122)과 상기 배선들(106) 중 대응하는 배선(106)을 전기적으로 연결할 수 있다. 상기 제2 메모리 영역(R2)의 상기 제4 층간 절연막(126) 상에 상기 하부 가변 저항 패턴(VR_L)이 형성될 수 있다. 상기 제4 층간 절연막(126) 상에 상기 제3 층간 절연막(136)이 형성될 수 있다. 상기 제3 층간 절연막(136)은 상기 제1 메모리 영역(R1)의 상기 제4 층간 절연막(126)의 상면을 덮을 수 있고, 상기 제2 메모리 영역(R2)의 상기 제4 층간 절연막(126) 상으로 연장되어 상기 하부 가변 저항 패턴(VR_L)을 덮을 수 있다. 상기 제3 층간 절연막(136) 내에 상기 제3 배선 패턴들(132) 및 상기 제3 콘택 패턴(134)이 형성될 수 있다. 상기 제3 배선 패턴들(132)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 형성될 수 있고, 상기 제3 배선 그룹(130)으로 정의될 수 있다. 상기 제3 콘택 패턴(134)은 상기 제1 메모리 영역(R1)의 상기 제4 층간 절연막(126)과 상기 제3 배선 그룹(130) 사이에 형성될 수 있다. 상기 제3 콘택 패턴(134)은 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴(122)과 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)을 전기적으로 연결할 수 있다. 상기 하부 가변 저항 패턴(VR_L)은 상기 제4 배선 패턴들(122) 중 대응하는 제4 배선 패턴(122)과 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)에 연결될 수 있다. 상기 제2 메모리 영역(R2)의 상기 제3 층간 절연막(136) 상에 상기 중간 가변 저항 패턴(VR_I)이 형성될 수 있다.
도 20 및 도 21을 다시 참조하면, 상기 제3 층간 절연막(136) 상에 상기 제2 층간 절연막(146)이 형성될 수 있다. 상기 제2 층간 절연막(146)은 상기 제1 메모리 영역(R1)의 상기 제3 층간 절연막(136)의 상면을 덮을 수 있고, 상기 제2 메모리 영역(R2)의 상기 제3 층간 절연막(136) 상으로 연장되어 상기 중간 가변 저항 패턴(VR_I)을 덮을 수 있다. 상기 제2 층간 절연막(146) 내에 상기 제2 배선 패턴들(142) 및 상기 제2 콘택 패턴(144)이 형성될 수 있다. 상기 제2 배선 패턴들(142)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 형성될 수 있고, 상기 제2 배선 그룹(140)으로 정의될 수 있다. 상기 제2 콘택 패턴(144)은 상기 제1 메모리 영역(R1)의 상기 제3 층간 절연막(136)과 상기 제2 배선 그룹(140) 사이에 형성될 수 있다. 상기 제2 콘택 패턴(144)은 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)과 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)을 전기적으로 연결할 수 있다. 상기 중간 가변 저항 패턴(VR_I)은 상기 제3 배선 패턴들(132) 중 대응하는 제3 배선 패턴(132)과 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)에 연결될 수 있다.
상기 제2 층간 절연막(146) 상에 상기 상부 가변 저항 패턴들(VR_U)이 형성될 수 있다. 상기 상부 가변 저항 패턴들(VR_U)은 상기 제1 메모리 영역(R1) 및 상기 제2 메모리 영역(R2) 상에 각각 형성될 수 있다. 상기 제2 층간 절연막(146) 상에 상기 제1 층간 절연막(156)이 형성될 수 있다. 상기 제1 층간 절연막(156)은 상기 제2 층간 절연막(146) 상에 제공되어 상기 상부 가변 저항 패턴들(VR_U)을 덮을 수 있다. 상기 제1 층간 절연막(156) 내에 상기 제1 배선 패턴들(152)이 형성될 수 있다. 상기 제1 배선 패턴들(152)은 상기 기판(100)으로부터 실질적으로 동일한 높이에 형성될 수 있고, 상기 제1 배선 그룹(150)으로 정의될 수 있다. 상기 상부 가변 저항 패턴들(VR_U)의 각각은 상기 제1 배선 패턴들(152) 중 대응하는 제1 배선 패턴(152)과 상기 제2 배선 패턴들(142) 중 대응하는 제2 배선 패턴(142)에 연결될 수 있다.
본 발명의 개념에 따르면, 가변 저항 소자는 기판으로부터 서로 다른 높이에 제공되는 가변 저항 패턴들을 포함할 수 있다. 이 경우, 상기 가변 저항 패턴들이 서로 다른 스위칭 특성을 가지도록 형성하는 것이 용이할 수 있다. 이에 따라, 서로 다른 스위칭 특성을 갖는 상기 가변 저항 패턴들이 단일 기판 상에 용이하게 제공될 수 있다. 더하여, 상기 가변 저항 소자는 상기 가변 저항 패턴들에 의해 정의되는 메모리 셀들을 포함할 수 있다. 상기 가변 저항 패턴들이 상기 기판으로부터 서로 다른 높이에 제공됨에 따라, 단일 기판 상에 저항 레벨이 서로 다른 상기 메모리 셀들을 제공하는 것이 용이할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 102: 하부 층간 절연막
110: 배선 구조체 104: 콘택들
106: 배선들 150: 제1 배선 그룹
152: 제1 배선 패턴들 154: 제1 콘택 패턴(들)
156: 제1 층간 절연막 VR1: 제1 가변 저항 패턴
140: 제2 배선 그룹 142: 제2 배선 패턴들
144: 제2 콘택 패턴(들) 146: 제2 층간 절연막
130: 제3 배선 그룹 132: 제3 배선 패턴들
134: 제3 콘택 패턴(들) 136: 제3 층간 절연막
120: 제4 배선 그룹 122: 제4 배선 패턴들
124: 제4 콘택 패턴(들) 126: 제4 층간 절연막
VR2: 제2 가변 저항 패턴 VR3: 제3 가변 저항 패턴

Claims (10)

  1. 제1 메모리 영역 및 제2 메모리 영역을 포함하는 기판;
    상기 제1 메모리 영역 상에 제공되고, 상기 기판으로부터 제1 높이에 위치하는 제1 가변 저항 패턴; 및
    상기 제2 메모리 영역 상에 제공되고, 상기 기판으로부터 상기 제1 높이보다 낮은 제2 높이에 위치하는 제2 가변 저항 패턴을 포함하되,
    상기 제1 가변 저항 패턴의 최대 저항 값은 상기 제2 가변 저항 패턴의 최대 저항 값과 다른 가변 저항 메모리 소자.
  2. 청구항 1에 있어서,
    상기 기판 상에 제공되고 제1 배선 패턴들을 포함하는 제1 배선 그룹;
    상기 기판과 상기 제1 배선 그룹 사이에 제공되고 제2 배선 패턴들을 포함하는 제2 배선 그룹; 및
    상기 기판과 상기 제2 배선 그룹 사이에 제공되고 제3 배선 패턴들을 포함하는 제3 배선 그룹을 더 포함하되,
    상기 제1 배선 그룹, 상기 제2 배선 그룹, 및 상기 제3 배선 그룹은 상기 기판으로부터 서로 다른 높이에 위치하고,
    상기 제1 가변 저항 패턴은 상기 제1 메모리 영역 상의 상기 제1 배선 그룹과 상기 제2 배선 그룹 사이에 제공되고, 상기 제2 가변 저항 패턴은 상기 제2 메모리 영역 상의 상기 제2 배선 그룹과 상기 제3 배선 그룹 사이에 제공되는 가변 저항 메모리 소자.
  3. 청구항 2에 있어서,
    상기 제1 가변 저항 패턴은 상기 제1 배선 패턴들 중 대응하는 하나, 및 상기 제2 배선 패턴들 중 대응하는 하나에 연결되고,
    상기 제2 가변 저항 패턴은 상기 제2 배선 패턴들 중 대응하는 하나, 및 상기 제3 배선 패턴들 중 대응하는 하나에 연결되는 가변 저항 메모리 소자.
  4. 청구항 3에 있어서,
    상기 제2 메모리 영역 상의 상기 제1 배선 그룹과 상기 제2 배선 그룹 사이에 제공되는 제1 콘택 패턴; 및
    상기 제1 메모리 영역 상의 상기 제2 배선 그룹과 상기 제3 배선 그룹 사이에 제공되는 제2 콘택 패턴을 더 포함하되,
    상기 제1 가변 저항 패턴은, 상기 제2 콘택 패턴을 통해 상기 제3 배선 패턴들 중 대응하는 하나에 연결되고,
    상기 제2 가변 저항 패턴은 상기 제1 콘택 패턴을 통해 상기 제1 배선 패턴들 중 대응하는 하나에 연결되는 가변 저항 메모리 소자.
  5. 청구항 4에 있어서,
    상기 제1 가변 저항 패턴은, 상기 제2 콘택 패턴, 및 상기 제3 배선 패턴들 중, 상기 제2 콘택 패턴에 연결된 제3 배선 패턴을 통해 상기 기판에 전기적으로 접속되고,
    상기 제2 가변 저항 패턴은 상기 제3 배선 패턴들 중, 상기 제2 가변 저항 패턴에 연결된 제3 배선 패턴을 통해 상기 기판에 전기적으로 접속되는 가변 저항 메모리 소자.
  6. 청구항 5에 있어서,
    상기 제1 가변 저항 패턴은, 상기 제1 배선 패턴들 중, 상기 제1 가변 저항 패턴에 연결된 제1 배선 패턴을 통해 인가되는 전압에 의해 제어되고,
    상기 제2 가변 저항 패턴은, 상기 제1 콘택 패턴, 및 상기 제1 배선 패턴들 중, 상기 제1 콘택 패턴에 연결된 제1 배선 패턴을 통해 인가되는 전압에 의해 제어되되,
    상기 제1 가변 저항 소자 및 상기 제2 가변 저항 소자는 서로 독립적으로 제어되는 가변 저항 메모리 소자.
  7. 청구항 1에 있어서,
    상기 제1 가변 저항 패턴 및 상기 제2 가변 저항 패턴은 각각 제1 자기터널접합 패턴 및 제2 자기터널접합 패턴을 포함하고,
    상기 제1 자기터널접합 패턴의 자화 반전을 위해 요구되는 임계 전류 밀도는 상기 제2 자기터널접합 패턴의 자화 반전을 위해 요구되는 임계 전류 밀도와 다른 가변 저항 메모리 소자.
  8. 청구항 1에 있어서,
    상기 제1 가변 저항 패턴 및 상기 제2 가변 저항 패턴은, 평면적 관점에서 서로 이격되는 가변 저항 메모리 소자.
  9. 청구항 1에 있어서,
    상기 제1 가변 저항 패턴은 상기 제1 메모리 영역의 제1 메모리 셀을 정의하고,
    상기 제2 가변 저항 패턴은 상기 제2 메모리 영역의 제2 메모리 셀을 정의하되,
    상기 제1 메모리 셀은 NVM(non-volatile memory) 셀로 기능하고, 상기 제2 메모리 셀은 RAM(random access memory) 셀로 기능하는 가변 저항 메모리 소자.
  10. 기판 상에 수직으로 적층되고, 서로 직렬로 연결되는 가변 저항 패턴들;
    상기 가변 저항 패턴들 중 최하부의 가변 저항 패턴에 연결되는 선택 소자; 및
    상기 가변 저항 패턴들 중 최상부의 가변 저항 패턴에 연결되는 배선 패턴을 포함하되,
    상기 가변 저항 패턴들의 각각은 상기 배선 패턴을 통해 인가되는 전압에 의해 제어되는 가변 저항 메모리 소자.
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