CN110911554A - 存储装置 - Google Patents

存储装置 Download PDF

Info

Publication number
CN110911554A
CN110911554A CN201910093751.5A CN201910093751A CN110911554A CN 110911554 A CN110911554 A CN 110911554A CN 201910093751 A CN201910093751 A CN 201910093751A CN 110911554 A CN110911554 A CN 110911554A
Authority
CN
China
Prior art keywords
conductor
switching element
variable resistance
elements
axis
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201910093751.5A
Other languages
English (en)
Inventor
佐贯朋也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN110911554A publication Critical patent/CN110911554A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

实施方式提供一种高性能的存储装置。实施方式的存储装置包含第1导电体、第1电阻变化元件、第2导电体、第2电阻变化元件、第3导电体、第1开关元件、及第2开关元件。第1开关元件与多个第1电阻变化元件中的2个及第2导电体连接，并且第2开关元件与多个第2电阻变化元件中的2个及第3导电体连接。或者，第1开关元件与多个第1电阻变化元件中的2个及第2导电体连接，并且第2开关元件与多个第2电阻变化元件中的2个及第2导电体连接。或者，第1开关元件与多个第1电阻变化元件中的2个及第1导电体连接，并且第2开关元件与多个第2电阻变化元件中的2个及第3导电体连接。

Description

存储装置
相关申请
本申请享有以日本专利申请2018-173092号(申请日：2018年9月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
总的来说，实施方式涉及一种存储装置。
背景技术
已知有使用能够切换元件的电阻存储数据的存储装置。
发明内容
实施方式提供一种高性能的存储装置。
一实施方式的存储装置包含第1导电体、多个第1电阻变化元件、第2导电体、多个第2电阻变化元件、第3导电体、第1开关元件、及第2开关元件。所述第1导电体沿第1轴延伸。所述多个第1电阻变化元件位于所述第1导电体的上方。所述第2导电体在所述多个第1电阻变化元件的上方沿第2轴延伸。所述多个第2电阻变化元件位于所述第2导电体的上方。所述第3导电体在所述多个第2电阻变化元件的上方沿所述第1轴延伸。所述第1开关元件与所述多个第1电阻变化元件中的2个及所述第2导电体连接，并且所述第2开关元件与所述多个第2电阻变化元件中的2个及所述第3导电体连接。或者，所述第1开关元件与所述多个第1电阻变化元件中的2个及所述第2导电体连接，并且所述第2开关元件与所述多个第2电阻变化元件中的2个及所述第2导电体连接。或者，所述第1开关元件与所述多个第1电阻变化元件中的2个及所述第1导电体连接，并且所述第2开关元件与所述多个第2电阻变化元件中的2个及所述第3导电体连接。
附图说明
图1是表示第1实施方式的存储装置的功能区块的图。
图2是第1实施方式的存储单元阵列的电路图。
图3是表示第1实施方式的存储单元阵列的一部分的平面构造的图。
图4是表示第1实施方式的存储单元阵列的另一部分的平面构造的图。
图5(a)、(b)是表示第1实施方式的存储单元阵列的一部分的截面构造的图。
图6是表示第1实施方式的开关元件的动作的原理的图。
图7是表示第1实施方式的电阻变化元件的构造的例子的图。
图8是表示第1实施方式的电阻变化元件的构造的另一例的图。
图9(a)、(b)是表示第1实施方式的存储装置的一部分制造工序的一步骤的图。
图10(a)、(b)是表示第1实施方式的存储装置的一部分制造工序的继图9后的步骤的图。
图11(a)、(b)是表示第1实施方式的存储装置的一部分制造工序的继图10后的步骤的图。
图12(a)、(b)是表示第1实施方式的存储装置的一部分制造工序的继图11后的步骤的图。
图13(a)、(b)是表示第1实施方式的存储装置的一部分制造工序的继图12后的步骤的图。
图14(a)、(b)是表示第1实施方式的存储装置的一部分制造工序的继图13后的步骤的图。
图15(a)、(b)是表示比较用存储装置的存储单元阵列的一部分的截面构造的图。
图16(a)、(b)是表示比较用存储装置的一部分制造工序的一步骤的图。
图17(a)、(b)是表示第2实施方式的存储单元阵列的一部分的截面构造的图。
图18(a)、(b)是表示第2实施方式的存储装置的一部分制造工序的一步骤的图。
图19(a)、(b)是表示第3实施方式的存储单元阵列的一部分的截面构造的图。
图20(a)、(b)是表示第3实施方式的存储装置的一部分制造工序的一步骤的图。
图21(a)、(b)是表示第4实施方式的存储单元阵列的一部分的截面构造的图。
图22(a)、(b)是表示第4实施方式的存储装置的一部分制造工序的一步骤的图。
图23(a)、(b)是表示第4实施方式的存储装置的一部分制造工序的继图22后的步骤的图。
图24(a)、(b)是表示第5实施方式的存储单元阵列的一部分的截面构造的图。
图25(a)、(b)是表示第5实施方式的存储装置的一部分制造工序的一步骤的图。
图26(a)、(b)是表示第6实施方式的存储单元阵列的一部分的截面构造的图。
图27(a)、(b)是表示第6实施方式的存储装置的一部分制造工序的一步骤的图。
图28是表示第7实施方式的存储单元阵列的一部分的平面构造的图。
图29是表示第7实施方式的存储单元阵列的另一部分的平面构造的图。
图30(a)、(b)是表示第7实施方式的存储单元阵列的一部分的截面构造的图。
图31(a)、(b)是表示第8实施方式的存储单元阵列的一部分的截面构造的图。
图32(a)、(b)是表示第9实施方式的存储单元阵列的一部分的截面构造的图。
图33(a)、(b)是表示第10实施方式的存储单元阵列的一部分的截面构造的图。
图34(a)、(b)是表示第11实施方式的存储单元阵列的一部分的截面构造的图。
图35(a)、(b)是表示第12实施方式的存储单元阵列的一部分的截面构造的图。
图36(a)、(b)是表示第13实施方式的存储单元阵列的一部分的截面构造的图。
图37(a)、(b)是表示第14实施方式的存储单元阵列的一部分的截面构造的图。
具体实施方式
以下，参照附图记述实施方式。在以下的记述中，有时对具有大致相同的功能及构成的构成要素标注相同符号，并省略重复的说明。附图是示意性的图，厚度与平面尺寸的关系、各层的厚度的比率等有可能与实物不同。另外，在附图相互间也可能包含相互的尺寸的关系或比率不同的部分。另外，关于某实施方式的所有记述只要不明示地或明确地被排除，则也适用于其它实施方式的记述。
在本说明书及权利要求书中，某第1要素“连接”于另一第2要素包括第1要素直接或介隔一直或选择性地成为导电性的要素而连接于第2要素。
(第1实施方式)
图1表示第1实施方式的存储装置的功能区块。如图1所示，存储装置1包含存储单元阵列11、输入输出电路12、控制电路13、行选择电路14、列选择电路15、写入电路16、及读出电路17。
存储单元阵列11包含多个存储单元MC、多条字线WL及多条位线BL。存储单元MC能够将数据非易失地存储。各存储单元MC与1条字线WL及1条位线BL连接。字线WL与行(row)建立关联。位线BL与列(column)建立关联。通过1个行的选择及1个或多个列的选择，特定出1个或多个存储单元MC。
输入输出电路12例如从存储器控制器(未图示)接收各种多个控制信号CNT、各种指令CMD、地址信号ADD、数据(写入数据)DAT，例如对存储器控制器发送数据(读出数据)DAT。
行选择电路14从输入输出电路12接收地址信号ADD，并使基于所接收到的地址信号ADD的行对应的1条字线WL为选择状态。
列选择电路15从输入输出电路12接收地址信号ADD，并使基于所接收到的地址信号ADD的列对应的多条位线BL为选择状态。
控制电路13从输入输出电路12接收控制信号CNT及指令CMD。控制电路13基于控制信号CNT所指示的控制的详细内容、及指令CMD的详细内容，控制存储装置1的其它要素、尤其写入电路16及读出电路17。具体来说，控制电路13在向存储单元阵列11写入数据的期间控制写入电路16。数据写入期间的控制包括将用于数据写入的电压供给至写入电路16。另外，控制电路13在从存储单元阵列11读出数据的期间控制读出电路17。数据读出期间的控制包括将用于数据读出的电压供给至读出电路17。
写入电路16从输入输出电路12接收写入数据DAT，并基于控制电路13的控制及写入数据DAT，将用于数据写入的电压供给至列选择电路15。
读出电路17包含感测放大器，基于控制电路13的控制，使用用于数据读出的电压，算出存储单元MC中保存的数据。将算出的数据作为读出数据DAT供给至输入输出电路12。
图2是第1实施方式的存储单元阵列11的电路图。如图2所示，存储单元阵列11包含M+1(M为自然数)条字线WLa(WLa<0>、WLa<1>、…、WLa<M>)及M+1条字线WLb(WLb<0>、WLb<1>、…、WLb<M>)。另外，存储单元阵列11包含N+1(N为自然数)条位线BL(BL<0>、BL<1>、…、BL<N>)。
各存储单元MC(MCa及MCb)具有节点N1及节点N2，在节点N1与1条字线WL连接，且在节点N2与1条位线BL连接。更具体来说，存储单元MCa关于β为0以上且M以下的所有情况、γ为0以上且N以下的所有情况的所有组合，包含存储单元MCa<β，γ>，存储单元MCa<β，γ>连接于字线WLa<β>与位线BL<γ>之间。同样地，存储单元MCb关于β为0以上且M以下的所有情况、γ为0以上且N以下的所有情况的所有组合，包含存储单元MCb<β，γ>，存储单元MCb<β，γ>连接于字线WLb<β>与位线BL<γ>之间。
各存储单元MC包含1个电阻变化元件VR(VRa或VRb)及1个开关元件SEL(SELa或SELb)。更具体来说，关于β为0以上且M以下的所有情况、γ为0以上且N以下的所有情况的所有组合，存储单元MCa<β，γ>包含电阻变化元件VRa<β，γ>及开关元件SELa<β，γ>。关于β为0以上且M以下的所有情况、γ为0以上且N以下的所有情况的所有组合，存储单元MCb<β，γ>包含电阻变化元件<β，γ>及开关元件SELb<β，γ>。在各存储单元MC中，电阻变化元件VR与开关元件SEL串联连接。在各存储单元MC中，既可为电阻变化元件VR与节点N1连接并且开关元件SEL与节点N2连接(类型A)，也可为开关元件SEL与节点N1连接并且电阻变化元件VR与节点N2连接(类型B)。但是，在每个实施方式中，已确定存储单元MCa及MCb各自为哪一类型。
电阻变化元件VR可在低电阻状态与高电阻状态之间进行切换。电阻变化元件VR可利用这两个电阻状态的差异来保存1比特的数据。
开关元件SEL具有2个端子，在2端子间在第1方向上施加小于第1阈值的电压的情况下，该开关元件SEL为高电阻状态、例如非电导通状态(断开状态)。另一方面，在2端子间在第1方向上施加第1阈值以上的电压的情况下，该开关元件SEL为低电阻状态、例如电导通状态(接通状态)。进而，开关元件SEL也在与第1方向相反的第2方向上具有与这种基于在第1方向上施加的电压的大小的高电阻状态及低电阻状态之间的切换功能相同的功能。通过开关元件SEL的接通或断开，能够控制有无向与该开关元件SEL连接的电阻变化元件VR的电流的供给、也就是该电阻变化元件VR的选择或非选择。
图3表示第1实施方式的存储单元阵列11的一部分的平面构造、也就是沿着xy面的构造。xy面包括x轴及y轴，x轴与y轴正交。进而，z轴与xy面正交。
如图3所示，设置着多个导电体21。导电体21沿y轴延伸，且沿着x轴排列，例如沿着x轴等间隔地排列。各导电体21作为1条位线BL发挥功能。
在导电体21的沿着z轴的上方设置着多个导电体22。导电体22沿x轴延伸，且沿着y轴排列，例如沿着y轴等间隔地排列。各导电体22作为1条字线WLb发挥功能。导电体22的间隔例如与导电体21的间隔相等。
在各导电体21与1个各导电体22之间设置着1个电阻变化元件23。各电阻变化元件23能够只与该电阻变化元件23固有的1个导电体21与1个导电体22电连接。通过这种电阻变化元件23的配置，电阻变化元件23沿着x轴及y轴呈矩阵状排列，沿着x轴排列的电阻变化元件23等间隔地排列，沿着y轴排列的电阻变化元件23等间隔地排列。例如，电阻变化元件23的间隔(2个中心间的距离)为D。D例如可为基于存储装置1的制造工艺中的限制规定的能够配置电阻变化元件23的最小大小。
各电阻变化元件23在xy面上(在平面上)具有实质上为圆的形状。电阻变化元件23可作为电阻变化元件VRb发挥功能，包含沿着z轴积层的多个层。多个层分别为导电体、绝缘体及铁磁体中的任一个。关于电阻变化元件23的进一步的详情，将在下文进行叙述。
图4表示第1实施方式的存储单元阵列11的另一部分的平面构造，且表示图3的构造的沿着z轴的下方的构造。
在导电体21的沿着z轴的下方设置着多个导电体32。导电体32沿x轴延伸，且沿着y轴排列，例如沿着y轴等间隔地排列。各导电体32作为1条字线WLa发挥功能。导电体32的间隔例如与导电体21的间隔相等。各导电体32例如具有与1个导电体22实质上相同的平面形状(沿着xy面的形状)，且位于对应的导电体22的沿着z轴的正下方。
在各导电体21与1个导电体32之间设置着1个电阻变化元件33。各电阻变化元件33能够只与该电阻变化元件33固有的1个导电体21与1个导电体32电连接。各电阻变化元件33具有与1个电阻变化元件23实质上相同的形状，且位于对应的电阻变化元件23的沿着z轴的正下方，可作为电阻变化元件VRa发挥功能，包含沿着z轴积层的多个层。多个层分别为导电体、绝缘体及铁磁体中的任一个。关于电阻变化元件33的进一步的详情，将在下文进行叙述。
图5表示第1实施方式的存储单元阵列11的一部分的截面构造。图5在部分(a)中表示沿着图3及图4的VA-VA线的构造，在部分(b)中表示沿着图3及图4的VB-VB线的构造。
如图5所示，在硅等半导体的衬底31的上表面上设置着多个导电体32。在导电体32所处的层的上一个层中设置着电阻变化元件33。
在电阻变化元件33所处的层的上一个层中设置着多个开关元件34。开关元件34沿y轴延伸，且沿着x轴排列。各开关元件34在底面与沿着y轴排列的多个电阻变化元件33各自的上表面连接。开关元件34作为开关元件SELa发挥功能。
开关元件34例如为2端子间开关元件，2端子中的第1端子相当于开关元件34的上表面及底面的一者，2端子中的第2端子是开关元件34的上表面及底面的另一者。在开关元件34的2端子间施加小于第1阈值的电压的情况下，开关元件34为“高电阻”状态，例如为非电导通状态。在开关元件34的2端子间施加第1阈值以上的电压的情况下，开关元件34为“低电阻”状态，例如为电导通状态。开关元件34也可不管电压为哪种极性均具有该功能。开关元件34也可包含选自由Te、Se及S所组成的群中的至少1种以上的硫族元素。或者，开关元件34也可包含含有所述硫族元素的化合物即硫族化物。开关元件34也可还包含选自由B、Al、Ga、In、C、Si、Ge、Sn、As、P及Sb所组成的群中的至少1种以上的元素。在第2实施方式及之后的任一实施方式中，开关元件34均可为像这里记述的2端子间开关元件。
开关元件34也可在它的上表面及底面的一者或两者包含其它层、例如导电体。
各电阻变化元件33与开关元件34的该电阻变化元件33的上方的部分构成1个存储单元MCa。也就是说，如图6所示，通过对与某个选择对象的电阻变化元件33电连接的1个导电体32及1个导电体21施加电压，而只对开关元件34的选择电阻变化元件33的上方的部分施加第1电压V1。通过施加第1电压V1，而第1电流I1流经开关元件34的该电阻变化元件33的上方的部分。另一方面，对于开关元件34的其它部分只施加比第1电压V1低的第2电压V2，因此，只流通比第1电流I1小的电流I2。利用该情况，通过以第1阈值以上的大小的电流只流动至选择对象的电阻变化元件33的方式选择第1电压V1，能够使各开关元件34只在选择对象的电阻变化元件33的上方的部分接通。也就是说，能够只将1个电阻变化元件33电连接于对应的1个导电体32及1个导电体21。
返回至图5。在开关元件34所处的层的上一个层中设置着多个导电体21。各导电体21位于1个开关元件34的上表面上，例如具有与1个开关元件34的平面形状实质上相同的平面形状。
在导电体21所处的层的上一个层中设置着多个电阻变化元件23。沿着y轴排列的多个电阻变化元件23位于1个导电体21的上表面上。
在电阻变化元件23所处的层的上一个层中设置着多个开关元件24。开关元件24沿x轴延伸，且沿着y轴排列。各开关元件24在底面与沿着x轴排列的多个电阻变化元件23各自的上表面连接。开关元件24作为开关元件SELb发挥功能。开关元件24例如为2端子间开关元件，2端子中的第1端子相当于开关元件24的上表面及底面的一者，2端子中的第2端子是开关元件24的上表面及底面的另一者。在开关元件24的2端子间施加小于第2阈值的电压的情况下，开关元件24为“高电阻”状态，例如为非电导通状态。在开关元件24的2端子间施加第2阈值以上的电压的情况下，开关元件24为“低电阻”状态，例如为电导通状态。开关元件24也可不管电压为哪种极性均具有该功能。开关元件24也可包含选自由Te、Se及S所组成的群中的至少1种以上的硫族元素。或者，开关元件24也可包含含有所述硫族元素的化合物即硫族化物。开关元件24也可还包含选自由B、Al、Ga、In、C、Si、Ge、Sn、As、P及Sb所组成的群中的至少1种以上的元素。在第2实施方式及之后的任一实施方式中，开关元件24均可为像这里记述的2端子间开关元件。
开关元件24也可在它的上表面及底面的一者或两者包含其它层,例如导电体。
各电阻变化元件23与开关元件24的该电阻变化元件23的上方的部分构成1个存储单元MCb。也就是说，基于参照图6对开关元件34记述的原理相同的原理，通过以第2阈值以上的大小的电流只流动至选择对象的电阻变化元件23的方式只对选择对象的电阻变化元件23的上方的部分施加电压，能够使各开关元件24只在选择对象的电阻变化元件23的上方的部分接通。
在开关元件24所处的层的上一个层中设置着多个导电体22。各导电体22位于1个开关元件24的上表面上，例如具有与1个开关元件24的平面形状实质上相同的平面形状。
在衬底31的上方的区域中导电体32、电阻变化元件33、开关元件34、导电体21、电阻变化元件23、开关元件24及导电体22所处的区域以外的区域，设置着绝缘体37。
根据第1实施方式的存储单元阵列11的构造，存储单元MCa为类型A(参照图2)，存储单元MCb为类型B。
图7表示第1实施方式的电阻变化元件23及33的构造的例子。电阻变化元件23及33包含含有2个铁磁体的MTJ(Magnetic Tunneling Junction，磁隧道结)。
基于电阻变化元件23及33包含MTJ的例子，电阻变化元件23及33包含铁磁体41、绝缘性的非磁性体42及铁磁体43。铁磁体41位于电阻变化元件23的最下方，非磁性体42位于铁磁体41的上表面上，铁磁体43位于非磁性体42的上表面上。铁磁体41在存储装置1的通常的动作中，它的磁化方向不变，另一方面，铁磁体43的磁化方向可变。铁磁体41及43例如具有沿着贯穿铁磁体41、非磁性体42及铁磁体43的界面的方向的易磁化轴。铁磁体41、非磁性体42及铁磁体43的组呈现出磁阻效应。具体来说，如果铁磁体41及43的磁化方向平行，则电阻变化元件23及33呈现最小的电阻值。另一方面，如果铁磁体41及43的磁化方向为反平行，则电阻变化元件23及33呈现最大的电阻值。可将2个呈现不同电阻值的状态分别分配给2值数据。
如果从铁磁体43朝向铁磁体41流通某个大小的写入电流IWAP，则铁磁体41的磁化方向变为与铁磁体43的磁化方向反平行。另一方面，如果从铁磁体41朝向铁磁体43流通某个大小的写入电流IWP，则铁磁体41的磁化方向变为与铁磁体43的磁化方向平行。
电阻变化元件23及33各自也可包含其它铁磁体及(或)其它导电体。
电阻变化元件23及33也可具有图8的构造。如图8所示，铁磁体43位于铁磁体41的下方。
图9～图14依次表示第1实施方式的存储装置1的一部分制造工序的步骤。图9～图14各自在部分(a)中表示与图5的部分(a)相同的位置的截面，在部分(b)中表示与图5的部分(b)相同的位置的截面。
如图9所示，在衬底31上堆积导电体32A(未图示)。导电体32A包含与导电体32相同的材料。通过导电体32A利用光刻工序及RIE(reactive ion etching，反应离子蚀刻)等图案化而形成导电体32。
将导电体32之间的区域利用绝缘体37的部分填埋。在导电体32及它们之间的绝缘体37的上表面上堆积积层体33A(未图示)。积层体33A包含与电阻变化元件33中包含的多个层各自的材料相同的材料的多个层，包含按照与电阻变化元件33中包含的层相同的顺序积层的多个层。如果基于图7的例子，则积层体33A从下方起依序包含铁磁体、绝缘体及铁磁体。
在积层体33A的上表面上堆积掩模部件50。掩模部件50在要形成电阻变化元件33的预定区域的上方残留，在其它部分开口。通过使用掩模部件50的IBE(ion beam etching，离子束蚀刻)对积层体33A进行蚀刻，由此形成电阻变化元件33。
如图10所示，将掩模部件50去除，并将电阻变化元件33之间的区域利用绝缘体37的部分填埋。
如图11所示，在电阻变化元件33及它们之间的绝缘体37的上表面上堆积层34A，并在层34A的上表面上堆积导电体21A。层34A包含与开关元件34相同的材料，导电体21A包含与导电体21相同的材料。在导电体21A的上表面上形成掩模部件51。掩模部件51在要形成开关元件34及导电体21的预定区域的上方残留，在其它部分开口。
如图12所示，通过经由掩模部件51进行的RIE等蚀刻，将层34A及导电体21A连续地局部去除。经过蚀刻后，从层34A形成开关元件34，从导电体21A形成导电体21。
如图13所示，将掩模部件51去除，并使开关元件34与导电体21的积层体之间的区域被绝缘体37的部分填埋。在导电体21与它们之间的绝缘体37的上表面上堆积积层体23A(未图示)。积层体23A包含与电阻变化元件23中包含的多个层的各材料相同的材料的多个层，包含按照与电阻变化元件23中包含的层相同的顺序积层的多个层。如果基于图7的例子，则积层体23A从下方起依序包含铁磁体、绝缘体及铁磁体。在积层体23A的上表面上堆积掩模部件(未图示)。掩模部件在要形成电阻变化元件23的预定区域的上方残留，在其它部分开口。通过使用掩模部件的IBE(ion beam etching)对积层体23A进行蚀刻，由此形成电阻变化元件33。
接着，将电阻变化元件23之间的区域利用绝缘体37的部分填埋。在电阻变化元件23及它们之间的绝缘体37的上表面上堆积层24A，在层24A的上表面上堆积导电体22A。层24A包含与开关元件24相同的材料，导电体22A包含与导电体22相同的材料。在导电体22A的上表面上形成掩模部件52。掩模部件52在要形成开关元件24及导电体22的预定区域的上方残留，在其它部分开口。
如图14所示，通过经由掩模部件52进行的RIE等蚀刻，将导电体22A及层24A连续地局部去除。经过蚀刻后，从层24A形成开关元件24，从导电体22A形成导电体22。
如图15所示，将掩模部件52去除，并将开关元件24与导电体22的积层体之间的区域利用绝缘体37的部分填埋。结果，可获得图5的构造。
根据第1实施方式，像以下所记述的那样，可实现具有由图案化引起的特性劣化得到抑制并且可容易地图案化的开关元件34及开关元件24的存储装置1。
考虑通过图15的构造来实现图2所示的电路的存储单元阵列11。如图15所示，开关元件SELa通过开关元件134实现，各开关元件134位于1个导电体32与1个电阻变化元件33之间。与不同的多个电阻变化元件33分别连接的多个开关元件134相互独立。同样地，开关元件SELb通过开关元件124实现，各开关元件124位于1个导电体21与1个电阻变化元件23之间。不同的存储单元MC各自的多个开关元件124相互独立。
开关元件134如图16所示，可通过在经由用于积层体33A向电阻变化元件33图案化的掩模部件54的蚀刻之后，接着进行用于层134A向开关元件134图案化的蚀刻来形成。积层体33A的图案化通过IBE进行。原因在于积层体33A的RIE会使电阻变化元件33的磁特性劣化。由于积层体33A的图案化通过IBE进行，所以设想接下来的层134A的蚀刻也通过IBE进行。
然而，层134A的IBE会使开关元件134的特性劣化。进而，要求图16的步骤中的IBE形成高纵横比的构造。也就是说，为了成为窄间距而使掩模部件54的图案的间隔较窄，另一方面，被蚀刻的层134A及积层体33A较厚。这种高纵横比的构造的形成是对IBE来说比较难的工序，难以形成开关元件134及电阻变化元件33。同样地，开关元件124可通过继电阻变化元件23之后的蚀刻来形成，在形成开关元件124及电阻变化元件23时会产生与形成开关元件134及电阻变化元件33时相同的问题。
根据第1实施方式，开关元件34以与沿着y轴排列的多个电阻变化元件33连接的方式沿着y轴延伸，且不同于图15的构造，不针对沿着y轴排列的多个存储单元MCa中的每一个而独立。因此，可避免开关元件34的形成通过以形成高纵横比的构造为目标的IBE来进行，开关元件34能够比图15的构造的形成更容易地形成。另外，开关元件34位于导电体21所处的层与电阻变化元件33所处的层之间，例如位于导电体21所处的层的下一个层。因此，可通过继导电体21的图案化之后的图案化来形成。由此，因为导电体21的图案化无须通过IBE进行，所以开关元件34的图案化也无须通过IBE进行。因此，可抑制通过IBE将开关元件34图案化时会产生的开关元件34的特性劣化。
另一方面，开关元件34即使不像图15的构造那样针对每个存储单元MCa独立，也能够以选择1个存储单元MCa的方式动作。由此，可实现图3的电路，且如上所述容易形成开关元件34，并且可抑制开关元件34的特性劣化。
同样地，开关元件24以与沿着x轴排列的多个电阻变化元件23连接的方式沿着x轴延伸，且不同于图15的构造，不针对沿着x轴排列的多个存储单元MCb中的每一个而独立。因此，根据与开关元件34的形成相同的理由，开关元件24能够比图15的构造的形成更容易地形成。另外，开关元件24位于导电体22所处的层与电阻变化元件23所处的层之间，例如位于导电体22所处的层的下一个层。因此，可通过继导电体22的图案化之后的图案化来形成。由此，因为导电体22的图案化无须通过IBE进行，所以开关元件24的图案化也无须通过IBE进行。因此，可抑制通过IBE将开关元件24图案化时会产生的开关元件24的特性劣化。由此，与开关元件34同样地，可实现图3的电路，且容易形成开关元件24，并且可抑制开关元件24的特性劣化。
(第2实施方式)
第2实施方式在存储单元阵列11的构造方面与第1实施方式不同。更具体来说，第2实施方式在开关元件24的z轴上的位置及形状方面与第1实施方式不同。以下，主要记述与第1实施方式的不同点。
图17表示第2实施方式的存储单元阵列11的一部分的截面构造。图17在部分(a)中表示沿着图3及图4的VA-VA线的构造，在部分(b)中表示沿着图3及图4的VB-VB线的构造。
如图17所示，朝离开衬底31的方向，导电体32的层、电阻变化元件33的层、开关元件34的层、导电体21的层、开关元件24的层、电阻变化元件23的层及导电体22的层依序排列
开关元件24沿y轴延伸，且沿着x轴排列。各开关元件24位于1个导电体21的上表面上。沿着y轴排列的多个电阻变化元件23各自的底面与1个开关元件24的上表面连接。
根据第2实施方式的存储单元阵列11的构造，存储单元MCa及MCb的两者均为类型A(参照图2)。
图18表示第2实施方式的存储装置1的一部分制造工序的一步骤。图18的步骤接续于第1实施方式的图9的步骤。如图18所示，将掩模部件50去除之后，在电阻变化元件33及它们之间的绝缘体37的上表面上堆积层34A(未图示)，在层34A的上表面上堆积导电体21A(未图示)，并在导电体21A的上表面上堆积层24A(未图示)。
在层24A的上表面上形成掩模部件56。掩模部件56在要形成开关元件34、导电体21及开关元件24的积层体的预定区域的上方残留，在其它部分开口。通过经由掩模部件56进行的RIE等蚀刻，将层34A、导电体21A及层24A连续地局部去除。经过蚀刻后，从层34A形成开关元件34，从导电体21A形成导电体21，从层24A形成开关元件24。
如图17所示，将掩模部件56去除，并将开关元件34、导电体21及开关元件24的积层体之间的区域利用绝缘体37的部分填埋。通过与电阻变化元件33的形成同样的工序，在各开关元件24的上表面上形成电阻变化元件23。将电阻变化元件23之间的区域利用绝缘体37的部分填埋。通过与图13及图14的步骤同样的步骤，在各电阻变化元件23的上表面上形成导电体22。将导电体22之间的区域利用绝缘体37的部分填埋。结果，可获得图17的构造。
根据第2实施方式，与第1实施方式同样地，开关元件34沿y轴延伸，并且位于导电体21所处的层与电阻变化元件33所处的层之间。由此，与第1实施方式同样地，可抑制通过IBE将开关元件34图案化时会产生的开关元件34的特性劣化。
另外，根据第2实施方式，开关元件24以与沿着y轴排列的多个电阻变化元件23连接的方式沿y轴延伸，且不同于图15的构造，不针对沿着y轴排列的多个存储单元MCb中的每一个而独立。另外，开关元件24位于电阻变化元件23所处的层与导电体21所处的层之间，由此，可通过继导电体21的图案化之后的图案化来形成。由此，与第1实施方式同样地，可抑制通过IBE将开关元件24图案化时会产生的开关元件24的特性劣化。因此，可实现图3的电路，且容易形成开关元件24及34，并且可抑制开关元件24及34的特性劣化。
(第3实施方式)
第3实施方式在存储单元阵列11的构造方面与第1实施方式不同。更具体来说，第3实施方式在开关元件34的z轴上的位置及形状方面与第1实施方式不同。以下，主要记述与第1实施方式的不同点。
图19表示第3实施方式的存储单元阵列11的一部分的截面构造。图19在部分(a)中表示沿着图3及图4的VA-VA线的构造，在部分(b)中表示沿着图3及图4的VB-VB线的构造。
如图19所示，朝离开衬底31的方向，导电体32的层、开关元件34的层、电阻变化元件33的层、导电体21的层、电阻变化元件23的层、开关元件24的层及导电体22的层依序排列。
开关元件34沿x轴延伸，且沿着y轴排列。各开关元件34位于1个导电体32的上表面上。沿着x轴排列的多个电阻变化元件33各自的底面与1个开关元件34的上表面连接。
根据第3实施方式的存储单元阵列11的构造，存储单元MCa及MCb的两者均为类型B(参照图2)。
图20表示第3实施方式的存储装置1的一部分制造工序的一步骤。如图20所示，在衬底31上堆积导电体32A(未图示)及层34A(未图示)。在层34A的上表面上形成掩模部件57。掩模部件57在要形成导电体32及开关元件34的预定区域的上方残留，在其它部分开口。通过经由掩模部件57进行的RIE等蚀刻，将层34A及导电体32A连续地局部去除。经过蚀刻后，从层34A形成开关元件34，从导电体32A形成导电体32。
接着，将掩模部件57去除，并将导电体32及开关元件34的积层体之间的区域利用绝缘体37的部分填埋。
接着，如图19所示，通过与参照图9所记述的步骤相同的步骤，在各开关元件34的上表面上形成电阻变化元件33。接着，将电阻变化元件33之间的区域利用绝缘体37的部分填埋。之后的步骤与参照图11～图14所记述的步骤相同。经过与图11～图14相同的步骤后，可获得图19的构造。
根据第3实施方式，与第1实施方式同样地，开关元件24沿x轴延伸，并且位于导电体22所处的层与电阻变化元件23所处的层之间。由此，与第1实施方式同样地，可抑制通过IBE将开关元件24图案化时会产生的开关元件24的特性劣化。
另外，根据第3实施方式，开关元件34以与沿着x轴排列的多个电阻变化元件33连接的方式沿x轴延伸，且不同于图15的构造，不针对沿着x轴排列的多个存储单元MCa中的每一个而独立。另外，开关元件34位于电阻变化元件33所处的层与导电体32所处的层之间。由此，可通过继导电体32的图案化之后的图案化来形成。由此，与第1实施方式同样地，可抑制通过IBE将开关元件34图案化时会产生的开关元件34的特性劣化。因此，可实现图3的电路，且容易形成开关元件24及34，并且可抑制开关元件24及34的特性劣化。
(第4实施方式)
第4实施方式在存储单元阵列11的构造方面与第1实施方式不同。更具体来说，第4实施方式在开关元件24的形状方面与第1实施方式不同。以下，主要记述与第1实施方式的不同点。
图21表示第4实施方式的存储单元阵列11的一部分的截面构造。图21在部分(a)中表示沿着图3及图4的VA-VA线的构造，在部分(b)中表示沿着图3及图4的VB-VB线的构造。
如图21所示，与第1实施方式的图5同样地，朝离开衬底31的方向，导电体32的层、电阻变化元件33的层、开关元件34的层、导电体21的层、电阻变化元件23的层、开关元件24的层及导电体22的层依序排列。
开关元件34沿着xy面扩展，至少超出沿着x轴排列的2个以上的电阻变化元件33及沿着y轴排列的2个以上的电阻变化元件33的组的区域而扩展，且与沿着xy面排列的多个电阻变化元件33各自的上表面连接。同样地，开关元件24沿着xy面扩展，至少超出沿着x轴排列的2个以上的电阻变化元件23及沿着y轴排列的2个以上的电阻变化元件23的组的区域而扩展，且与沿着xy面排列的多个电阻变化元件23各自的上表面连接。
根据第4实施方式的存储单元阵列11的构造，存储单元MCa为类型A(参照图2)，存储单元MCb为类型B。
图22及图23表示第4实施方式的存储装置1的一部分制造工序的步骤。图22的步骤接续于第1实施方式的图11的中途的步骤。如图22所示，当导电体21被图案化时停止经由掩模部件51进行的蚀刻。
如图23所示，将掩模部件51去除，并将导电体21之间的区域利用绝缘体37的部分填埋。在导电体21及它们之间的绝缘体37的上表面上堆积层24A，在层24A的上表面上堆积导电体22A，并在导电体22A的上表面上形成掩模部件52。通过经由掩模部件52进行的RIE等蚀刻，将导电体22A局部去除，从导电体22A形成导电体22。该蚀刻与图22同样地，当导电体22被图案化时停止。然后，将掩模部件52去除，并将导电体22之间的区域利用绝缘体37的部分填埋。结果，可获得图21的构造。
根据第4实施方式，开关元件24沿着xy面扩展，并且与沿着xy面排列的多个电阻变化元件23各自的上表面连接，开关元件34沿着xy面扩展，并且与沿着xy面排列的多个电阻变化元件33各自的上表面连接。也就是说，开关元件24及34不经过将开关元件24及34相互分离的工序，由此，可抑制通过用于分离的蚀刻(例如IBE)进行图案化时会产生的开关元件24及34的特性劣化。
另一方面，开关元件24及34像参照图6所记述的那样，即使不像图15的构造那样针对每个存储单元MC而独立，也能够以选择1个存储单元MC的方式动作。由此，可实现图3的电路，且如上所述容易形成开关元件24及34，并且可抑制开关元件24及34的特性劣化。
(第5实施方式)
第5实施方式在存储单元阵列11的构造方面与第1实施方式不同。更具体来说，第5实施方式在开关元件34的形状、及开关元件24的z轴上的位置及形状方面与第1实施方式不同。以下，主要记述与第1实施方式的不同点。
图24表示第5实施方式的存储单元阵列11的一部分的截面构造。图24在部分(a)中表示沿着图3及图4的VA-VA线的构造，在部分(b)中表示沿着图3及图4的VB-VB线的构造。
如图24所示，与第2实施方式的图17同样地，朝离开衬底31的方向，导电体32的层、电阻变化元件33的层、开关元件34的层、导电体21的层、开关元件24的层、电阻变化元件23的层及导电体22的层依序排列。
开关元件34与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件33各自的上表面连接。另外，开关元件24与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件23各自的底面连接。
根据第5实施方式的存储单元阵列11的构造，存储单元MCa及MCb的两者均为类型A(参照图2)。
第5实施方式的存储单元阵列11可通过以下工序来形成。与第4实施方式同样地，首先，进行第1实施方式的图9～图11的步骤，接着，进行第4实施方式的图22的步骤。在第5实施方式中，图22的步骤后继于图25的步骤。图25表示第5实施方式的存储装置1的一部分制造工序的一步骤。如图25所示，将掩模部件51去除，并将导电体21之间的区域利用绝缘体37的部分填埋。在导电体21及它们之间的绝缘体37的上表面上堆积层24A(未图示)，在层24A的上表面上堆积积层体23A(未图示)。接着，在积层体23A的上表面上堆积掩模部件59。掩模部件59在要形成电阻变化元件23的预定区域的上方残留，在其它部分开口。通过使用掩模部件59的IBE对积层体23A进行蚀刻，由此形成电阻变化元件23。当电阻变化元件23被图案化时停止经由掩模部件59进行的蚀刻。
将掩模部件59去除，并将电阻变化元件23之间的区域利用绝缘体37的部分填埋，在电阻变化元件23的上表面上形成导电体22，并将导电体22之间的区域利用绝缘体37的部分填埋。结果，可获得图24的构造。
根据第5实施方式，开关元件24与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件23各自的底面连接，开关元件34与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件33各自的上表面连接。由此，可实现图3的电路，且如上所述容易形成开关元件24及34，并且可抑制开关元件24及34的特性劣化。
(第6实施方式)
第6实施方式在存储单元阵列11的构造方面与第1实施方式不同。更具体来说，第6实施方式在开关元件34的z轴上的位置及形状、以及开关元件24的形状方面与第1实施方式不同。以下，主要记述与第1实施方式的不同点。
图26表示第6实施方式的存储单元阵列11的一部分的截面构。图26在部分(a)中表示沿着图3及图4的VA-VA线的构造，在部分(b)中表示沿着图3及图4的VB-VB线的构造。
如图26所示，与第3实施方式的图19同样地，朝离开衬底31的方向，导电体32的层、开关元件34的层、电阻变化元件33的层、导电体21的层、电阻变化元件23的层、开关元件24的层及导电体22的层依序排列。
开关元件34与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件33各自的底面连接。另外，开关元件24与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件23各自的上表面连接。
根据第3实施方式的存储单元阵列11的构造，存储单元MCa及MCb的两者均为类型B(参照图2)。
图27表示第6实施方式的存储装置1的一部分制造工序的步骤。如图27所示，通过与参照图9所记述的步骤相同的步骤，形成导电体32，并且将导电体32之间的区域利用绝缘体37的部分填埋。在导电体32及它们之间的绝缘体37的上表面上形成积层体33A(未图示)，在积层体33A的上表面上堆积掩模部件50。通过使用掩模部件50的IBE(ion beam etching)对积层体33A进行蚀刻，由此形成电阻变化元件33。当电阻变化元件33被图案化时停止经由掩模部件50进行的蚀刻。
将掩模部件50去除，并将电阻变化元件33之间的区域利用绝缘体37的部分填埋。接着，通过与参照第4实施方式的图22及图23所记述的步骤相同的步骤，形成导电体21、电阻变化元件23、开关元件24及导电体22。结果，可获得图26的构造。
根据第6实施方式，开关元件24与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件23各自的上表面连接，开关元件34与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件33各自的底面连接。由此，可实现图3的电路，且如上所述容易形成开关元件24及34，并且可抑制开关元件24及34的特性劣化。
(第7实施方式)
第7实施方式在存储单元阵列11的构造方面与第1实施方式不同。更具体来说，第7实施方式在电阻变化元件23及33的xy面上的配置、导电体22及导电体32的形状及xy面上的配置、以及开关元件24及34的xy面上的配置方面与第1实施方式不同。以下，主要记述与第1实施方式的不同点。
图28表示第7实施方式的存储单元阵列11的一部分的平面构造。如图28所示，电阻变化元件23呈交错状排列。也就是说，沿着x轴排列的电阻变化元件23构成1个行，沿着y轴排列的2个行包含第1行与第2行，第1行中的各电阻变化元件23的x轴上的坐标与第2行中的电阻变化元件23的x轴上的坐标均不同。由此，在沿着y轴排列的2个行中，电阻变化元件23不沿着y轴排列。另一方面，沿着y轴排列的3个行依次包含第1行、第2行及第3行，第1行中的某个电阻变化元件23与第3行中的另一电阻变化元件23沿着y轴排列。
各电阻变化元件23与该电阻变化元件23所属的行的相邻行的最近的电阻变化元件23的距离例如为D。由此，沿着y轴排列的电阻变化元件23的间距及沿着x轴排列的电阻变化元件23的间距均为√2×D。
各导电体21与沿着y轴排列的多个电阻变化元件23在xy面上重叠，像下文详细叙述的那样，沿着沿y轴排列的多个电阻变化元件23延伸。
各导电体22与沿着y轴排列的电阻变化元件23的2个行在xy面上重叠，且沿着沿y轴排列的电阻变化元件23的2个行延伸。
图29表示第7实施方式的存储单元阵列11的另一部分的平面构造，且表示图28的构造的沿着z轴的下方的构造。如图29所示，电阻变化元件33呈交错状排列。各电阻变化元件33具有与1个电阻变化元件23实质上相同的形状，且位于对应的电阻变化元件23的沿着z轴的正下方。
各导电体32与沿着y轴排列的多个电阻变化元件23在xy面上重叠，像下文详细叙述的那样，沿着沿y轴排列的多个电阻变化元件23延伸。各导电体32例如具有与1个导电体22实质上相同的平面形状，且位于对应的导电体22的沿着z轴的正下方。
图30表示第7实施方式的存储单元阵列11的一部分的截面构造。图30在部分(a)中表示沿着图28的XXXA-XXXA线的构造，在部分(b)中表示沿着图28的XXXB-XXXB线的构造。
如图30所示，与第1实施方式的图5同样地，朝离开衬底31的方向，导电体32的层、电阻变化元件33的层、开关元件34的层、导电体21的层、电阻变化元件23的层、开关元件24的层及导电体22的层依序排列。
在各导电体32的上表面连接有沿着y轴排列的2行电阻变化元件33。各开关元件34与沿着y轴排列的1列电阻变化元件33各自的上表面连接，且位于1个导电体21的z轴上的下方，例如具有与对应的1个导电体21的平面形状实质上相同的平面形状。各导电体21在上表面与沿着y轴排列的1列电阻变化元件23连接。各开关元件24与沿着y轴排列的2行电阻变化元件23各自的上表面连接，且位于1个导电体22的z轴上的下方，例如具有与对应的1个导电体22的平面形状实质上相同的平面形状。
根据第7实施方式的存储单元阵列11的构造，存储单元MCa为类型A(参照图2)，存储单元MCb为类型B。
图30的构造可通过与第1实施方式的制造工序同样的工序来形成，可通过第1实施方式的制造工序中的几个材料的图案化的变更来形成。具体来说，以导电体32、电阻变化元件33、开关元件34、导电体21、电阻变化元件23、开关元件24以及导电体22的形状及(或)配置成为图30所示的形状及(或)配置的方式变更图案化。
根据第7实施方式，与第1实施方式同样地，开关元件34沿y轴延伸，并且位于导电体21所处的层与电阻变化元件33所处的层之间，开关元件24沿x轴延伸，并且位于导电体22所处的层与电阻变化元件23所处的层之间。由此，可获得与第1实施方式相同的优点。
另外，根据第7实施方式，电阻变化元件23及33在平面上呈交错状排列。因此，第7实施方式能够在某单位面积中包含比第1实施方式中的电阻变化元件23及33多的电阻变化元件23及33，能够具有比第1实施方式的集成度高的集成度。进而，通过交错状的排列，各导电体22可遍及沿着y轴排列的2行电阻变化元件23的上方具有较大的平面形状，各导电体32可遍及沿着y轴排列的2行电阻变化元件33的下方具有较大的平面形状。由此，导电体22及导电体32在平面上的宽度能比电阻变化元件23及33的最小间距D大。因此，与电阻变化元件23及33在x轴及y轴上的间距为D的情况相比，能够更容易地形成导电体22及导电体32。
(第8实施方式)
第8实施方式在存储单元阵列11的构造方面与第7实施方式及第2实施方式相似，与第7实施方式及第2实施方式的组合有关。以下，主要记述与第7实施方式的不同点。
图31表示第8实施方式的存储单元阵列11的一部分的截面构造。图31在部分(a)中表示沿着图28及图29的XXXA-XXXA线的构造，在部分(b)中表示沿着图28及图29的XXXB-XXXB线的构造。
如图31所示，与第2实施方式的图17同样地，朝离开衬底31的方向，导电体32的层、电阻变化元件33的层、开关元件34的层、导电体21的层、开关元件24的层、电阻变化元件23的层及导电体22的层依序排列。
各开关元件24位于1个导电体21的上表面上，例如具有与对应的1个导电体21的平面形状实质上相同的平面形状，且与沿着y轴排列的1列电阻变化元件33各自的底面连接。
根据第8实施方式的存储单元阵列11的构造，存储单元MCa及MCb的两者均为类型A(参照图2)。
图31的构造可通过与第2实施方式的制造工序同样的工序来形成，可通过第2实施方式的制造工序中的几个材料的图案化的变更来形成。具体来说，以导电体32、电阻变化元件33、开关元件34、导电体21、开关元件24、电阻变化元件23以及导电体22的形状及(或)配置成为图31所示的形状及(或)配置的方式变更图案化。
根据第8实施方式，与第2实施方式同样地，开关元件24沿y轴延伸，并且位于电阻变化元件23所处的层与导电体21所处的层之间，开关元件34沿y轴延伸，并且位于导电体21所处的层与电阻变化元件33所处的层之间。由此，可获得与第2实施方式相同的优点、也就是与第1实施方式相同的优点。另外，根据第8实施方式，与第7实施方式同样地，电阻变化元件23及33在平面上呈交错状排列。因此，可获得与第7实施方式相同的优点。
(第9实施方式)
第9实施方式在存储单元阵列11的构造方面与第7实施方式及第3实施方式相似，与第7实施方式及第3实施方式的组合有关。以下，主要记述与第7实施方式的不同点。
图32表示第9实施方式的存储单元阵列11的一部分的截面构造。图32在部分(a)中表示沿着图28及图29的XXXA-XXXA线的构造，在部分(b)中表示沿着图28及图29的XXXB-XXXB线的构造。
如图32所示，与第3实施方式的图19同样地，朝离开衬底31的方向，导电体32的层、开关元件34的层、电阻变化元件33的层、导电体21的层、电阻变化元件23的层、开关元件24的层及导电体22的层依序排列。
各开关元件34位于1个导电体32的上表面上，例如具有与对应的1个导电体32的平面形状实质上相同的平面形状，且与沿着y轴排列的2行电阻变化元件33各自的底面连接。
根据第9实施方式的存储单元阵列11的构造，存储单元MCa及MCb的两者均为类型B(参照图2)。
图32的构造可通过与第3实施方式的制造工序同样的工序来形成，可通过第3实施方式的制造工序中的几个材料的图案化的变更来形成。具体来说，以导电体32、开关元件34、电阻变化元件33、导电体21、电阻变化元件23、开关元件24以及导电体22的形状及(或)配置成为图32所示的形状及(或)配置的方式变更图案化。
根据第9实施方式，与第3实施方式同样地，开关元件24沿x轴延伸，并且位于导电体22所处的层与电阻变化元件23所处的层之间，开关元件34沿x轴延伸，并且位于电阻变化元件33所处的层与导电体32所处的层之间。由此，可获得与第3实施方式相同的优点、也就是与第1实施方式相同的优点。另外，根据第9实施方式，与第7实施方式同样地，电阻变化元件23及33在平面上呈交错状排列。因此，可获得与第7实施方式相同的优点。
(第10实施方式)
第10实施方式在存储单元阵列11的构造方面与第7实施方式相似。
图33表示第10实施方式的存储单元阵列11的一部分的截面构造。图33在部分(a)中表示沿着图28及图29的XXXA-XXXA线的构造，在部分(b)中表示沿着图28及图29的XXXB-XXXB线的构造。
如图33所示，朝离开衬底31的方向，导电体32的层、开关元件34的层、电阻变化元件33的层、导电体21的层、开关元件24的层、电阻变化元件23的层及导电体22的层依序排列。
各开关元件34位于1个导电体32的上表面上，例如具有与对应的1个导电体32的平面形状实质上相同的平面形状，且与沿着y轴排列的2行电阻变化元件33各自的底面连接。
各开关元件24位于1个导电体21的上表面上，例如具有与对应的1个导电体21的平面形状实质上相同的平面形状，且与沿着y轴排列的1列电阻变化元件33各自的底面连接。
根据第10实施方式的存储单元阵列11的构造，存储单元MCa为类型B(参照图2)，存储单元MCb为类型A。
图33的构造可通过与第3实施方式的制造工序的一部分及第2实施方式的制造工序的一部分同样的工序来形成，可通过第3实施方式的制造工序的一部分中的几个材料的图案化的变更及第2实施方式的制造工序的一部分中的几个材料的图案化的变更来形成。具体来说，以导电体32、开关元件34、电阻变化元件33、导电体21、电阻变化元件23、开关元件24以及导电体22的形状及(或)配置成为图33所示的形状及(或)配置的方式变更图案化。更具体来说，以能获得图33所示的构造及配置的开关元件34及导电体32的方式进行第3实施方式的制造工序的将层34A及导电体32A图案化的工序。以能获得图33所示的配置的电阻变化元件33的方式进行第3实施方式的制造工序的将积层体33A图案化的工序。以能获得图33所示的配置的电阻变化元件23的方式进行第2实施方式的制造工序的将积层体23A图案化的工序。以能获得图33所示的构造的开关元件24及导电体21的方式进行第2实施方式的将层24A及导电体21A图案化的工序。
根据第10实施方式，与第2实施方式等同样地，开关元件24沿y轴延伸，并且位于电阻变化元件23所处的层与导电体21所处的层之间，与第3实施方式等同样地，开关元件34沿x轴延伸，并且位于电阻变化元件33所处的层与导电体32所处的层之间。由此，可获得与第1实施方式相同的优点。另外，根据第10实施方式，与第7实施方式同样地，电阻变化元件23及33在平面上呈交错状排列。因此，可获得与第7实施方式相同的优点。
(第11实施方式)
第11实施方式在存储单元阵列11的构造方面与第7实施方式不同。更具体来说，第11实施方式在开关元件24的形状及开关元件34的形状方面与第7实施方式不同。以下，主要记述与第7实施方式的不同点。
图34表示第11实施方式的存储单元阵列11的一部分的截面构造。图34表示沿着图28及图29的XXXA-XXXA线的构造，在部分(b)中表示沿着图28及图29的XXXB-XXXB线的构造。
如图34所示，与第1实施方式的图5同样地，朝离开衬底31的方向，导电体32的层、电阻变化元件33的层、开关元件34的层、导电体21的层、电阻变化元件23的层、开关元件24的层及导电体22的层依序排列。
另外，开关元件24与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件23各自的上表面连接。另外，开关元件34与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件33各自的上表面连接。
根据第11实施方式的存储单元阵列11的构造，存储单元MCa为类型A(参照图2)，存储单元MCb为类型B。
图34的构造可通过与第4实施方式的制造工序同样的工序来形成，可通过第4实施方式的制造工序中的几个材料的图案化的变更来形成。具体来说，以导电体32、电阻变化元件33、导电体21、电阻变化元件23以及导电体22的形状及(或)配置成为图34所示的形状及(或)配置的方式变更图案化。
根据第11实施方式，与第4实施方式同样地，开关元件24及34沿着xy面扩展。因此，可获得与第4实施方式相同的优点。另外，根据第11实施方式，与第7实施方式同样地，电阻变化元件23及33在平面上呈交错状排列。因此，可获得与第7实施方式相同的优点。
(第12实施方式)
第12实施方式在存储单元阵列11的构造方面与第7实施方式不同。更具体来说，第12实施方式在开关元件34的形状、及开关元件24的z轴上的位置以及形状方面与第7实施方式不同。以下，主要记述与第7实施方式的不同点。
图35表示第12实施方式的存储单元阵列11的一部分的截面构造。图35表示沿着图28及图29的XXXA-XXXA线的构造，在部分(b)中表示沿着图28及图29的XXXB-XXXB线的构造。
如图35所示，与第2实施方式的图17同样地，朝离开衬底31的方向，导电体32的层、电阻变化元件33的层、开关元件34的层、导电体21的层、开关元件24的层、电阻变化元件23的层及导电体22的层依序排列。
开关元件24与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件23各自的上表面连接。另外，开关元件34与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件33各自的上表面连接。
根据第12实施方式的存储单元阵列11的构造，存储单元MCa及MCb的两者均为类型A(参照图2)。
图35的构造可通过与第5实施方式的制造工序同样的工序来形成，可通过第5实施方式的制造工序中的几个材料的图案化的变更来形成。具体来说，以导电体32、电阻变化元件33、导电体21、电阻变化元件23以及导电体22的形状及(或)配置成为图35所示的形状及(或)配置的方式变更图案化。
根据第12实施方式，与第4实施方式同样地，开关元件24及34沿着xy面扩展。因此，可获得与第4实施方式相同的优点。另外，根据第12实施方式，与第7实施方式同样地，电阻变化元件23及33在平面上呈交错状排列。因此，可获得与第7实施方式相同的优点。
(第13实施方式)
第13实施方式在存储单元阵列11的构造方面与第7实施方式不同。更具体来说，第13实施方式在开关元件24的z轴上的位置及形状、以及开关元件34的z轴上的位置及形状方面与第7实施方式不同。以下，主要记述与第7实施方式的不同点。
图36表示第13实施方式的存储单元阵列11的一部分的截面构造。图36表示沿着图28及图29的XXXA-XXXA线的构造，在部分(b)中表示沿着图28及图29的XXXB-XXXB线的构造。
如图36所示，与第3实施方式的图19同样地，朝离开衬底31的方向，导电体32的层、开关元件34的层、电阻变化元件33的层、导电体21的层、电阻变化元件23的层、开关元件24的层及导电体22的层依序排列。
开关元件24与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件23各自的上表面连接。另外，开关元件34与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件33各自的底面连接。
根据第13实施方式的存储单元阵列11的构造，存储单元MCa及MCb的两者均为类型B(参照图2)。
图36的构造可通过与第6实施方式的制造工序同样的工序来形成，可通过第6实施方式的制造工序中的几个材料的图案化的变更来形成。具体来说，以导电体32、电阻变化元件33、导电体21、电阻变化元件23以及导电体22的形状及(或)配置成为图36所示的形状及(或)配置的方式变更图案化。
根据第13实施方式，与第4实施方式同样地，开关元件24及34沿着xy面扩展。因此，可获得与第4实施方式相同的优点。另外，根据第13实施方式，与第7实施方式同样地，电阻变化元件23及33在平面上呈交错状排列。因此，可获得与第7实施方式相同的优点。
(第14实施方式)
第14实施方式在存储单元阵列11的构造方面与第7实施方式相似。
图37表示第14实施方式的存储单元阵列11的一部分的截面构造。图37表示沿着图28及图29的XXXA-XXXA线的构造，在部分(b)中表示沿着图28及图29的XXXB-XXXB线的构造。
如图37所示，朝离开衬底31的方向，导电体32的层、开关元件34的层、电阻变化元件33的层、导电体21的层、开关元件24的层、电阻变化元件23的层及导电体22的层依序排列。
开关元件24与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件23各自的底面连接。另外，开关元件34与第4实施方式同样地，沿着xy面扩展，且与沿着xy面排列的多个电阻变化元件33各自的底面连接。
根据第14实施方式的存储单元阵列11的构造，存储单元MCa为类型B(参照图2)，存储单元MCb为类型A。
图37的构造可通过与第3实施方式的制造工序的一部分及第2实施方式的制造工序的一部分同样的工序来形成，可通过第3实施方式的制造工序的一部分中的几个材料的图案化的变更及第2实施方式的制造工序的一部分中的几个材料的图案化的变更来形成。或者，可通过第10实施方式的制造工序的一部分中的几个材料的图案化的变更来形成。具体来说，以导电体32、开关元件34、电阻变化元件33、导电体21、电阻变化元件23、开关元件24以及导电体22的形状及(或)配置成为图37所示的形状及(或)配置的方式变更图案化。
根据第14实施方式，与第4实施方式同样地，开关元件24及34沿着xy面扩展。因此，可获得与第4实施方式相同的优点。另外，根据第14实施方式，与第7实施方式同样地，电阻变化元件23及33在平面上呈交错状排列。因此，可获得与第7实施方式相同的优点。
(变化例)
在第7～第12实施方式中，导电体22遍及沿着y轴排列的2行电阻变化元件23的上方而延伸，导电体32遍及沿着y轴排列的2行电阻变化元件33的下方而延伸，导电体21沿着沿y轴排列的1列电阻变化元件23及33延伸。也可以代替此，使导电体21遍及沿着x轴排列的2列电阻变化元件23的下方且沿着x轴排列的2列电阻变化元件33的上方而延伸，导电体22遍及沿着x轴排列的1行电阻变化元件23的上方而延伸，导电体32遍及沿着x轴排列的1行电阻变化元件33的下方而延伸。
电阻变化元件VR也可包含相变元件、铁电体元件或其它元件。相变元件用于PCRAM(phase change random access memory，相变随机存取存储器)，包含硫族化物等，因通过写入电流产生的热而成为结晶状态或非晶质状态，由此呈现不同的电阻值。电阻变化元件VR也可包含含有金属氧化物或钙钛矿氧化物且用于ReRAM(resistive RAM(random-accessmemory)，阻变式随机存取存储器)的元件。在这种电阻变化元件VR的情况下，电阻变化元件VR的电阻值通过施加写入脉冲的不同的宽度(脉冲的施加期间)或不同的振幅(电流值/电压值)、写入脉冲的不同的极性(施加方向)来变化。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些实施方式能以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，且同样包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1：存储装置
11：存储单元阵列
12：输入输出电路
13：控制电路
14：行选择电路
15：列选择电路
16：写入电路
17：读出电路
MC：存储单元
VR：电阻变化元件
SEL：开关元件
WL：字线
BL：位线
21：导电体(BL)
22：第2导电体(WLb)
23：电阻变化元件(VRb)
24：开关元件
MCb：存储单元
32：第3导电体(WLa)
33：电阻变化元件(VRb)
34：开关元件
MCa：存储单元

Claims (14)

1.一种存储装置，具备：
第1导电体，沿第1轴延伸；
所述第1导电体的上方的多个第1电阻变化元件；
第2导电体，在所述多个第1电阻变化元件的上方沿第2轴延伸；
所述第2导电体的上方的多个第2电阻变化元件；
第3导电体，在所述多个第2电阻变化元件的上方沿所述第1轴延伸；
第1开关元件；及
第2开关元件；且
所述第1开关元件与所述多个第1电阻变化元件中的2个及所述第2导电体连接，并且所述第2开关元件与所述多个第2电阻变化元件中的2个及所述第3导电体连接，或者
所述第1开关元件与所述多个第1电阻变化元件中的2个及所述第2导电体连接，并且所述第2开关元件与所述多个第2电阻变化元件中的2个及所述第2导电体连接，或者
所述第1开关元件与所述多个第1电阻变化元件中的2个及所述第1导电体连接，并且所述第2开关元件与所述多个第2电阻变化元件中的2个及所述第3导电体连接。
2.根据权利要求1所述的存储装置，其中
所述多个第1电阻变化元件遍及包含所述第1轴及所述第2轴的第1面而排列，
所述多个第2电阻变化元件遍及所述第1面而排列，
所述第1开关元件与所述多个第1电阻变化元件连接，且
所述第2开关元件与所述多个第2电阻变化元件连接。
3.根据权利要求1所述的存储装置，其中
所述第1开关元件与所述多个第1电阻变化元件中的所述2个各自的上表面及所述第2导电体的底面连接，且
所述第2开关元件与所述多个第2电阻变化元件中的所述2个各自的上表面及所述第3导电体的底面连接。
4.根据权利要求1所述的存储装置，其中
所述第1开关元件与所述多个第1电阻变化元件中的所述2个各自的上表面及所述第2导电体的底面连接，且
所述第2开关元件与所述第2导电体的上表面及所述多个第2电阻变化元件中的所述2个各自的底面连接。
5.根据权利要求1所述的存储装置，其中
所述第1开关元件与所述第1导电体的上表面及所述多个第1电阻变化元件中的所述2个各自的底面连接，且
所述第2开关元件与所述多个第2电阻变化元件中的所述2个各自的上表面及所述第3导电体的底面连接。
6.根据权利要求1所述的存储装置，其中
所述多个第1电阻变化元件沿着所述第1轴及所述第2轴呈矩阵状排列，且
所述多个第2电阻变化元件沿着所述第1轴及所述第2轴呈矩阵状排列。
7.一种存储装置，具备：
第1导电体，沿第1轴延伸；
多个第1电阻变化元件，在所述第1导电体的上方呈交错状排列；
第2导电体，在所述多个第1电阻变化元件的上方沿第2轴延伸；
多个第2电阻变化元件，在所述第2导电体的上方呈交错状排列；
第3导电体，在所述多个第2电阻变化元件的上方沿所述第1轴延伸；
第1开关元件，与所述多个第1电阻变化元件中的2个连接；及
第2开关元件，与所述多个第2电阻变化元件中的2个连接。
8.根据权利要求7所述的存储装置，其中
所述多个第1电阻变化元件包含沿着所述第1轴排列的第1电阻变化元件的第1行、及沿着所述第1轴排列的第1电阻变化元件的第2行，且
所述第1电阻变化元件的所述第1行中的1个的所述第1轴上的坐标与所述第1电阻变化元件的所述第2行中的1个的所述第1轴上的坐标不同。
9.根据权利要求7所述的存储装置，其中
所述多个第1电阻变化元件遍及包含所述第1轴及所述第2轴的第1面而排列，
所述多个第2电阻变化元件遍及所述第1面而排列，
所述第1开关元件与所述多个第1电阻变化元件连接，且
所述第2开关元件与所述多个第2电阻变化元件连接。
10.根据权利要求7所述的存储装置，其中
所述第1开关元件与所述多个第1电阻变化元件中的所述2个各自的上表面及所述第2导电体的底面连接，且
所述第2开关元件与所述多个第2电阻变化元件中的所述2个各自的上表面及所述第3导电体的底面连接。
11.根据权利要求7所述的存储装置，其中
所述第1开关元件与所述多个第1电阻变化元件中的所述2个各自的上表面及所述第2导电体的底面连接，且
所述第2开关元件与所述第2导电体的上表面及所述多个第2电阻变化元件中的所述2个各自的底面连接。
12.根据权利要求7所述的存储装置，其中
所述第1开关元件与所述第1导电体的上表面及所述多个第1电阻变化元件中的所述2个各自的底面连接，且
所述第2开关元件与所述多个第2电阻变化元件中的所述2个各自的上表面及所述第3导电体的底面连接。
13.根据权利要求7所述的存储装置，其中
所述第1开关元件与所述第1导电体的上表面及所述多个第1电阻变化元件中的所述2个各自的底面连接，且
所述第2开关元件与所述第2导电体的上表面及所述多个第2电阻变化元件中的所述2个各自的底面连接。
14.根据权利要求1至13中任一项所述的存储装置，其中
所述第1开关元件当在第1方向上接收第1值以上的大小的电压时在所述第1方向上流通电流，当在第2方向上接收第2值以上的大小的电压时在所述第2方向上流通电流，且
所述第2开关元件当在所述第1方向上接收第3值以上的大小的电压时在所述第1方向上流通电流，当在所述第2方向上接收第4值以上的大小的电压时在所述第2方向上流通电流。
CN201910093751.5A 2018-09-14 2019-01-30 存储装置 Withdrawn CN110911554A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018173092A JP2020047663A (ja) 2018-09-14 2018-09-14 記憶装置
JP2018-173092 2018-09-14

Publications (1)

Publication Number Publication Date
CN110911554A true CN110911554A (zh) 2020-03-24

Family

ID=69774539

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910093751.5A Withdrawn CN110911554A (zh) 2018-09-14 2019-01-30 存储装置

Country Status (4)

Country Link
US (1) US20200091238A1 (zh)
JP (1) JP2020047663A (zh)
CN (1) CN110911554A (zh)
TW (1) TWI754790B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1421866A (zh) * 2001-11-29 2003-06-04 株式会社东芝 磁随机存取存储器及其读出电路、它的制造方法
CN103119716A (zh) * 2010-09-27 2013-05-22 松下电器产业株式会社 存储元件、半导体存储装置、存储元件的制造方法及半导体存储装置的读出方法
CN103811495A (zh) * 2012-11-15 2014-05-21 旺宏电子股份有限公司 三维存储器装置及其制造方法
CN107431070A (zh) * 2015-03-31 2017-12-01 索尼半导体解决方案公司 开关器件和存储装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6885573B2 (en) * 2002-03-15 2005-04-26 Hewlett-Packard Development Company, L.P. Diode for use in MRAM devices and method of manufacture
US8724364B2 (en) * 2011-09-14 2014-05-13 Semiconductor Components Industries, Llc Electronic device including a nonvolatile memory structure having an antifuse component and a process of using the same
US8952347B2 (en) * 2013-03-08 2015-02-10 Taiwan Semiconductor Manfacturing Company, Ltd. Resistive memory cell array with top electrode bit line
US10861902B2 (en) * 2017-06-13 2020-12-08 Samsung Electronics Co., Ltd. Semiconductor device having magnetic tunnel junction pattern

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1421866A (zh) * 2001-11-29 2003-06-04 株式会社东芝 磁随机存取存储器及其读出电路、它的制造方法
CN103119716A (zh) * 2010-09-27 2013-05-22 松下电器产业株式会社 存储元件、半导体存储装置、存储元件的制造方法及半导体存储装置的读出方法
CN103811495A (zh) * 2012-11-15 2014-05-21 旺宏电子股份有限公司 三维存储器装置及其制造方法
CN107431070A (zh) * 2015-03-31 2017-12-01 索尼半导体解决方案公司 开关器件和存储装置

Also Published As

Publication number Publication date
TW202011530A (zh) 2020-03-16
TWI754790B (zh) 2022-02-11
US20200091238A1 (en) 2020-03-19
JP2020047663A (ja) 2020-03-26

Similar Documents

Publication Publication Date Title
US9236416B2 (en) High density nonvolatile memory
US9543003B2 (en) Memory array plane select
US9129830B2 (en) Three-dimensional semiconductor memory devices having double cross point array and methods of fabricating the same
US8159856B2 (en) Bipolar select device for resistive sense memory
US10256190B2 (en) Variable resistance memory devices
CN110911547A (zh) 磁存储装置及其制造方法
US11050015B2 (en) Storage device and method for manufacturing storage device
US11502125B2 (en) Magnetoresistive memory device
KR20030051866A (ko) 비휘발성 메모리 셀 장치를 구비하는 집적 메모리와 그제조 및 동작 방법
US20200052040A1 (en) Storage apparatus
KR101202199B1 (ko) 3차원 저항 변화 메모리 소자, 이를 포함하는 저항 변화 메모리 소자 어레이 및 전자제품
KR20140086654A (ko) 가변 저항 메모리 장치 및 그 동작 방법
US20200303453A1 (en) Nonvolatile storage device
US10418414B2 (en) Variable resistance memory devices
CN110911554A (zh) 存储装置
CN113394340A (zh) 磁存储装置以及磁存储装置的制造方法
CN110943158A (zh) 制造半导体装置的方法
US20240172569A1 (en) Semiconductor device and method for fabricating the same
US20230165173A1 (en) Semiconductor device and method for fabricating the same
US20230402095A1 (en) Semiconductor memory device including chalcogenide
US20240099157A1 (en) Variable resistance element and semiconductor device including the same
US20230380192A1 (en) Semiconductor device and method for fabricating the same
US10867650B2 (en) Magnetic storage device
US20230131200A1 (en) Semiconductor device and method for fabricating the same
US20230171967A1 (en) Semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

CB02 Change of applicant information
WW01 Invention patent application withdrawn after publication

Application publication date: 20200324

WW01 Invention patent application withdrawn after publication