CN1421866A - 磁随机存取存储器及其读出电路、它的制造方法 - Google Patents

磁随机存取存储器及其读出电路、它的制造方法 Download PDF

Info

Publication number
CN1421866A
CN1421866A CN02152687A CN02152687A CN1421866A CN 1421866 A CN1421866 A CN 1421866A CN 02152687 A CN02152687 A CN 02152687A CN 02152687 A CN02152687 A CN 02152687A CN 1421866 A CN1421866 A CN 1421866A
Authority
CN
China
Prior art keywords
storage unit
random access
access memory
magnetic random
tmr element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN02152687A
Other languages
English (en)
Other versions
CN1286115C (zh
Inventor
岩田佳久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1421866A publication Critical patent/CN1421866A/zh
Application granted granted Critical
Publication of CN1286115C publication Critical patent/CN1286115C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及磁随机存取存储器及其读出电路和制造方法。在读出位线上，连接了多个块。一个块具有串联在读出位线和接地端子之间的多个MTJ元件。这些MTJ元件，例如，层叠在半导体衬底上。读出位线配置在层叠的多个MTJ元件上。在块内的多个MTJ元件的附近，配置了沿着X方向延伸的写入字线和沿着Y方向延伸的写入位线。

Description

磁随机存取存储器及其读出电路、它的制造方法
技术领域
本发明涉及利用磁致电阻(Magneto Resistive)效果，存储“1”、“0”-数据的磁随机存取存储器(MRAM)。
背景技术
近年来，提出了很多种根据新原理存储数据的存储器，但是其中有一种是利用隧道磁致电阻(Tunneling Magneto Resistive：以后，称作TMR。)效果，存储“1”、“0”数据的磁随机存取存储器。
作为磁随机存取存储器的提案，例如有在ISSCC2000技术文摘p.128上刊登的Roy Scheuerlein等人提出的“一种在各单元中使用了磁隧道结和FET开关的10ns非易失性读写存储器阵列”。
磁随机存取存储器通过TMR元件存储“1”、“0”数据。TMR元件的基本构造是由两个磁性层(强磁性层)夹着绝缘层(隧道阻挡层)的构造。
通过两个磁性层的磁化状态是平行还是反平行，判断TMR元件中存储的数据。这里，平行意味着两个磁性层的磁化方向相同，反平行意味着两个磁性层的磁化方向相反。
通常，在两个磁性层中的一个(固定层)之上附设了反强磁性层。反强磁性层是用于固定固定层的磁化方向的构件。因此，实际上根据两个磁性层中的另一个(自由层)的磁化方向，决定了TMR元件中存储的数据(“1”或“0”)。
当TMR元件的磁化状态为平行时，在构成该TMR元件的两个磁性层之间夹着的绝缘层(隧道阻挡层)的隧道电阻变得最低。例如，以该状态为“1”状态。另外，当TMR元件的磁化状态变为反平行时，在构成该TMR元件的两个磁性层之间夹着的绝缘层(隧道阻挡层)的隧道电阻变得最高。例如，以该状态为“0”状态。
关于磁随机存取存储器的单元阵列构造，目前正在从存储器容量的大容量化、存取动作的稳定化等的观点出发，研讨各种构造。
例如，现在，有由一个MOS晶体管和一个TMR元件(或MTJ(Magnetic Tunnel Junction)元件)构成一个存储单元的单元阵列构造。另外，为了实现读出操作的稳定化，也知道既有这样的单元阵列构造、又用两个存储单元阵列存储1位数据的磁随机存取存储器。
可是，在这些磁随机存取存储器中，很难实现存储器的容量的增大。这是因为在这些单元阵列构造中，一个TMR元件与一个MOS晶体管对应。
发明内容
(1)根据本发明的第一方面，提供了一种磁随机存取存储器，包含：利用彼此串联的磁致电阻效果存储数据的多个存储单元；连接在所述多个存储单元的一端/并且在第一方向延伸的位线；以及连接在所述位线上的读出电路。
根据本发明的第二方面，提供了一种磁随机存取存储器，包含：利用彼此并联的磁致电阻效果存储数据的多个存储单元；连接在所述多个存储单元的一端、并且在第一方向延伸的位线；以及连接在所述位线上的读出电路；其中，即使所述多个存储单元的磁化状态相同，所述多个存储单元的电阻值也彼此不同。
(2)根据本发明的第一方面，提供了一种磁随机存取存储器的读取方法，所述磁随机存取存储器具有利用磁致电阻效果存储数据的多个存储单元，所述多个存储单元的电阻值彼此不同，该方法包括：在所述多个存储单元串联的状态下，使读出电流流入所述多个存储单元；对所述读出电流或从所述电流生成的读出电位进行模/数变换；以及，根据通过所述模/数变换得到的数据，判断所述多个存储单元的数据值。
根据本发明的第二方面，提供了一种磁随机存取存储器的读取方法，所述磁随机存取存储器具有利用磁致电阻效果存储数据的多个存储单元，所述多个存储单元的电阻值彼此不同，该方法包括：在所述多个存储单元并联的状态下，使读出电流流入所述多个存储单元；对所述读出电流或从所述电流生成的读出电位进行模/数变换；以及，根据通过所述模/数变换得到的数据，判断所述多个存储单元的数据值。
(3)根据本发明的第一方面，提供了一种磁随机存取存储器，所述读出电路适用于：具有利用磁致电阻效果存储数据的、彼此串联或并联的多个存储单元的磁随机存取存储器。所述存储器包括：为所述多个存储单元供给读出电流的电流源；把所述读出电流与多个参考电流或把从所述读出电流生成的读出电位与多个参考电位比较的模/数变换器；以及，根据所述模/数变换器的输出信号，判断所述多个存储单元的数据值的逻辑电路。
根据本发明的第二方面，提供了一种磁随机存取存储器，所述读出电路适用于：具有利用磁致电阻效果存储数据的彼此串联或并联的多个存储单元的磁随机存取存储器。所述存储器包括：向所述多个存储单元供给读出电流的电流源；把所述读出电流与多个参考电流或把从所述读出电流生成的读出电位与多个参考电位比较的模/数变换器；以及，根据所述模/数变换器的输出信号，判断所述多个存储单元的数据值的逻辑电路。
(4)根据本发明的第一方面，提供了一种磁随机存取存储器的制造方法，包含：在半导体衬底的表面区域形成读出选择开关；在所述读出选择开关上，形成在第一方向延伸的第一写入字线；在所述第一写入字线的正上方形成第一MTJ元件；在所述MTJ元件的正上方，形成在与所述第一方向正交的第二方向延伸的第一写入位线；在所述第一MTJ元件的正上方形成第二MTJ元件；在所述第二MTJ元件的正上方，形成在所述第一方向延伸的第二写入字线；在所述第二MTJ元件的正上方形成第三MTJ元件；在所述第三MTJ元件的正上方，形成在所述第二方向延伸的第二写入位线；在所述第三MTJ元件的正上方形成第四MTJ元件；在所述第四MTJ元件正上方，形成在所述第一方向延伸的第三写入字线；在所述第四MTJ元件正上方，形成在所述第二方向延伸的读出位线。
根据本发明的第二方面，提供了一种磁随机存取存储器的制造方法，包含：在半导体衬底的表面区域形成读出选择开关；在所述读出选择开关上，形成在第一方向延伸的N(N为多个)条写入字线；在所述N条写入字线的正上方形成下部电极；在所述N条写入字线的正上方，形成与所述下部电极接触的N个MTJ元件；以及，形成与所述N个MTJ元件接触、并且在与所述第一方向交叉的第二方向延伸的读出位线。
附图说明
下面简要说明附图。
图1是关于本发明的磁随机存取存储器的构造例1的电路图。
图2是关于本发明的磁随机存取存储器的构造例1的剖视图。
图3是关于本发明的磁随机存取存储器的构造例1的剖视图。
图4是表示构造例1的元件区域以及读出字线的布局的图。
图5是表示构造例1的源线以及写入字线的布局的图。
图6是表示构造例1的第一TMR元件以及它的下部电极的布局的图。
图7是表示构造例1的第一TMR元件以及它的上部电极的布局的图。
图8是表示构造例1的第二TMR元件以及它的下部电极的布局的图。
图9是表示构造例1的第二TMR元件以及它的上部电极的布局的图。
图10是表示构造例1的第三TMR元件以及它的下部电极的布局的图。
图11是表示构造例1的第三TMR元件以及它的上部电极的布局的图。
图12是表示构造例1的第四TMR元件以及它的下部电极的布局的图。
图13是表示构造例1的第四TMR元件以及它的上部电极的布局的图。
图14是表示构造例1的读出位线的布局的图。
图15是表示构造例1的第一变形例的图。
图16是表示构造例1的第二变形例的图。
图17是表示构造例1的第二变形例的图。
图18是表示构造例1的第三变形例的图。
图19是表示构造例1的第三变形例的图。
图20是关于本发明的磁随机存取存储器的构造例2的电路图。
图21是关于本发明的磁随机存取存储器的构造例2的剖视图。
图22是关于本发明的磁随机存取存储器的构造例2的剖视图。
图23是表示构造例2的元件区域以及读出字线的布局的图。
图24是表示构造例2的源线以及写入字线的布局的图。
图25是表示构造例2的第一TMR元件以及它的下部电极的布局的图。
图26是表示构造例2的第一TMR元件以及它的上部电极的布局的图。
图27是表示构造例2的第二TMR元件以及它的下部电极的布局的图。
图28是表示构造例2的第二TMR元件以及它的上部电极的布局的图。
图29是表示构造例2的第三TMR元件以及它的下部电极的布局的图。
图30是表示构造例2的第三TMR元件以及它的上部电极的布局的图。
图31是表示构造例2的第四TMR元件以及它的下部电极的布局的图。
图32是表示构造例2的第四TMR元件以及它的上部电极的布局的图。
图33是表示构造例2的读出位线的布局的图。
图34是表示构造例2的第一变形例的图。
图35是表示构造例2的第一变形例的图。
图36是表示构造例2的第二变形例的图。
图37是表示构造例2的第二变形例的图。
图38是表示构造例2的第三变形例的图。
图39是表示构造例2的第三变形例的图。
图40是关于本发明的磁随机存取存储器的构造例3的电路图。
图41是关于本发明的磁随机存取存储器的构造例3的剖视图。
图42是表示构造例3的元件区域以及读出字线的布局的图。
图43是表示构造例3的源线以及写入字线的布局的图。
图44是表示构造例3的TMR元件以及它的下部电极的布局的图。
图45是表示构造例3的TMR元件以及它的上部电极的布局的图。
图46是关于本发明的磁随机存取存储器的构造例3的剖视图。
图47是表示构造例3的元件区域以及读出字线的布局的图。
图48是表示构造例3的源线以及写入字线的布局的图。
图49是表示构造例3的TMR元件以及它的下部电极的布局的图。
图50是表示构造例3的TMR元件以及它的上部电极的布局的图。
图51是表示构造例1的读出操作时的等价电路的图。
图52是表示构造例2、3的读出操作时的等价电路的图。
图53是表示构造例1的第二变形例的读出操作时的等价电路的图。
图54是表示构造例1的第三变形例的读出操作时的等价电路的图。
图55是表示构造例2的第二变形例的读出操作时的等价电路的图。
图56是表示构造例2的第三变形例的读出操作时的等价电路的图。
图57是表示具有最低电阻值的第一TMR元件的构造例的图。
图58是表示具有第二低的电阻值的第二TMR元件的构造例的图。
图59是表示具有第三低的电阻值的第三TMR元件的构造例的图。
图60是表示具有最高电阻值的第四TMR元件的构造例的图。
图61是表示具有最低电阻值的第一TMR元件的构造例的图。
图62是表示具有第二低的电阻值的第二TMR元件的构造例的图。
图63是表示具有第三低的电阻值的第三TMR元件的构造例的图。
图64是表示具有最高电阻值的第四TMR元件的构造例的图。
图65是表示本发明的读出电路的电路例1的图。
图66是表示判定第四TMR元件的数据值的逻辑电路的图。
图67是表示判定第三TMR元件的数据值的逻辑电路的图。
图68是表示判定第二TMR元件的数据值的逻辑电路的图。
图69是表示判定第一TMR元件的数据值的逻辑电路的图。
图70是表示本发明的读出电路的电路例2的图。
图71是表示参考电流生成电路的具体例的图。
图72是表示判定第四TMR元件的数据值的逻辑电路的图。
图73是表示判定第三TMR元件的数据值的逻辑电路的图。
图74是表示判定第二TMR元件的数据值的逻辑电路的图。
图75是表示判定第一TMR元件的数据值的逻辑电路的图。
图76是表示参考电流生成电路的具体例的图。
图77是表示写入字线驱动器/下陷器的电路例的图。
图78是表示写入位线驱动器/下陷器的电路例的图。
图79是表示读出字线驱动器的电路例的图。
图80是表示列解码器的电路例的图。
图81是表示使用了本发明的制造方法1的装置构造的图。
图82是表示本发明的制造方法1的一个步骤的剖视图。
图83是表示本发明的制造方法1的一个步骤的剖视图。
图84是表示本发明的制造方法1的一个步骤的剖视图。
图85是表示本发明的制造方法1的一个步骤的剖视图。
图86是表示本发明的制造方法1的一个步骤的剖视图。
图87是表示本发明的制造方法1的一个步骤的剖视图。
图88是表示本发明的制造方法1的一个步骤的剖视图。
图89是表示本发明的制造方法1的一个步骤的剖视图。
图90是表示本发明的制造方法1的一个步骤的剖视图。
图91是表示本发明的制造方法1的一个步骤的剖视图。
图92是表示本发明的制造方法1的一个步骤的剖视图。
图93是表示本发明的制造方法1的一个步骤的剖视图。
图94是表示本发明的制造方法1的一个步骤的剖视图。
图95是表示本发明的制造方法1的一个步骤的剖视图。
图96是表示本发明的制造方法1的一个步骤的剖视图。
图97是表示本发明的制造方法1的一个步骤的剖视图。
图98是表示本发明的制造方法1的一个步骤的剖视图。
图99是表示本发明的制造方法1的一个步骤的剖视图。
图100是表示本发明的制造方法1的一个步骤的剖视图。
图101是表示本发明的制造方法1的一个步骤的剖视图。
图102是表示本发明的制造方法1的一个步骤的剖视图。
图103是表示本发明的制造方法1的一个步骤的剖视图。
图104是表示本发明的制造方法1的一个步骤的剖视图。
图105是表示本发明的制造方法1的一个步骤的剖视图。
图106是表示本发明的制造方法1的一个步骤的剖视图。
图107是表示本发明的制造方法1的一个步骤的剖视图。
图108是表示本发明的制造方法1的一个步骤的剖视图。
图109是表示本发明的制造方法1的一个步骤的剖视图。
图110是表示本发明的制造方法1的一个步骤的剖视图。
图111是表示本发明的制造方法1的一个步骤的剖视图。
图112是表示本发明的制造方法1的一个步骤的剖视图。
图113是表示本发明的制造方法1的一个步骤的剖视图。
图114是表示本发明的制造方法1的一个步骤的剖视图。
图115是表示本发明的制造方法1的一个步骤的剖视图。
图116是表示适用于本发明的制造方法2的装置构造的图。
图117是表示本发明的制造方法2的一个步骤的剖视图。
图118是表示本发明的制造方法2的一个步骤的剖视图。
图119是表示本发明的制造方法2的一个步骤的剖视图。
图120是表示本发明的制造方法2的一个步骤的剖视图。
图121是表示本发明的制造方法2的一个步骤的剖视图。
图122是表示本发明的制造方法2的一个步骤的剖视图。
图123是表示本发明的制造方法2的一个步骤的剖视图。
图124是表示本发明的制造方法2的一个步骤的剖视图。
图125是表示本发明的制造方法2的一个步骤的剖视图。
图126是表示本发明的制造方法2的一个步骤的剖视图。
图127是表示本发明的制造方法2的一个步骤的剖视图。
图128是表示本发明的制造方法2的一个步骤的剖视图。
图129是表示本发明的制造方法2的一个步骤的剖视图。
图130是表示本发明的制造方法2的一个步骤的剖视图。
图131是表示本发明的制造方法2的一个步骤的剖视图。
图132是表示本发明的制造方法2的一个步骤的剖视图。
图133是表示本发明的制造方法2的一个步骤的剖视图。
图134是表示本发明的制造方法2的一个步骤的剖视图。
图135是表示本发明的制造方法2的一个步骤的剖视图。
图136是表示本发明的制造方法2的一个步骤的剖视图。
图137是表示本发明的制造方法2的一个步骤的剖视图。
图138是表示本发明的制造方法2的一个步骤的剖视图。
图139是表示本发明的制造方法2的一个步骤的剖视图。
图140是表示本发明的制造方法2的一个步骤的剖视图。
图141是表示本发明的制造方法2的一个步骤的剖视图。
图142是表示本发明的制造方法2的一个步骤的剖视图。
图143是表示本发明的制造方法2的一个步骤的剖视图。
图144是表示本发明的制造方法2的一个步骤的剖视图。
图145是表示本发明的制造方法2的一个步骤的剖视图。
图146是表示本发明的制造方法2的一个步骤的剖视图。
图147是表示本发明的制造方法2的一个步骤的剖视图。
图148是表示本发明的制造方法2的一个步骤的剖视图。
图149是表示本发明的制造方法2的一个步骤的剖视图。
图150是表示适用于本发明的制造方法3的装置构造的图
图151是表示本发明的制造方法3的一个步骤的剖视图。
图152是表示本发明的制造方法3的一个步骤的剖视图。
图153是表示本发明的制造方法3的一个步骤的剖视图。
图154是表示本发明的制造方法3的一个步骤的剖视图。
图155是表示本发明的制造方法3的一个步骤的剖视图。
图156是表示本发明的制造方法3的一个步骤的剖视图。
图157是表示本发明的制造方法3的一个步骤的剖视图。
图158是表示本发明的制造方法3的一个步骤的剖视图。
图159是表示本发明的制造方法3的一个步骤的剖视图。
图160是表示本发明的制造方法3的一个步骤的剖视图。
图161是表示本发明的制造方法3的一个步骤的剖视图。
图162是表示本发明的制造方法3的一个步骤的剖视图。
图163是表示本发明的制造方法3的一个步骤的剖视图。
图164是表示本发明的制造方法3的一个步骤的剖视图。
图165是表示本发明的制造方法3的一个步骤的剖视图。
图166是表示本发明的制造方法3的一个步骤的剖视图。
图167是表示本发明的制造方法3的一个步骤的剖视图。
图168是表示本发明的制造方法3的一个步骤的剖视图。
图169是表示本发明的装置构造的变形例的剖视图。
图170是表示本发明的装置构造的变形例的剖视图。
图171是表示本发明的装置构造的变形例的俯视图。
图172是表示本发明的读出电路的变形例的图。
图173是表示本发明的参考电流生成电路的变形例的图。
图174是表示本发明的读出电路的变形例的图。
具体实施方式
下面，参照附图详细说明本发明的一种磁随机存取存储器。
1.单元阵列构造
首先，下面将详细描述本发明的一种磁随机存取存储器的单元阵列构造。
(1)构造例1
构造例1涉及串联了重叠为多级的多个TMR元件的单元阵列构造。
①电路构造
首先，就电路构造加以说明。
图1表示了作为本发明的构造例1的磁随机存取存储器的主要部分。
存储单元阵列11具有在X方向、Y方向和Z方向配置为阵列状的多个TMR元件12。这里，Z方向是指与X方向以及Y方向正交的、垂直于纸面的方向。
在本例中，存储单元阵列11具有由配置在X方向的j+1个TMR元件12、配置在Y方向的n+1个TMR元件12、层叠在Z方向的四个TMR元件12构成的单元阵列构造。层叠在Z方向的四个TMR元件12的数量在本例中为四个，但是该数量只要为多个，是多少都可以。
层叠在Z方向的四个TMR元件12彼此串联，构成一个块BKik(i＝0，1，…j，k＝0，1，…n)。块BKik内的四个TMR元件12实际上在垂直于纸面的方向(Z方向)彼此重合。
块BKik内的四个TMR元件12的一端通过读出选择开关(MOS晶体管)，连接在接地点上。
在本例中，由配置在X方向的j+1个块BKik构成了一行。存储单元阵列11具有n+1行。另外，由配置在Y方向的n+1个块BKik构成了一列。存储单元阵列11具有j+1列。
在构成块BKik的四个TMR元件12的附近，配置了在X方向延伸、并且在Z方向层叠的多条(在本例中为3条)写入字线WWL3n、WWL3n+1、WWL3n+2。只是，n是行的号码，n＝0，1，2…。
关于在X方向延伸的写入字线，在一行内的一级中能配置一条写入字线。这时，在X方向延伸的一行内的写入字线的数量为四条，即与层叠TMR元件12的级数相同。
可是，在这里，在X方向延伸的一行内的写入字线的至少一条为两个TMR元件(上一级的TMR元件和下一级的TMR元件)所共有。具体而言，在本例中，写入字线WWL3n+1被第二级和第三级的TMR元件共有。这时，因为减少了写入字线的数量，所以能取得TMR元件12的正下方的绝缘膜的平坦化、制造成本的下降等效果。
如果从块构造考虑，则如图169以及图170所示，如果第一级和第二级的TMR元件共有一条写入字线，第三级和第四级的TMR元件共有一条写入字线，则在X方向延伸的一行内的写入字线的数量能为两条。
尽管如此，在本例中，之所以在X方向延伸的一行内的写入字线的数量为三条，是因为考虑到在Y方向延伸的一列内的写入位线的位置。
即在本例中，在第一级的TMR元件12和第二级的TMR元件12之间配置了在Y方向延伸的一条写入位线BLj0，在第三级的TMR元件12和第四级的TMR元件12之间配置了在Y方向延伸的一条写入位线BLj。
结果，关于在Y方向延伸的一列内的写入位线，第一级和第二级的TMR元件共有一条写入位线，第三级和第四级的TMR元件共有一条写入位线。这时，在Y方向延伸的一列内的写入位线的数量为两条。
须指出的是，因为在图1中，未立体地描绘TMR元件12，所以描绘成两条写入位线BLj0、BLj1夹着块Bjn内的四个TMR元件12，但是，实际上如上所述，在第一级TMR元件和第二级TMR元件之间配置了一条写入位线BLj0，在第三级TMR元件和第四级TMR元件之间配置了一条写入位线BLj1。
关于块内的TMR元件及其附近的具体构造，将在后面的装置构造的说明中加以描述。
在X方向延伸的写入字线WWL3n、WWL3n+1、WWL3n+2的一端连接在写入字线驱动器23A-n上，另一端连接在写入字线下陷器24-n上。
读出选择开关RSW的栅极连接在读出字线RWLn(n＝0，1，2…)上。一条读出字线RWLn对应于一列内的一个块BKjk，并且，与配置在X方向的多个块BKjk是共通的。
例如，当一列由四个块构成时，读出字线RWLn的数量为四条。读出字线RWLn在X方向延伸，它的一端连接在读出字线驱动器23B-n上。
行解码器25-n在写入操作时，根据行地址信号，选择写入字线WWL3n、WWL3n+1、WWL3n+2中的一条。写入字线驱动器23A-n向选择的写入字线供给写入电流。写入电流流过选择的写入字线，被写入字线下陷器24-n吸收。
行解码器25-n在读出操作时，例如，根据高位行地址信号选择一行内的块。读出字线驱动器23B-n向连接在选择出的块BK上的读出字线RWLn供给读出字线电压。在选择出的块BK中，因为读出选择开关RSW变为导通状态，所以读出电流经由选择出的块BK内的多个TMR元件，流向接地点。
块BKik内的四个TMR元件12的另一端连接在读出位线BLj上。读出位线BLj的一端通过列选择开关(MOS晶体管)SWA连接在公共数据线28上。公共数据线28连接在读出电路(包含读出放大器)29B上。
写入位线BLj0、BLj1的一端连接在包含写入位线驱动器以及写入位线下陷器的电路块29A上。
写入位线BLj0、BLj1的另一端连接在包含写入位线驱动器以及写入位线下陷器的电路块31上。
在列选择开关SWA的栅极输入了列选择线信号CSLj(j＝0，1，…)。列解码器32输出列选择线信号CSLj。
在本例的磁随机存取存储器中，一列由多个块构成，以块单位进行读出。另外，一块由层叠为多级、彼此串联的多个TMR元件构成。
根据这样的单元阵列构造，因为在半导体衬底上三维地配置了TMR元件，并且可以用一个MOS晶体管(读出选择开关)对应多个TMR元件，所以能有助于增大存储器的容量。
②装置构造1
下面，就装置构造加以说明。
图2和图3表示了作为本发明的构造例1的磁随机存取存储器的一个块部分的装置构造。
图2表示磁随机存取存储器的一个块部分的Y方向的剖面，图3表示了磁随机存取存储器的一块部分的X方向的剖面。为了与图1的电路的要素取得对应，对于图2和图3所示的要素采用了与图1相同的符号。
在半导体衬底41的表面区域上，配置了读出选择开关(MOS晶体管)RSW。读出选择开关RSW的源极通过源线SL连接到接地点。源线SL例如在X方向延伸为一条直线。
读出选择开关(MOS晶体管)RSW的栅极成为读出字线RWLn。读出字线RWLn在X方向延伸。在读出选择开关RSW上层叠了四个TMR元件(MTJ元件)MTJ1、MTJ2、MTJ3、MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4分别配置在下部电极41A1、41A2、41A3、41A4与上部电极41B1、41B2、41B3、41B4之间。接触插头42B、42C、42D、42E、42F把四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4彼此串联起来。
最下一级的TMR元件MTJ1的下部电极41A1通过接触插头42A、42B以及中间层43，连接到读出选择开关(MOS晶体管)RSW的漏极上。最上一级的TMR元件MTJ4的上部电极41B4通过接触插头42F，连接到在Y方向延伸的读出位线BLj上。
写入字线WWL3n配置在TMR元件MTJ1的正下方，写入字线WWL3n+1配置在TMR元件MTJ2和TMR元件MTJ3之间，写入字线WWL3n+2配置在TMR元件MTJ4的正上方。写入字线WWL3n、WWL3n+1、WWL3n+2在X方向延伸。
写入位线BLj0配置在TMR元件MTJ1和TMR元件MTJ2之间，写入位线BLj1配置在TMR元件MTJ3和TMR元件MTJ4之间。写入位线BLj0、BLj1在Y方向延伸。
根据这样的装置构造，对于一个读出选择开关RSW，设置了多个(在本例中，为四个)TMR元件MTJ1、MTJ2、MTJ3、MTJ4。另外，这些TMR元件MTJ1、MTJ2、MTJ3、MTJ4层叠在读出选择开关RSW上，并且彼此串联。
另外，这时，读出位线BLj例如可以在最上层只设置一条。对于写入字线WWL3n、WWL3n+1、WWL3n+2以及写入位线BLj0、BLj1的至少一条，可以由两个TMR元件共有。
因此，根据这样的装置构造，因为在半导体衬底上能以高密度配置TMR元件，所以有助于增大存储器容量。另外，因为能减少配置在TMR元件的阵列内的布线(写入字线、写入位线、读出位线等)的数量，所以能实现TMR元件的正下方的绝缘膜的平坦化，能提高TMR元件的特性。
③装置构造2
下面，说明图2和图3的磁随机存取存储器的各级(或各布线层)中的平面布局。
图4表示了元件区域和读出字线的布局。
半导体衬底41上的元件区域42由元件分离区域43包围。元件区域42是形成读出选择开关(MOS晶体管)的区域。
在半导体衬底41上，配置了在X方向延伸、并且跨越元件区域42的读出字线RWL0、RWL1、RWL2。读出字线RWL0、RWL1、RWL2成为读出选择开关(MOS晶体管)的栅极。
读出字线RWL0、RWL1、RWL2的一侧的元件区域成为读出选择开关的源极，读出字线RWL0、RWL1、RWL2的另一侧的元件区域成为读出选择开关的漏极。
接触部分44A是对于读出选择开关的源极的源极接点部分，接触部分44B是对于读出选择开关的漏极的漏极接点部分。
图5表示了源线SL和写入字线WWL3n的布局。
源线SL在X方向延伸。中间层43在与源线SL相同的布线层中形成。中间层43能起到防止形成具有高的纵横比的接触孔的作用。接触部分47代表中间层43与第一级(最下一级)的TMR元件的下部电极的接触部分。
写入字线WWL3n作为对于第一级的TMR元件的写入字线起作用。从图2和图3可知，写入字线WWL3n比源线SL以及中间层43更靠上，配置在第一级的TMR元件的正下方。写入字线WWL3n在X方向延伸。
图6表示了第一级的TMR元件MTJ1以及下部电极41A1的布局。
下部电极41A1例如为方形，并且规则地配置。第一级的TMR元件MTJ1配置在下部电极41A1上。配置TMR元件MTJ1的位置例如为与接触部分47不重叠的位置。
图7表示了第一级的TMR元件MTJ1的上部电极41B1以及写入位线BL00、BL10的布局。
上部电极41B1例如为方形，并且配置为与第一级的TMR元件的下部电极重叠。接触部分49代表第一级的TMR元件的上部电极41B1与第二级的TMR元件的下部电极的接触部分。
写入位线BL00、BL10配置在第一级的TMR元件的正上方，并且在Y方向延伸。另外，从图2和图3可知，写入位线BL00、BL10配置在第二级的TMR元件的正下方。写入位线BL00、BL10作为对于第一级和第二级的TMR元件的写入位线起作用。
图8表示了第二级的TMR元件MTJ2和它的下部电极41A2的布局。
下部电极41A2例如为方形，并且规则地配置。第二级的TMR元件MTJ2配置在下部电极41A2上。配置TMR元件MTJ2的位置例如为与接触部分49不重叠的位置。
图9表示了第二级的TMR元件MTJ2的上部电极41B2和写入字线WWL3n+1的布局。
上部电极41B2例如为方形，并且配置为与第二级的TMR元件的下部电极重叠。接触部分50代表第二级的TMR元件的上部电极41B2与第三级的TMR元件的下部电极的接触部分。
写入字线WWL3n+1作为对于第二级和第三级的TMR元件的写入字线起作用。从图2和图3可知，写入字线WWL3n+1配置在第二级的TMR元件MTJ2和第三级的TMR元件MTJ3之间，并且在X方向延伸。
图10表示了第三级的TMR元件MTJ3和它的下部电极41A3的布局。
下部电极41A3例如为方形，并且规则地配置。第三级的TMR元件MTJ3配置在下部电极41A3上。配置TMR元件MTJ3的位置例如为与接触部分50不重叠的位置。
图11表示了第三级的TMR元件MTJ3的上部电极41B3和写入位线BL01、BL11的布局。
上部电极41B3例如为方形，并且配置为与第三级的TMR元件的下部电极重叠。接触部分51x代表第三级的TMR元件的上部电极41B3与第四级的TMR元件的下部电极的接触部分。
写入位线BL01、BL11配置在第三级的TMR元件的正上方，并且在Y方向延伸。另外，从图2和图3可知，写入位线BL01、BL11配置在第四级的TMR元件的正下方。写入位线BL01、BL11作为对于第三级和第四级的TMR元件的写入位线起作用。
图12表示了第四级的TMR元件MTJ4和它的下部电极41A4的布局。
下部电极41A4例如为方形，并且规则地配置。第四级的TMR元件MTJ4配置在下部电极41A4上。配置TMR元件MTJ4的位置例如为与接触部分51x不重叠的位置。
图13表示了第四级的TMR元件MTJ4的上部电极41B4和写入字线WWL3n+2的布局。
上部电极41B4例如为方形，并且配置为与第四级的TMR元件的下部电极重叠。接触部分52x代表第四级的TMR元件的上部电极41B4与读出位线的接触部分。
写入字线WWL3n+2作为对于第四级的TMR元件的写入字线起作用。从图2和图3可知，写入字线WWL3n+2配置在第四级的TMR元件MTJ4的正上方，并且在X方向延伸。
图14表示了读出位线BL0、BL1的布局。
读出位线BL0、BL1在Y方向延伸。读出位线BL0、BL1在一列内配置一条，与一列内的块公共连接。接触部分52x代表第四级的TMR元件的上部电极和读出位线BL0、BL1的接触部分。
④变形例
下面，就构造例1的变形例加以说明。
图15表示了构造例1的第一变形例。
图15与图2对应。本例的装置结构与图2的装置结构的不同点在于：层叠TMR元件MTJ1、MTJ2、MTJ3、MTJ4的位置。
即在图2的装置构造中，TMR元件MTJ1、MTJ2、MTJ3、MTJ4层叠在读出选择开关(MOS晶体管)RSW的栅极即读出字线RWLn的正上方。而在本例的阵列构造中，TMR元件MTJ1、MTJ2、MTJ3、MTJ4层叠在连接了读出选择开关(MOS晶体管)RSW的源极的源线SL的正上方。
对于实现TMR元件的高集成化，例如使Y方向上相邻的两个块共有一条源线SL是十分有效的。当考虑了这样的源线共有化时，可以说图2的装置构造比图15的装置构造好。
图16和图17表示了构造例1的第二变形例。
图16的电路图对应于图1的电路图，另外，图17的装置构造的剖视图对应于图2的装置构造的剖视图。本例的构造与图1以及图2的构造的不同点在于：实现读出选择开关的元件。
即在图1以及图2的构造中，读出选择开关由MOS晶体管构成。而在本例的构造中，读出选择开关由二极管DI构成。伴随着此，读出字线RWL0、…RWLn连接在二极管DI阴极上。
当采用了本例的构造时，在读出操作时，把选择的行的读出字线RWLi设定为“L”，即接地电位。这时，能使读出电流流向构成选择的块的串联的多个TMR元件。
图18和图19表示了构造例1的第三变形例。
图18的电路图对应于图1的电路图，另外，图19的装置构造的剖视图对应于图2的装置构造的剖视图。本例的构造与图1以及图2的构造的不同点在于：构成存储单元阵列11及其外围电路的晶体管的种类。
即在图1和图2的构造中，构成存储单元阵列11及其外围电路的晶体管是MOS晶体管。而在本例的构造中，构成存储单元阵列11及其外围电路的晶体管是双极晶体管。
当为本例的构造时，构成存储单元阵列11及其外围电路的晶体管可以全部为双极晶体管，也可以是它的一部分为双极晶体管。
(2)构造例2
构造例2涉及并联了重叠为多级的多个TMR元件的单元阵列构造。
①电路构造
首先，说明电路构造。
图20表示了作为本发明的构造例2的磁随机存取存储器的主要部分。
存储单元阵列11具有在X方向、Y方向、Z方向配置为阵列状的多个TMR元件12。这里，Z方向是指与X方向以及Y方向正交的垂直于纸面的方向。
存储单元阵列11具有由配置在X方向的j+1个TMR元件12、配置在Y方向的n+1个TMR元件12、层叠在Z方向的四个TMR元件12构成的单元阵列构造。层叠在Z方向的四个TMR元件12的数量在本例中为四个，但是该数量只要为多个，是多少都可以。
层叠在Z方向的四个TMR元件12彼此并联，构成一个块BKik(i＝0，1，…j，k＝0，1，…n)。块BKik内的四个TMR元件12实际上在垂直于纸面的方向(Z方向)彼此重合。
块BKik内的四个TMR元件12的一端通过读出选择开关(MOS晶体管)连接在接地点上。
在本例中，由配置在X方向的j+1个块BKik构成了一行。存储单元阵列11具有n+1行。另外，由配置在Y方向的n+1个块BKik构成了一列。存储单元阵列11具有j+1列。
在构成块BKik的四个TMR元件12的附近，配置了在X方向延伸、并且在Z方向层叠的多条(在本例中为3条)写入字线WWL3n、WWL3n+1、WWL3n+2。只是，n是行的号码，n＝0，1，2…。
关于在X方向延伸的写入字线，在一行内的一级中能配置一条写入字线。这时，在X方向延伸的一行内的写入字线的数量为四条，即与层叠TMR元件12的级数相同。可是，如在构造例1中所说明的，在X方向延伸的一行内的写入字线数量的增加对TMR元件的正下方的绝缘膜的平坦化和降低制造成本不利。
在本例中，在X方向延伸的一行内的写入字线的至少一条为两个TMR元件(上一级的TMR元件和下一级的TMR元件)所共有。具体而言，在本例中，写入字线WWL3n+1被第二级的TMR元件和第三级的TMR元件共有。
如果从块构造考虑，若第一级和第二级的TMR元件共有一条写入字线，第三级和第四级的TMR元件共有一条写入字线，则在X方向延伸的一行内的写入字线的数量可以为两条。尽管如此，在本例中，之所以在X方向延伸的一行内的写入字线的数量为三条，是因为考虑到在Y方向延伸的一列内的写入位线的位置。
即在本例中，在第一级的TMR元件12和第二级的TMR元件12之间配置了在Y方向延伸的一条写入位线BLj0，在第三级的TMR元件12和第四级的TMR元件12之间配置了在Y方向延伸的一条写入位线BLj。
结果，关于在Y方向延伸的一列内的写入位线，第一级和第二级的TMR元件共有一条写入位线，第三级和第四级的TMR元件共有一条写入位线。这时，在Y方向延伸的一列内的写入位线的数量为两条。
须指出的是，因为在图20中，未立体地描绘TMR元件12，所以两条写入位线BLj0、BLj1被描绘成与块Bjn内的四个TMR元件12交叉。但是，实际上如上所述，在第一级TMR元件和第二级TMR元件之间配置了一条写入位线BLj0，在第三级TMR元件和第四级TMR元件之间配置了一条写入位线BLj1。
关于块内的TMR元件及其附近的具体构造，将在后面的装置构造的说明中加以描述。
在X方向延伸的写入字线WWL3n、WWL3n+1、WWL3n+2的一端连接在写入字线驱动器23A-n上，另一端连接在写入字线下陷器24-n上。
读出选择开关RSW的栅极连接在读出字线RWLn(n＝0，1，2…)上。一条读出字线RWLn对应于一列内的一个块BKjk，并且，与配置在X方向的多个块BKjk是共通的。
例如，当一个列由四个块构成时，读出字线RWLn的数量为四条。读出字线RWLn在X方向延伸，它的一端连接在读出字线驱动器23B-n上。
行解码器25-n在写入操作时，根据行地址信号选择写入字线WWL3n、WWL3n+1、WWL3n+2中的一条。写入字线驱动器23A-n向选择出的写入字线供给写入电流。写入电流流过选择的写入字线，被写入字线下陷器24-n吸收。
行解码器25-n在读出操作时，例如，根据高位行地址信号选择一行内的块。读出字线驱动器23B-n向连接在选择出的块BK上的读出字线RWLn供给读出字线电压。在选择出的块BK中，因为读出选择开关RSW变为导通状态，所以读出电流经由选择出的块BK内的多个TMR元件，流向接地点。
块BKik内的四个TMR元件12的另一端连接在读出位线BLj上。读出位线BLj的一端通过列选择开关(MOS晶体管)SWA连接在公共数据线28上。公共数据线28连接在读出电路(包含读出放大器)29B上。
写入位线BLj0、BLj1的一端连接在包含写入位线驱动器以及写入位线下陷器的电路块29A上。
写入位线BLj0、BLj1的另一端连接在包含写入位线驱动器以及写入位线下陷器的电路块31上。
在列选择开关SWA的栅极输入了列选择线信号CSLj(j＝0，1，…)。列解码器32输出列选择线信号CSLj。
在本例的磁随机存取存储器中，一个列由多个块构成，以块单位进行读出。另外，一个块由层叠为多级、彼此并联的多个TMR元件构成。
根据这样的单元阵列构造，因为在半导体衬底上三维地配置了TMR元件，并且可以用一个MOS晶体管(读出选择开关)对应多个TMR元件，所以能有助于增大存储器的容量。
②装置构造1
下面，就装置构造加以说明。
图21和图22表示了作为本发明的构造例2的磁随机存取存储器的一块部分的装置构造。
图21表示磁随机存取存储器的一个块部分的Y方向的剖面，图22表示了磁随机存取存储器的一个块部分的X方向的剖面。在图21和图22所示的要素，为了与图20的电路的要素取得对应，采用了与图20相同的符号。
在半导体衬底41的表面区域上，配置了读出选择开关(MOS晶体管)RSW。读出选择开关RSW的源极通过源线SL连接到接地点。源线SL例如在X方向延伸为一条直线。
读出选择开关(MOS晶体管)RSW的栅极成为读出字线RWLn。读出字线RWLn在X方向延伸。在读出选择开关RSW上层叠了四个TMR元件(MTJ(磁隧道结)元件)MTJ1、MTJ2、MTJ3、MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4分别配置在下部电极41A1、41A2、41A3、41A4与上部电极41B1、41B2、41B3、41B4之间。接触插头42C1、42C2、42D1、42D2、42E1、42E2把四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4彼此并联。
最下一级的TMR元件MTJ1的下部电极41A1通过接触插头42A、42B以及中间层43，连接到读出选择开关(MOS晶体管)RSW的漏极上。最上一级的TMR元件MTJ4的上部电极41B4通过接触插头42F连接到在Y方向延伸的读出位线BLj上。
写入字线WWL3n配置在TMR元件MTJ1的正下方，写入字线WWL3n+1配置在TMR元件MTJ2和TMR元件MTJ3之间，写入字线WWL3n+2配置在TMR元件MTJ4的正上方。写入字线WWL3n、WWL3n+1、WWL3n+2在X方向延伸。
写入位线BLj0配置在TMR元件MTJ1和TMR元件MTJ2之间，写入位线BLj1配置在TMR元件MTJ3和TMR元件MTJ4之间。写入位线BLj0、BLj1在Y方向延伸。
根据这样的装置构造，对于一个读出选择开关RSW，设置了多个(在本例中为四个)TMR元件MTJ1、MTJ2、MTJ3、MTJ4。另外，这些TMR元件MTJ1、MTJ2、MTJ3、MTJ4层叠在读出选择开关RSW上，并且彼此并联。
另外，这时，在最上层只设置一条读出位线BLj也行。另外，写入字线WWL3n、WWL3n+1、WWL3n+2以及写入位线BLj0、BLj1中的至少一条，可以由两个TMR元件共有。
因此，根据这样的装置构造，因为在半导体衬底上能以高密度配置TMR元件，所以有助于增大存储器容量。另外，因为能减少配置在TMR元件的阵列内的布线(写入字线、写入位线、读出位线等)的数量，所以能实现TMR元件的正下方的绝缘膜的平坦化，能提高TMR元件的特性。
③装置构造2
下面，说明图21和图22的磁随机存取存储器的各级(或各布线层)中的平面布局。
图23表示了元件区域和读出字线的布局。
半导体衬底41上的元件区域42由元件分离区域43包围。元件区域42是形成读出选择开关(MOS晶体管)的区域。
在半导体衬底41上，配置了在X方向延伸、并且跨越元件区域42的读出字线RWL0、RWL1、RWL2。读出字线RWL0、RWL1、RWL2成为读出选择开关(MOS晶体管)的栅极。
读出字线RWL0、RWL1、RWL2的一侧的元件区域成为读出选择开关的源极，读出字线RWL0、RWL1、RWL2的另一侧的元件区域成为读出选择开关的漏极。
接触部分44A是读出选择开关的源极的源极接点部分，接触部分44B是对于读出选择开关的漏极的漏极接点部分。
在本例中，从图21和图22可知，因为TMR元件是并联连接的，所以接触插头的数量增多，很难缩短在列方向相邻的两个块的距离。
这里，在本例中，在各块中，设置了对于读出选择开关的源极的接触部分44A。
可是，列方向相邻的两个块共有一条源线的事实没有改变。即在构造例2中，与构造例1同样，在列方向相邻的两个块共有一条源线。
图24表示了源线SL和写入字线WWL3n的布局。
源线SL在X方向延伸。源线SL连接在列方向上相邻的两个块内的读出选择开关的源极上。
中间层43形成在与源线SL相同的布线层中。中间层43能起到防止形成具有高的纵横比的接触孔的作用。接触部分47代表中间层43与第一级(最下一级)的TMR元件的下部电极的接触部分。
写入字线WWL3n起到第一级的TMR元件的写入字线的作用。从图21和图22可知，写入字线WWL3n比源线SL以及中间层43更靠上，配置在第一级的TMR元件的正下方。写入字线WWL3n在X方向延伸。
图25表示了第一级的TMR元件MTJ1以及下部电极41A1的布局。
下部电极41A1，例如，为方形，并且规则地配置。第一级的TMR元件MTJ1配置在下部电极41A1上。配置TMR元件MTJ1的位置例如为与接触部分47不重叠的位置。
图26表示了第一级的TMR元件MTJ1的上部电极41B1以及写入位线BL00、BL10的布局。
上部电极41B1举例为方形，并且配置为与第一级的TMR元件的下部电极重叠。接触部分49代表第一级的TMR元件的上部电极41B1与第二级的TMR元件的下部电极的接触部分。
写入位线BL00、BL10配置在第一级的TMR元件的正上方，并且在Y方向延伸。另外，从图21和图22可知，写入位线BL00、BL10配置在第二级的TMR元件的正下方。写入位线BL00、BL10作为对于第一级和第二级的TMR元件的写入位线起作用。
图27表示了第二级的TMR元件MTJ2和它的下部电极41A2的布局。
下部电极41A2举例为方形，并且规则地配置。第二级的TMR元件MTJ2配置在下部电极41A2上。配置TMR元件MTJ2的位置例如为与接触部分49不重叠的位置。
图28表示了第二级的TMR元件MTJ2的上部电极41B2和写入字线WWL3n+1的布局。
上部电极41B2举例为方形，并且配置为与第二级的TMR元件的下部电极重叠。接触部分50代表第二级的TMR元件的上部电极41B2与第三级的TMR元件的下部电极的接触部分。
写入字线WWL3n+1起着第二级和第三级的TMR元件的写入字线的作用。从图21和图22可知，写入字线WWL3n+1配置在第二级的TMR元件MTJ2和第三级的TMR元件MTJ3之间，并且在X方向延伸。
图29表示了第三级的TMR元件MTJ3和它的下部电极41A3的布局。
下部电极41A3例如为方形，并且规则地配置。第三级的TMR元件MTJ3配置在下部电极41A3上。配置TMR元件MTJ3的位置例如为与接触部分50不重叠的位置。
图30表示了第三级的TMR元件MTJ3的上部电极41B3和写入位线BL01、BL11的布局。
上部电极41B3例如为方形，并且配置为与第三级的TMR元件的下部电极重叠。接触部分51x代表第三级的TMR元件的上部电极41B3与第四级的TMR元件的下部电极的接触部分。
写入位线BL01、BL11配置在第三级的TMR元件的正上方，并且在Y方向延伸。另外，从图2和图3可知，写入位线BL01、BL11配置在第四级的TMR元件的正下方。对于第三级和第四级的TMR元件，写入位线BL01、BL11作为写入位线起作用。
图31表示了第四级的TMR元件MTJ4和它的下部电极41A4的布局。
下部电极41A4例如为方形，并且规则地配置。第四级的TMR元件MTJ4配置在下部电极41A4上。配置TMR元件MTJ4的位置例如为与接触部分51x不重叠的位置。
图32表示了第四级的TMR元件MTJ4的上部电极41B4和写入字线WWL3n+2的布局。
上部电极41B4例如为方形，并且配置为与第四级的TMR元件的下部电极重叠。接触部分52x代表第四级的TMR元件的上部电极41B4与读出位线的接触部分。
写入字线WWL3n+2作为对于第四级的TMR元件的写入字线起作用。从图2和图3可知，写入字线WWL3n+2配置在第四级的TMR元件MTJ4的正上方，并且在X方向延伸。
图33表示了读出位线BL0、BL1的布局。
读出位线BL0、BL1在Y方向延伸。读出位线BL0、BL1在一列内配置一条，与一列内的块公共连接。接触部分52x代表第四级的TMR元件的上部电极和读出位线BL0、BL1的接触部分。
④变形例
下面，就构造例2的变形例加以说明。
图34表示了构造例2的第一变形例。
图34与图21对应。本例的装置结构与图21的装置结构的不同点在于：层叠TMR元件MTJ1、MTJ2、MTJ3、MTJ4的位置。
在图21的装置构造中，TMR元件MTJ1、MTJ2、MTJ3、MTJ4层叠在读出选择开关(MOS晶体管)RSW的栅极，即读出字线RWLn的正上方。
这时，下部电极41A1、41A3以及上部电极41B2、41B4从TMR元件向一侧扩展，下部电极41A2、41A4以及上部电极41B1、41B3从TMR元件向另一侧扩展。另外，在TMR元件的两侧，设置了对于下部电极和上部电极的接触部分。
而在本例的阵列构造中，TMR元件MTJ1、MTJ2、MTJ3、MTJ4层叠在连接了读出选择开关(MOS晶体管)RSW的源极的源线SL的正上方。
这时，下部电极41A1、41A2、41A3、41A4以及上部电极41B1、41B2、41B3、41B4都从TMR元件向一侧扩展。另外，只在TMR元件的一侧设置与下部电极和上部电极的接触部分。
图35用俯视图表示了在图34的装置构造中的TMR元件、下部电极以及上部电极的位置关系。
在本例中，下部电极41A1、41A3以及上部电极41B2、41B4的形状与下部电极41A2、41A4以及上部电极41B1、41B3的形状不同。另外，下部电极41A1、41A3以及上部电极41B2、41B4的一部分，即，与下部电极41A2、41A4以及上部电极41B1、41B3重叠的部分被去掉。
图36和图37表示了构造例2的第二变形例。
图36的电路图对应于图20的电路图，另外，图37的装置构造的剖视图对应于图34的装置构造的剖视图。本例的构造与图20以及图34的构造的不同点在于：实现读出选择开关的元件。
即在图20以及图34的构造中，读出选择开关由MOS晶体管构成。而在本例的构造中，读出选择开关由二极管DI构成。伴随着此，读出字线RWL0、…RWLn连接在二极管DI阴极上。
当采用了本例的构造时，在读出操作时，把选择出的行的读出字线RWLi设定为“L”，即接地电位。这时，能使读出电流流向构成选择出的块的串联的多个TMR元件。
图38和图39表示了构造例2的第三变形例。
图38的电路图对应于图20的电路图，另外，图39的装置构造的剖视图对应于图34的装置构造的剖视图。本例的构造与图20以及图34的构造的不同点在于：构成存储单元阵列11及其外围电路的晶体管的种类。
即在图20和图34的构造中，构成存储单元阵列11及其外围电路的晶体管是MOS晶体管。而在本例的构造中，构成存储单元阵列11及其外围电路的晶体管是双极晶体管。
当为本例的构造时，构成存储单元阵列11及其外围电路的晶体管可以全部为双极晶体管，也可以其中一部分为双极晶体管。
(3)构造例3
构造例3涉及并联了多个TMR元件的单元阵列构造。
在构造例3中，一列内的多个块分别不具有在垂直于半导体衬底的表面的方向(Z方向)上层叠为多级的多个TMR元件。各块由与半导体衬底的表面平行的Y方向(列方向)上排列的多个TMR元件构成。
可是，在构造例3中也能适用后述的本发明的读出操作的原理，另外，这时，关于TMR元件的构造，有必要采用后述的本发明的构造。
这里，下面说明构造例3，即把与半导体衬底的表面平行的方向上排列的多个TMR元件并联的构造。
①电路构造
首先，说明电路构造。
图40表示了作为本发明的构造例3的磁随机存取存储器的主要部分。
存储单元阵列11具有在X方向以及Y方向配置为阵列状的多个块BK。只是，在图40中，为了容易便于理解，在存储单元阵列11内只描绘了一个块BK。
块BK由并联在上部布线26和下部布线27之间的四个TMR元件(MTJ1、MTJ2、MTJ3、MTJ4)12构成。构成一个块BK的TMR元件12的数量在本例中为四个，但是该数量只要为多个，是多少都可以。
上部布线26的一端通过列选择开关(MOS晶体管)SW，连接在公共数据线28上。公共数据线28连接在包含读出电路(包含读出放大器)以及写入位线驱动器/下陷器的电路块29上。
上部布线26的另一端通过列选择开关(MOS晶体管)SW，连接在公共驱动线30上。公共驱动线30连接在写入位线驱动器/下陷器31上。
在列选择开关SW的栅极输入了列选择线信号CSLj(j＝0，1，…)。列解码器32输出列选择线信号CSLj。
上部布线26在读出操作时，作为读出位线BLj起作用，但在写入操作时，作为写入位线起作用。
下部布线27通过读出选择开关(MOS晶体管)RSW连接在接地点上。当读出操作时，在选择的块BK中，因为读出字线RWL0的电位变为“H”，所以读出选择开关RSW变为导通状态，读出电流流向该块BK内的多个TMR元件12。
在存储单元阵列11内，对应于构成块BK的四个TMR元件12，配置了在X方向延伸的四条写入字线WWL0、WWL1、WWL2、WWL3。
写入字线WWL0、WWL1、WWL2、WWL3的一端连接在写入字线驱动器23A上，另一端连接在写入字线下陷器24上。读出选择开关RSW的栅极，即读出字线RWL0在X方向延伸，并且其一端连接在读出字线驱动器23B上。
行解码器25在写入操作时，根据行地址信号选择写入字线WWL0、WWL1、WWL2、WWL3中的一条。写入字线驱动器23A向选择出的写入字线供给写入电流。写入电流流过选择出的写入字线，被写入字线下陷器24吸收。
行解码器25在读出操作时，例如根据高位行地址信号，选择一行内的块。读出字线驱动器23B向连接在选择的块BK上的读出字线RWL0供给读出字线电压(“H”电平)。
在本例的磁随机存取存储器中，一个列由多个块构成，读出操作以块单位进行。另外，一个块由彼此并联的多个TMR元件构成。
在这样的单元阵列构造中，因为可以使一个MOS晶体管与多个TMR元件对应，所以，能有助于增大存储器容量。
②装置构造1
下面，就装置构造加以说明。
图41表示了作为本发明的构造例3的磁随机存取存储器的一个块部分的装置构造。图41所示的要素中，为了与图40的电路的要素取得对应，采用了与图40相同的符号。
在半导体衬底41的表面区域上，配置了读出选择开关(MOS晶体管)RSW。读出选择开关RSW的源极通过源线SL连接到接地点。源线SL例如在X方向延伸为一条直线。
读出选择开关(MOS晶体管)RSW的栅极成为读出字线RWL0。读出字线RWL0在X方向延伸。在读出选择开关RSW上，在Y方向上排为一列，配置了四个TMR元件(MTJ(Magnetic Tunnel Junction)元件)MTJ1、MTJ2、MTJ3、MTJ4。
因此，TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正下方的区域在X方向变窄，在Y方向变宽。即在本例中，能自由改变读出选择开关(MOS晶体管)RSW的沟道长度。关于读出选择开关RSW的沟道宽度，例如，如图171所示，通过把读出选择开关(MOS晶体管)RSW配置为交错格子形状，也能自由设定。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4分别并联在上部电极26和下部电极27之间。接触插头42A、42B以及中间层43与下部布线27、读出选择开关(MOS晶体管)RSW的漏极彼此相连。
写入字线WWL0、WWL1、WWL2、WWL3对应于TMR元件MTJ1、MTJ2、MTJ3、MTJ4。写入字线WWL0、WWL1、WWL2、WWL3配置在TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正下方，并且在X方向延伸。
根据这样的装置构造，使一个读出选择开关RSW与多个(在本例中为四个)TMR元件MTJ1、MTJ2、MTJ3、MTJ4对应，由此，构成一个块。另外，这些TMR元件MTJ1、MTJ2、MTJ3、MTJ4在读出选择开关RSW上彼此并联。
因此，能减少读出选择开关的数量，能有助于TMR元件的高密度化以及存储器容量的增大。另外，因为能减少配置在TMR元件的阵列内的布线(写入字线、写入位线、读出位线等)的数量，所以能实现TMR元件的正下方的绝缘膜的平坦化，能提高TMR元件的特性。
③装置构造2
下面，说明图41的磁随机存取存储器的各布线层中的平面布局。
图42表示了元件区域和读出字线的布局。
半导体衬底41上的元件区域42由元件分离区域43包围。元件区域42是形成读出选择开关(MOS晶体管)的区域。
在半导体衬底41上，配置了在X方向延伸，并且跨越元件区域42的读出字线RWL0、RWL1。读出字线RWL0、RWL1成为读出选择开关(MOS晶体管)的栅极。
读出字线RWL0、RWL1的一侧的元件区域成为读出选择开关的源极，读出字线RWL0、RWL1的另一侧的元件区域成为读出选择开关的漏极。
接触部分44A是与读出选择开关的源极对应的源极接触部分，接触部分44B是与读出选择开关的漏极对应的漏极接触部分。
图43表示了源线SL和写入字线WWL0、WWL1、WWL2、WWL3的布局。
源线SL在X方向延伸、连接在读出选择开关的源极上。
中间层43在与源线SL相同的布线层中形成。中间层43能起到防止形成具有高的纵横比的接触孔的作用。接触部分47代表中间层43与TMR元件的下部电极的接触部分。
从图41可知，写入字线WWL0、WWL1、WWL2、WWL3比源线SL以及中间层43更靠上，配置在TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正下方。写入字线WWL0、WWL1、WWL2、WWL3在X方向延伸。
图44表示了TMR元件MTJ1、MTJ2、MTJ3、MTJ4及其下部布线27的布局。
下部布线27具有在其上尽可能配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4的充分宽度，并且在Y方向延伸。在下部布线27的一端的接触部分47中，连接了接触插头。TMR元件MTJ1、MTJ2、MTJ3、MTJ4以一定间隔配置在Y方向上，并且配置在写入字线的正上方。
图45表示了上部电极26和下部电极27的布局。
上部电极26配置在TMR元件的正上方，并且在Y方向延伸。上部电极26作为写入位线以及读出位线起作用。上部布线26在一列内配置一条，公共连接了一列内的块内的多个TMR元件。
④装置构造3
下面，就装置构造1的变形例加以说明。
该装置构造3的特征在于：如果与比较装置构造1，则在于读出选择开关RSW的方向。即该装置构造3的读出选择开关RSW的方向是在X-Y平面内，使装置构造1的读出选择开关RSW的方向旋转90°。
图46表示了作为本发明的构造例3的磁随机存取存储器的一个块部分的装置构造。为了与图40的电路的要素取得对应，图46所示的要素采用了与图40相同的符号。
在半导体衬底41的表面区域上，配置了读出选择开关(MOS晶体管)RSW。读出选择开关RSW的源极通过源线SL连接到接地点。源线SL，例如，在X方向延伸为一条直线。
读出选择开关(MOS晶体管)RSW的栅极成为读出字线RWL0。读出字线RWL0在Y方向延伸，并且在中途弯折90°，沿X方向延伸。
在本例中，读出选择开关(MOS晶体管)RSW的沟道宽度与Y方向平行。
由于在Y方向排成一列地配置了读出选择开关RSW上的四个TMR元件(MTJ元件)MTJ1、MTJ2、MTJ3、MTJ4，所以TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正下方的区域在X方向变窄、在Y方向变宽。
因此，在本例中，能自由改变读出选择开关(MOS晶体管)RSW的沟道宽度。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4分别并联在上部电极26和下部电极27之间。接触插头42A、42B以及中间层43与下部布线27、读出选择开关(MOS晶体管)RSW的漏极彼此相连。
写入字线WWL0、WWL1、WWL2、WWL3对应于TMR元件MTJ1、MTJ2、MTJ3、MTJ4。写入字线WWL0、WWL1、WWL2、WWL3配置在TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正下方，并且在X方向延伸。
在这样的装置构造中，可以使一个读出选择开关RSW与多个(在本例中为四个)TMR元件MTJ1、MTJ2、MTJ3、MTJ4对应。另外，TMR元件MTJ1、MTJ2、MTJ3、MTJ4在读出选择开关RSW上彼此并联。
因此，能减少读出选择开关的数量，能有助于TMR元件的高密度化以及存储器容量的增大。另外，因为能减少配置在TMR元件的阵列内的布线(写入字线、写入位线、读出位线等)的数量，所以能实现TMR元件的正下方的绝缘膜的平坦化，能提高TMR元件的特性。
⑤装置构造4
下面，说明图46的磁随机存取存储器的各布线层中的平面布局。
图46表示了元件区域和读出字线的布局。
半导体衬底41上的元件区域42由元件分离区域43包围。元件区域42是形成读出选择开关(MOS晶体管)的区域。
在半导体衬底41上，配置了在Y方向延伸、并且跨越元件区域42的读出字线RWL0、RWL1。另外，读出字线RWL0、RWL1在元件分离区域43上弯折90°，在X方向延伸。
读出字线RWL0、RWL1成为读出选择开关(MOS晶体管)的栅极。读出字线RWL0、RWL1的一侧的元件区域成为读出选择开关的源极，读出字线RWL0、RWL1的另一侧的元件区域成为读出选择开关的漏极。
接触部分44A是对于读出选择开关的源极的源极接点部分，接触部分44B是对于读出选择开关的漏极的漏极接点部分。
图48表示了源线SL和写入字线WWL0、WWL1、WWL2、WWL3的布局。
源线SL在Y方向延伸，并且在元件分离区域上弯折90°，在X方向延伸。源线SL连接在读出选择开关的源极上。
中间层43在与源线SL相同的布线层中形成。中间层43能起到防止形成具有高的纵横比的接触孔的作用。接触部分47代表中间层43与TMR元件的下部电极的接触部分。
从图46可知，写入字线WWL0、WWL1、WWL2、WWL3比源线SL以及中间层43更靠上，配置在TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正下方。写入字线WWL0、WWL1、WWL2、WWL3在X方向延伸。
图49表示了TMR元件MTJ1、MTJ2、MTJ3、MTJ4及其下部布线27的布局。
下部布线27具有在其上能配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4的充分宽度，并且在Y方向延伸。在下部布线27的一端的接触部分47中连接了接触插头。TMR元件MTJ1、MTJ2、MTJ3、MTJ4以一定间隔配置在Y方向上，并且配置在写入字线的正上方。
图50表示了上部电极26和下部电极27的布局。
上部电极26配置在TMR元件的正上方，并且在Y方向延伸。上部电极26起到写入位线以及读出位线的作用。在一列内配置一条上部布线26，与该一列内的块内的多个TMR元件公共连接。
⑥其它
在上述的构造例3(装置构造1、2、3、4)中，前提是读出选择开关RSW为MOS晶体管。可是，也可以使用二极管、双极晶体管等代替MOS晶体管作为读出选择开关RSW。
2.TMR元件的构造
在上述的阵列构造中，一个块内的多个TMR元件是串联或并联的。
以这样的阵列构造为前提，当一个块内的多个TMR元件的构造相同时，也可以采用破坏读出操作原理等特殊的读出操作原理。可是，在该破坏读出操作原理中，为了使一次的数据读出操作结束，需要两次的读出操作和两次的写入操作。
这里，当从串联或并联的多个TMR元件中的一个读出数据时，提出了数据不被破坏即所谓的非破坏读出操作原理。
关于该读出操作原理，在后面将详细描述，这里，说明用于实现该读出操作原理的TMR元件的构造。
(1)读出操作时的等价电路
首先，说明读出操作时的一个块内的TMR元件(存储单元)的等价电路。
图51表示的是单元阵列构造的构造例1的读出操作时的等价电路。
四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4彼此串联，其一端连接在读出位线BLj上。读出位线BLj的电位例如设定为电源电位VDD。在串联的TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端和源线SL之间连接了读出选择开关(MOS晶体管)RSW。
因为读出选择开关RSW的栅极，即，读出字线RWLn的电位设定为“H”，所以读出选择开关RSW变为导通状态。源线SL例如设定为接地电位VSS。
图52表示了单元阵列构造的构造例2、3的读出操作时的等价电路。
四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4彼此并联，其一端连接在读出位线BLj上。读出位线BLj的电位例如设定为电源电位VDD。在并联的TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端和源线SL之间连接了读出选择开关(MOS晶体管)RSW。
因为读出选择开关RSW的栅极，即，读出字线RWLn的电位设定为“H”，所以读出选择开关RSW变为导通状态。源线SL例如设定为接地电位VSS。
图53表示了单元阵列构造的构造例1的第二变形例的读出操作时的等价电路。
四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4彼此串联，其一端连接在读出位线BLj上。读出位线BLj的电位例如设定为电源电位VDD。在串联的TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端和源线SL之间连接了二极管DI。
因为读出字线RWLn的电位设定为接地电位VSS，所以读出电流在串联的TMR元件MTJ1、MTJ2、MTJ3、MTJ4中流过。
图54表示了单元阵列构造的构造例1的第三变形例的读出操作时的等价电路。
四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4彼此串联，其一端连接在读出位线BLj上。读出位线BLj的电位例如设定为电源电位VDD。在串联的TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端和源线SL之间连接了读出选择开关(双极晶体管)RSW。
因为读出选择开关RSW的栅极即读出字线RWLn的电位设定为“H”，所以读出选择开关RSW变为导通状态。源线SL例如设定为接地电位VSS。
图55表示了单元阵列构造的构造例2的第二变形例的读出操作时的等价电路。
四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4彼此并联，其一端连接在读出位线BLj上。读出位线BLj的电位例如设定为电源电位VDD。在并联的TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端和源线SL之间连接了二极管DI。
因为读出字线RWLn的电位设定为接地电位VSS，所以读出电流在并联的TMR元件MTJ1、MTJ2、MTJ3、MTJ4中流过。
图56表示了单元阵列构造的构造例2的第三变形例的读出操作时的等价电路。
四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4彼此并联，其一端连接在读出位线BLj上。读出位线BLj的电位例如设定为电源电位VDD。在并联的TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端和源线SL之间连接了读出选择开关(双极晶体管)RSW。
因为读出选择开关RSW的栅极即读出字线RWLn的电位设定为“H”，所以读出选择开关RSW变为导通状态。源线SL例如设定为接地电位VSS。
(2)TMR元件的构造
与本发明相关的TMR元件的构造的特征在于：一个块内的串联或并联的多个TMR元件的构造彼此不同。
具体而言，在本发明中，确定多个TMR元件的构造，以使一个块内的多个TMR元件的磁化状态全部平行(平行以及反平行的定义参照以往技术的描述)时的各TMR元件的电阻值分别为不同的值。
例如，一个块内的多个TMR元件的磁化状态全部平行时的各TMR元件的电阻值设定如下。
串联或并联的i(i为多个)个TMR元件为MTJ1、MTJ2、…MTJi，磁化状态为平行时的各个电阻值为RTMR1、RTMR2、…RTMRi。这时，RTMR1、RTMR2、…RTMRi设定为：
RTMR1＝R，RTMR2＝2×R，…RTMRi＝2i-1×R…(1)
即一个块内的多个TMR元件的磁化状态全部平行时的各TMR元件的电阻值分别相差2倍。
须指出的是，关于i个TMR元件MTJ1、MTJ2…MTJi在块内的位置，并不固定。例如，最靠近读出选择开关RSW的TMR元件可以是MTJ1，也可以是其它元件。
为了实现这样的TMR元件的电阻值的关系，块内的多个TMR元件分别采用不同的构造。
例如，能通过改变各TMR元件的面积(各TMR元件的隧道阻挡层的面积)，实现所述表达式(1)的关系。
即串联或并联的多个TMR元件MTJ1、MTJ2、…MTJi的面积为STMR1、STMR2、…STMRi时，如果设定为以下表达式(2)的关系，就能实现所述表达式(1)的关系。
STMR1＝R，RTMR2＝R/2，…RTMRi＝R/2i-1…(2)
另外，除了改变TMR元件的面积的方法以外，通过改变层叠同一构造以及同一面积的MTJ元件的数量(隧道阻挡层的数量)，也能实现满足所述表达式(1)的关系的多个TMR元件。
例如，以由存储层、阻塞层以及隧道阻挡层构成的MTJ元件为一个单位，一个单位的电阻值为R。这时，由两个单位构成的TMR元件的电阻值为2×R。另外，由四个单位构成的TMR元件的电阻值为4×R，而由八个单位构成的TMR元件的电阻值为8×R。
这样，通过改变构成一个TMR元件的单位数(隧道阻挡层的数量)，就能改变TMR元件的电阻值。
当用改变TMR元件的面积的方法以外的方法实现一个块内的TMR元件的电阻值的关系时，因为没有TMR元件的面积的变化，所以各TMR元件的磁致电阻效果的程度没有变化。另外，因为TMR元件的面积(X-Y面内的面积)一定，所以有利于TMR元件的高集成化。
①构造例1
图57表示了TMR元件MTJ1的例子。
TMR元件MTJ1由基本单位构成。基本单位是指由隧道阻挡层、配置在隧道阻挡层的一侧强磁性层(存储层)、配置在隧道阻挡层另一侧的强磁性层以及反强磁性层构成的单元。
配置在隧道阻挡层的一侧的强磁性层不接触反强磁性层，所以其磁化方向被固定。配置在隧道阻挡层的另一侧的强磁性层和与它接触的反强磁性层构成阻塞层。
由该构造实现的TMR元件MTJ1的电阻值为R。
图58表示了TMR元件MTJ2的例子。
TMR元件MTJ2由两个基本单位构成。可是，在两个基本单位之间，共有一个强磁性层(存储层)。即在作为存储层的强磁性层的一侧，通过隧道阻挡层配置了由强磁性层和反强磁性层构成的阻塞层，在作为存储层的强磁性层的另一侧，也通过隧道阻挡层配置了由强磁性层和反强磁性层构成的阻塞层。
TMR元件MTJ2具有相对于作为存储层的强磁性层对称配置了隧道阻挡层和阻塞层(强磁性层和反强磁性层)的构造。
由该构造实现的TMR元件MTJ2的电阻值为2×R。
图59表示了TMR元件MTJ3的例子。
TMR元件MTJ3由四个基本单位构成。另外，TMR元件MTJ3也可以是两个TMR元件MTJ2串联在一起的形式。即TMR元件MTJ3具有在两个TMR元件MTJ2串联的同时、其连接部分的反强磁性层为两个TMR元件MTJ2所共有的构造。
在TMR元件MTJ3中，存在两个存储层，但是在这两个存储层中，当然存储了相同的数据。即在TMR元件MTJ3中，由两个存储层存储着一位数据。
由该构造实现的TMR元件MTJ3的电阻值为4×R。
图60表示了TMR元件MTJ4的例子。
TMR元件MTJ4由八个基本单位构成。另外，TMR元件MTJ4可以是两个TMR元件MTJ3串联在一起。即TMR元件MTJ4具有在两个TMR元件MTJ3串联的同时，其连接部分的反强磁性层为两个TMR元件MTJ3所共有的构造。
在TMR元件MTJ4中，存在四个存储层，但是在这四个存储层中，当然存储了相同的数据。即在TMR元件MTJ4中，由四个存储层存储了一位数据。
由该构造实现的TMR元件MTJ3的电阻值为8×R。
②构造例2
在构造例1中，说明了通过基本单位(MTJ元件)的数量改变隧道阻挡层的数量，从而改变TMR元件的电阻值的技术。可是在这种情况下，因为在一个块内的每个TMR元件中的基本单位的数量不同，所以其厚度也各式各样。
这里，在构造例2中，为了解决一个块内的各TMR元件的厚度不同的问题，由同一数量的基本单位构成一个块内的全部TMR元件，使它们的厚度相同。
例如，当一个块由四个TMR元件构成时，各TMR元件由八个基本单位构成。
另外，通过使构成该TMR元件的多个单位中的几个为虚设单位，进行TMR元件的电阻值的调整。虚设单位是指把基本单位的隧道阻挡层变为非磁性金属的单位。
由此，例如当一个基本单位的电阻值为R时，由八个基本单位构成的TMR元件的电阻值为8×R(八个隧道阻挡层)。另外，八个单位中的四个为基本单位、而其它四个为虚设单位的TMR元件的电阻值为4×R(四个隧道阻挡层)。
八个单位中的两个为基本单位而其它六个为虚设单位的TMR元件的电阻值为2×R(两个隧道阻挡层)；八个单位中的一个为基本单位、其它七个为虚设单位的TMR元件的电阻值为R(一个隧道阻挡层)。
夹着非磁性金属的两个强磁性层间的电阻值比夹着隧道阻挡层的两个强磁性层间的电阻值小很多。因此，不但能使构成TMR元件的单位(基本单位和虚拟单位的和)的数量相同、全部的TMR元件的厚度相同，而且能使一个块内的TMR元件的电阻值的比例入为：1∶2∶4∶8。
基本单位的隧道阻挡层例如由氧化铝构成。氧化铝是通过对铝进行氧化而形成的。
因此，如果形成了铝后不对其进行氧化就形成单位的话，该单位就成为虚设单位。另外，如果形成了铝后，对该铝进行氧化，产生氧化铝，则最终完成的单位成为电阻值为R的基本单位。
须指出的是，关于形成具有不同电阻值的多个TMR元件的方法，将在制造方法的说明栏目中进行详细描述。
图61表示了TMR元件MTJ1的例子。
该TMR元件MTJ11由八个单位构成。八个单位中的一个是具有隧道阻挡层的基本单位，剩下的七个是不具有隧道阻挡层(具有非磁性金属)的虚设单位。
因此，由该构造实现的TMR元件MTJ1的电阻值为一个单位(或隧道阻挡层)的电阻值R。
图62表示了TMR元件MTJ2的例子。
该TMR元件MTJ12由八个单位构成。八个单位中的两个是具有隧道阻挡层的基本单位，剩下的六个是不具有隧道阻挡层(具有非磁性金属)的虚设单位。
因此，由该构造实现的TMR元件MTJ2的电阻值为两个单位(或隧道阻挡层)的电阻值2×R。
图63表示了TMR元件MTJ3的例子。
该TMR元件MTJ12由八个单位构成。八个单位中的四个是具有隧道阻挡层的基本单位，剩下的四个是不具有隧道阻挡层(具有非磁性金属)的虚设单位。
因此，由该构造实现的TMR元件MTJ3的电阻值为四个单位(或隧道阻挡层)的电阻值4×R。
图64表示了TMR元件MTJ4的例子。
TMR元件MTJ12由八个单位构成。八个单位都是具有隧道阻挡层的基本单位。
因此，由该构造实现的TMR元件MTJ3的电阻值为八个单位(或隧道阻挡层)的电阻值8×R。
(3)其它
在本发明中，其特征在于：当一个块内的多个TMR元件的磁化状态都相同时，通过改变隧道阻挡层的数量，使该一个块内的多个TMR元件的电阻值彼此不同。
因此，上述的TMR元件的构造是一个例子，还能有各种变更。例如，关于图61～图63的TMR元件MTJ1、MTJ2、MTJ3，如果不改变隧道阻挡层的数量，就能任意变更具有隧道阻挡层的基本单位的位置和具有非磁性金属的虚设单位的位置。
3.读出操作原理
下面，就本发明的读出操作原理加以说明。
在本发明的读出操作原理中，首先在以块单位进行读出操作时，关于读出操作时的块内的串联或并联的多个TMR元件，磁化状态相同(平行或反平行)时的电阻值彼此不同。而且，通过利用该电阻值的差，能用一次读出操作，一次读出块内的全部TMR元件的数据。
(1)具体例1
下面，就具体例1加以说明。
在该例子中，作为前提条件，一个块(读出块)由串联连接的四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4构成。
须指出的是，关于TMR元件MTJ1、MTJ2、MTJ3、MTJ4在块内的位置，虽然在未特别限定的情况下能在设计时自由地决定该位置，但是至少在存储装置的完成后，存储器自身有必要识别块内的各TMR元件MTJ1、MTJ2、MTJ3、MTJ4的位置。
这是因为，如果不把握住TMR元件MTJ1、MTJ2、MTJ3、MTJ4的位置，就无法在写入操作时确定进行写入的TMR元件MTJ1、MTJ2、MTJ3、MTJ4。
另外，读出操作时(读出电流流动时)的读出块内的四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的电阻值设定为表1所示的值。
即关于TMR元件MTJ1，磁化状态平行(“1”状态)时的电阻值为R，磁化状态反平行(“0”状态)时的电阻值为R+ΔR。
另外，关于TMR元件MTJ2，磁化状态平行(“1”状态)时的电阻值为2R，磁化状态反平行(“0”状态)时的电阻值为2R+2ΔR。
另外，关于TMR元件MTJ3，磁化状态平行(“1”状态)时的电阻值为4R，磁化状态反平行(“0”状态)时的电阻值为4R+4ΔR。
另外，关于TMR元件MTJ4，磁化状态平行(“1”状态)时的电阻值为8R，磁化状态反平行(“0”状态)时的电阻值为8R+8ΔR。
这时，一个块内的TMR元件的数据和合成电阻值的关系如表2所示。
表1
      读出操作时的一个块内的TMR元件的电阻值
表2
   1个块内的TMR元件的数据和合成电阻值的关系
Figure A0215268700611
也就是说，一个块内的四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据值的组合有16种，与数据值的16种组合对应，合成电阻值也有16种。合成电阻值的最小值为15R，最大值为15R+15ΔR。另外，合成电阻值的差分为ΔR。
当读出操作时，如果读出电流(电流值I)流向该一个块内的四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，则读出位线BLj的电位变为与一个块内的四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值对应的值。
如果读出电流的电流值为I，则读出位线BLj所表现的电位的最小值为I×(15R+r)，其最大值为I×(15R+15ΔR+r)。另外，读出位线BLj所表现的各电位的差分为I×ΔR。
这里，r是读出选择开关(MOS晶体管)SWA的导通电阻。当把该导通电阻r设计为比TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值小很多时，可以忽略该r。
表3
     一个块内的TMR元件的数据判断标准1
表4
一个块内的TMR元件的数据判断标准2
Figure A0215268700631
在本发明的读出操作原理中，在读出操作时，如果读出电流流向读出块内的多个TMR元件，则在读出位线BLj中表现出与该多个TMR元件的数据值的组合对应的读出电位Vtotal。因此，如果用读出放大器(例如模/数转换器)检测该读出电位Vtotal，就能用一次读出操作，一次性读出该读出块内的多个TMR元件的数据。
表3和表4表示了从TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值，具体而言就是从读出位线BLj中表现的读出电位Vtotal，判定读出块内的四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据值的原理。
在本发明的读出操作原理中，首先，当磁化状态相同(例如，平行)时，由给定的判定基准判定了电阻值最高的TMR元件(在本例中，是TMR元件MTJ4，电阻值＝8R)的数据值。
例如，在本例中，设定阈值15R+7ΔR+ΔR/2，通过判定四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是否超过该阈值，就能判定TMR元件MTJ4的数据值。
接着，当磁化状态相同(例如，平行)时，可由给定的判定基准判定电阻值第二高的TMR元件(在本例中，是TMR元件MTJ3，电阻值＝4R)的数据值。
这里所给定的判定基准由TMR元件MTJ4的数据值变化而来。
例如，当TMR元件MTJ4的数据值判断为“1”时，设定阈值为15R+3ΔR+ΔR/2，即可判断四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是超过该阈值，还是低于该阈值。
另外，当TMR元件MTJ4的数据值判断为“0”时，设定阈值为15R+11ΔR+ΔR/2，即可判断四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是超过该阈值，还是低于该阈值。
由此，能决定TMR元件MTJ3的数据值。
接着，当磁化状态相同(例如，平行)时，由给定的判定基准可判定电阻值第三高的TMR元件(在本例中，是TMR元件MTJ2，电阻值＝2R)的数据值。
这里给定的判定基准由两个TMR元件MTJ4、MTJ3的数据值变化而来。
例如，当TMR元件MTJ4的数据值判断为“1”，TMR元件MTJ3的数据值判断为“1”时，设定阈值为15R+ΔR+ΔR/2，可判断四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是超过该阈值，还是低于该阈值。
另外，当TMR元件MTJ4的数据值判断为“1”，TMR元件MTJ3的数据值判断为“0”时，设定阈值为15R+5ΔR+ΔR/2，可判断四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是超过该阈值，还是低于该阈值。
另外，当TMR元件MTJ4的数据值判断为“0”，TMR元件MTJ3的数据值判断为“1”时，设定阈值为15R+9ΔR+ΔR/2，可判断四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是超过该阈值，还是低于该阈值。
还有，当TMR元件MTJ4的数据值判断为“0”，TMR元件MTJ3的数据值判断为“0”时，设定阈值为15R+13ΔR+ΔR/2，可判断四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是超过该阈值，还是低于该阈值。
由此，能决定TMR元件MTJ2的数据值。
接着，当磁化状态相同(例如，平行)时，由给定的判定基准判定电阻值最低的TMR元件(在本例中，是TMR元件MTJ1，电阻值＝R)的数据值。
这里给定的判定基准由三个TMR元件MTJ4、MTJ3、MTJ2的数据值变化而来。
例如，当TMR元件MTJ4的数据值判断为“1”，TMR元件MTJ3的数据值判断为“1：TMR元件MTJ2的数据值判断为“1”时，设定阈值为15R+ΔR/2，可判断四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是超过该阈值，还是低于该阈值。
此外，当TMR元件MTJ4的数据值判断为“1”，TMR元件MTJ3的数据值判断为“1”，TMR元件MTJ2的数据值判断为“0”时，设定阈值为15R+2ΔR+ΔR/2，判断四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是超过该阈值，还是低于该阈值。
另外，当TMR元件MTJ4的数据值判断为“1”，TMR元件MTJ3的数据值判断为“0”，TMR元件MTJ2的数据值判断为“1”时，设定阈值为15R+4ΔR+ΔR/2，判断四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是超过该阈值，还是低于该阈值。
当TMR元件MTJ4的数据值判断为“1”，TMR元件MTJ3的数据值判断为“0”，TMR元件MTJ2的数据值判断为“0”时，设定阈值为15R+6ΔR+ΔR/2，判断四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是超过该阈值，还是低于该阈值。
当TMR元件MTJ4的数据值判断为“0”，TMR元件MTJ3的数据值判断为“1”，TMR元件MTJ2的数据值判断为“1”时，设定为阈值15R+8ΔR+ΔR/2，判断了四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是超过该阈值，还是低于该阈值。
当TMR元件MTJ4的数据值判断为“0”，TMR元件MTJ3的数据值判断为“1”，TMR元件MTJ2的数据值判断为“0”时，设定阈值为15R+10ΔR+ΔR/2，判断了四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是超过该阈值，还是低于该阈值。
例如，当TMR元件MTJ4的数据值判断为“0”，TMR元件MTJ3的数据值判断为“0”，TMR元件MTJ2的数据值判断为“1”时，设定阈值为15R+12ΔR+ΔR/2，判断四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是超过该阈值，还是低于该阈值。
例如，当TMR元件MTJ4的数据值判断为“0”，TMR元件MTJ3的数据值判断为“0”，TMR元件MTJ2的数据值判断为“0”时，设定阈值为15R+14ΔR+ΔR/2，判断四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值Rtotal是超过该阈值，还是低于该阈值。
由此，能决定TMR元件MTJ1的数据值。
这样，在本发明的读出操作原理中，如果用读出放大器(例如，模/数转换器)检测被读出位线BLj读出的读出电位Vtotal，就能用一次读出操作，一下子读出读出块内的多个TMR元件的数据。
关于判定TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据值的动作，除了能按时间系列进行各TMR元件的数据判定，还能使用多个参考电流，几乎同时地进行。
表3和表4所示的逻辑能由给定的逻辑电路简单地实现。即如果使用该给定的逻辑电路，则在检测了读出电位Vtotal后，立刻能判定读出块内的四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据值。
关于逻辑电路的具体例，将在读出电路的栏目中加以说明。
(2)具体例2
在具体例1中，前提是读出块内的多个TMR元件彼此串联。而在具体例2中，前提是读出块内的多个TMR元件彼此并联。
当读出块内的多个TMR元件彼此并联时，根据与上述的读出操作原理同样的原理，就能判断这些个TMR元件的数据值。
关于进行读出操作时的一个块内的TMR元件的电阻值，与具体例1相同。
即如表1所示，关于TMR元件MTJ1，磁化状态平行(“1”-状态)时的电阻值为R，磁化状态反平行(“0”-状态)时的电阻值为R+ΔR。
另外，关于TMR元件MTJ2，磁化状态平行(“1”-状态)时的电阻值为2R，磁化状态反平行(“0”-状态)时的电阻值为2R+2ΔR。
关于TMR元件MTJ3，磁化状态平行(“1”-状态)时的电阻值为4R，磁化状态反平行(“0”-状态)时的电阻值为4R+4ΔR。
还有，关于TMR元件MTJ4，磁化状态平行(“1”-状态)时的电阻值为8R，磁化状态反平行(“0”-状态)时的电阻值为8R+8ΔR。
一个块内的四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据值的组合与具体例1同样有16种，所以与数据值的16种组合对应，合成电阻值也有16种。
在具体例2中，前提是读出块内的多个TMR元件彼此并联。因此，为了简化说明，下面，与具体例1不同，使用“合成电阻值的倒数”的概念进行讨论。
在具体例2中，如表5所示，合成电阻值的倒数的最小值为15/8(R+ΔR)，最大值为15/8R。另外，在具体例2中，与具体例1不同，不是合成电阻值的差分，而是合成电阻值的倒数的差分一定。该差分为ΔR/8(R+ΔR)。
表5
   MTJ1    MTJ2    MTJ3   MTJ4     合成阻抗值Radd的倒数
    1     1     1    1 15/8R＝(15R+15ΔR)/8R(R+ΔR)
    1     1     1    0 (15R+14ΔR)/8R(R+ΔR)
    1     1     0    1 (15R+13ΔR)/8R(R+ΔR)
    1     1     0    0 (15R+12ΔR)/8R(R+ΔR)
    1     0     1    1 (15R+11ΔR)/8R(R+ΔR)
    1     0     1    0 (15R+10ΔR)/8R(R+ΔR)
    1     0     0    1 (15R+9ΔR)/8R(R+ΔR)
    1     0     0    0 (15R+8ΔR)/8R(R+ΔR)
    0     1     1    1 (15R+7ΔR)/8R(R+ΔR)
    0     1     1    0 (15R+6ΔR)/8R(R+ΔR)
    0     1     0    1 (15R+5ΔR)/8R(R+ΔR)
    0     1     0    0 (15R+4ΔR)/8R(R+ΔR)
    0     0     1    1 (15R+3ΔR)/8R(R+ΔR)
    0     0     1    0 (15R+2ΔR)/8R(R+ΔR)
    0     0     0    1 (15R+1ΔR)/8R(R+ΔR)
    0     0     0    0 15/8(R+ΔR)＝15R/8R(R+ΔR)
表6
MTJ4
    数据值     “1”     “0”
    读出电位     Vtotal＜R7b8     R7b8＜Vtotal8
A/D转换器的输出信号 O7b8 1 0
当读出操作时，如果在读出块内的四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4上外加读出电位(TMR元件两端的电位差为V)，流向读出位线BLj的电流为与读出块内的四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值的倒数对应的值。
如果TMR元件(MTJ元件)的两端的电位差为V，则读出位线BLj中表现的电流的最小值为V×15/8(R+ΔR)，其最大值为V×15/8R。可是，读出选择开关(MOS晶体管)SWA的导通电阻r比TMR元件MTJ1、MTJ2、MTJ3、MTJ4的合成电阻值小很多。
在本发明的读出操作原理中，如果当进行读出操作时在读出块内的多个TMR元件上外加读出电位，则与该多个TMR元件的数据值的组合对应的读出电流Itotal流向读出位线BLj。因此，如果用读出放大器(例如，模/数转换器)检测该读出电流Itotal，则与具体例1同样，能用一次读出操作，一次读出该读出块内的多个TMR元件的数据。
关于具体的数据判断方法，与具体例1相反，首先，当磁化状态相同(例如，平行)时，由给定的判定基准判定电阻值最低的TMR元件(在本例中，是TMR元件MTJ1，电阻值＝R)的数据值。
然后，在磁化状态相同(例如，平行)时，由给定的判定基准判定电阻值第二低的TMR元件(在本例中，是TMR元件MTJ2，电阻值＝2R)的数据值。
接着，当磁化状态相同(例如，平行)时，由给定的判定基准判定电阻值第三低的TMR元件(在本例中，是TMR元件MTJ3，电阻值＝4R)的数据值。
最后，根据到此得到的全部结果，可在磁化状态相同(例如，平行)时、由给定的判定基准判定电阻值最高的TMR元件(在本例中，是TMR元件MTJ4，电阻值＝8R)的数据值。
这样，在本发明的读出操作原理中，通过用读出放大器(例如，模/数转换器)检测流向读出位线BLj的电流Itotal，就能用一次读出操作，一次读出该读出块内的多个TMR元件的数据。
须指出的是，关于判定TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据值的动作，除了能按时间系列进行各TMR元件的数据的判定，还能使用多个参考电流、几乎同时地进行。
4.读出电路
下面，说明用于实现本发明的读出操作原理的读出电路的例子。
在上述的读出操作原理(具体例1)中，说明了当读出操作时、能在读出位线BLj中表现与读出块内的多个TMR元件的合成电阻值对应的读出电位Vtotal。
该合成电阻值如表2所示，当读出块内的TMR元件的数量为N(N为多个)个时，只存在与TMR元件的数据值的组合数相当的2N个。
因此，如果用读出放大器(例如，模/数转换器)检测读出位线BLj中表现的读出电位Vtotal，就能用一次而且容易地读出读出块内的TMR元件的数据。
在读出操作原理(具体例2)中，说明了当读出操作时、与读出块内的多个TMR元件的合成电阻值对应的读出电流Itotal流向读出位线BLj的情况。
该合成电阻值的倒数如表5所示，当读出块内的TMR元件的数量为N(N为多个)个时，只存在与TMR元件的数据值的组合数相当的2N个。
因此，如果用读出放大器(例如，模/数转换器)检测流向读出位线BLj的读出电流Itotal，就能一次且容易地读出读出块内的TMR元件的数据。
(1)电路例1
①读出放大器
图65表示了与本发明相关的读出电路的电路例1。
该读出电路由作为读出放大器的模/数转换器(A/D转换器)构成。
由串联的四个TMR元件构成的块BKjn的一端通过N沟道MOS晶体管SWA以及P沟道MOS晶体管Px2连接到电源端子上，另一端连接了接地端子。块BKin内的四个TMR元件不是串联，而是并联。
第一电流路线为从电源端子经过MOS晶体管Px2、SWA以及多个TMR元件，一直到接地端子的路线。
具有电阻值ΔR的14个电阻元件的一端通过P沟道MOS晶体管Px3与电源端子相连，另一端通过具有15R+ΔR/2的电阻元件，接地端子相连接。第二电流路线为从电源端子、经过MOS晶体管Px3以及多个电阻元件，到接地端子的路线。
这里，R以及ΔR与读出操作原理的栏目中说明了的R以及ΔR具有相同的意义。
P沟道MOS晶体管Px1、Px2、Px3构成电流反射镜电路，由固定电流源Ix生成的固定电流流向上述第1和第2电流路线。
流向第一电流路线的电流成为读出电流，该读出电流流向多个TMR元件。结果，在节点nr，表现出与块BKjn内的TMR元件的数据值(合成电阻值)对应的读出电位Vtotal。而如果电流流向第二电流路线，各电阻元件的连接点nx0、nx1、…nx13、nx14上表现出给定的参考电位。
差动放大器DI0、DI2、…DI13、DI14把节点nr的读出电位Vtotal与给定的参考电位比较，把该比较结果作为输出信号O0b1、O1b2、…O13b14、O14b15输出。
例如，在差动放大器DI0的正输入端子输入节点nx0的参考电位，在它的负输入端子输入节点nr的读出电位Vtotal。同样，在差动放大器DI1的正输入端子输入节点nx1的参考电位，在它的负输入端子输入了节点nr的读出电位Vtotal，在差动放大器DI14的正输入端子输入节点nx14的参考电位，在它的负输入端子输入节点nr的读出电位Vtotal。
②动作
表6表示了当使用了图65的读出电路时，读出块内的TMR元件MTJ4的数据值和A/D转换器的输出信号O7b8的关系。
TMR元件MTJ4是读出块内的多个TMR元件中具有最高的电阻值23R和最高的电阻值变化量23ΔR的元件。
因此，当TMR元件MTJ4的数据值为“1”时，依存于读出块内的多个TMR元件的合成电阻值Rtotal的读出电位Vtotal(差动放大器DI0、DI2、…DI13、DI14的负端输入信号)通常是比A/D转换器的参考电位R7b8低的值。
这时，在A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少从O7b8到O14b15总是为“1”。
另外，当TMR元件MTJ4的数据值为“0”时，依存于读出块内的多个TMR元件的合成电阻值Rtotal的读出电位Vtotal总是比A/D转换器的参考电位R7b8高的值。
这时，在A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少从O0b1到O7b8总是为“0”。
即，在A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，当数据值为“1”时，O7b8总为“1”，当数据值为“0”时，它总为“0”。
如上所述，能根据O7b8判断TMR元件MTJ的数据值。
表7表示了当使用了图65的读出电路时，读出块内的TMR元件MTJ3的数据值和A/D转换器的输出信号O3b4、O7b8、O11b12的关系。
表7
MTJ3
    数据值     “1”   “0”   “1”   “0”
    读出电位     Vtotal＜R3b4   R3b4＜Vtotal＜R7b8   R7b8＜Vtotal＜R11b12   R11b12＜Vtotal
A/D转换器的输出信号  O3b4O7b8O11b12     111   011   001   000
表8
MTJ2
  数据值   “1”   “0”   “1” “0”  “1”
读出电位   Vtotal＜R1b2   R1b2＜Vtotal＜R3b4   R3b4＜Vtotal＜R5b6 R5b6＜Vtotal＜R7b8  R7b8＜Vtotal＜R9b10
A/D转换器的输出信号  O1b2O3b4O5b6O7b8O9b10O11b12O13b14   1111111   0111111   0011111 0001111  0000111
TMR元件MTJ3是读出块内的多个TMR元件中具有第二高的电阻值22R和第二高的电阻值变化量22ΔR的元件。
因此，当TMR元件MTJ3的数据值为“1”时，依存于读出块内的多个TMR元件的合成电阻值Rtotal的读出电位Vtotal为以下值中的任意一个：
·比参考电位R3b4低的值；
·或比参考电位R7b8高、比参考电位R11b12低的值。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R3b4低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O3b4、O7b8、O11b12总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R7b8高、比参考电位R11b12低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O3b4、O7b8总是“0”，O11b12总是“1”。
另外，当TMR元件MTJ3的数据值为“0”时，依存于读出块内的多个TMR元件的合成电阻值Rtotal的读出电位Vtotal为以下值中的任意一个：
·比参考电位R3b4高，比参考电位R7b8低的值；
·或比参考电位R11b12高的值。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R3b4高，比参考电位R7b8低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O3b4总是“0”，O7b8、O11b12总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R11b12高的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O3b4、O7b8、O11b12总是“0”。
这样，TMR元件MTJ3的数据值和A/D转换器的输出信号O3b4、O7b8、O11b12的关系就变清楚了。
因此，如果使用逻辑电路(后面将对其加以描述)，处理A/D转换器的输出信号O3b4、O7b8、O11b12，就能判断TMR元件MTJ3的数据值。
表8和表9表示了当使用了图65的读出电路时，读出块内的TMR元件MTJ2的数据值和A/D转换器的输出信号O1b2、O3b4、O5b6、O7b8、O9b10、O11b12、O13b14的关系。
表9
MTJ2
  数据值 “0” “1” “0”
  读出电位 R9b10＜Vtotal＜R11b12 R11b12＜Vtotal＜R13b14 R13b14＜Vtotal
A/D转换器的输出信号   O1b2O3b4O5b6O7b8O9b10O11b12O13b14 0000011 0000001 0000000
TMR元件MTJ2是读出块内的多个TMR元件中，具有第三高的电阻值21R和第三高的电阻值变化量21ΔR的元件。
因此，当TMR元件MTJ2的数据值为“1”时，依存于读出块内的多个TMR元件的合成电阻值Rtotal的读出电位Vtotal为以下值中的任意一个：
·比参考电位R1b2低的值；
·或比参考电位R3b4高、比参考电位R5b6低的值；
·或比参考电位R7b8高、比参考电位R9b10低的值；
·或比参考电位R11b12高、比参考电位R12b13低的值。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R1b2低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O1b2、O3b4、O5b6、O7b8、O9b10、O11b12、O13b14总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R3b4高、比参考电位R5b6低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O1b2、O3b4总是“0”，O5b6、O7b8、O9b10、O11b12、O13b14总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R7b8高、比参考电位R9b10低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O1b2、O3b4 O5b6、O7b8总是“0”，O9b10、O11b12、O13b14总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R11b12高、比参考电位R13b14低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O1b2、O3b4 O5b6、O7b8、O9b10、O11b12总是“0”，O13b14总是“1”。
另外，当TMR元件MTJ2的数据值为“0”时，依存于读出块内的多个TMR元件的合成电阻值Rtotal的读出电位Vtotal为以下值中的任意一个：
·比参考电位R1b2高、比参考电位R3b4低的值；
·或比参考电位R5b6高、比参考电位R7b8低的值；
·或比参考电位R9b10高、比参考电位R11b12低的值；
·或比参考电位R13b14高的值。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R1b2高、比参考电位R3b4低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O1b2总是“0”，O3b4、O5b6、O7b8、O9b10、O11b12、O13b14总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R5b6高、比参考电位R7b8低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O1b2、O3b4、O5b6总是“0”，O7b8、O9b10、O11b12、O13b14总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R9b10高、比参考电位R11b12低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O1b2、O3b4、O5b6、O7b8、O9b10总是“0”，O11b12、O13b14总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R13b14高的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O1b2、O3b4、O5b6、O7b8、O9b10、O11b12、O13b14总是“0”。
这样，TMR元件MTJ2的数据值和A/D转换器的输出信号O1b2、O3b4、O5b6、O7b8、O9b10、O11b12、O13b14的关系就清楚了。
因此，若使用逻辑电路(后面将对其加以描述)处理A/D转换器的输出信号O1b2、O3b4、O5b6、O7b8、O9b10、O11b12、O13b14，就能判断TMR元件MTJ2的数据值。
表10～表13表示了当使用了图65的读出电路时，读出块内的TMR元件MTJ1的数据值和A/D转换器的输出信号O0b1、O1b2、O2b3、O3b4、O4b5、O5b6、O6b7、O7b8、O8b9、O9b10、O10b11、O11b12、O12b13、O13b14、O14b15的关系。
表10
MTJ1
  数据值     “1”   “0”   “1”   “0”
  读出电位     Vtotal＜R0b1   R0b1＜Vtotal＜R1b2   R1b2＜Vtotal＜R2b3   R2b3＜Vtotal＜R3b4
A/D转换器的输出信号  O0b1O1b2O2b3O3b4O4b5O5b6O6b7O7b8O8b9O9b10O10b11O11b12O12b13O13b14O14b15     111111111111111   011111111111111   001111111111111   000111111111111
表11
MTJ1
  数据值   “1”   “0”   “1”   “0”
  读出电位   R3b4＜Vtotal＜R4b5   R4b5＜Vtotal＜R5b6   R5b6＜Vtotal＜R6b7   R6b7＜Vtotal＜R7b8
A/D转换器的输出信号   O0b1O1b2O2b3O3b4O4b5O5b6O6b7O7b8O8b9O9b10O10b11O11b12O12b13O13b14O14b15   000011111111111   000001111111111   000000111111111   000000011111111
表12
MTJ1
  数据值   “1”     “0”    “1”   “0”
  读出电位   R7b8＜Vtotal＜R8b9     R8b9＜Vtotal＜R9b10    R9b10＜Vtotal＜R10b11   R10b11＜Vtotal＜R11b12
A/D转换器的输出信号   O0b1O1b2O2b3O3b4O4b5O5b6O6b7O7b8O8b9O9b10O10b11O11b12O12b13O13b14O14b15   000000001111111     000000000111111    000000000011111   000000000001111
表13
MTJ1
  数据值 “1” “0”     “1” “0”
  读出电位 R11b12＜Vtotal＜R12b13 R12b13＜Vtotal＜R13b14     R13b14＜Vtotal＜R14b15 R14b15＜Vtotal＜R14b15
A/D转换器的输出信号   O0b1O1b2O2b3O3b4O4b5O5b6O6b7O7b8O8b9O9b10O10b11O11b12O12b13O13b14O14b15 000000000000111 000000000000011     000000000000001 000000000000000
TMR元件MTJ1是读出块内的多个TMR元件中具有最低的电阻值20R和最低的电阻值变化量20ΔR的元件。
因此，当TMR元件MTJ1的数据值为“1”时，依存于读出块内的多个TMR元件的合成电阻值Rtotal的读出电位Vtotal为以下值中的任意一个：
·比参考电位R0b1低的值；
·或比参考电位R1b2高、比参考电位R2b3低的值；
·或比参考电位R3b4高、比参考电位R4b5低的值；
·或比参考电位R5b6高、比参考电位R6b7低的值；
·或比参考电位R7b8高、比参考电位R8b9低的值；
·或比参考电位R9b10高、比参考电位R10b11低的值；
·或比参考电位R11b12高、比参考电位R12b13低的值；
·或比参考电位R13b14高、比参考电位R14b15低的值。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R0b1低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15全部为“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R1b2高、比参考电位R2b3低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O0b1、O1b2总是“0”，剩下的O2b3、O3b4…O13b14、O14b15总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R3b4高、比参考电位R4b5低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O0b1、O1b2、O2b3、O3b4总是“O”，剩下的O4b5、O5b6…O13b14、O14b15总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R5b6高、比参考电位R6b7低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O0b1、O1b2、…O4b5、O5b6总是“0”，剩下的O6b7、O7b8…O13b14、O14b15总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R7b8高、比参考电位R8b9低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O0b1、O1b2、…O6b7、O7b8总是“0”，剩下的O8b9、O9b10…O 13b14、O14b15总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R9b10高、比参考电位R10b11低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O0b1、O1b2、…O8b9、O9b10总是“0”，剩下的O10b11、O11b12…O13b14、O14b15总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R11b12高、比参考电位R12b13低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O0b1、O1b2、…O10b11、O11b12总是“O”，剩下的O12b13、O13b14、O14b15总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R13b14高、比参考电位R14b15低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O0b1、O1b2、…O12b13、O13b14总是“0”，剩下的O14b15总是“1”。
另外，当TMR元件MTJ1的数据值为为“0”时，依存于读出块内的多个TMR元件的合成电阻值Rtotal的读出电位Vtotal为以下值中的任意一个：
·比参考电位R0b1高、比参考电位R1b2低的值；
·或比参考电位R2b3高、比参考电位R3b4低的值；
·或比参考电位R4b5高、比参考电位R5b6低的值；
·或比参考电位R6b7高、比参考电位R7b8低的值；
·或比参考电位R8b9高、比参考电位R9b10低的值；
·或比参考电位R10b11高、比参考电位R11b12低的值；
·或比参考电位R12b13高、比参考电位R13b14低的值；
·或比参考电位R14b15高的值。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R0b1高、比参考电位R1b2低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O0b1总是“0”，剩下的O1b2、O2b3…O13b14、O14b15总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R2b3高、比参考电位R3b4低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O0b1、O1b2、O2b3总是“0”，剩下的O3b4、O4b5…O13b14、O14b15总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R4b5高、比参考电位R5b6低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O0b1、O1b2、…O3b4、O4b5总是“0”，剩下的O5b6、O6b7…O13b14、O14b15总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R6b7高、比参考电位R7b8低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O0b1、O1b2、…O5b6、O6b7总是“0”，剩下的O7b8、O8b9…O13b14、O14b15总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R8b9高、比参考电位R9b10低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O0b1、O1b2、…O7b8、O8b9总是“0”，剩下的O9b10、O10b11…O13b14、O14b15总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R10b11高、比参考电位R11b12低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O0b1、O1b2、…O9b10、O10b11总是“0”，剩下的O11b12、O12b13、O13b14、O14b15总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R12b13高、比参考电位R13b14低的值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中，至少O0b1、O1b2、…O11b12、O12b13总是“0”，剩下的O13b14、O14b15总是“1”。
当依存于合成电阻值Rtotal的读出电位Vtotal为比参考电位R14b15高值时，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15都为“0”。
这样，TMR元件MTJ2的数据值和A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15关系就清楚了。因此，使用逻辑电路(后面将对其加以描述)处理A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15，就能判断TMR元件MTJ1的数据值。
③逻辑电路
在上述所述的①中说明了读出电路的电路例1，在上面所述②中说明了电路例1的动作，即A/D转换器的输出信号和读出块内的TMR元件的数据值的关系。
下面，根据A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15，说明实际判定读出块内的TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据值的逻辑电路。
图66表示根据A/D转换器的输出信号、判定TMR元件MTJ4的数据值的逻辑电路的一个例子。
该逻辑电路的结构满足上述的表6的关系。在本例中，根据A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中的输出信号O7b8判断了TMR元件MTJ4的数据值。
如上所述，因为只根据输出信号O7b8的值就能判断TMR元件MTJ4的数据值，所以由串联的倒相器IV1、IV2即可构成判定TMR元件MTJ4的数据值的逻辑电路。
图67表示根据A/D转换器的输出信号、判定TMR元件MTJ3的数据值的逻辑电路的一个例子。
该逻辑电路的结构满足上述的表7的关系。在本例中，根据A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中的输出信号O3b4、O7b8、O11b12判断了TMR元件MTJ3的数据值。
如上所述，因为能从输出信号O3b4、O7b8、O11b12的值判断TMR元件MTJ4的数据值，所以判定TMR元件MTJ3的数据值的逻辑电路由倒相器IV3、IV4以及NOR门电路NR1、NR2构成。
例如，当O3b4＝“1”时，TMR元件MTJ3的数据值判断为“1”，另外，当O3b4＝“0”、O7b8＝“1”时，TMR元件MTJ3的数据值判断为“0”；当O3b4＝“0”、O7b8＝“0”、O11b12＝“1”时，TMR元件MTJ3的数据值判断为“1”；当O3b4＝“0”、O7b8＝“0”、O11b12＝“0”时，TMR元件MTJ3的数据值判断为“0”。
图68表示了根据A/D转换器的输出信号，判定TMR元件MTJ2的数据值的逻辑电路的一个例子。
该逻辑电路的结构满足上述的表8和表9的关系。在本例中，根据A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中的输出信号O1b2、O3b4、O5b6、O7b8、O9b10、O11b12、O13b14判断了TMR元件MTJ2的数据值。
判定TMR元件MTJ2的数据值的逻辑电路由倒相器IV5、IV6、IV7、IV8以及NOR门电路NR3、NR4、NR5、NR6构成。
例如，当O1b2＝“1”时，TMR元件MTJ2的数据值判断为“1”，另外，当O1b2＝“0”、O3b4＝“1”时，TMR元件MTJ2的数据值判断为“0”；当O1b2＝“0”、O3b4＝“0”、O5b6＝“1”时，TMR元件MTJ2的数据值判断为“1”。
图69表示根据A/D转换器的输出信号判定TMR元件MTJ1的数据值的逻辑电路的一个例子。
该逻辑电路的结构满足上述的表10～表13的关系。在本例中，根据A/D转换器的全部输出信号O0b1、O1b2、…O13b14、O14b15判断TMR元件MTJ1的数据值。
判定TMR元件MTJ1的数据值的逻辑电路由倒相器IV9、IV10、IV11、IV12、IV13、IV14、IV15、IV16以及NOR门电路NR7、NR8、NR9、NR10、NR11、NR12、NR13、NR14构成。
例如，当O0b1＝“1”时，TMR元件MTJ1的数据值判断为“1”，另外，当O0b1＝“0”、O1b2＝“1”时，TMR元件MTJ1的数据值判断为“0”；当O0b1＝“0”、O1b2＝“0”、O2b3＝“1”时，TMR元件MTJ1的数据值判断为“1”。
须指出的是，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15的输出信号模式有都为“1”、都为“0”以及存在“0”、“1”等三种。
另外，当存在“0”、“1”时，存在着“0”和“1”的边界，在边界的一侧的输出信号都为“0”，在另一侧输出信号都为“1”。
(2)电路例2
在上述的电路例1中，使用串联的多个电阻，生成了多个参考电位R0b1、R1b2、…R13b14、R14b15。
在电路例2中，说明使用与存储单元相同的TMR元件、生成用于判定读出块内的多个TMR元件的数据所必要的参考电位或参考电流的技术。
①读出放大器
图70表示了与本发明有关的电路的电路例2。
该读出电路由作为读出放大器的模/数转换器(A/D转换器)构成。
由并联的四个TMR元件构成的块BKjn的一端通过N沟道MOS晶体管SWA以及P沟道MOS晶体管QPx连接到电源端子上，另一端连接到接地端子。块BKjn内的四个TMR元件也可以不并联，而是串联。
读出电流路线为从电源端子经过MOS晶体管QPx、SWA以及四个TMR元件，到达接地端子的路线。
与流过读出电流路线的读出电流相等或成比例的电流通过由P沟道MOS晶体管QPx、QP0、…QP14以及差动放大器DI15构成的电流反射镜电路，流过第一～第十五电流路线。
在差动放大器DI15的负侧输入端上输入了参考电位Vclamp，在它的正侧输入端上输入了MOS晶体管QPx、SWA的连接节点的电位。差动放大器DI15的输出信号被输入到P沟道MOS晶体管QPx、QP0、…QP14的栅极。
当差动放大器DI15正输入端子的电位比Vclamp低时，差动放大器DI15工作，使其输出电位变低、流向P沟道MOS晶体管的电流增大、正输入端子的电位升高。另外，当差动放大器DI15正输入端子的电位比Vclamp高时，差动放大器DI15工作，使其输出电位变高、流向P沟道MOS晶体管的电流减少、正输入端子的电位降低。
通过这样的负反馈动作，差动放大器DI15工作，使正输入端子的电位与Vclamp相等。当使用了Vclamp作为读出电位时，读出电流流过P沟道MOS晶体管QPx。另外，通过电流反射镜电路，读出电流也流向P沟道MOS晶体管QP0、…QP14。
把流过各晶体管QP0、…QP14的读出电流与从参考电流生成电路44-0、…44-14输出的14种参考电流比较，其结果作为输出信号O0b1、…O14b15而输出。
第一电流路线是从电源端子、经过P沟道MOS晶体管QP0以及N沟道MOS晶体管QN01到达接地端子的路线。倒相器INV0根据MOS晶体管QP0、QN01的连接节点的电位，输出输出信号O0b1。
N沟道MOS晶体管QN00连接在参考电流生成电路44-0和接地点之间。N沟道MOS晶体管QN00的栅极和漏极彼此连接，并且栅极连接了N沟道MOS晶体管QN01的栅极。
参考电流生成电路44-0输出参考电位R0b1。实际上，参考电流生成电路44-0使电流I00流向N沟道MOS晶体管QN00。该电流I00被N沟道MOS晶体管QN00、QN01作电流镜反射，所以与电流I00相等的电流I01流向N沟道MOS晶体管QN01。
而与读出块内的多个TMR元件的数据值对应的电流IP0流向P沟道MOS晶体管QP0。
如果IP0变得比I01大，则电荷被供给到倒相器INV0的输入节点，所以节点node0的电位上升。即，倒相器INV0的输入信号变为“1”，输出信号O0b1变为“0”。
另外，如果IP0变得比I01小，则倒相器INV0的输入节点的电荷被抽走，节点node0的电位降低。即，倒相器INV0的输入信号变为“0”，输出信号O0b1变为“1”。
这样，倒相器INV0的输出信号O0b1表示了流向块Bkjn内的TMR元件的电流IP0和参考电流生成电路44-0的输出电流I01的比较结果。
即，当流向块Bkjn内的TMR元件的电流IP0比参考电流生成电路44-0的输出电流I01大时，输出信号O0b1变为“0”，相反，当小时，输出信号O0b1变为“1”。
第十五电流路线是从电源端子、经过P沟道MOS晶体管QP14以及N沟道MOS晶体管QN141到达接地端子的路线。倒相器INV14根据MOS晶体管QP14、QN141的连接节点的电位，输出输出信号O14b15。
N沟道MOS晶体管QN140连接在参考电流生成电路44-14和接地点之间。N沟道MOS晶体管QN140的栅极和漏极彼此连接，并且栅极与N沟道MOS晶体管QN141的栅极相连接。
参考电流生成电路44-14输出参考电位R14b15。实际上，参考电流生成电路44-14使电流I140流向N沟道MOS晶体管QN140。该电流I140被N沟道MOS晶体管QN140、QN141作电流镜反射，所以N沟道MOS晶体管QN141上也有与电流I140相等的电流I141流过。
而与读出块内的多个TMR元件的数据值对应的电流IP14流向P沟道MOS晶体管QP14。
如果IP14变得比I141大，则电荷被供给到倒相器INV0的输入节点，所以节点node14的电位上升。即倒相器INV14的输入信号变为“1”，输出信号O14b15变为“0”。
另外，如果IP14变得比I141小，则倒相器INV14的输入节点的电荷减少，节点node14的电位降低。即倒相器INV14的输入信号变为“0”，输出信号O14b15变为“1”。
这样，倒相器INV14的输出信号O14b15表示了流向块Bkin内的TMR元件的电流IP14和参考电流生成电路44-14的输出电流I141的比较结果。
即，当流向块Bkjn内的TMR元件的电流IP14比参考电流生成电路44-14的输出电流I141大时，输出信号O14b15变为“0”，相反，当小时，输出信号O14b15变为“1”。
须指出的是，除了从参考电流生成电路输出的参考电流的值不同这一点，第二～第十四电流路线的构成与第一以及第十五电流路线相同。
图71表示了图70的参考电流生成电路的具体例。
参考电流生成电路44-i(i＝0、1、…14)分别包含八个TMR元件MTJ4A、MTJ3A、MTJ2A、MTJ1A、MTJ4B、MTJ3B、MTJ2B、MTJ1B。
TMR元件MTJ4A、MTJ3A、MTJ2A、MTJ1A与存储单元阵列内的一个块内的TMR元件MTJ4、MTJ3、MTJ2、MTJ1，具有实质上相同的电路结构以及实质上相同的装置构造。
同样，对于TMR元件MTJ4B、MTJ3B、MTJ2B、MTJ1B，具有与存储单元阵列内的一个块内的TMR元件MTJ4、MTJ3、MTJ2、MTJ1实质上相同的电路结构以及实质上相同的装置构造。
因此，TMR元件MTJ4A、MTJ3A、MTJ2A、MTJ1A的电阻值和它的存储数据的关系如上述的表1所示。另外，TMR元件MTJ4B、MTJ3B、MTJ2B、MTJ1B的电阻值和它的存储数据的关系也如上述的表1所示。
在本例中，TMR元件MTJ4A、MTJ3A、MTJ2A、MTJ1A彼此并联，TMR元件MTJ4B、MTJ3B、MTJ2B、MTJ1B彼此并联。即，本例适用于存储单元阵列内的一个块内的TMR元件MTJ4、MTJ3、MTJ2、MTJ1彼此并联的磁随机存取存储器。
须指出的是，如图172和图173所示，当一个块由串联的四个TMR元件构成时，TMR元件MTJ4A、MTJ3A、MTJ2A、MTJ1A彼此串联，TMR元件MTJ4B、MTJ3B、MTJ2B、MTJ1B也彼此串联。
在参考电流生成电路44-i内的TMR元件MTJ4A、MTJ3A、MTJ2A、MTJ1A、MTJ4B、MTJ3B、MTJ2B、MTJ1B中，按照参考电流生成电路44-i的输出信号(参考电流)的值，存储预先决定的给定数据。
表14和表15表示了参考电流生成电路44-i的输出信号R0b1、R1b2、…R13b14、R14b15和参考电流生成电路44-i内的TMR元件MTJ4A、MTJ3A、MTJ2A、MTJ1A、MTJ4B、MTJ3B、MTJ2B、MTJ1B中存储的数据值的关系。
表14
 Rαbβ   MTJ-4A   MTJ-3A   MTJ-2A   MTJ-1A
 R0b1R1b2R2b3R3b4R4b5R5b6R6b7R7b8R8b9R9b10R10b11R11b12R12b13R13b14R14b15     101010101010101     110011001100110     111100001111000     111111110000000
表15
 Rαbβ   MTJ-4B   MTJ-3B   MTJ-2B   MTJ-1B
 R0b1R1b2R2b3R3b4R4b5R5b6R6b7R7b8R8b9R9b10R10b11R11b12R12b13R13b14R14b15     010101010101010     100110011001100     111000011110000     111111100000000
须指出的是，图中，“1∶1”和“2∶1”表示了流过电流路线的电流的比。
参考电流生成电路44-i包含具有与存储单元相同构造的TMR元件。该TMR元件的两端的电位差与存储单元的TMR元件两端的电位差相同，所以输出电流变为由TMR元件MTJ4A、MTJ3A、MTJ2A、MTJ1A生成的电流和由TMR元件MTJ4B、MTJ3B、MTJ2B、MTJ1B生成的电流的平均值(中间值)。
表16表示了一个块内的存储单元(TMR元件)MTJ1、MTJ2、MTJ3、MTJ4的数据值和读出电流的关系。表17表示了参考电流生成电路44-i(i＝0、1、…14)输出的参考电流。
通过判断读出电流和多个参考电流的大小关系，能够得到成为用于判断各TMR元件的基准的数据。
根据本例的读出电路(读出放大器)，使用与存储单元阵列内的一个块内的TMR元件具有相同电路结构和装置构造的TMR元件，生成用于判定数据值所必要的多个参考电流。由此，能生成正确的参考电流，能稳定执行读出操作。
表16
  MTJ1   MTJ2   MTJ3   MTJ4          读出电流
   1    1    1    1  V×15/8R＝V×(15R+15ΔR)/8R(R+ΔR)
   1    1    1    0  V×(15R+14ΔR)/8R(R+ΔR)
   1    1    0    1  V×(15R+13ΔR)/8R(R+ΔR)
   1    1    0    0  V×(15R+12ΔR)/8R(R+ΔR)
   1    0    1    1  V×(15R+11ΔR)/8R(R+ΔR)
   1    0    1    0  V×(15R+10ΔR)/8R(R+ΔR)
   1    0    0    1  V×(15R+9ΔR)/8R(R+ΔR)
   1    0    0    0  V×(15R+8ΔR)/8R(R+ΔR)
   0    1    1    1  V×(15R+7ΔR)/8R(R+ΔR)
   0    1    1    0  V×(15R+6ΔR)/8R(R+ΔR)
   0    1    0    1  V×(15R+5ΔR)/8R(R+ΔR)
   0    1    0    0  V×(15R+4ΔR)/8R(R+ΔR)
   0    0    1    1  V×(15R+3ΔR)/8R(R+ΔR)
   0    0    1    0  V×(15R+2ΔR)/8R(R+ΔR)
   0    0    0    1  V×(15R+1ΔR)/8R(R+ΔR)
   0    0    0    0  V×15/8(R+ΔR)＝V×15R/8R(R+ΔR)
以上是以比较读出电流和多个参考电流的读出放大器为前提的，但是关于比较读出电位和多个参考电位的读出放大器，也能使用与存储单元的构造具有相同构造的TMR元件来生成多个参考电位。
图76表示了参考电位生成电路的具体例子。
例如，使用15个本例的参考电位生成电路生成图65的读出电路的参考电位R0b1、R1b2、…R14b15。这时的读出电路的结构如图174所示。
图中，“1∶2”表示了流过电流路线的电流的比。
电流源Ixx生成的固定电流的值与对于存储单元的读出电流(例如图65的电流源Ix生成的定电流)的值相同。
表18和表19表示了生成输出电位Rαbβ(α＝0、…14，β＝1、…15)的15个参考电位生成电路内的TMR元件MTJ1A、MTJ2A、MTJ3A、MTJ4A、MTJ1B、MTJ2B、MTJ3B、MTJ4B的数据值。
表17
  44-i  Rαbβ   基准电流
  i＝0  R0b1   V×(15R+14.5ΔR)/8R(R+ΔR)
  i＝1  R1b2   V×(15R+13.5ΔR)/8R(R+ΔR)
  i＝2  R2b3   V×(15R+12.5ΔR)/8R(R+ΔR)
  i＝3  R3b4   V×(15R+11.5ΔR)/8R(R+ΔR)
  i＝4  R4b5   V×(15R+10.5ΔR)/8R(R+ΔR)
  i＝5  R5b6   V×(15R+9.5ΔR)/8R(R+ΔR)
  i＝6  R6b7   V×(15R+8.5ΔR)/8R(R+ΔR)
  i＝7  R7b8   V×(15R+7.5ΔR)/8R(R+ΔR)
  i＝8  R8b9   V×(15R+6.5ΔR)/8R(R+ΔR)
  i＝9  R9b10   V×(15R+5.5ΔR)/8R(R+ΔR)
  i＝10  R10b11   V×(15R+4.5ΔR)/8R(R+ΔR)
  i＝11  R11b12   V×(15R+3.5ΔR)/8R(R+ΔR)
  i＝12  R12b13   V×(15R+2.5ΔR)/8R(R+ΔR)
  i＝13  R13b14   V×(15R+1.5ΔR)/8R(R+ΔR)
  i＝14  R14b15   V×(15R+0.5ΔR)/8R(R+ΔR)
表18
 Rαbβ  MTJ4A   MTJ3A   MTJ2A   MTJ1A
 R0b1    1     1     1     1
 R1b2    1     1     1     0
 R2b3    1     1     0     1
 R3b4    1     1     0     0
 R4b5    1     0     1     1
 R5b6    1     0     1     0
 R6b7    1     0     0     1
 R7b8    1     0     0     0
 R8b9    0     1     1     1
 R9b10    0     1     1     0
 R10b11    0     1     0     1
 R11b12    0     1     0     0
 R12b13    0     0     1     1
 R13b14    0     0     1     0
 R14b15    0     0     0     1
表19
 Rαbβ  MTJ4B   MTJ3B   MTJ2B   MTJ1B
 R0b1    1     1     1     0
 R1b2    1     1     0     1
 R2b3    1     1     0     0
 R3b4    1     0     1     1
 R4b5    1     0     1     0
 R5b6    1     0     0     1
 R6b7    1     0     0     0
 R7b8    0     1     1     1
 R8b9    0     1     1     0
 R9b10    0     1     0     1
 R10b11    0     1     0     0
 R11b12    0     0     1     1
 R12b13    0     0     1     0
R13b14 0 0 0 1
 R14b15    0     0     0     0
表20
  Rαbβ   由MTJA，MTJB得到的合成电阻   所有MTJ元件产生的电位差
  R0b1   (15R+0.5ΔR)/2   2I×(15R+0.5ΔR)/2＝I×(15R+0.5ΔR)
  R1b2   (15R+1.5ΔR)/2   2I×(15R+1.5ΔR)/2＝I×(15R+1.5ΔR)
  R2b3   (15R+2.5ΔR)/2   2I×(15R+2.5ΔR)/2＝I×(15R+2.5ΔR)
  R3b4   (15R+3.5ΔR)/2   2I×(15R+3.5ΔR)/2＝I×(15R+3.5ΔR)
  R4b5   (15R+4.5ΔR)/2   2I×(15R+4.5ΔR)/2＝I×(15R+4.5ΔR)
  R5b6   (15R+5.5ΔR)/2   2I×(15R+5.5ΔR)/2＝I×(15R+5.5ΔR)
  R6b7   (15R+6.5ΔR)/2   2I×(15R+6.5ΔR)/2＝I×(15R+6.5ΔR)
  R7b8   (15R+7.5ΔR)/2   2I×(15R+7.5ΔR)/2＝I×(15R+7.5ΔR)
  R8b9   (15R+8.5ΔR)/2   2I×(15R+8.5ΔR)/2＝I×(15R+8.5ΔR)
  R9b10   (15R+9.5ΔR)/2   2I×(15R+9.5ΔR)/2＝I×(15R+9.5ΔR)
  R10b11   (15R+10.5ΔR)/2   2I×(15R+10.5ΔR)/2＝I×(15R+10.5ΔR)
  R11b12   (15R+11.5ΔR)/2   2I×(15R+11.5ΔR)/2＝I×(15R+11.5ΔR)
  R12b13   (15R+12.5ΔR)/2   2I×(15R+12.5ΔR)/2＝I×(15R+12.5ΔR)
  R13b14   (15R+13.5ΔR)/2   2I×(15R+13.5ΔR)/2＝I×(15R+13.5ΔR)
  R14b15   (15R+14.5ΔR)/2   2I×(15R+14.5ΔR)/2＝I×(15R+14.5ΔR)
表20表示了基于参考电位生成电路内的MTJA(MTJ1A、MTJ2A、MTJ3A、MTJ4A)以及MTJB(MTJ1B、MTJ2B、MTJ3B、MTJ4B)的合成电阻值和由MTJ全体生成的电位差(当忽略M0S晶体管的导通电阻时，表示输出电位)的关系。
在本例中，由于TMR元件的电阻并联连接，合成电阻变为大约一半。例如，如果使流向TMR元件的电流为2倍，就能没有问题地生成多个参考电位。
在这样的读出电路(读出放大器)中，使用与存储单元阵列内的一个块内的TMR元件具有相同电路结构以及装置构造的TMR元件，生成用于判定数据值所必要的多个参考电位。由此，能生成正确的参考电位，能稳定地执行读出操作。
②动作
表21表示了使用了图70和图71的读出电路时，读出块内的TMR元件MTJ1的数据值和A/D转换器的输出信号O7b8的关系。
表22表示了使用了图70和图71的读出电路时，读出块内的TMR元件MTJ2的数据值和A/D转换器的输出信号O3b4、O7b8、O11b12的关系。
表23和表24表示了使用了图70和图71的读出电路时，读出块内的TMR元件MTJ3的数据值和A/D转换器的输出信号O1b2、O3b4、O5b6、O7b8、O9b10、O11b12、O13b14的关系。
表21
MTJ1
            数据值   “1”   “0”
  A/D转换器的输出信号 O7b8 1 0
表22
MTJ2
          数据值   “1”   “0”   “1”   “0”
A/D转换器的输出信号  O3b4O7b8O11b12     111     011     001     000
表23
MTJ3
      数据值   “1”   “0”   “1”   “0”   “1”
  A/D转换器的输出信号   O1b2O3b4O5b6O7b8O9b10O11b12O13b14     1111111     0111111     0011111     0001111     0000111
表24
MTJ3
    数据值   “0”   “1”   “0”
A/D转换器的输出信号   O1b2O3b4O5b6O7b8O9b10O11b12O13b14     0000011     0000001     0000000
表25～表28表示了使用了图70和图71的读出电路时，读出块内的TMR元件MTJ4的数据值和A/D转换器的输出信号O0b1、O1b2、O2b3、O3b4、O4b5、O5b6、O6b7、O7b8、O8b9、O9b10、O10b11、O11b12、O12b13、O13b14、O14b15的关系。
表25
MTJ4
    数据值   “1”   “0”   “1”   “0”
A/D转换器的输出信号  O0b1O1b2O2b3O3b4O4b5O5b6O6b7O7b8O8b9O9b10O10b11O11b12O12b13O13b14O14b15     111111111111111     011111111111111     001111111111111     000111111111111
表26
MTJ4
    数据值   “1”   “0”   “1”   “0”
A/D转换器的输出信号  O0b1O1b2O2b3O3b4O4b5O5b6O6b7O7b8O8b9O9b10O10b11O11b12O12b13O13b14O14b15     000011111111111     000001111111111     000000111111111     000000011111111
表27
MTJ4
    数据值   “1”   “0”   “1”   “0”
A/D转换器的输出信号  O0b1O1b2O2b3O3b4O4b5O5b6O6b7O7b8O8b9O9b10O10b11O11b12O12b13O13b14O14b15     000000001111111     000000001111111     000000000011111     000000000001111
表28
MTJ4
    数据值   “1”   “0”   “1”   “0”
A/D转换器的输出信号   O0b1O1b2O2b3O3b4O4b5O5b6O6b7O7b8O8b9O9b10O10b11O11b12O12b13O13b14O14b15     000000000000111     000000000000011     000000000000001     000000000000000
③逻辑电路
图72表示了根据A/D转换器的输出信号判定TMR元件MTJ1的数据值的逻辑电路的一个例子。
该逻辑电路的机构满足上述的表21的关系。在本例中，根据A/D转换器的输出信号00b1、O1b2、…O13b14、O14b15中的输出信号O7b8判断了TMR元件MTJ1的数据值。
如上所述，因为能从输出信号O7b8的值判断TMR元件MTJ1的数据值，所以判定TMR元件MTJ1的数据值的逻辑电路由串联的倒相器IV1、IV2构成。
图73表示了根据A/D转换器的输出信号判定TMR元件MTJ2的数据值的逻辑电路的一个例子。
该逻辑电路的结构满足上述的表22的关系。在本例中，根据A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中的输出信号O3b4、O7b8、O11b12判断TMR元件MTJ2的数据值。
如上所述，因为能从输出信号O3b4、O7b8、O11b12的值判断TMR元件MTJ2的数据值，所以判定TMR元件MTJ2的数据值的逻辑电路由倒相器IV3、IV4以及NOR门电路NR1、NR2构成。
例如，当O3b4＝“1”时，TMR元件MTJ2的数据值判断为“1”，另外，当O3b4＝“0”，O7b8＝“1”时，TMR元件MTJ2的数据值判断为“0”；当O3b4＝“0”，O7b8＝“O”，O11b12＝“1”时，TMR元件MTJ2的数据值判断为“1”；当O3b4＝“0”，O7b8＝“0”，O11b12＝“0”时，TMR元件MTJ2的数据值判断为“0”。
图74表示了根据A/D转换器的输出信号判定TMR元件MTJ3的数据值的逻辑电路的一个例子。
该逻辑电路的结构满足上述的表23和表24的关系。在本例中，根据A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中的输出信号O1b2、O3b4、O5b6、O7b8、O9b10、O11b12、O13b14判断TMR元件MTJ3的数据值。
判定TMR元件MTJ3的数据值的逻辑电路由倒相器IV5、IV6、IV7、IV8以及NOR门电路NR3、NR4、NR5、NR6构成。
例如，当O1b2＝“1”时，TMR元件MTJ3的数据值判断为“1”，另外，当O1b2＝“0”，O3b4＝“1”时，TMR元件MTJ3的数据值判断为“0”；当O1b2＝“0”，O3b4＝“0”，O5b6＝“1”时，TMR元件MTJ3的数据值判断为“1”。
图75表示了根据A/D转换器的输出信号判定TMR元件MTJ4的数据值的逻辑电路的一个例子。
该逻辑电路的结构满足上述的表25～表28的关系。在本例中，根据A/D转换器的全部输出信号O0b1、O1b2、…O13b14、O14b15判断了TMR元件MTJ4的数据值。
判定TMR元件MTJ4数据值的逻辑电路由倒相器IV9、IV10、IV11、IV12、IV13、IV14、IV15、IV16以及NOR门电路NR7、NR8、NR9、NR10、NR11、NR12、NR13、NR14构成。
例如，当O0b1＝“1”时，TMR元件MTJ4的数据值判断为“1”，另外，当O0b1＝“0”，O1b2＝“1”时，TMR元件MTJ4的数据值判断为“0”；当O0b1＝“0”，O1b2＝“0”，O2b3＝“1”时，TMR元件MTJ4的数据值判断为“1”。
须指出的是，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15的输出信号模式有都为“1”、都为“0”以及存在“0”、“1”等三种。
另外，当存在“0”、“1”时，总存在“0”和“1”的边界，在边界的一侧的输出信号都为“0”，在另一侧的输出信号都为“1”。
5.读出电路以外的电路例
下面，说明读出电路以外的电路的例子，即写入字线驱动器/下陷器的电路例、写入位线驱动器/下陷器的电路例、读出字线驱动器的电路例以及列解码器的电路例。
(1)写入字线驱动器/下陷器
图77表示了写入字线驱动器/下陷器的电路例。
在本例中，如在“1.单元阵列构造”的栏目中说明的，以在一行内存在层叠为四级的TMR元件和三条写入字线为前提。在图77中，只表示了写入字线驱动器/下陷器的一行的部分。
写入字线驱动器23A-0包含P沟道MOS晶体管QP15、QP16、QP17以及NAND门电路ND1、ND2、ND3。写入字线下陷器24-0由N沟道MOS晶体管QN15、QN16、QN17构成。
P沟道MOS晶体管QP15连接在电源端子和上一级的写入字线WWL2之间。NAND门电路ND1的输出信号被提供给P沟道MOS晶体管QP15的栅极。N沟道MOS晶体管QN15连接在上一级的写入字线WWL2和接地端子之间。
当NAND门电路ND1的输出信号为“0”时，写入电流流向写入字线WWL2。
P沟道MOS晶体管QP16连接在电源端子和中级的写入字线WWL1之间。NAND门电路ND2的输出信号被提供给P沟道MOS晶体管QP16的栅极。N沟道MOS晶体管QN16连接在中级的写入字线WWL1和接地端子之间。
当NAND门电路ND2的输出信号为“0”时，写入电流流向写入字线WWL1。
P沟道MOS晶体管QP17连接在电源端子和下一级的写入字线WWL0之间。NAND门电路ND3的输出信号被提供给P沟道MOS晶体管QP17的栅极。N沟道MOS晶体管QN17连接在下一级的写入字线WWL0和接地端子之间。
当NAND门电路ND3的输出信号为“0”时，写入电流流向写入字线WWL0。
NOR门电路N15和异或门电路Ex-OR1中分别输入多位行地址信号中的低位的两个位。该低位的两个位被用于选择已选出的行中的三个写入字线WWWL0、WWWL1和WWWL2中的一根。
NOR门电路NR15的输出信号被输入到NAND门电路ND1中，异或门电路Ex-OR1的输出信号被输入到NAND门电路ND2。
在这样的写入字线驱动器/下陷器中，当写入操作时，写入信号WRITE变为“1”。另外，根据多位的行地址信号中除了低位2位的高位行地址信号，选择多行中的一个。在选择出的行中，高位行地址信号的全部位变为“1”。
在选择出的行中，根据多位的行地址信号中低位的2位RA0、RA1，决定是否使写入电流流向写入字线WWL0、WWL1、WWL2。
例如，当写入操作时，在选择出的行中，如果RA0＝“0”，RA1＝“0”，则NAND门电路ND1的输入信号都变为“1”。结果，NAND门电路ND1的输出信号变为“0”，P沟道MOS晶体管QP15变为导通状态，写入电流流向写入字线WWL2。
另外，如果RA0＝“1”，RA1＝“1”，则NAND门电路ND3的输入信号都变为“1”。结果，NAND门电路ND3的输出信号变为“0”，P沟道MOS晶体管QP17变为导通状态，写入电流流向写入字线WWL0。
另外，如果RA0和RA1变为不同的值(一方为“0”，另一方为“1”)，则NAND门电路ND2的输入信号都变为“1”。结果，NAND门电路ND2的输出信号变为“0”，P沟道MOS晶体管QP16变为导通状态，写入电流流向写入字线WWL1。
(2)写入位线驱动器/下陷器
图78表示了写入位线驱动器/下陷器的电路例。
在本例中，以在一行内存在层叠为四级的TMR元件和两条写入位线为前提。在图78中，只表示了写入位线驱动器/下陷器的一列的部分。
写入位线驱动器/下陷器29A由P沟道MOS晶体管QP18、QP19、N沟道MOS晶体管QN18、QN19、NAND门电路ND4、ND5、AND门电路AD1、AD2、NOR门电路NR16以及倒相器INV17、INV18构成。
写入位线驱动器/下陷器31由P沟道MOS晶体管QP20、QP21、N沟道MOS晶体管QN20、QN21、NAND门电路ND6、ND7、AND门电路AD3、AD4、NOR门电路NR17以及倒相器INV19、INV20构成。
P沟道MOS晶体管QP18连接在电源端子和上一级写入位线BL01之间，N沟道MOS晶体管QN18连接在上一级的写入位线BL01和接地端子之间。P沟道MOS晶体管QP20连接在电源端子和上一级的写入位线BL01之间，N沟道MOS晶体管QN20连接在上一级的写入位线BL01和接地端子之间。
当NAND门电路ND4的输出信号为“0”，AND门电路AD3的输出信号为“1”时，从写入位线驱动器/下陷器29A流向写入位线驱动器/下陷器31的写入电流流入写入位线BL01。
当NAND门电路ND6的输出信号为“0”，AND门电路AD1的输出信号为“1”时，从写入位线驱动器/下陷器31流向写入位线驱动器/下陷器29A的写入电流流入写入位线BL01。
P沟道MOS晶体管QP19连接在电源端子和下一级的写入位线BL00之间，N沟道MOS晶体管QN19连接在下一级的写入位线BL00和接地端子之间。P沟道MOS晶体管QP21连接在电源端子和下一级的写入位线BL00之间，N沟道MOS晶体管QN21连接在下一级的写入位线BL00和接地端子之间。
当NAND门电路ND5的输出信号为“0”，AND门电路AD4的输出信号为“1”时，从写入位线驱动器/下陷器29A流向写入位线驱动器/下陷器31的写入电流流入写入位线BL00。
当NAND门电路ND7的输出信号为“0”，AND门电路AD2的输出信号为“1”时，从写入位线驱动器/下陷器31流向写入位线驱动器/下陷器29A的写入电流流入写入位线BL00。
在这样的写入位线驱动器/下陷器中，当写入操作时，写入信号WRITE变为“1”。另外，在选择的列中，多位的列地址信号的全部位变为“1”。
另外，在本例中，使用多位行地址信号中的一位RA1来选择一列内的两条写入位线BL00、BL01中的一条。例如当RA1为“1”时，选择写入位线BL00，当RA1为“0”时，选择写入位线BL01。
另外，按照写入数据DATA的值，决定流入选择出的列内的已选择的写入位线的写入电流的方向。
例如，当选择了写入位线BL00时(RA＝“1”时)，写入数据DATA如果为1，则NAND门电路ND5的输出信号变为“0”，AND门电路AD4的输出信号变为“1”。结果，从写入位线驱动器/下陷器29A流向写入位线驱动器/下陷器31的写入电流流入写入位线BL00。
另外，当选择了写入位线BL00时(RA＝“1”时)，写入数据DATA如果为0，则NAND门电路ND7的输出信号变为“0”，AND门电路AD2的输出信号变为“1”。结果，从写入位线驱动器/下陷器29A流向写入位线驱动器/下陷器31的写入电流流入写入位线BL00。
而当选择了写入位线BL01时(RA＝“0”时)，写入数据DATA如果为1，则NAND门电路ND4的输出信号变为“0”，AND门电路AD3的输出信号变为“1”。结果，从写入位线驱动器/下陷器29A流向写入位线驱动器/下陷器31的写入电流流入写入位线BL01。
此外，当选择了写入位线BL01时(RA＝“0”时)，写入数据DATA如果为0，则NAND门电路ND6的输出信号变为“0”，AND门电路AD1的输出信号变为“1”。结果，从写入位线驱动器/下陷器29A流向写入位线驱动器/下陷器31的写入电流流入写入位线BL01。
须指出的是，当采用了图2和图3所示的装置构造时，例如写入位线BLj0为两个TMR元件MTJ1、MTJ2所公用。这里，如果从TMR元件MTJ1观察，写入位线BLj0位于其上方，如果从TMR元件MTJ2观察，写入位线BLj0位于其下方。
因此，例如写入电流的方向为从图1的写入位线驱动器/下陷器29A向写入位线驱动器/下陷器31的方向时，TMR元件MTJ1由该写入电流接受的磁场和TMR元件MTJ2接受的磁场彼此反向。
这样，有必要引起注意的是，当由两个TMR元件共有一条写入位线时，即使流入该写入位线的写入电流的方向相同，作用于两个TMR元件的磁场相反、磁化方向也相反。
这也同样适用于图2和图3的装置构造的两个TMR元件MTJ3、MTJ4。
关于各TMR元件MTJ1、MTJ2、MTJ3、MTJ4，当分别设置阻塞层的磁化方向时，例如通过使存在于写入位线BLj0下方的TMR元件MTJ1的阻塞层的磁化方向与存在于写入位线BLj0上方的TMR元件MTJ2的阻塞层的磁化方向彼此相反，就能原封不动地适用上述的读出操作原理以及读出电路中说明的逻辑。
即，能使阻塞层的磁化方向和存储层的磁化方向相同时为“1”，使阻塞层的磁化方向和存储层的磁化方向不同时为“0”。
关于各TMR元件MTJ1、MTJ2、MTJ3、MTJ4，当阻塞层的磁化方向都相同时，如果要原封不动地适用上述的读出操作原理以及读出电路中说明的逻辑，就有必要对写入操作或读出操作下一番功夫。
例如，当写入操作时，通过在时间上错开、分别进行对于写入位线下方的TMR元件的写入和对于写入位线上方的TMR元件的写入，就能使当阻塞层的磁化方向和存储层的磁化方向相同时为“1”，使阻塞层的磁化方向和存储层的磁化方向不同时为“0”。
当写入位线的下方的TMR元件的“1”/“0”的条件(阻塞层的磁化方向和存储层的磁化方向的关系)和写入位线的上方的TMR元件的“1”/“0”的条件相反时，就有必要改变判定读出操作时的数据逻辑。
(3)读出字线驱动器
图79表示了读出字线驱动器的电路例。
读出字线驱动器23B-0由AND门电路AD5构成。在AND门电路AD5输入了读出信号READ以及高位行地址信号。
读出信号在读出操作时是变为1的信号。高位行地址信号与写入字线驱动器/下陷器(图77)的高位行地址信号相同。即，根据多位行地址信号中用于列的选择的高位行地址信号，决定读出字线RWL0的电位。
在选择出的行中，因为高位行地址信号的所有位都变为“1”，所以读出字线RWL0的电位为“1”。
(4)列解码器
图80表示了列解码器的电路例。
列解码器32由AND门电路AD6构成。在AND门电路AD6输入了读出信号READ和列地址信号。读出信号是在读出操作时变为“1”的信号。另外，在选择出的列中，因为列地址信号的所有位都变为“1”，所以列选择信号CSLj的电位变为“1”。
6.制造方法
以上描述了本发明的磁随机存取存储器的单元阵列构造、读出操作原理、TMR元件的构造以及读出电路。这里，最后说明用于实现本发明的磁随机存取存储器的制造方法。
(1)制造方法1
该制造方法1适用于具有多个TMR元件层叠为多级，并且这些TMR元件串联在读出位线和接地端子之间的单元阵列构造(1开关-nMTJ构造)的磁随机存取存储器。
首先，简单说明由本发明的制造方法完成的单元阵列构造。然后，就该单元阵列构造的制造方法加以说明。
①关于制造方法1的单元阵列构造
图81表示了一个块由串联的多个TMR元件构成的磁随机存取存储器的单元阵列构造的一个例子。
该单元阵列构造的特征在于：在一列(Y方向)内配置了一条读出位线，在其正下方配置了串联的多个TMR元件。多个TMR元件构成一个读出块，并且连接在读出位线和接地端子之间。
在半导体衬底的表面区域，配置了读出选择开关(MOS晶体管)RSW。读出选择开关RSW的源极通过源线SL连接了接地端子。源线SL为在列方向上相邻的两个读出块共有。源线SL例如在X方向(与纸面垂直的方向)上延伸为一条直线。
读出选择开关(MOS晶体管)RSW的栅极成为读出字线RWLn。读出字线RWLn在X方向上延伸。在读出选择开关RSW上分别层叠了四个TMR元件(MTJ元件)。
TMR元件分别配置在下部电极和上部电极之间，并且通过接触插头彼此串联。最下一级的TMR元件的下部电极连接到读出选择开关(MOS晶体管)RSW的漏极。最上一级的TMR元件的上部电极通过接触插头连接到在Y方向上延伸的读出位线BL0。
在一行内，存在三条在X方向延伸的写入字线WWL0、WWL1、WWL2，在一列内存在两条在Y方向延伸的读出位线BL00、BL01。
当从半导体衬底的上部观察单元阵列构造时，例如层叠的多个TMR元件布置为彼此重叠。另外，三条写入字线也布置为彼此重叠。读出位线和两条写入位线也布置为彼此重叠。
用于串联多个TMR元件的接触插头布置在与写入字线、写入位线不重叠的位置。TMR元件的上部电极和下部电极形成为容易与接触插头接触的图形。
②制造方法1的各步骤
下面，说明用于实现图81的单元阵列构造的制造方法。这里，因为说明具体的制造方法(例如，采用双波形花纹方法等)，所以请注意对图81的单元阵列构造中没有的要素也进行了说明。不过，最终完成的单元阵列构造的概况与图81的单元阵列构造几乎相同。
·元件分离步骤
首先，如图82所示，在半导体衬底51内形成STI(Shallow TrenchIsolation)构造的元件分隔绝缘层52。
例如，通过以下的方法能形成元件分隔绝缘层52。
通过PEP(Photo Engraving Process)，在半导体衬底51上形成掩模图案(氮化硅等)。以该掩模图案为掩模，使用RIE(Reactive IonEtching)法蚀刻半导体衬底51，在半导体衬底51上形成沟。例如，使用CVD(化学汽相淀积)法和CMP(化学机械抛光)法，在该沟内填满绝缘层(氧化硅等)。
然后，如果必要，例如通过离子注入法，在半导体衬底内注入P型杂质(B、BF2等)或N型杂质(P、As等)，形成P型阱区域或N型阱区域。
·形成MOSFET的步骤
接着，如图83所示，在半导体衬底51的表面区域形成起读出选择开关作用的MOS晶体管。
MOS晶体管例如能由以下方法形成。
在由元件分隔绝缘层52包围的元件区域内的沟道部分，离子注入用于控制MOS晶体管的阈值的杂质。通过热氧化法，在元件区域内形成栅绝缘膜(氧化硅等)53。通过CVD法，在栅绝缘膜上形成栅电极材料(包含杂质的多晶硅)以及帽状绝缘膜(氮化硅等)55。
通过PEP对帽状绝缘膜55形成图形后，以该帽状绝缘膜55为掩模，通过RIE加工栅电极材料和栅绝缘膜53(蚀刻)。结果，在半导体衬底51上形成了在X方向上延伸的栅电极54。
以帽状绝缘膜55和栅电极54为掩模，使用离子注入法向半导体衬底51内注入P型杂质或N型杂质。然后，在半导体衬底内形成低浓度的杂质区域(LDD区域或扩展区域)。
通过CVD法，在整个半导体衬底51上形成绝缘膜(氮化硅等)后，通过RIE蚀刻该绝缘膜，在栅电极54和帽状绝缘膜55的侧壁上形成侧壁绝缘层57。以帽状绝缘膜55、栅电极54和侧壁绝缘层57为掩模，使用离子注入法，在半导体衬底51内注入P型杂质或N型杂质。结果，在半导体衬底51内形成了源区56A和漏区56B。
然后，通过CVD法，在整个半导体衬底51上形成完全覆盖MOS晶体管的层间绝缘膜(例如氧化硅等)58。另外，通过利用CMP技术，使层间绝缘膜58的表面平坦化。
·形成接触孔的步骤
接着，如图84所示，在半导体衬底51上的层间绝缘膜58上，形成到达MOS晶体管的源区56A和漏区56B的接触孔59。
例如，如果通过PEP在层间绝缘膜58上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜58，就能容易地形成接触孔59。该蚀刻后，除去抗蚀剂图形。
·形成布线沟的步骤
接着，如图85所示，在半导体衬底51上的层间绝缘膜58上形成布线沟60。在本例中，布线沟60在X方向延伸，所以当在沿着Y方向的剖面观察时，布线沟60与接触孔59重叠。这里，在图85中，用虚线表示了布线沟60。
例如，如果通过PEP在层间绝缘膜58上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜58，就能容易地形成布线沟60。该蚀刻后，除去抗蚀剂图形。
·形成第一布线层的步骤
接着，如图86所示，例如使用溅射法，在层间绝缘膜58上、接触孔59的内表面上以及布线沟60的内表面上，分别形成阻挡金属层(Ti和TiN的叠层)61。接着，例如通过溅射法，在阻挡金属层61上形成完全填满接触孔59和布线沟60的金属层(W等)62。
然后，如图87所示，例如使用CMP法研磨金属层62，只在接触孔59和布线沟60内留下金属层62。残存在接触孔59内的金属层62成为接触插头，残存在布线沟60内的金属层62成为第一布线层。另外，通过CVD法在层间绝缘膜58上形成层间绝缘膜(氧化硅等)63。
须指出的是，形成接触孔的步骤、形成布线沟的步骤和形成第一布线层的步骤被称作双波形花纹方法。
·形成布线沟的步骤
接着，如图88所示，在层间绝缘膜63上形成布线沟64。在本例中，布线沟64成为用于形成写入字线的沟，并且在X方向上延伸。在布线沟64的侧面上形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)65。
如果通过PEP在层间绝缘膜63上形成抗蚀剂图形。以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜63，就能容易地形成布线沟64。该蚀刻后，除去抗蚀剂图形。
通过CVD法在整个层间绝缘膜63上形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层65。
·形成第二布线层的步骤
接着，如图89所示，例如使用溅射法在层间绝缘膜63上、布线沟64的内表面上以及侧壁绝缘层65上，分别形成阻挡金属层(Ta和TaN的叠层等)66。接着，例如通过溅射法，在阻挡金属层66上形成完全充满布线沟64的金属层(Cu等)67。
然后，如图90所示，例如使用CMP法研磨金属层67，只在布线沟64内留下金属层67。残存在布线沟64内的金属层67成为起写入字线作用的第二布线层。
另外，通过CVD法，在层间绝缘膜63上形成绝缘层(氮化硅等)68。另外，通过CMP法研磨该绝缘层，只在作为第二布线层的金属层67上留下该绝缘层68。另外，在层间绝缘膜63上形成完全覆盖作为第二布线层的金属层67的层间绝缘膜(氧化硅等)69。
须指出的是，由布线沟的形成步骤和第二布线层的形成步骤构成的步骤被称作波形花纹方法。
·形成第一MTJ元件的下部电极的步骤
接着，如图91所示，在层间绝缘膜69上形成到达作为第一布线层的金属层62的接触孔。
例如，如果通过PEP在层间绝缘膜69上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜63、69，就能容易地形成接触孔。该蚀刻后，除去抗蚀剂图形。
另外，使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)70。接着，例如通过溅射法，在阻挡金属层70上，形成完全充满接触孔的金属层(W等)71。
然后，例如使用CMP法研磨金属层71，只在接触孔内留下金属层71。残存在接触孔内的金属层71成为接触插头。另外，通过CVD法，在层间绝缘膜69上形成成为第一MTJ元件的下部电极的金属层(Ta等)72。
·形成第一MTJ元件及其上部电极的步骤
接着，如图92所示，在金属层72上形成第一MTJ元件73。第一MTJ元件73由隧道阻挡层、夹着它的两个强磁性层、反强磁性层构成，例如，具有图57所示的构造。
使用CVD法，形成完全覆盖第一MTJ元件73的层间绝缘膜(氧化硅等)75A。另外，例如通过CMP法研磨层间绝缘膜75A使层间绝缘膜75A只残存在第一MTJ元件73之间。
另外，通过溅射法，在层间绝缘膜75A上形成成为第一MTJ元件73的上部电极的金属层(Ta等)74。
·第一MTJ元件的下部/上部电极的形成图形步骤
接着，如图93所示，分别对第一MTJ元件73的下部电极72和上部电极74形成图形。
通过PEP在上部电极74上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部/上部电极72、74，就能容易地对第一MTJ元件73的下部/上部电极72、74形成图形。然后，除去抗蚀剂图形。
使用CVD法，形成完全覆盖第一MTJ元件73的上部电极74的层间绝缘膜75。
·形成布线沟的步骤
接着，如图94所示，在层间绝缘膜75上形成布线沟75A。在本例中，布线沟75A成为用于形成写入位线的沟，并且在Y方向上延伸。在布线沟75A的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)。
如果通过PEP在层间绝缘膜75上形成抗蚀剂图形。以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜75，就能容易地形成布线沟75A。该蚀刻后，除去抗蚀剂图形。
通过CVD法，在层间绝缘膜75上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层。
·形成第三布线层的步骤
接着，如图95所示，例如使用溅射法，在层间绝缘膜75上、布线沟75A的内表面上以及侧壁绝缘层上，分别形成阻挡金属层(Ta和TaN的叠层等)76。接着，例如通过溅射法，在阻挡金属层76上，形成完全充满布线沟75A的金属层(Cu等)77。
然后，如图96所示，例如使用CMP法研磨金属层77，只在布线沟75A内留下金属层77。残存在布线沟75A内的金属层77成为作为写入位线起作用的第三布线层。
另外，通过CVD法，在层间绝缘膜75上形成绝缘层(氮化硅等)78。另外，通过CMP法研磨该绝缘层，只在作为第三布线层的金属层77上留下该绝缘层78。另外，在层间绝缘膜75上形成完全覆盖作为第三布线层的金属层77的层间绝缘膜(氧化硅等)79。
·形成第二MTJ元件的下部电极的步骤
接着，如图97所示，在层间绝缘膜75、79上形成到达第一MTJ元件的上部电极74的接触孔。
例如，如果通过PEP在层间绝缘膜79上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜75、79，就能容易地形成该接触孔。该蚀刻后，除去抗蚀剂图形。
另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)80。接着，例如通过溅射法，在阻挡金属层80上，形成完全充满接触孔的金属层(W等)81。
然后，例如使用CMP法研磨金属层81，只在接触孔内留下金属层81。残存在接触孔内的金属层81成为接触插头。另外，通过溅射法，在层间绝缘膜79上形成成为第二MTJ元件的下部电极的金属层(Ta等)82。
·形成第二MTJ元件及其上部电极的步骤
接着，如图98所示，在金属层82上，形成第二MTJ元件84。第二MTJ元件84由隧道阻挡层、夹着它的两个强磁性层、反强磁性层构成，例如，具有图58所示的构造。
使用CVD法，形成完全覆盖第二MTJ元件84的层间绝缘膜(氧化硅等)83。另外，例如通过CMP法研磨层间绝缘膜83使层间绝缘膜83只残存在第二MTJ元件84之间。
另外，通过溅射法，在层间绝缘膜83上形成成为第二MTJ元件84的上部电极的金属层(Ta等)85。
·第二MTJ元件的下部/上部电极的形成图形步骤
接着，如图99所示，分别对第二MTJ元件84的下部电极82和上部电极85形成图形。
通过PEP在上部电极85上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部/上部电极82、85，就能容易地对第二MTJ元件84的下部电极82和上部电极85形成图形。然后，除去抗蚀剂图形。
使用CVD法，形成完全覆盖第二MTJ元件84的上部电极85的层间绝缘膜86。
·形成布线沟的步骤
接着，如图100所示，在层间绝缘膜86上形成布线沟87。在本例中，布线沟87成为用于形成写入字线的沟，并且在X方向上延伸。在布线沟87的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)88。
例如，通过PEP在层间绝缘膜86上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜86，就能容易地形成布线沟87。该蚀刻后，除去抗蚀剂图形。
通过CVD法，在整个层间绝缘膜86上形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层88。
·形成第四布线层的步骤
接着，如图101所示，例如使用溅射法在层间绝缘膜86上、布线沟87的内表面上以及侧壁绝缘层88上，分别形成阻挡金属层(Ta和TaN的叠层等)89。接着，例如通过溅射法，在阻挡金属层89上形成完全充满布线沟87的金属层(Cu等)91。
然后，如图102所示，例如使用CMP法研磨金属层91，只在布线沟87内留下金属层91。残存在布线沟87内的金属层91成为起写入字线作用的第四布线层。
另外，通过CVD法，在层间绝缘膜86上形成绝缘层(氮化硅等)92。另外，通过CMP法研磨该绝缘层92，只在作为第四布线层的金属层91上留下该绝缘层92。另外，在层间绝缘膜86上，形成完全覆盖作为第四布线层的金属层91的层间绝缘膜(氧化硅等)93。
·形成第三MTJ元件的下部电极的步骤
接着，如图103所示，在层间绝缘膜86、93上形成到达第二MTJ元件的上部电极85的接触孔。
例如，如果通过PEP在层间绝缘膜93上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜86、93，就能容易地形成该接触孔。该蚀刻后，除去抗蚀剂图形。
另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)94。接着，例如通过溅射法，在阻挡金属层94上，形成完全充满接触孔的金属层(W等)95。
然后，例如使用CMP法研磨金属层95，只在接触孔内留下金属层95。残存在接触孔内的金属层95成为接触插头。另外，通过溅射法，在层间绝缘膜93上形成成为第三MTJ元件的下部电极的金属层(Ta等)96。
·形成第三MTJ元件及其上部电极的步骤
接着，如图104所示，在金属层96上形成第三MTJ元件97。第三MTJ元件97由隧道阻挡层、夹着它的两个强磁性层、反强磁性层构成，例如，具有图59所示的构造。
使用CVD法，形成完全覆盖第三MTJ元件97的层间绝缘膜(氧化硅等)98。另外，例如通过CMP法研磨层间绝缘膜98，使层间绝缘膜98只残存在第三MTJ元件97之间。
另外，通过溅射法，在层间绝缘膜98上形成成为第三MTJ元件97的上部电极的金属层(Ta等)99。
·第三MTJ元件的下部/上部电极的形成图形步骤
接着，如图105所示，分别对第三MTJ元件97的下部电极96和上部电极99形成图形。
通过PEP在上部电极99上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部/上部电极96、99，就能容易地使第三MTJ元件97的下部/上部电极96、99形成图形。然后，除去抗蚀剂图形。
使用CVD法，形成完全覆盖第三MTJ元件97的上部电极99的层间绝缘膜100。
·形成布线沟的步骤
接着，如图106所示，在层间绝缘膜100上形成布线沟100A。在本例中，布线沟100A成为用于形成写入位线的沟，并且在Y方向延伸。在布线沟100A的侧面形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)。
如果通过PEP在层间绝缘膜100上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜100，就能容易地形成布线沟100A。该蚀刻后，除去抗蚀剂图形。
通过CVD法，在层间绝缘膜100上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层。
·形成第五布线层的步骤
接着，如图107所示，例如使用溅射法，在层间绝缘膜100上、布线沟100A的内表面上以及侧壁绝缘层上，分别形成阻挡金属层(Ta和TaN的叠层等)101。接着，例如通过溅射法，在阻挡金属层101上形成完全充满布线沟100A的金属层(Cu等)102。
然后，如图108所示，例如使用CMP法研磨金属层102，只在布线沟100A内留下金属层102。残存在布线沟100A内的金属层102成为作为写入位线起作用的第五布线层。
另外，通过CVD法，在层间绝缘膜100上形成绝缘层(氮化硅等)103。另外，通过CMP法研磨该绝缘层103，只在作为第五布线层的金属层102上留下该绝缘层103。另外，在层间绝缘膜100上形成完全覆盖作为第五布线层的金属层102的层间绝缘膜(氧化硅等)104。
·形成第四MTJ元件的下部电极的步骤
接着，如图109所示，在层间绝缘膜100、104上形成到达第三MTJ元件的上部电极99的接触孔。
例如，如果通过PEP在层间绝缘膜104上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜100、104，就能容易地形成该接触孔。该蚀刻后，除去抗蚀剂图形。
另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)105。接着，例如通过溅射法，在阻挡金属层105上，形成完全充满接触孔的金属层(W等)106。
然后，例如使用CMP法研磨金属层106，只在接触孔内留下金属层106。残存在接触孔内的金属层106成为接触插头。另外，通过溅射法，在层间绝缘膜104上形成成为第四MTJ元件的下部电极的金属层(Ta等)107。
·形成第四MTJ元件及其上部电极的步骤
接着，如图110所示，在金属层107上形成第四MTJ元件108。第四MTJ元件108由隧道阻挡层、夹着它的两个强磁性层、反强磁性层构成，例如，具有图60所示的构造。
使用CVD法，形成完全覆盖第四MTJ元件108的层间绝缘膜(氧化硅等)109。另外，例如通过CMP法研磨层间绝缘膜109，使层间绝缘膜109只残存在第四MTJ元件108之间。
另外，通过溅射法，在层间绝缘膜109上形成成为第四MTJ元件108的上部电极的金属层(Ta等)110。
·第四MTJ元件的下部/上部电极的形成图形步骤
接着，如图111所示，分别对第四MTJ元件108的下部电极107和上部电极110形成图形。
通过PEP在上部电极110上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部/上部电极107、110，就能容易地使第四MTJ元件108的下部/上部电极107、110形成图形。然后，除去抗蚀剂图形。
使用CVD法，形成完全覆盖第四MTJ元件108的上部电极110的层间绝缘膜111。
·形成布线沟的步骤
接着，如图112所示，在层间绝缘膜111上形成布线沟112。在本例中，布线沟112成为用于形成写入字线的沟，并且在X方向上延伸。在布线沟112的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)113。
例如，通过PEP在层间绝缘膜111上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜111，就能容易地形成布线沟112。该蚀刻后，除去抗蚀剂图形。
通过CVD法，在层间绝缘膜111上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层113。
·形成第六布线层的步骤
接着，如图113所示，例如使用溅射法，在层间绝缘膜111上、布线沟112的内表面上以及侧壁绝缘层113上，分别形成阻挡金属层(Ta和TaN的叠层等)114。接着，例如通过溅射法，在阻挡金属层114上，形成完全充满布线沟112的金属层(Cu等)115。
然后，如图114所示，例如使用CMP法研磨金属层115，只在布线沟112内留下金属层115。残存在布线沟112内的金属层115成为作为写入字线起作用的第六布线层。
另外，通过CVD法，在层间绝缘膜111上形成绝缘层(氮化硅等)116。另外，通过CMP法研磨该绝缘层116，只在作为第六布线层的金属层115上留下该绝缘层116。另外，在层间绝缘膜111上，形成完全覆盖作为第六布线层的金属层115的层间绝缘膜(氧化硅等)117。
·形成第七布线层的步骤
接着，如图115所示，在层间绝缘膜111、117上形成到达第四MTJ元件的上部电极110的接触孔。
例如，如果通过PEP在层间绝缘膜117上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜111、117，就能容易地形成该接触孔。该蚀刻后，除去抗蚀剂图形。
另外，在层间绝缘膜117上形成用于形成读出位线的布线沟。
例如，通过PEP在层间绝缘膜117上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜117，就能容易地形成该布线沟。该蚀刻后，除去抗蚀剂图形。
然后，例如使用溅射法，在层间绝缘膜117上、接触孔的内表面上以及布线沟的内表面上，分别形成阻挡金属层(Ta和TaN的叠层等)118。接着，例如通过溅射法，在阻挡金属层118上，形成完全充满接触孔和布线沟的金属层(W等)119。
例如，例如通过CMP法研磨金属层119和阻挡金属层117，只在接触孔内和布线沟内留下金属层119和阻挡金属层117。残存在接触孔内的金属层119成为接触插头。另外，残存在布线沟内的金属层119成为作为读出位线起作用的第七布线层。
③总结
根据该制造方法1，能实现多个TMR元件层叠为多级、并且这些TMR元件串联在读出位线和接地端子之间的单元阵列构造(1晶体管-nMTJ构造)。
须指出的是，本例中在形成布线层时，采用了波形花纹方法和双波形花纹方法，但是也可以代之以采用通过蚀刻进行布线层的加工的方法。
(2)制造方法2
该制造方法2适用于具有多个TMR元件层叠为多级、并且这些TMR元件并联在读出位线和接地端子之间的单元阵列构造(1开关-nMTJ构造)的磁随机存取存储器。
首先，简单说明由本发明的制造方法完成的单元阵列构造。然后，就该单元阵列构造的制造方法加以说明。
①关于制造方法2的单元阵列构造
图116表示了一个块由并联的多个TMR元件构成的磁随机存取存储器的单元阵列构造的一个例子。
该单元阵列构造的特征在于：在一列(Y方向)内配置了一条读出位线，在其正下方配置了并联的多个TMR元件。多个TMR元件构成一个读出块，并且连接在读出位线和接地端子之间。
在半导体衬底的表面区域，配置了读出选择开关(MOS晶体管)RSW。读出选择开关RSW的源极通过源线SL连接了接地端子。源线SL为在列方向上相邻的两个读出块共有。源线SL例如在X方向(与纸面垂直的方向)延伸为一条直线。
读出选择开关(MOS晶体管)RSW的栅极成为读出字线RWLn。读出字线RWLn在X方向延伸。在读出选择开关RSW上分别层叠了四个TMR元件(MTJ元件)。
TMR元件分别配置在下部电极和上部电极之间，并且通过接触插头彼此并联。最下一级的TMR元件的下部电极连接了读出选择开关(MOS晶体管)RSW的漏极。最上一级的TMR元件的上部电极通过接触插头，连接了在Y方向延伸的读出位线BL0。
在一行内，存在三条在X方向延伸的写入字线WWL0、WWL1、WWL2，在一列内存在两条在Y方向延伸的读出位线BL00、BL01。
当从半导体衬底的上部观察单元阵列构造时，例如层叠的多个TMR元件布置为彼此重叠。另外，三条写入字线也布置为彼此重叠。读出位线和两条写入位线也布置为彼此重叠。
用于串联多个TMR元件的接触插头布置在与写入字线、写入位线不重叠的位置。用容易与接触插头接触的结构形成了TMR元件的上部电极和下部电极。
②制造方法2的各步骤
下面，说明用于实现图116的单元阵列构造的制造方法。这里，因为说明具体的制造方法(例如，采用双波形花纹方法等)，所以请注意对图116的单元阵列构造中没有的要素也进行了说明。可是，最终完成的单元阵列构造的概要与图116的单元阵列构造几乎相同。
·元件分隔步骤
首先，如图117所示，在半导体衬底51内形成STI(Shallow TrenchIsolation)构造的元件分隔绝缘层52。
例如，通过以下的方法能形成元件分隔绝缘层52。
通过PEP(Photo Engraving Process)，在半导体衬底51上形成掩模图案(氮化硅膜等)。以该掩模图案为掩模，使用RIE(反应离子腐蚀)蚀刻半导体衬底51，在半导体衬底51上形成沟。例如，使用CVD(化学汽相淀积)法和CMP(化学机械抛光)法，在该沟内设置绝缘层(氧化硅等)。
然后，如果必要，例如通过离子注入法，在半导体衬底内注入P型杂质(B、BF2等)或N型杂质(P、As等)，形成P型阱区或N型阱区。
·形成MOSFET的步骤
接着，如图118所示，在半导体衬底51的表面区域，形成作为读出选择开关起作用的MOS晶体管。
MOS晶体管例如能由以下方法形成。
在由元件分隔绝缘层52包围的元件区域内的沟道部，离子注入用于控制MOS晶体管的阈值的杂质。通过热氧化法，在元件区域内形成栅绝缘膜(氧化硅等)53。通过CVD法，在栅绝缘膜53上形成栅电极材料(包含杂质的多晶硅等)以及帽状绝缘膜(氮化硅等)55。
通过PEP对帽状绝缘膜55形成图形后，以该间隔绝缘层55为掩模，通过RIE加工栅电极材料和栅绝缘膜53(蚀刻)。结果，在半导体衬底51上，形成了在X方向延伸的栅电极54。
以帽状绝缘膜55和栅电极54为掩模，使用离子注入法，在半导体衬底51内注入P型杂质或N型杂质。然后，在半导体衬底内，形成低浓度的杂质区域(LDD区域或扩展区域)。
通过CVD法，在整个半导体衬底51上形成绝缘膜(氮化硅等)后，通过RIE蚀刻该绝缘膜，在栅电极54和帽状绝缘膜55的侧壁上形成侧壁绝缘层57。以帽状绝缘膜55、栅电极54和侧壁绝缘层57为掩模，使用离子注入法，在半导体衬底51内注入P型杂质或N型杂质。结果，在半导体衬底51内形成了源区56A和漏区56B。
然后，通过CVD法，在整个半导体衬底51上形成完全覆盖MOS晶体管的层间绝缘膜(例如氧化硅等)58。另外，利用CMP技术，使层间绝缘膜58的表面平坦化。
·形成接触孔的步骤
接着，如图119所示，在半导体衬底51上的层间绝缘膜58上，形成到达MOS晶体管的源区56A和漏区56B的接触孔59。
例如，如果通过PEP在层间绝缘膜58上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜58，就能容易地形成接触孔59。该蚀刻后，除去抗蚀剂图形。
·形成布线沟的步骤
接着，如图120所示，在半导体衬底51上的层间绝缘膜58上形成布线沟60。在本例中，布线沟60在X方向延伸，所以当在沿着Y方向的剖面观察时，布线沟60与接触孔59重叠。在图120中，用虚线表示了布线沟60。
例如，如果通过PEP在层间绝缘膜58上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜58，就能容易地形成布线沟60。该蚀刻后，除去抗蚀剂图形。
·形成第一布线层的步骤
接着，如图121所示，例如使用溅射法，在层间绝缘膜58上、接触孔59的内表面上以及布线沟60的内表面上，分别形成阻挡金属层(Ti和TiN的叠层)61。接着，例如通过溅射法，在阻挡金属层61上，形成完全充满接触孔59和布线沟60的金属层(W等)62。
然后，如图122所示，例如使用CMP法研磨金属层62，只在接触孔59内和布线沟60内留下金属层62。残存在接触孔59内的金属层62成为接触插头，残存在布线沟60内的金属层62成为第一布线层。另外，通过CVD法，在层间绝缘膜58上形成层间绝缘膜(氧化硅等)63。
须指出的是，由形成接触孔的步骤、形成布线沟的步骤和形成第一布线层的步骤构成的步骤被称作双波形花纹方法。
·形成布线沟的步骤
接着，如图123所示，在层间绝缘膜63上形成布线沟64。在本例中，布线沟64成为用于形成写入字线的沟，并且在X方向延伸。在布线沟64的侧面上，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)65。
如果通过PEP在层间绝缘膜63上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜63，就能容易地形成布线沟64。该蚀刻后，除去抗蚀剂图形。
通过CVD法，在整个层间绝缘膜63上形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层65。
·形成第二布线层的步骤
接着，如图124所示，例如使用溅射法，在层间绝缘膜63上、布线沟64的内表面上以及侧壁绝缘层65上，分别形成阻挡金属层(Ta和TaN的叠层等)66。接着，例如通过溅射法，在阻挡金属层66上，形成完全充满布线沟64的金属层(Cu等)67。
然后，如图125所示，例如使用CMP法研磨金属层67，只在布线沟64内留下金属层67。残存在布线沟64内的金属层67成为作为写入字线起作用的第二布线层。
其后，通过CVD法，在层间绝缘膜63上形成绝缘层(氮化硅等)68。另外，通过CMP法研磨该绝缘层，只在作为第二布线层的金属层67上留下该绝缘层68。再在层间绝缘膜63上，形成完全覆盖作为第二布线层的金属层67的层间绝缘膜(氧化硅等)69。
须指出的是，由布线沟的形成步骤和第二布线层的形成步骤构成的步骤被称作波形花纹方法。
·形成第一MTJ元件的下部电极的步骤
接着，如图126所示，在层间绝缘膜69上形成到达作为第一布线层的金属层62的接触孔。
例如，如果通过PEP在层间绝缘膜69上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜63、69，就能容易地形成接触孔。该蚀刻后，除去抗蚀剂图形。
另外，使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)70。接着，例如通过溅射法，在阻挡金属层70上形成完全充满接触孔的金属层(W等)71。
然后，例如使用CMP法研磨金属层71，只在接触孔内留下金属层71。残存在接触孔内的金属层71成为接触插头。另外，通过CVD法，在层间绝缘膜69上形成成为第一MTJ元件的下部电极的金属层72。
·形成第一MTJ元件及其上部电极的步骤
接着，如图127所示，在金属层72上，形成第一MTJ元件73。第一MTJ元件73由隧道阻挡层、夹着它的两个强磁性层、反强磁性层构成，例如，具有图57所示的构造。
在本例中，在第一MTJ元件73的侧面形成保护第一MTJ元件73的保护绝缘层(氧化硅等)73A。如果使用CVD法和RIE法，在第一MTJ元件73的侧面能容易地形成该保护绝缘层73A。
使用CVD法，形成完全覆盖第一MTJ元件73的层间绝缘膜(氧化硅等)75B。另外，例如通过CMP法研磨层间绝缘膜75B，使层间绝缘膜75B只残存在第一MTJ元件73之间。
另外，如图128所示，通过溅射法，在层间绝缘膜75B上形成成为第一MTJ元件73的上部电极的金属层74。接着，通过CVD法，在金属层74上形成保护第一MTJ元件73的氧化铝层74A。
然后，通过PEP形成抗蚀剂图形，以该抗蚀剂图形为掩模，使氧化铝层74A、金属层74以及层间绝缘膜75B形成图形。这时，同时使作为第一MTJ元件73的下部电极的金属层72的表面露出。
如果在形成氧化铝层74A后，通过RIE蚀刻氧化铝层74A，则该氧化铝层74A以覆盖作为上部电极的金属层74以及第一MTJ元件73的上部以及侧壁部的形式残存。
此后，用CVD法形成完全覆盖第1 MTJ元件的层间绝缘膜75。
·形成布线沟的步骤
接着，如图129所示，例如，以抗蚀剂图形为掩模，通过RIE在层间绝缘膜75上形成布线沟75A。这时，由于氧化铝层74A作为蚀刻停止层起作用，所以布线沟75A的底部不会到达金属层74以及第一MTJ元件73。
在本例中，布线沟75A成为用于形成写入位线的沟，并且在Y方向延伸。在布线沟75A的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)。
如果通过PEP在层间绝缘膜75上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜75，就能容易地形成布线沟75A。该蚀刻后，除去抗蚀剂图形。
通过CVD法，在整个层间绝缘膜75上形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层。
·形成第三布线层的步骤
接着，如图130所示，例如使用溅射法，在层间绝缘膜75上、布线沟75A的内表面上以及侧壁绝缘层上，分别形成阻挡金属层(Ta和TaN的叠层等)76。接着，例如通过溅射法，在阻挡金属层76上形成完全充满布线沟75A的金属层(Cu等)77。
然后，例如使用CMP法研磨金属层77，只在布线沟75A内留下金属层77。残存在布线沟75A内的金属层77成为作为写入位线起作用的第三布线层。
另外，通过CVD法，在层间绝缘膜75上形成绝缘层(氮化硅等)78。另外，通过CMP法研磨该绝缘层78，只在作为第三布线层的金属层77上留下该绝缘层78。另外，在层间绝缘膜75上，形成完全覆盖作为第三布线层的金属层77的层间绝缘膜(氧化硅等)79。
·形成第二MTJ元件的下部电极的步骤
接着，如图131所示，在层间绝缘膜75、79以及氧化铝层74A上形成到达第一MTJ元件的上部电极74的接触孔。
例如，如果通过PEP在层间绝缘膜79上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜75、79以及氧化铝层74A，就能容易地形成该接触孔。该蚀刻后，除去抗蚀剂图形。
另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)80。接着，例如通过溅射法，在阻挡金属层80上形成完全充满接触孔的金属层(W等)81。
然后，例如使用CMP法研磨金属层81，只在接触孔内留下金属层81。残存在接触孔内的金属层81成为接触插头。另外，通过溅射法，在层间绝缘膜79上形成成为第二MTJ元件的下部电极的金属层(Ta等)82。
·形成第二MTJ元件及其上部电极的步骤
接着，如图132所示，在金属层82上形成第二MTJ元件84。第二MTJ元件84由隧道阻挡层、夹着它的两个强磁性层、反强磁性层构成，例如，具有图58所示的构造。
另外，在本例中，在第二MTJ元件84的侧面，形成保护第二MTJ元件84的保护绝缘层(氧化硅等)83A。如果使用CVD法和RIE法，在第二MTJ元件84的侧面能容易地形成该保护绝缘层83A。
然后，对第二MTJ元件84的下部电极82形成图形。通过PEP在下部电极82上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部电极82，就能容易地对第二MTJ元件84的下部电极82形成图形。然后，除去抗蚀剂图形。
接着，如图133所示，通过CVD法在第二MTJ元件84上形成保护第二MTJ元件84的氧化铝层83B。然后通过RIE蚀刻了氧化铝层83B，结果，氧化铝层83B残存在第二MTJ元件84的侧壁部。
使用CVD法，形成完全覆盖第二MTJ元件84的层间绝缘膜(氧化硅等)84B。另外，例如通过CMP法研磨层间绝缘膜84B，使层间绝缘膜84B只残存在第二MTJ元件84之间。
另外，在层间绝缘膜75、79、84B上形成到达第一MTJ元件的下部电极72的接触孔。
例如，如果通过PEP在层间绝缘膜84B上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜75、79、84B，就能容易地形成该接触孔。该蚀刻后，除去抗蚀剂图形。
须指出的是，在该蚀刻步骤中，氧化铝层74A、83B的蚀刻率设定为比层间绝缘膜75、79、84B小很多。
即根据本例，即使产生接触孔的配合偏移，因为氧化铝层74A、83B保护了第一和第二MTJ元件73、84，所以不会发生第一和第二MTJ元件73、84被蚀刻的事态。
接着，如图134所示，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)85A。接着，例如通过溅射法，在阻挡金属层85A上形成完全充满接触孔的金属层(W等)85B。
然后，例如使用CMP法研磨金属层85B，只在接触孔内留下金属层85B。残存在接触孔内的金属层85B成为接触插头。另外，通过溅射法，在层间绝缘膜84B上形成成为第二MTJ元件84的上部电极的金属层85。接着，通过CVD法，在金属层85上形成保护第二MTJ元件84的氧化铝层85C。
然后，通过PEP形成抗蚀剂图形，以该抗蚀剂图形为掩模，对氧化铝层85C和金属层85形成图形。如果在形成了氧化铝层85C后，通过RIE蚀刻氧化铝层85C，则该氧化铝层85C以覆盖了作为上部电极的金属层85以及第二MTJ元件84的上部以及侧壁部的形式残存。
然后，使用CVD法，形成完全覆盖第二MTJ元件85层间绝缘膜86。
·形成布线沟的步骤
接着，如图136所示，以抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜86，形成布线沟87。这时，氧化铝层85C作为蚀刻停止层起作用，所以布线沟87的底部不会到达金属层85以及第二MTJ元件84。
在本例中，布线沟87成为用于形成写入字线的沟，并且在X方向延伸。在布线沟87的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)88。
如果通过PEP在层间绝缘膜86上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜86，就能容易地形成布线沟87。该蚀刻后，除去抗蚀剂图形。
通过CVD法，在整个层间绝缘膜86上形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层88。
·形成第四布线层的步骤
接着，如图137所示，例如使用溅射法，在层间绝缘膜86上、布线沟87的内表面上以及侧壁绝缘层88上，分别形成阻挡金属层(Ta和TaN的叠层等)89。接着，例如通过溅射法，在阻挡金属层89上形成完全充满布线沟87的金属层(Cu等)90。
然后，例如使用CMP法研磨金属层90，只在布线沟87内留下金属层90。残存在布线沟87内的金属层90成为作为写入字线起作用的第四布线层。
另外，通过CVD法，在层间绝缘膜86上形成绝缘层(氮化硅等)92。另外，通过CMP法研磨该绝缘层92，只在作为第四布线层的金属层90上留下该绝缘层92。另外，在层间绝缘膜86上，形成完全覆盖作为第四布线层的金属层90的层间绝缘膜(氧化硅等)93。
·形成第三MTJ元件的下部电极的步骤
接着，如图138所示，在层间绝缘膜86、93上形成到达第二MTJ元件84的上部电极85的接触孔。
例如，如果通过PEP在层间绝缘膜93上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜86、93，就能容易地形成该接触孔。该蚀刻后，除去抗蚀剂图形。
另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)94。接着，例如通过溅射法，在阻挡金属层94上，形成完全充满接触孔的金属层(W等)95。
然后，例如使用CMP法研磨金属层95，只在接触孔内留下金属层95。残存在接触孔内的金属层95成为接触插头。另外，通过溅射法，在层间绝缘膜93上形成成为第三MTJ元件的下部电极的金属层96。
·形成第三MTJ元件及其上部电极的步骤
接着，如图139所示，在金属层96上形成第三MTJ元件97。第三MTJ元件97由隧道阻挡层、夹着它的两个强磁性层、反强磁性层构成，例如，具有图59所示的构造。
另外，在本例中，在第三MTJ元件97的侧面，形成保护第三MTJ元件97的保护绝缘层(氧化硅等)97A。如果使用CVD法和RIE法，在第三MTJ元件97的侧面能容易地形成该保护绝缘层97A。
然后，对第三MTJ元件97的下部电极96形成图形。通过PEP在下部电极96上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部96，就能容易地对第三MTJ元件97的下部电极96形成图形。然后，除去抗蚀剂图形。
接着，如图140所示，使用CVD法，形成完全覆盖第三MTJ元件97的层间绝缘膜(氧化硅等)98。另外，例如通过CMP法研磨层间绝缘膜98，使层间绝缘膜98只残存在第三MTJ元件97之间。
然后，在层间绝缘膜86、93、98上形成到达第二MTJ元件的下部电极82的接触孔。
例如，如果通过PEP在层间绝缘膜98上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜86、93、98，就能容易地形成该接触孔。该蚀刻后，除去抗蚀剂图形。
接着，如图141所示，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)99A。接着，例如通过溅射法，在阻挡金属层99A上形成完全充满接触孔的金属层(W等)99B。
然后，例如使用CMP法研磨金属层99B，只在接触孔内留下金属层99B。残存在接触孔内的金属层99B成为接触插头。另外，通过CVD法，在层间绝缘膜98上形成成为第三MTJ元件的上部电极的金属层99。
另外，通过CVD法，在第三MTJ元件97的上部电极99上形成保护第三MTJ元件97的氧化铝层99C。
接着，如图142所示，通过PEP形成抗蚀剂图形后，以该抗蚀剂图形为掩模，对氧化铝层99C和金属层99形成图形。如果在形成了氧化铝层99C后，通过RIE蚀刻氧化铝层99C，则该氧化铝层99C以覆盖了作为上部电极的金属层99以及第三MTJ元件97的上部以及侧壁部的形式残存。
然后，使用CVD法，形成完全覆盖第三MTJ元件97层间绝缘膜100。
·形成布线沟的步骤
接着，如图143所示，以抗蚀剂图形为掩模，通过RIE在层间绝缘膜100上形成在Y方向延伸的布线沟。这时，氧化铝层99C作为蚀刻停止层起作用，所以布线沟的底部不会到达金属层99以及第三MTJ元件97。
在本例中，布线沟成为用于形成写入位线的沟，并且在Y方向延伸。在布线沟的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)。
如果通过PEP在层间绝缘膜100上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜100，就能容易地形成布线沟。该蚀刻后，除去抗蚀剂图形。
通过CVD法，在层间绝缘膜100上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层。
·形成第五布线层的步骤
接着，如图143所示，例如使用溅射法，在层间绝缘膜100上、布线沟的内表面上以及侧壁绝缘层上，分别形成阻挡金属层(Ta和TaN的叠层等)101。接着，例如通过溅射法，在阻挡金属层101上形成完全充满布线沟的金属层(Cu等)102。
然后，例如使用CMP法研磨金属层102，只在布线沟内留下金属层102。残存在布线沟内的金属层102成为作为写入位线起作用的第五布线层。
另外，通过CVD法，在层间绝缘膜100上形成绝缘层(氮化硅等)103。另外，通过CMP法研磨该绝缘层103，只在作为第五布线层的金属层102上留下该绝缘层103。另外，在层间绝缘膜100上，形成完全覆盖作为第五布线层的金属层102的层间绝缘膜(氧化硅等)104。
·形成第四MTJ元件的下部电极的步骤
接着，如图144所示，在层间绝缘膜100、104以及氧化铝层99C上形成到达第三MTJ元件97的上部电极99的接触孔。
例如，如果通过PEP在层间绝缘膜104上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜100、104以及氧化铝层99C，就能容易地形成该接触孔。该蚀刻后，除去抗蚀剂图形。
另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)80X。接着，例如通过溅射法，在阻挡金属层80X上形成完全充满接触孔的金属层(W等)81X。
然后，例如使用CMP法研磨金属层81X，只在接触孔内留下金属层81X。残存在接触孔内的金属层81X成为接触插头。另外，通过溅射法，在层间绝缘膜104上形成成为第四MTJ元件的下部电极的金属层107。
·形成第四MTJ元件及其上部电极的步骤
接着，如图144所示，在金属层107上，形成第四MTJ元件108。第四MTJ元件108由隧道阻挡层、夹着它的两个强磁性层、反强磁性层构成，例如，具有图60所示的构造。
另外，在本例中，在第四MTJ元件108的侧面，形成保护第四MTJ元件108的保护绝缘层(氧化硅等)108A。如果使用CVD法和RIE法，在第四MTJ元件108的侧面能容易地形成该保护绝缘层108A。
然后，对第四MTJ元件108的下部电极107形成图形。通过PEP在下部电极107上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部107，就能容易地进行第四MTJ元件108的下部电极107的形成图形。然后，除去抗蚀剂图形。
接着，如图145所示，使用CVD法，在第四MTJ元件108上，形成保护第四MTJ元件108的氧化铝层108B。然后，通过RIE蚀刻了氧化铝层108B，结果在第四MTJ元件108的侧壁部残存氧化铝层108B。
使用CVD法，形成完全覆盖第四MTJ元件108的层间绝缘膜(氧化硅等)109。另外，例如通过CMP法研磨层间绝缘膜109，使层间绝缘膜109只残存在第四MTJ元件108之间。
另外，在层间绝缘膜100、104、109上形成到达第三MTJ元件97的下部电极96的接触孔。
例如，如果通过PEP在层间绝缘膜109上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜100、104、109，就能容易地形成该接触孔。该蚀刻后，除去抗蚀剂图形。
在该蚀刻步骤中，设定氧化铝层99C、108B的蚀刻率使其比层间绝缘膜100、104、109小很多。
根据本例，即使产生接触孔的配合偏移，因为氧化铝层99C、108B保护了第三和第四MTJ元件97、108，所以不会发生第三和第四MTJ元件97、108被蚀刻的事态。
接着，如图146所示，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)105。接着，例如通过溅射法，在阻挡金属层105上形成完全充满接触孔的金属层(W等)106。
然后，例如使用CMP法研磨金属层106，只在接触孔内留下金属层106。残存在接触孔内的金属层106成为接触插头。另外，通过溅射法，在层间绝缘膜109上形成成为第四MTJ元件108的上部电极的金属层107。接着，通过CVD法，在金属层107上，形成保护第四MTJ元件108的氧化铝层107A。
接着，如图147所示，通过PEP形成抗蚀剂图形后，以该抗蚀剂图形为掩模，对氧化铝层107A和金属层107形成图形。
如果在形成了氧化铝层107A后，通过RIE蚀刻氧化铝层107A，则该氧化铝层107A以覆盖了作为上部电极的金属层107以及第四MTJ元件108的上部以及侧壁部的形式残存。
然后，使用CVD法，形成完全覆盖第四MTJ元件108层间绝缘膜111。
·形成布线沟的步骤
接着，如图148所示，以抗蚀剂图形为掩模，通过RIE在层间绝缘膜111上，形成在X方向延伸的布线沟112。这时，氧化铝层107A作为蚀刻停止层起作用，所以布线沟112的底部不会到达金属层107以及第四MTJ元件108。
在本例中，布线沟112成为用于形成写入字线的沟，并且在X方向延伸。在布线沟112的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)113。
如果通过PEP在层间绝缘膜111上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜111，就能容易地形成布线沟112。该蚀刻后，除去抗蚀剂图形。
通过CVD法，在整个层间绝缘膜111上形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层113。
·形成第六布线层的步骤
接着，如图148所示，例如使用溅射法，在层间绝缘膜111上、布线沟112的内表面上以及侧壁绝缘层113上，分别形成阻挡金属层(Ta和TaN的叠层等)114。接着，例如通过溅射法，在阻挡金属层114上形成完全充满布线沟112的金属层(Cu等)115。
然后，例如使用CMP法研磨金属层115，只在布线沟112内留下金属层115。残存在布线沟112内的金属层115成为作为写入字线起作用的第六布线层。
另外，通过CVD法，在层间绝缘膜111上，形成绝缘层(氮化硅等)116。另外，通过CMP法研磨该绝缘层116，只在作为第六布线层的金属层115上留下该绝缘层116。
·形成第七布线层的步骤
接着，如图149所示，在层间绝缘膜111上形成完全覆盖作为第六布线层的金属层115的层间绝缘膜(氧化硅等)117。在层间绝缘膜111、117上形成到达第四MTJ元件的上部电极110的接触孔。
例如，如果通过PEP在层间绝缘膜117上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜111、117，就能容易地形成该接触孔。该蚀刻后，除去抗蚀剂图形。
另外，在层间绝缘膜117上，形成用于形成读出位线的布线沟。
例如，如果通过PEP在层间绝缘膜117上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜117，就能容易地形成该布线沟。该蚀刻后，除去抗蚀剂图形。
然后，例如使用溅射法，在层间绝缘膜117上、接触孔的内表面上以及布线沟的内表面上，分别形成阻挡金属层(Ta和TaN的叠层等)118。接着，例如通过溅射法，在阻挡金属层118上，形成完全充满接触孔和布线沟的金属层(Cu等)119。
另外，例如通过CMP法研磨金属层119和阻挡金属层117，只在接触孔内和布线沟内残留下金属层119和阻挡金属层117。另外，残留在布线沟内的金属层119成为作为读出位线起作用的第七布线层。
③总结
根据该制造方法2，能实现多个TMR元件层叠为多级、并且这些TMR元件并联在读出位线和接地端子之间的单元阵列构造(1晶体管-nMTJ构造)。
须指出的是，在本例中，在形成布线层时，采用了波形花纹方法和双波形花纹方法，但是也可以代之以采用通过蚀刻进行布线层的加工的方法。
(3)制造方法3
该制造方法3适用于具有构成一个块的多个TMR元件并联在读出位线和接地端子之间的单元阵列构造(1开关-nMTJ构造)的磁随机存取存储器。
在该单元阵列构造中，构成一个块的多个TMR元件不是在纵向层叠，而是在横向(在本例中，Y方向)并列配置。该单元阵列构造的优点在于：简化了TMR元件的制造方法。
即，当采用本发明的读出操作原理时，有必要使一个块内的多个TMR元件的电阻值为分别不同的值。这里，当采用了图61～图64所示的构造作为TMR元件的构造时，在该单元阵列构造中，能在同一步骤中，同时形成多个TMR元件。
首先，说明通过本发明的制造方法完成的单元阵列构造。然后，就该单元阵列构造的制造方法加以说明。
①关于制造方法3的单元阵列构造
图150表示了一个块由并联的多个TMR元件构成的磁随机存取存储器的单元阵列构造的一个例子。
该单元阵列构造的特征在于：在一列(Y方向)内配置了一条读出位线BLj，在其正下方配置了并联的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4。多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4构成一个读出块，并且连接在读出位线BLj和接地端子之间。
在半导体衬底的表面区域，配置了读出选择开关(MOS晶体管)RSW。读出选择开关RSW的源极通过源线SL连接了接地端子。源线SL为在列方向上相邻的两个读出块共有。源线SL例如在X方向(与纸面垂直的方向)延一条直线延伸。
读出选择开关(MOS晶体管)RSW的栅极成为读出字线RWLn。读出字线RWLn在X方向延伸。在读出选择开关RSW上，在Y方向配置了四个TMR元件(MTJ元件)MTJ1、MTJ2、MTJ3、MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4分别配置在下部电极34和作为上部电极的读出位线BLj之间。下部电极34连接了读出选择开关(MOS晶体管)RSW的漏极。
在一块内的四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正下方，与这些TMR元件MTJ1、MTJ2、MTJ3、MTJ4对应地配置了四条写入字线WWL0、WWL1、WWL2、WWL3。这四条写入字线分别在X方向延伸。
在本例的单元阵列构造中，在写入操作时，读出位线BU作为写入位线起作用。即在一列内，不存在只作为写入位线使用的布线。这样，通过在一列内配置同时具有作为写入位线的功能和作为读出位线的功能的布线，减少了布线的加工步骤(或PEP数)，所以能取得削减制造成本和提高TMR元件的特性等效果。
②制造方法3的各步骤
下面，说明用于实现图150的单元阵列构造的制造方法。这里，因为说明具体的制造方法(例如，采用双波形花纹方法等)，所以请注意对图150的单元阵列构造中没有的要素也进行了说明。可是，最终完成的单元阵列构造的概要与图150的单元阵列构造几乎相同。
·元件分隔步骤
首先，如图151所示，在半导体衬底51内形成STI(浅沟隔离)构造的元件分隔绝缘层52。
例如，通过以下的方法能形成元件分隔绝缘层52。
通过PEP(照相雕刻工艺)，在半导体衬底51上形成掩模图案(氮化硅膜等)。以该掩模图案为掩模，使用RIE，蚀刻半导体衬底51，在半导体衬底51上上形成沟。例如，使用CVD法和CMP法，在该沟内设置绝缘层(氧化硅等)。
然后，如果必要，例如通过离子注入法，在半导体衬底内注入P型杂质(B、BF2等)或N型杂质(P、As等)，形成P型阱区或N型阱区。
·形成MOSFET的步骤
接着，如图152所示，在半导体衬底51的表面区域，形成作为读出选择开关起作用的MOS晶体管。
MOS晶体管例如能由以下方法形成。
在由元件分隔绝缘层52包围的元件区域内的沟道部分，离子注入用于控制MOS晶体管的阈值的杂质。通过热氧化法，在元件区域内形成栅绝缘膜(氧化硅等)53。通过CVD法，在栅绝缘膜53上形成栅电极材料(包含杂质的多晶硅等)以及帽状绝缘膜(氮化硅等)55。
通过PEP对帽状绝缘膜55形成图形后，以该间隔绝缘层55为掩模，通过RIE加工栅电极材料和栅绝缘膜53(蚀刻)。结果，在半导体衬底51上，形成了在X方向延伸的栅电极54。
以帽状绝缘膜55和栅电极54为掩模，使用离子注入法，在半导体衬底51内注入P型杂质或N型杂质。然后，在半导体衬底内，形成低浓度的杂质区域(LDD区域或扩展区域)。
通过CVD法，在整个半导体衬底51上，形成绝缘膜(氮化硅等)后，通过RIE蚀刻该绝缘膜，在栅电极54和帽状绝缘膜55的侧壁上形成侧壁绝缘层57。以帽状绝缘膜55、栅电极54和侧壁绝缘层57为掩模，使用离子注入法，在半导体衬底51内注入P型杂质或N型杂质。结果，在半导体衬底51内，形成了源区56A和漏区56B。
然后，通过CVD法，在整个半导体衬底51上，形成完全覆盖MOS晶体管的层间绝缘膜(例如氧化硅等)58。另外，通过利用CMP技术，使层间绝缘膜58的表面平坦化。
·形成接触孔的步骤
接着，如图153所示，在半导体衬底51上的层间绝缘膜58上形成到达MOS晶体管的源区56A和漏区56B的接触孔59。
例如，如果通过PEP在层间绝缘膜58上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜58，就能容易地形成接触孔59。该蚀刻后，除去抗蚀剂图形。
·形成接触插头的步骤
接着，如图154所示，例如，使用溅射法，在层间绝缘膜58上和接触孔59的内表面上，分别形成阻挡金属层(Ti和TiN的叠层)61。接着，例如通过溅射法，在阻挡金属层61上形成完全充满接触孔59的金属层(W等)62。
然后，如图155所示，例如使用CMP法研磨金属层62，只在接触孔59内留下金属层62。残存在接触孔59内的金属层62成为接触插头。另外，通过CVD法，在层间绝缘膜58上，形成层间绝缘膜(氧化硅等)63。
·形成布线沟的步骤
接着，如图156所示，在层间绝缘膜63上形成布线沟64。在本例中，布线沟64成为用于形成写入字线的沟，并且在X方向延伸。在布线沟64的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)65。
如果通过PEP在层间绝缘膜63上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜63，就能容易地形成布线沟64。该蚀刻后，除去抗蚀剂图形。
通过CVD法，在整个层间绝缘膜63上形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层65。
·形成第一布线层的步骤
接着，如图157所示，例如使用溅射法，在层间绝缘膜63上、布线沟64的内表面上以及侧壁绝缘层65上，分别形成阻挡金属层(Ta和TaN的叠层等)66。接着，例如通过溅射法，在阻挡金属层66上形成完全充满布线沟64的金属层(Cu等)67。
然后，例如使用CMP法研磨金属层67，只在布线沟64内留下金属层67。残存在布线沟64内的金属层67成为作为写入字线起作用的第一布线层。
另外，通过CVD法，在层间绝缘膜63上，形成绝缘层(氮化硅等)68。另外，通过CMP法研磨该绝缘层，只在作为第一布线层的金属层67上留下该绝缘层68。另外，在层间绝缘膜63上，形成完全覆盖作为第一布线层的金属层67的层间绝缘膜(氧化硅等)69。
·形成MTJ元件的下部电极的步骤
接着，如图158所示，在层间绝缘膜69上形成到达作为第一布线层的金属层62的接触孔。
例如，如果通过PEP在层间绝缘膜69上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜63、69，就能容易地形成该接触孔。该蚀刻后，除去抗蚀剂图形。
另外，使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)70。接着，例如通过溅射法，在阻挡金属层70上形成完全充满接触孔的金属层(W等)71。
然后，例如使用CMP法研磨金属层71，只在接触孔内留下金属层71。残存在接触孔内的金属层71成为接触插头。另外，通过溅射法，在层间绝缘膜69上形成成为MTJ元件的下部电极的金属层(例如Ta)72。
·形成MTJ元件的步骤
接着，如图159～166所示，在金属层72上形成MTJ元件。MTJ元件例如具有图61～64所示的构造，并且通过同一方法、同时形成。
首先，如图159所示，在金属层72上依次形成反强磁性层72A、强磁性层72B、非磁性金属层(例如，铝)72C。接着，在非磁性金属层72C上形成氮化硅层72Z1。
然后，通过PEP形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE对氮化硅层72Z1形成图形。结果，形成了由氮化硅层72Z1构成的掩模。
另外，以氮化硅层72Z1为掩模，进行非磁性金属层72C的氧化。未被氮化硅层72Z1覆盖的非磁性金属层72C被氧化，结果，如图160所示，有选择地形成了隧道阻挡层72C1。
而被氮化硅层72Z1覆盖的非磁性金属层72C不被氧化，所以如图160所示，保持了非磁性金属层72C2。然后，去掉了氮化硅层72Z1。
接着，如图160所示，在隧道阻挡层72C1和非磁性金属层72C2上形成强磁性层72D。另外，在强磁性层72D上，依次形成反强磁性层72E、强磁性层72F以及非磁性金属层(例如铝)72G。接着，在非磁性金属层72G上，形成氮化硅层72Z2。
然后，通过PEP形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE对氮化硅层72Z2形成图形。结果，形成了由氮化硅层72Z2构成的掩模。
另外，以氮化硅层72Z2为掩模，进行非磁性金属层72G的氧化。未被氮化硅层72Z2覆盖的非磁性金属层72G被氧化，结果，如图161所示，有选择地形成了隧道阻挡层72G1。
而被氮化硅层72Z2覆盖的非磁性金属层72G不被氧化，所以如图161所示，保持了非磁性金属层72G2。然后，去掉了氮化硅层72Z2。
接着，如图161所示，在隧道阻挡层72G1和非磁性金属层72G2上，形成强磁性层72H。另外，在强磁性层72H上，依次形成反强磁性层72I、强磁性层72J以及非磁性金属层(例如铝)。
与有选择地氧化非磁性金属层72C、72E时同样，以氮化硅层的图案为掩模，有选择地进行非磁性金属层的氧化。结果，如同一图所示，有选择地形成了隧道阻挡层72K1。被氮化硅层覆盖的部分保留着非磁性金属层7K2。此后除去氮化硅层。
另外，在隧道阻挡层72K1和非磁性金属层72K2上形成强磁性层72L。另外，在强磁性层72L上，依次形成反强磁性层72M、强磁性层72N以及非磁性金属层(例如铝)72O。接着，在非磁性金属层72O上形成氮化硅层72Z3。
然后，通过PEP形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE对氮化硅层72Z3形成图形。结果，从氮化硅层72Z3形成了掩模。
另外，以氮化硅层72Z3为掩模，进行非磁性金属层72O的氧化。未被氮化硅层72Z3覆盖的非磁性金属层72O被氧化，结果，如图162所示，有选择地形成了隧道阻挡层72O1。
而被氮化硅层72Z3覆盖的非磁性金属层72O不被氧化，所以如图162所示，保持了非磁性金属层72O2。然后，去掉了氮化硅层72Z3。
接着，如图162所示，在隧道阻挡层72O1和非磁性金属层72O2上形成强磁性层72P。另外，在强磁性层72P上，依次形成反强磁性层72Q、强磁性层72R以及非磁性金属层(例如铝)72S。接着，在非磁性金属层72S上形成氮化硅层72Z4。
然后，通过PEP形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE对氮化硅层72Z4形成图形。结果，形成了由氮化硅层72Z4构成的掩模。
另外，以氮化硅层72Z4为掩模，进行非磁性金属层72S的氧化。未被氮化硅层72Z4覆盖的非磁性金属层72S被氧化，结果，如图163所示，有选择地形成了隧道阻挡层72S1。
而被氮化硅层72Z4覆盖的非磁性金属层72S不被氧化，所以如图163所示，非磁性金属层72S2原封不动地保存了下来。然后，去掉氮化硅层72Z4。
接着，如图163所示，在隧道阻挡层72S1和非磁性金属层72S2上形成强磁性层72T。另外，在强磁性层72T上，依次形成反强磁性层72U、强磁性层72V以及非磁性金属层(例如铝)72W。接着，在非磁性金属层72W上形成氮化硅层72Z5。
然后，通过PEP形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE对氮化硅层72Z5形成图形。结果，形成了由氮化硅层72Z5构成的掩模。
另外，以氮化硅层72Z5为掩模，进行非磁性金属层72W的氧化。未被氮化硅层72Z5覆盖的非磁性金属层72W被氧化，结果，如图164所示，有选择地形成了隧道阻挡层72W1。
而被氮化硅层72Z5覆盖的非磁性金属层72W不被氧化，所以如图164所示，非磁性金属层72W2原封不动地保存了下来。然后，去掉了氮化硅层72Z5。
接着，如图164所示，在隧道阻挡层72W1和非磁性金属层72W2上形成强磁性层72X。另外，在强磁性层72T上，依次形成反强磁性层72Y、强磁性层72Z以及非磁性金属层(例如铝)72AA。接着，在非磁性金属层72AA上形成氮化硅层72Z6。
然后，通过PEP形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE对氮化硅层72Z6形成图形。结果，形成了由氮化硅层72Z6构成的掩模。
另外，以氮化硅层72Z6为掩模，进行非磁性金属层72AA的氧化。未被氮化硅层72Z6覆盖的非磁性金属层72AA被氧化，结果，如图165所示，有选择地形成了隧道阻挡层72AA1。
而被氮化硅层72Z6覆盖的非磁性金属层72AA不被氧化，所以如图165所示，非磁性金属层72AA2原封不动地保存了下来。然后，去掉了氮化硅层72Z6。
接着，如图165所示，在隧道阻挡层72AA1和非磁性金属层72AA2上，形成强磁性层72BB。另外，在强磁性层72BB上，依次形成反强磁性层72CC、强磁性层72DD以及非磁性金属层(例如铝)72EE。接着，在非磁性金属层72EE上，形成氮化硅层。
然后，通过PEP形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE对氮化硅层形成图形。结果，形成了由氮化硅层构成的掩模。
须指出的是，在该步骤中，因为一个块内的非磁性金属层72EE全部都被氧化，所以图中未显示氮化硅层。另外，当可以把晶片(或芯片区域)上的非磁性金属层72EE的全部氧化时，就能省略氮化硅层的形成步骤。
以氮化硅层为掩模，进行非磁性金属层72EE的氧化。未被氮化硅层覆盖的非磁性金属层72EE被氧化，结果，如图166所示，有选择地形成了隧道阻挡层72EE1。
接着，如图166所示，在隧道阻挡层72EE1上形成强磁性层72FF。另外，在强磁性层72FF上，形成反强磁性层72GG。接着，通过溅射法，在反强磁性层72GG上形成成为MTJ元件的上部电极的金属层(例如Ta)74。
·对MTJ元件形成图形的步骤
如图167所示，进行MTJ元件的形成图形、以及对它的下部电极和上部电极的形成图形。须指出的是，在同一图中，为了简化图面，简化了MTJ元件72A、…72GG的构造。
通过PEP在上部电极上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻MTJ元件的上部电极74，就能容易地进行MTJ元件及其上部电极74的形成图形。然后，除去抗蚀剂图形。
另外，形成了绝缘层后，通过RIE蚀刻该绝缘层，在MTJ元件的侧壁部，形成保护MTJ元件的保护层。
然后，对MTJ元件的下部电极形成图形。如果通过PEP在下部电极72上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部电极72，就能容易地进行MTJ元件的下部电极的形成图形。然后，除去抗蚀剂图形。
另外，使用CVD法，形成完全覆盖MTJ元件、它的下部电极72和上部电极74的层间绝缘膜75。通过CMP法不但使层间绝缘膜75的表面平坦化，而且使MTJ元件的上部电极74露出。
·形成布线沟的步骤
接着，如图168所示，形成层间绝缘膜，并且在该层间绝缘膜上形成沿着Y方向延伸的布线沟。须指出的是，在同一图中，因为布线沟在Y方向延伸，所以在图中未表示具有布线沟的层间绝缘膜。
该布线沟成为用于形成作为读出位线和写入位线起作用的布线的沟，在布线沟的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)。
如果通过PEP在层间绝缘膜上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜，就能容易地形成布线沟。该蚀刻后，除去抗蚀剂图形。
通过CVD法，在整体层间绝缘膜上形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层。
·形成第二布线层的步骤
接着，如图168所示，例如使用溅射法，在层间绝缘膜上以及布线沟的内表面上，分别形成阻挡金属层(Ta和TaN的叠层等)118。接着，例如通过溅射法，在阻挡金属层118上形成完全充满布线沟的金属层(Cu等)119。
然后，例如使用CMP法研磨金属层119和阻挡金属层117，只在布线沟内留下金属层119和阻挡金属层117。残存在布线沟内的金属层119成为作为写入位线起作用的第二布线层。
③总结
根据该制造方法3，能实现多个TMR元件并联在读出位线和接地端子之间的单元阵列构造(1开关-nMTJ构造)。
须指出的是，在本例中，在形成布线层时，采用了波形花纹方法和双波形花纹方法，但是也可以代之以采用通过蚀刻进行布线层的加工的方法。
7.其它
在上述的说明中，前提是以TMR元件作为磁随机存取存储器的存储单元，但是当存储单元为GMR(Giant Magneto Resistance)元件时，也能适用本发明，即能适用各种单元阵列构造、读出操作原理、读出电路的具体例等。
另外，关于TMR元件和GMR元件的构造、构成它们的材料，在本发明的适用上，没有特别限定。
作为磁随机存取存储器的读出选择开关，说明了关于MOS晶体管、双极性晶体管以及二极管时的情形，但是，也能把此外的元件例如MIS(Metal Insulator Semiconductor)晶体管(包含MOSFET)、MES(Metal Semiconductor)晶体管、接合式(Junction)晶体管作为结式晶体管使用。
如上所述，根据本发明，能提供适合于存储器容量的增大的具有新的单元阵列构造的磁随机存取存储器及其制造方法。

Claims (155)

1.一种磁随机存取存储器，包含：彼此串联、并利用磁致电阻效应存储数据的多个存储单元；
连接在所述多个存储单元的一端、并且在第一方向延伸的位线；以及
连接在所述位线上的读出电路。
2.根据权利要求1所述的磁随机存取存储器，其中，即使所述存储单元的磁化状态相同，它们的电阻值也彼此不同。
3.根据权利要求1所述的磁随机存取存储器，其中，所述存储单元被重叠在半导体衬底上。
4.根据权利要求3所述的磁随机存取存储器，其中，所述位线配置在所述存储单元上。
5.根据权利要求1所述的磁随机存取存储器，还包含：配置在所述存储单元之间，并且在所述第一方向延伸的写入位线。
6.根据权利要求1所述的磁随机存取存储器，还包含：配置在所述存储单元之间，并且在与所述第一方向交叉的第二方向上延伸的写入字线。
7.根据权利要求1所述的磁随机存取存储器，其中，所述多个存储单元组成一个块，所述多个存储单元的另一端通过读出选择开关连接到源线。
8.根据权利要求7所述的磁随机存取存储器，其中，在所述半导体衬底的表面上，在所述存储单元的正下方配置了所述读出选择开关。
9.根据权利要求8所述的磁随机存取存储器，还包含：连接在所述读出选择开关的控制端子上、并且在第二方向上延伸的读出字线。
10.根据权利要求9所述的磁随机存取存储器，其中，所述读出字线配置在所述存储单元的正下方。
11.根据权利要求8所述的磁随机存取存储器，还包含：连接在所述读出选择开关的控制端子上、并且在第一方向上延伸的读出字线。
12.根据权利要求11所述的磁随机存取存储器，其中，所述读出字线配置在所述存储单元的正下方。
13.根据权利要求7所述的磁随机存取存储器，其中，所述源线配置在所述存储单元的正下方。
14.根据权利要求1所述的磁随机存取存储器，其中，每个所述存储单元夹在上一级电极和下一级电极之间，并且所述存储单元通过与所述上一级电极或所述下一级电极接触的接触插头、彼此串联。
15.根据权利要求7所述的磁随机存取存储器，其中，所述读出选择开关是MIS晶体管、MES晶体管、结式晶体管、双极晶体管和二极管中的任意一种。
16.根据权利要求2所述的磁随机存取存储器，其中，每个存储单元具有多个包括反强磁性层、强磁性层和帽状绝缘层的MTJ层，并且各存储单元的所述MTJ层的数量不同。
17.根据权利要求2所述的磁随机存取存储器，其中，每个存储单元包括反强磁性层、强磁性层和帽状绝缘层，并且各存储单元的所述绝缘层的数量不同。
18.根据权利要求2所述的磁随机存取存储器，其中，每个存储单元包括反强磁性层、强磁性层、非磁性金属层和帽状绝缘层，并且各存储单元的所述非磁性金属层或所述帽状绝缘层的数量不同。
19.根据权利要求2所述的磁随机存取存储器，其中，当所述存储单元的磁化状态相同时，所述存储单元的电阻值从具有最小电阻值的存储单元的电阻值以2倍顺序递增。
20.根据权利要求19所述的磁随机存取存储器，其中，所述存储单元的所述电阻值的变化从具有最小电阻值的所述存储单元的所述电阻值的变化以2倍顺序递增。
21.一种磁随机存取存储器，包含：彼此并联、并利用磁致电阻效果存储数据的多个存储单元；
连接在所述多个存储单元的一端、并且在第一方向延伸的位线；以及
连接在所述位线上的读出电路；
其中，即使所述多个存储单元的磁化状态相同，所述多个存储单元的电阻值也彼此不同，并且各所述存储单元具有包括反强磁性层、强磁性层和帽状绝缘层的多个MTJ层，并且各存储单元的所述MTJ层的数量不同。
22.根据权利要求21所述的磁随机存取存储器，其中，所述存储单元被重叠在半导体衬底上。
23.根据权利要求22所述的磁随机存取存储器，其中，所述位线配置在所述存储单元上。
24.根据权利要求21所述的磁随机存取存储器，还包含：配置在所述存储单元之间、并且在所述第一方向延伸的写入位线。
25.根据权利要求21所述的磁随机存取存储器，还包含：配置在所述存储单元之间、并且在与所述第一方向交叉的第二方向上延伸的写入字线。
26.根据权利要求21所述的磁随机存取存储器，其中，所述多个存储单元组成一个块，以及所述多个存储单元的另一端通过读出选择开关连接到源线。
27.根据权利要求26所述的磁随机存取存储器，其中，在所述半导体衬底的表面上，在所述存储单元的正下方配置了所述读出选择开关。
28.根据权利要求27所述的磁随机存取存储器，还包含：连接在所述读出选择开关的控制端子上，并且在与所述第一方向交叉的第二方向上延伸的读出字线。
29.根据权利要求28所述的磁随机存取存储器，其中，所述读出字线配置在所述存储单元的正下方。
30.根据权利要求27所述的磁随机存取存储器，还包含：连接在所述读出选择开关的控制端子上、并且在第一方向上延伸的读出字线。
31.根据权利要求30所述的磁随机存取存储器，其中，所述读出字线配置在所述存储单元的正下方。
32.根据权利要求26所述的磁随机存取存储器，其中，所述源线配置在所述存储单元的正下方。
33.根据权利要求21所述的磁随机存取存储器，其中，每个所述存储单元夹在上一级电极和下一级电极之间，并且所述存储单元通过与所述上一级电极或所述下一级电极接触的接触插头彼此并联。
34.根据权利要求26所述的磁随机存取存储器，其中，所述读出选择开关是MIS晶体管、MES晶体管、结式晶体管、双极晶体管和二极管中的任意一种。
35.根据权利要求21所述的磁随机存取存储器，其中，当所述存储单元的磁化状态相同时，所述存储单元的电阻值从具有所述最小电阻值的存储单元的所述电阻值以2倍顺序递增。
36.根据权利要求21所述的磁随机存取存储器，其中，所述存储单元的所述电阻值的变化从具有最小电阻值的存储单元的电阻值的变化以2倍顺序递增。
37.一种磁随机存取存储器，包含：彼此并联、并利用磁致电阻效果存储数据的多个存储单元；
连接在所述多个存储单元的一端、并且在第一方向延伸的位线；以及
连接在所述位线上的读出电路；
其中，即使所述多个存储单元的磁化状态相同，所述多个存储单元的电阻值也彼此不同，并且各所述存储单元具有包括反强磁性层、强磁性层、非磁性金属层和帽状绝缘层的多个MTJ层，并且各所述存储单元的所述的非磁性金属层或所述帽状绝缘层的数量不同。
38.根据权利要求37所述的磁随机存取存储器，其中，所述多个存储单元被重叠在半导体衬底上。
39.根据权利要求38所述的磁随机存取存储器，其中，所述位线配置在所述存储单元上。
40.根据权利要求37所述的磁随机存取存储器，还包含：配置在所述存储单元之间、并且在所述第一方向延伸的写入位线。
41.根据权利要求37所述的磁随机存取存储器，还包含：配置在所述存储单元之间、并且在与所述第一方向交叉的第二方向上延伸的写入字线。
42.根据权利要求37所述的磁随机存取存储器，其中，所述多个存储单元组成一个块，所述多个存储单元的另一端通过读出选择开关连接到源线。
43.根据权利要求42所述的磁随机存取存储器，其中，在所述半导体衬底的表面上，在所述存储单元的正下方配置了所述读出选择开关。
44.根据权利要求43所述的磁随机存取存储器，还包含：连接在所述读出选择开关的控制端子上、并且在第二方向上延伸的读出字线。
45.根据权利要求44所述的磁随机存取存储器，其中，所述读出字线配置在所述存储单元的正下方。
46.根据权利要求43所述的磁随机存取存储器，还包含：连接在所述读出选择开关的控制端子上、并且在第一方向上延伸的读出字线。
47.根据权利要求46所述的磁随机存取存储器，其中，所述读出字线配置在所述存储单元的正下方。
48.根据权利要求42所述的磁随机存取存储器，其中，所述源线配置在所述存储单元的正下方。
49.根据权利要求37所述的磁随机存取存储器，其中，每个所述存储单元夹在上一级电极和下一级电极之间，并且所述存储单元通过与所述上一级电极或所述下一级电极接触的接触插头彼此并联。
50.根据权利要求42所述的磁随机存取存储器，其中，所述读出选择开关是MIS晶体管、MES晶体管、结式晶体管、双极晶体管和二极管中的任意一种。
51.根据权利要求37所述的磁随机存取存储器，其中，当所述存储单元的磁化状态相同时，所述存储单元的电阻值从具有最小电阻值的所述存储单元的所述电阻值以2倍顺序递增。
52.根据权利要求51所述的磁随机存取存储器，其中，所述存储单元的所述电阻值的变化从具有最小电阻值的存储单元的电阻值的变化以2倍顺序递增。
53.一种磁随机存取存储器，包含：彼此串联、并利用磁致电阻效果存储数据的多个存储单元；
连接在所述多个存储单元的一端、并且在第一方向延伸的位线；以及
连接在所述位线上的读出电路；
其中，各所述存储单元具有帽状绝缘层，并且各存储单元的所述帽状绝缘层的数量不同。
54.根据权利要求53所述的磁随机存取存储器，其中，所述存储单元的面积彼此相等。
55.根据权利要求53所述的磁随机存取存储器，其中，虽然所述存储单元的磁化状态彼此相同，但是，所述存储单元的电阻值彼此不同。
56.根据权利要求53所述的磁随机存取存储器，其中，所述多个存储单元被重叠在半导体衬底上。
57.根据权利要求56所述的磁随机存取存储器，其中，所述位线配置在所述存储单元上。
58.根据权利要求53所述的磁随机存取存储器，还包含：配置在所述存储单元之间、并且在所述第一方向延伸的位线。
59.根据权利要求53所述的磁随机存取存储器，还包含：配置在所述存储单元之间、并且在与所述第一方向交叉的第二方向上延伸的写入字线。
60.根据权利要求53所述的磁随机存取存储器，其中，所述多个存储单元组成一个块，所述多个存储单元的另一端通过读出选择开关连接了源线。
61.根据权利要求60所述的磁随机存取存储器，其中，在所述半导体衬底的表面上，在所述存储单元的正下方配置了所述读出选择开关。
62.根据权利要求61所述的磁随机存取存储器，还包含：连接在所述读出选择开关的控制端子上、并且在与所述第一方向交叉的第二方向上延伸的读出字线。
63.根据权利要求62所述的磁随机存取存储器，其中，所述读出字线配置在所述存储单元的正下方。
64.根据权利要求61所述的磁随机存取存储器，还包含：连接在所述读出选择开关的控制端子上、并且在第一方向上延伸的读出字线。
65.根据权利要求64所述的磁随机存取存储器，其中，所述读出字线配置在所述存储单元的正下方。
66.根据权利要求60所述的磁随机存取存储器，其中，所述源线配置在所述存储单元的正下方。
67.根据权利要求53所述的磁随机存取存储器，其中，每个所述存储单元夹在上一级电极和下一级电极之间，并且所述存储单元通过与所述上一级电极或所述下一级电极接触的接触插头彼此串联。
68.根据权利要求60所述的磁随机存取存储器，其中，所述读出选择开关是MIS晶体管、MES晶体管、结式晶体管、双极晶体管和二极管中的任意一种。
69.根据权利要求53所述的磁随机存取存储器，其中，每个存储单元具有多个包括反强磁性层、强磁性层和帽状绝缘层的MTJ层，并且所述各存储单元的所述MTJ层的数量不同。
70.根据权利要求53所述的磁随机存取存储器，其中，每个存储单元包括反强磁性层、强磁性层和帽状绝缘层，并且所述各存储单元的所述帽状绝缘层的数量不同。
71.根据权利要求53所述的磁随机存取存储器，其中，每个所述存储单元包括反强磁性层、强磁性层、非磁性金属层和帽状绝缘层，并且各存储单元的所述非磁性金属层或所述帽状绝缘层的数量不同。
72.根据权利要求53所述的磁随机存取存储器，其中，当所述存储单元的磁化状态相同时，所述存储单元的电阻值从具有最小电阻值的存储单元的电阻值以2倍顺序递增。
73.根据权利要求72所述的磁随机存取存储器，其中，所述存储单元的电阻值的变化从具有最小电阻值的存储单元的电阻值的变化以2倍顺序递增。
74.一种磁随机存取存储器，包含：彼此并联、并利用磁致电阻效果存储数据的多个存储单元；
连接在所述多个存储单元的一端，并且在第一方向延伸的位线；以及
连接在所述位线上的读出电路；
其中，各所述存储单元具有帽状绝缘层，并且各存储单元所述所述帽状绝缘层的数量不同。
75.根据权利要求74所述的磁随机存取存储器，其中，所述存储单元的面积彼此相等。
76.根据权利要求74所述的磁随机存取存储器，其中，虽然所述存储单元的磁化状态彼此相同，但是，所述存储单元的电阻值彼此不同。
77.根据权利要求74所述的磁随机存取存储器，其中，所述多个存储单元被重叠在半导体衬底上。
78.根据权利要求77所述的磁随机存取存储器，其中，所述位线配置在所述存储单元上。
79.根据权利要求74所述的磁随机存取存储器，还包含：配置在所述存储单元之间、并且在所述第一方向延伸的写入位线。
80.根据权利要求74所述的磁随机存取存储器，还包含：配置在所述存储单元之间、并且在与所述第一方向交叉的第二方向上延伸的写入字线。
81.根据权利要求74所述的磁随机存取存储器，其中，所述多个存储单元组成一个块，所述多个存储单元的另一端通过读出选择开关连接到源线。
82.根据权利要求81所述的磁随机存取存储器，其中，在所述半导体衬底的表面上、所述存储单元的正下方配置了所述读出选择开关。
83.根据权利要求82所述的磁随机存取存储器，还包含：连接在所述读出选择开关的控制端子上、并且在与所述第一方向交叉的第二方向上延伸的读出字线。
84.根据权利要求83所述的磁随机存取存储器，其中，所述读出字线配置在所述存储单元的正下方。
85.根据权利要求82所述的磁随机存取存储器，还包含：连接在所述读出选择开关的控制端子上、并且在第一方向上延伸的读出字线。
86.根据权利要求85所述的磁随机存取存储器，其中，所述读出字线配置在所述存储单元的正下方。
87.根据权利要求81所述的磁随机存取存储器，其中，所述源线配置在所述存储单元的正下方。
88.根据权利要求74所述的磁随机存取存储器，其中，每个所述存储单元夹在上一级电极和下一级电极之间，并且所述存储单元通过与所述上一级电极或所述下一级电极接触的接触插头、彼此并联。
89.根据权利要求81所述的磁随机存取存储器，其中，所述读出选择开关是MIS晶体管、MES晶体管、结式晶体管、双极晶体管以及二极管中的任意一种。
90.根据权利要求74所述的磁随机存取存储器，每个所述存储单元具有多个包括反强磁性层、强磁性层和帽状绝缘层的MTJ层，并且所述各存储单元的所述MTJ层的数量不同。
91.根据权利要求74所述的磁随机存取存储器，其中，每个存储单元包括反强磁性层、强磁性层和帽状绝缘层，并且所述各存储单元的所述帽状绝缘层的数量不同。
92.根据权利要求74所述的磁随机存取存储器，其中，每个所述存储单元包括反强磁性层、强磁性层、非磁性金属层和帽状绝缘层，并且各所述存储单元的所述非磁性金属层或所述帽状绝缘层的数量不同。
93.根据权利要求74所述的磁随机存取存储器，其中，当所述存储单元的磁化状态相同时，所述存储单元的电阻值从具有最小电阻值的存储单元的电阻值以2倍顺序递增。
94.根据权利要求93所述的磁随机存取存储器，其中，所述存储单元的电阻值的变化从具有最小电阻值的存储单元的电阻值的变化以2倍顺序递增。
95.一种磁随机存取存储器的读取方法，所述磁随机存取存储器具有利用磁致电阻效果存储数据的多个存储单元，所述多个存储单元的电阻值彼此不同，所述读取方法包含下列步骤：
所述多个存储单元串联的状态下，使读出电流流入所述多个存储单元；
对所述读出电流或从所述电流生成的读出电位进行模/数变换；
根据通过所述模/数变换得到的数据，判断所述多个存储单元的数据值。
96.根据权利要求95所述的读取方法，其中，在一次读出操作中同时判断所述多个存储单元的数据值。
97.根据权利要求95所述的读取方法，其中，通过判断彼此不同的参考电位和所述读出电位的大小关系，进行所述模/数变换。
98.根据权利要求95所述的读取方法，其中，所述参考电位是通过使用由串联、并联或串联和并联的组合得到的电阻元件产生的。
99.根据权利要求95所述的读取方法，其中，通过具有与所述存储单元同样的结构的电阻元件，产生所述参考电位。
100.根据权利要求95所述的读取方法，其中，通过判断彼此不同的参考电流和所述读出电流的大小关系，进行所述模/数变换。
101.根据权利要求95所述的读取方法，其中，通过使用由串联、并联或串联和并联的组合得到的电阻元件，产生所述参考电流。
102.根据权利要求95所述的读取方法，其中，通过具有与所述存储单元同样的结构的电阻元件，产生所述参考电流。
103.根据权利要求95所述的读取方法，其中，通过从具有最小电阻值的存储单元以2倍顺序递增的方式预先决定所述存储单元的电阻值。
104.根据权利要求95所述的读取方法，其中，通过从具有所述最小电阻值的所述存储单元的所述电阻值的变化以2倍顺序递增的方式预先决定所述存储单元的所述电阻值的变化。
105.根据权利要求95所述的读取方法，其中，可以通过对由模/数变换取得的数据进行逻辑处理，得到所述存储单元的数据值。
106.一种磁随机存取存储器的读取方法，所述磁随机存取存储器具有利用磁致电阻效果存储数据的多个存储单元，所述多个存储单元的电阻值彼此不同，所述读取方法包含下列步骤：
在所述多个存储单元并联的状态下，使读出电流流入所述多个存储单元；
对所述读出电流或从所述电流生成的读出电位进行模/数变换；
根据通过所述模/数变换得到的数据，判断所述多个存储单元的数据值。
107.根据权利要求106所述的读取方法，其中，在一次读出操作中同时判断所述多个存储单元的数据值。
108.根据权利要求106所述的读取方法，其中，通过判断彼此不同的参考电位和所述读出电位的大小关系，进行所述模/数变换。
109.根据权利要求106所述的读取方法，其中，通过使用由串联、并联或串联和并联的组合得到的电阻元件，产生所述参考电位。
110.根据权利要求106所述的读取方法，其中，通过使用具有与所述存储单元同样结构的电阻元件，产生所述参考电位。
111.根据权利要求106所述的读取方法，其中，通过判断彼此不同的参考电流和所述读出电流的大小关系，进行所述模/数变换。
112.根据权利要求106所述的读取方法，其中，通过使用由串联、并联或串联和并联的组合得到的电阻元件，产生所述参考电流。
113.根据权利要求106所述的读取方法，其中，通过使用具有与所述存储单元同样结构的电阻元件，产生所述参考电流。
114.根据权利要求106所述的读取方法，其中，通过从具有最小电阻值的存储单元以2倍顺序递增的方式预先决定所述存储单元的电阻值。
115.根据权利要求114所述的读取方法，其中，通过从具有所述最小电阻值的所述存储单元的所述电阻值的变化以2倍顺序递增的方式预先决定所述存储单元的所述电阻值的变化。
116.根据权利要求106所述的读取方法，其中，可以通过对由模/数变换取得的数据进行逻辑处理，得到所述存储单元的数据值。
117.一种磁随机存取存储器的读出电路，所述磁随机存取存储器具有利用磁致电阻效果存储数据的彼此串联的多个存储单元，所述读出电路包含：
为所述多个存储单元供给读出电流的电流源；
把所述读出电流与多个参考电流或把从所述读出电流生成的读出电位与多个参考电位比较的模/数变换器；
根据所述模/数变换器的输出信号，判断所述多个存储单元的数据值的逻辑电路。
118.根据权利要求117所述的读出电路，其中，所述逻辑电路在一次读出操作中同时判断了所述多个存储单元的数据值。
119.根据权利要求117所述的读出电路，其中，所述模/数变换器判断彼此不同的参考电位和所述读出电位的大小关系。
120.根据权利要求117所述的读出电路，其中，通过使用由串联、并联或串联和并联的组合得到的电阻元件，产生所述参考电位。
121.根据权利要求117所述的读出电路，其中，通过使用具有与所述存储单元同样的结构的电阻元件，产生所述参考电位。
122.根据权利要求117所述的读出电路，其中，所述模/数变换器判断彼此不同的参考电流和所述读出电流的大小关系。
123.根据权利要求117所述的读出电路，其中，通过使用由串联、并联或串联和并联的组合得到的电阻元件，产生所述参考电流。
124.根据权利要求117所述的读出电路，其中，通过使用具有与所述存储单元同样的结构的电阻元件，产生所述参考电流。
125.根据权利要求117所述的读出电路，其中，通过从具有最小电阻值的存储单元以2倍顺序递增的方式预先决定所述存储单元的电阻值。
126.根据权利要求125所述的读出电路，其中，通过从具有所述最小电阻值的所述存储单元的所述电阻值的变化以2倍顺序递增的方式预先决定所述存储单元的所述电阻值的变化。
127.一种磁随机存取存储器的读出电路，所述磁随机存取存储器具有利用磁致电阻效果存储数据的彼此并联的多个存储单元，所述读出电路包含：
为所述多个存储单元供给读出电流的电流源；
把所述读出电流与多个参考电流或把从所述读出电流生成的读出电位与多个参考电位比较的模/数变换器；
根据所述模/数变换器的输出信号，判断所述多个存储单元的数据值的逻辑电路。
128.根据权利要求127所述的读出电路，其中，所述逻辑电路在一次读出操作中同时判断所述多个存储单元的数据值。
129.根据权利要求127所述的读出电路，其中，所述模/数变换器判断彼此不同的参考电位和所述读出电位的大小关系。
130.根据权利要求127所述的读出电路，其中，通过使用由串联、并联或串联和并联的组合得到的电阻元件，产生所述参考电位。
131.根据权利要求131所述的读出电路，其中，通过使用具有与所述存储单元同样的结构的电阻元件，产生所述参考电位。
132.根据权利要求127所述的读出电路，其中，所述模/数变换器判断彼此不同的参考电流和所述读出电流的大小关系。
133.根据权利要求127所述的读出电路，其中，通过使用由串联、并联或串联和并联的组合得到的电阻元件，产生所述参考电流。
134.根据权利要求127所述的读出电路，其中，通过使用具有与所述存储单元同样的结构的电阻元件，产生所述参考电流。
135.根据权利要求127所述的读出电路，其中，通过从具有最小电阻值的存储单元以2倍顺序递增的方式预先决定所述存储单元的电阻值。
136.根据权利要求135所述的读出电路，其中，通过从具有所述最小电阻值的所述存储单元的所述电阻值的变化以2倍顺序递增的方式预先决定所述存储单元的所述电阻值的变化。
137.一种磁随机存取存储器的制造方法，包含下列步骤：
在半导体衬底的表面区域形成读出选择开关；
在所述读出选择开关上，形成在第一方向延伸的第一写入字线；
在所述第一写入字线的正上方形成第一MTJ元件；
在所述第一MTJ元件的正上方，形成在与所述第一方向正交的第二方向上延伸的第一写入位线；
在所述第一MTJ元件的正上方形成第二MTJ元件；
在所述第二MTJ元件的正上方，形成在所述第一方向延伸的第二写入字线；
在所述第二MTJ元件的正上方形成第三MTJ元件；
在所述第三MTJ元件的正上方，形成在所述第二方向延伸的第二写入位线；
在所述第三MTJ元件的正上方形成第四MTJ元件；
在所述第四MTJ元件正上方，形成在所述第一方向延伸的第三写入字线；
在所述第四MTJ元件上，形成在所述第二方向延伸的读出位线。
138.根据权利要求137所述的制造方法，其中，通过波形花纹方法分别形成了所述第一、第二和第三写入字线以及所述第一和第二写入位线。
139.根据权利要求137所述的制造方法，其中，通过在帽状绝缘层上形成布线沟的步骤、形成完全充满所述布线沟的金属层的步骤和去掉所述布线沟以外的所述金属层的步骤，形成所述第一、第二和第三写入字线以及所述第一和第二写入位线。
140.根据权利要求139所述的制造方法，还包含：在形成所述金属层之前形成阻挡金属层的步骤。
141.根据权利要求140所述的制造方法，还包含下列步骤：在形成所述阻挡金属层之前，在所述布线沟的侧壁上形成侧壁隔离层；和仅在除去了所述布线沟以外的金属层之后的所述金属层上、形成与所述侧壁隔离层的材料相同的帽状绝缘层。
142.根据权利要求141所述的制造方法，其中，所述侧壁隔离层由氮化硅构成。
143.根据权利要求137所述的制造方法，还包含下列步骤：形成覆盖所述第一MTJ元件的第一保护层；形成覆盖所述第二MTJ元件的第二保护层；形成覆盖所述第三MTJ元件的第三保护层；以及形成覆盖所述第四MTJ元件的第四保护层。
144.根据权利要求143所述的制造方法，其中，所述第一、第二、第三、第四保护层由氧化铝形成。
145.一种磁随机存取存储器的制造方法，包含下列步骤：
在半导体衬底的表面区域形成读出选择开关；
在所述读出选择开关上，形成在第一方向延伸的N(N为多个)条写入字线；
在所述N条写入字线的正上方形成下部电极；
在所述N条写入字线的正上方，形成接触所述下部电极的N个MTJ元件；以及
形成接触所述N个MTJ元件、并且在与所述第一方向交叉的第二方向延伸的读出位线；
其中，形成所述MTJ元件包括：形成非磁性金属层的步骤，和有选择地氧化所述非磁性金属层，并且把氧化的部分作为帽状绝缘层的步骤。
146.根据权利要求145所述的制造方法，其中，所述MTJ元件是在相同步骤中同时形成的。
147.根据权利要求145所述的制造方法，其中，重复进行2(N-1)次形成非磁性金属层的步骤和有选择地氧化所述非磁性金属层的步骤。
148.根据权利要求147所述的制造方法，其中，以这样的方式进行了所述非磁性金属层的氧化，以使所述N个MTJ元件具有不同数量的帽状绝缘层。
149.根据权利要求148所述的制造方法，其中，所述MTJ元件的所述帽状绝缘层的数量从具有数量最小的绝缘层(至少为一层)的MTJ元件的帽状绝缘层的数量以2倍顺序递增。
150.根据权利要求147所述的制造方法，其中，所述多个MTJ元件的所述帽状绝缘层的数量等于所述非磁性金属层的数量总和。
151.根据权利要求145所述的制造方法，其中，所述写入字线和所述读出位线分别由波形花纹方法形成。
152.根据权利要求145所述的制造方法，其中，通过在绝缘层上形成布线沟的步骤、形成完全覆盖所述布线沟的金属层的步骤和去掉所述布线沟以外的金属层的步骤，分别形成所述写入字线和所述读出位线。
153.根据权利要求152所述的制造方法，还包含：在形成所述金属层之前形成阻挡金属层的步骤。
154.根据权利要求153所述的制造方法，还包含下列步骤：在形成所述阻挡金属层之前，在所述布线沟的侧壁上形成侧壁隔离层；和在除去了所述布线沟以外的金属层之后的所述金属层上，形成与所述侧壁隔离层的材料相同的帽状绝缘层。
155.根据权利要求154所述的制造方法，其中，所述侧壁隔离层由氮化硅构成。
CNB021526877A 2001-11-29 2002-11-29 磁随机存取存储器及其读出电路、它的制造方法 Expired - Fee Related CN1286115C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP365236/2001 2001-11-29
JP2001365236 2001-11-29

Publications (2)

Publication Number Publication Date
CN1421866A true CN1421866A (zh) 2003-06-04
CN1286115C CN1286115C (zh) 2006-11-22

Family

ID=19175290

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021526877A Expired - Fee Related CN1286115C (zh) 2001-11-29 2002-11-29 磁随机存取存储器及其读出电路、它的制造方法

Country Status (4)

Country Link
US (2) US6944048B2 (zh)
KR (1) KR100528113B1 (zh)
CN (1) CN1286115C (zh)
TW (1) TW582119B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479542A (zh) * 2010-11-29 2012-05-30 希捷科技有限公司 具有多层单元(mlc)数据存储能力的磁性存储单元
CN107004436A (zh) * 2014-12-12 2017-08-01 英特尔公司 用于提升源线电压以减少电阻式存储器中的泄漏的设备
CN110021323A (zh) * 2018-01-10 2019-07-16 中电海康集团有限公司 一次写入多次读取的数据存储器件及系统
CN110660428A (zh) * 2018-06-29 2020-01-07 中电海康集团有限公司 存储器、其写入方法与读取方法
CN110911554A (zh) * 2018-09-14 2020-03-24 东芝存储器株式会社 存储装置
CN110910924A (zh) * 2018-09-18 2020-03-24 联华电子股份有限公司 磁阻式随机存取存储器
CN111833930A (zh) * 2019-04-22 2020-10-27 上海新微技术研发中心有限公司 磁随机存取存储器及其制备方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246567A (ja) * 2001-02-14 2002-08-30 Toshiba Corp 磁気ランダムアクセスメモリ
JP2002299575A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体記憶装置
US6795334B2 (en) 2001-12-21 2004-09-21 Kabushiki Kaisha Toshiba Magnetic random access memory
JP2003196973A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP3808799B2 (ja) 2002-05-15 2006-08-16 株式会社東芝 磁気ランダムアクセスメモリ
JP3766380B2 (ja) * 2002-12-25 2006-04-12 株式会社東芝 磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法
ATE405950T1 (de) * 2003-06-24 2008-09-15 Ibm Selbstausgerichtete leitfähige linien für magnetische direktzugriffsspeicherbausteine auf fet-basis und herstellungsverfahren dafür
US6925000B2 (en) * 2003-12-12 2005-08-02 Maglabs, Inc. Method and apparatus for a high density magnetic random access memory (MRAM) with stackable architecture
KR100527536B1 (ko) * 2003-12-24 2005-11-09 주식회사 하이닉스반도체 마그네틱 램
US7061037B2 (en) * 2004-07-06 2006-06-13 Maglabs, Inc. Magnetic random access memory with multiple memory layers and improved memory cell selectivity
US7075818B2 (en) * 2004-08-23 2006-07-11 Maglabs, Inc. Magnetic random access memory with stacked memory layers having access lines for writing and reading
KR100612878B1 (ko) * 2004-12-03 2006-08-14 삼성전자주식회사 자기 메모리 소자와 그 제조 및 동작방법
JP2006245310A (ja) * 2005-03-03 2006-09-14 Toshiba Corp 磁気記憶装置
JP2008034456A (ja) 2006-07-26 2008-02-14 Toshiba Corp 不揮発性半導体記憶装置
KR100855965B1 (ko) * 2007-01-04 2008-09-02 삼성전자주식회사 서브 셀 어레이를 구비하는 양방향성 ｒｒａｍ 및 이를이용하는 데이터 기입 방법
JP4864760B2 (ja) 2007-02-15 2012-02-01 株式会社東芝 半導体記憶装置及びそのデータ書き込み／読み出し方法
JP4896830B2 (ja) * 2007-07-03 2012-03-14 株式会社東芝 磁気ランダムアクセスメモリ
KR101422093B1 (ko) * 2007-10-10 2014-07-28 한국과학기술원 Ｔｍｒ 소자를 이용한 ａｄ 컨버터
US7804710B2 (en) * 2008-03-31 2010-09-28 International Business Machines Corporation Multi-layer magnetic random access memory using spin-torque magnetic tunnel junctions and method for write state of the multi-layer magnetic random access memory
JP2009259316A (ja) * 2008-04-14 2009-11-05 Toshiba Corp 半導体記憶装置
US8289662B2 (en) * 2008-05-20 2012-10-16 International Business Machines Corporation Tunnel junction resistor for high resistance devices and systems using the same
KR20090126102A (ko) * 2008-06-03 2009-12-08 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
JP2010232475A (ja) * 2009-03-27 2010-10-14 Renesas Electronics Corp 磁気記憶装置およびその製造方法
JP2012069606A (ja) 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
KR20120114611A (ko) * 2011-04-07 2012-10-17 에스케이하이닉스 주식회사 자화성 저장 소자를 구비한 반도체 메모리 장치 및 그 구동방법
WO2013095540A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Memory with elements having two stacked magnetic tunneling junction (mtj) devices
KR102101407B1 (ko) 2013-03-14 2020-04-16 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
KR102235043B1 (ko) * 2014-06-09 2021-04-05 삼성전자주식회사 반도체 메모리 장치
KR102367900B1 (ko) * 2014-11-11 2022-02-25 한국전자통신연구원 디지털 값 생성 장치 및 방법
KR102373793B1 (ko) * 2014-11-11 2022-03-14 한국전자통신연구원 디지털 값 생성 장치 및 방법
US9330758B1 (en) * 2015-03-10 2016-05-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US9882576B1 (en) * 2017-01-04 2018-01-30 Arm Limited Analog to digital converter using correlated electron material devices
DE102018107724B4 (de) * 2017-08-30 2021-08-12 Taiwan Semiconductor Manufacturing Co. Ltd. RRAM-Speicherzelle mit mehreren Filamenten
US10629649B2 (en) 2017-12-29 2020-04-21 Spin Memory, Inc. Method of making a three dimensional perpendicular magnetic tunnel junction with thin-film transistor
TWI657443B (zh) * 2018-03-19 2019-04-21 旺宏電子股份有限公司 記憶體裝置及其操作方法
US11417829B2 (en) * 2018-05-18 2022-08-16 Integrated Silicon Solution, (Cayman) Inc. Three dimensional perpendicular magnetic tunnel junction with thin film transistor array
US11309005B2 (en) 2018-10-31 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Current steering in reading magnetic tunnel junction

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894447A (en) 1996-09-26 1999-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device including a particular memory cell block structure
JP3450657B2 (ja) 1997-07-16 2003-09-29 株式会社東芝 半導体記憶装置
DE19744095A1 (de) 1997-10-06 1999-04-15 Siemens Ag Speicherzellenanordnung
US6169688B1 (en) 1998-03-23 2001-01-02 Kabushiki Kaisha Toshiba Magnetic storage device using unipole currents for selecting memory cells
US5936882A (en) * 1998-03-31 1999-08-10 Motorola, Inc. Magnetoresistive random access memory device and method of manufacture
US5986925A (en) 1998-04-07 1999-11-16 Motorola, Inc. Magnetoresistive random access memory device providing simultaneous reading of two cells and operating method
KR19980024995U (ko) * 1998-04-22 1998-07-25 강영희 이종의 고체 연료를 사용할 수 있는 보일러용 노
US6191972B1 (en) * 1999-04-30 2001-02-20 Nec Corporation Magnetic random access memory circuit
US6259586B1 (en) * 1999-09-02 2001-07-10 International Business Machines Corporation Magnetic tunnel junction sensor with AP-coupled free layer
US6188615B1 (en) 1999-10-29 2001-02-13 Hewlett-Packard Company MRAM device including digital sense amplifiers
US6169689B1 (en) 1999-12-08 2001-01-02 Motorola, Inc. MTJ stacked cell memory sensing method and apparatus
US6473336B2 (en) * 1999-12-16 2002-10-29 Kabushiki Kaisha Toshiba Magnetic memory device
JP2001217398A (ja) 2000-02-03 2001-08-10 Rohm Co Ltd 強磁性トンネル接合素子を用いた記憶装置
DE10020128A1 (de) 2000-04-14 2001-10-18 Infineon Technologies Ag MRAM-Speicher
JP4477199B2 (ja) 2000-06-16 2010-06-09 株式会社ルネサステクノロジ 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリへのアクセス方法および磁気ランダムアクセスメモリの製造方法
US6331943B1 (en) * 2000-08-28 2001-12-18 Motorola, Inc. MTJ MRAM series-parallel architecture
US6314020B1 (en) * 2000-09-29 2001-11-06 Motorola, Inc. Analog functional module using magnetoresistive memory technology
JP2002298572A (ja) * 2001-03-28 2002-10-11 Toshiba Corp 半導体記憶装置
EP1321944B1 (en) * 2001-12-21 2008-07-30 Kabushiki Kaisha Toshiba Magnetic random access memory
TW578149B (en) * 2002-09-09 2004-03-01 Ind Tech Res Inst High density magnetic random access memory

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479542A (zh) * 2010-11-29 2012-05-30 希捷科技有限公司 具有多层单元(mlc)数据存储能力的磁性存储单元
CN102479542B (zh) * 2010-11-29 2015-06-03 希捷科技有限公司 具有多层单元(mlc)数据存储能力的磁性存储单元
CN107004436A (zh) * 2014-12-12 2017-08-01 英特尔公司 用于提升源线电压以减少电阻式存储器中的泄漏的设备
CN107004436B (zh) * 2014-12-12 2021-11-02 英特尔公司 用于提升源线电压以减少电阻式存储器中的泄漏的设备
CN110021323A (zh) * 2018-01-10 2019-07-16 中电海康集团有限公司 一次写入多次读取的数据存储器件及系统
CN110660428A (zh) * 2018-06-29 2020-01-07 中电海康集团有限公司 存储器、其写入方法与读取方法
CN110911554A (zh) * 2018-09-14 2020-03-24 东芝存储器株式会社 存储装置
CN110910924A (zh) * 2018-09-18 2020-03-24 联华电子股份有限公司 磁阻式随机存取存储器
CN111833930A (zh) * 2019-04-22 2020-10-27 上海新微技术研发中心有限公司 磁随机存取存储器及其制备方法
CN111833930B (zh) * 2019-04-22 2022-07-08 上海新微技术研发中心有限公司 磁随机存取存储器及其制备方法

Also Published As

Publication number Publication date
KR20030044837A (ko) 2003-06-09
CN1286115C (zh) 2006-11-22
KR100528113B1 (ko) 2006-01-11
US6944048B2 (en) 2005-09-13
US20030198080A1 (en) 2003-10-23
US20050232002A1 (en) 2005-10-20
US7054189B2 (en) 2006-05-30
TW582119B (en) 2004-04-01
TW200302582A (en) 2003-08-01

Similar Documents

Publication Publication Date Title
CN1286115C (zh) 磁随机存取存储器及其读出电路、它的制造方法
CN1269134C (zh) 磁随机存取存储器及其制造方法
CN1294596C (zh) 磁随机存取存储器及其读出方法、制造方法
CN1310253C (zh) 磁随机存取存储器及其制造方法
CN1210718C (zh) 具备高集成化的存储器阵列的薄膜磁性体存储器
CN1231917C (zh) 可进行稳定的数据读出和数据写入的薄膜磁性体存储器
CN1199186C (zh) 备有具有磁隧道接合部的存储单元的薄膜磁性体存储装置
CN1442859A (zh) 磁性随机存取存储器
CN1469386A (zh) 磁随机存取存储器
CN1282197C (zh) 磁随机存取存储器及其读出方法
CN1448943A (zh) 磁存储装置
CN1305140C (zh) 磁性随机防问存储器及其数据读取方法
CN1207718C (zh) 容易控制数据写入电流的薄膜磁性体存储器
CN1841768A (zh) 自旋注入场效应晶体管、磁随机存取存储器和可重构逻辑电路
CN1263040C (zh) 通过磁场的施加进行数据写入的薄膜磁性体存储装置
CN1197084C (zh) 磁随机存取存储器
CN1193374C (zh) 磁存储装置与磁基片
CN1402254A (zh) 具有含磁隧道结的存储器单元的薄膜磁存储装置
CN1308960C (zh) 磁随机存取存储器及其写入方法
CN1956207A (zh) 自旋注入磁随机存取存储器
CN1497602A (zh) 磁随机存取存储器
CN1610001A (zh) 具有磁阻元件的半导体存储器件及其数据写入方法
CN1490818A (zh) 薄膜磁性体存储器及与之相关的半导体集成电路器件
CN1419241A (zh) 通过双向数据写入磁场实施数据写入的薄膜磁体存储装置
CN1281258A (zh) 半导体集成电路装置及其制造方法和动作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20061122

Termination date: 20091229