JP2020149752A - 記憶装置 - Google Patents

Abstract

【課題】 メモリセルを的確に制御することが可能な記憶装置を提供する。【解決手段】 実施形態に係る記憶装置は、第１の配線グループ内の複数の配線Ｌ１、Ｌ３、Ｌ５と、第２の配線グループ内の複数の配線Ｌ２、Ｌ４、Ｌ６と、それぞれが対応する第１の配線グループ内の配線と対応する第２の配線グループ内の配線との間に接続され、それぞれが抵抗変化記憶素子及び選択素子を含む複数のメモリセルＭ１〜Ｍ９と、を備え、選択されたメモリセルＭ１に印加される電圧をＶａ、選択された配線Ｌ１と配線Ｌ４との間に接続されたメモリセルＭ２に印加される電圧をＶｂ、選択された配線Ｌ２と配線Ｌ３との間に接続されたメモリセルＭ３に印加される電圧をＶｃ、配線Ｌ３と配線Ｌ４との間に接続されたメモリセルＭ４に印加される電圧をＶｄとして、「Ｖａ＞Ｖｄ＞Ｖｂ」且つ「Ｖａ＞Ｖｄ＞Ｖｃ」なる関係が満たされる。【選択図】 図３

Description

本発明の実施形態は、記憶装置に関する。

抵抗変化記憶素子及び選択素子を含むメモリセルが半導体基板上に集積化されたクロスポイント型の記憶装置（半導体集積回路装置）が提案されている。このクロスポイント型の記憶装置では、第１のグループ内の複数の配線（例えば、下層配線）と第２のグループ内の複数の配線（例えば、上層配線）との間に複数のメモリセルが接続されている。

しかしながら、従来は、メモリセルを的確に制御することが可能な記憶装置が必ずしも提案されているとは言えなかった。

米国特許第９０２５３９２号明細書

メモリセルを的確に制御することが可能な記憶装置を提供する。

実施形態に係る記憶装置は、それぞれが第１の方向に延伸する複数の配線を含む第１の配線グループと、それぞれが第２の方向に延伸し且つ前記第１の配線グループに含まれる複数の配線と交差する複数の配線を含む第２の配線グループと、それぞれが前記第１の配線グループ内の対応する配線と前記第２の配線グループ内の対応する配線との間に接続され、それぞれが第１の抵抗状態及び前記第１の抵抗状態よりも抵抗の高い第２の抵抗状態を有する抵抗変化記憶素子及び前記抵抗変化記憶素子に対して直列に接続され且つ前記抵抗変化記憶素子を選択する選択素子を含む複数のメモリセルと、を備える記憶装置であって、選択された前記メモリセルを第１のメモリセル、前記第１のメモリセルに接続された前記第１の配線グループ内の配線を第１配線、前記第１のメモリセルに接続された前記第２の配線グループ内の配線を第２配線、前記第１配線と隣り合う前記第１の配線グループ内の配線を第３配線、前記第２配線と隣り合う前記第２の配線グループ内の配線を第４配線、前記第１配線と前記第４配線との間に接続された前記メモリセルを第２のメモリセル、前記第２配線と前記第３配線との間に接続された前記メモリセルを第３のメモリセル、前記第３配線と前記第４配線との間に接続された前記メモリセルを第４のメモリセルとし、前記第１のメモリセルに印加される電圧をＶａ、前記第２のメモリセルに印加される電圧をＶｂ、前記第３のメモリセルに印加される電圧をＶｃ、前記第４のメモリセルに印加される電圧をＶｄとして、「Ｖａ＞Ｖｄ＞Ｖｂ」且つ「Ｖａ＞Ｖｄ＞Ｖｃ」なる関係が満たされる。

実施形態に係る記憶装置の構成を模式的に示した鳥観図である。 実施形態に係る記憶装置の全体的な構成を示したブロック図である。 実施形態に係る記憶装置の電圧印加方法を説明するための説明図である。 実施形態に係る記憶装置の電圧印加方法を説明するための説明図である。 実施形態に係る記憶装置の変更例を説明するための構成を模式的に示した平面図である。 実施形態に係る記憶装置の変更例を説明するための構成を模式的に示した鳥観図である。

以下、図面を参照して実施形態を説明する。
図１は、実施形態に係る記憶装置（半導体集積回路装置）の構成を模式的に示した鳥観図である。
図１に示すように、本実施形態に係る記憶装置は、第１の配線グループに含まれる複数の配線１０と第２の配線グループに含まれる複数の配線２０との間に複数のメモリセル３０が設けられたクロスポイント型の不揮発性記憶装置である。本実施形態では、下層配線が第１の配線グループに含まれる配線１０に対応し、上層配線が第２の配線グループに含まれる配線２０に対応している。

第１の配線グループに含まれる各配線１０は第１の方向に延伸し、第２の配線グループに含まれる各配線２０は第２の方向に延伸している。配線１０と配線２０とは互いに交差している。具体的には、配線１０と配線２０とは互いに直交している。配線１０及び配線２０の一方はワード線に対応し、配線１０及び配線２０の他方はビット線に対応する。

各メモリセル３０は、対応する配線１０と対応する配線２０との間に接続されており、抵抗変化記憶素子３１と、抵抗変化記憶素子３１に対して直列に接続された選択素子３２とを含んでいる。具体的には、各メモリセル３０は、抵抗変化記憶素子３１と選択素子３２とが、第１の方向及び第２の方向に対して垂直な第３の方向に積層された構造を有している。なお、図１に示した例では、抵抗変化記憶素子３１上に選択素子３２が積層された構成であるが、逆に、選択素子３２上に抵抗変化記憶素子３１が積層された構成であってもよい。

抵抗変化記憶素子３１は、低抵抗状態（第１の抵抗状態）及び低抵抗状態よりも抵抗の高い高抵抗状態（第２の抵抗状態）を有している。したがって、抵抗状態（低抵抗状態及び高抵抗状態）に応じて２値データ（０又は１）を記憶することができる。本実施形態では、抵抗変化記憶素子３１として相変化メモリ（ＰＣＭ：phase change memory）素子を用いている。

選択素子３２は、選択素子３２に対して直列に接続された抵抗変化記憶素子３１を選択するものである。本実施形態では、選択素子３２として非線形な電圧電流特性を有する２端子選択素子を用いている。具体的には、選択素子３２には、ダイオード或いはカルコゲン元素を含んだ２端子スイッチ素子を用いることができる。

カルコゲン元素を含んだ２端子スイッチ素子では、２端子間に印加される電圧が閾電圧よりも小さい場合には、２端子スイッチ素子は高抵抗状態（例えば、電気的に非導通状態）である。２端子間に印加される電圧が閾電圧よりも大きい場合には、２端子スイッチ素子は低抵抗状態（例えば、電気的に導通状態）である。２端子スイッチ素子は、双方向において、上述した機能を有していてもよい。上述したスイッチ素子は、Ｔｅ、Ｓｅ及びＳからなる群から選択された少なくとも１つのカルコゲン元素を含む。或いは、これらのカルコゲン元素を含有する化合物であるカルコゲナイドを含んでいてもよい。また、上述したスイッチ素子は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ及びＳｂからなる群から選択された少なくとも１つの元素を含んでいてもよい。

図２は、実施形態に係る記憶装置（半導体集積回路装置）の全体的な構成を示したブロック図である。
図２に示した記憶装置は、メモリセルアレイ領域１０１、電圧印加回路１０２、電圧印加回路１０３及び制御回路１０４を含んでいる。メモリセルアレイ領域１０１は、図１に示した複数のメモリセル３０が配置された領域である。電圧印加回路１０２は、図１に示した配線１０に電圧を印加するものである。電圧印加回路１０３は、図１に示した配線２０に電圧を印加するものである。制御回路１０４は、電圧印加回路１０２及び電圧印加回路１０３を制御するものである。

次に、本実施形態に係る記憶装置における電圧印加方法について説明する。
従来のクロスポイント型の記憶装置では、選択されたメモリセルに接続された配線１０（選択配線）に−Ｖ／２の電圧が印加され、選択されたメモリセルに接続された配線２０（選択配線）に＋Ｖ／２の電圧が印加される。その他の非選択の配線１０及び非選択の配線２０には０Ｖの電圧が印加される。その結果、選択されたメモリセルには電圧Ｖが印加され、選択配線１０と非選択配線２０との間に接続されたメモリセル並びに選択配線２０と非選択配線１０との間に接続された非選択メモリセルには、電圧Ｖ／２（半選択電圧）が印加される。そのため、選択されたメモリセルで発生する熱によって選択されたメモリセルに隣り合うメモリセル（半選択電圧が印加されるメモリセル）が影響を受け、非選択であるべきメモリセルが誤って選択されてしまうおそれがある。

本実施形態では、上述したような問題を抑制するために、以下に述べるような電圧印加方法を採用している。
図３は、本実施形態の電圧印加方法を説明するための説明図である。図３では、説明の都合上、図１に示した配線１０を配線Ｌ１、Ｌ３及びＬ５で表し、図１に示した配線２０を配線Ｌ２、Ｌ４及びＬ６で表し、図１に示したメモリセル３０をＭ１〜Ｍ９で表している。以下、図３の中央のメモリセルＭ１が選択される場合について説明する。

図３に示すように、選択されたメモリセルを第１のメモリセルＭ１、第１のメモリセルＭ１に接続された配線１０を第１配線Ｌ１、第１のメモリセルＭ１に接続された配線２０を第２配線Ｌ２、第１配線Ｌ１と隣り合った配線１０を第３配線Ｌ３、第２配線Ｌ２と隣り合った配線２０を第４配線Ｌ４、第１配線Ｌ１と隣り合わない配線１０を第５配線Ｌ５、第２配線Ｌ２と隣り合わない配線２０を第６配線Ｌ６、と規定する。

また、第１配線Ｌ１と第４配線Ｌ４との間に接続されたメモリセルを第２のメモリセルＭ２、第２配線Ｌ２と第３配線Ｌ３との間に接続されたメモリセルを第３のメモリセルＭ３、第３配線Ｌ３と第４配線Ｌ４との間に接続されたメモリセルを第４のメモリセルＭ４、第５配線Ｌ５と第６配線Ｌ６との間に接続されたメモリセルを第５のメモリセルＭ５、第１配線Ｌ１と第６配線Ｌ６との間に接続されたメモリセルを第６のメモリセルＭ６、第２配線Ｌ２と第５配線Ｌ５との間に接続されたメモリセルを第７のメモリセルＭ７、第３配線Ｌ３と第６配線Ｌ６との間に接続されたメモリセルを第８のメモリセルＭ８、第４配線Ｌ４と第５配線Ｌ５との間に接続されたメモリセルを第９のメモリセルＭ９、と規定する。

また、図４に示すように、第１のメモリセルＭ１に印加される電圧をＶａ、第２のメモリセルＭ２に印加される電圧をＶｂ、第３のメモリセルＭ３に印加される電圧をＶｃ、第４のメモリセルＭ４に印加される電圧をＶｄ、第５のメモリセルＭ５に印加される電圧をＶｅ、とする。この場合、「Ｖａ＞Ｖｄ＞Ｖｂ」且つ「Ｖａ＞Ｖｄ＞Ｖｃ」なる関係が満たされるようにする。また、「Ｖａ＞Ｖｄ＞Ｖｂ＞Ｖｅ」且つ「Ｖａ＞Ｖｄ＞Ｖｃ＞Ｖｅ」なる関係が満たされることがより好ましい。

また、第１のメモリセルＭ１に印加される電圧Ｖａ、第２のメモリセルＭ２に印加される電圧Ｖｂは、「Ｖａ／２＞Ｖｂ＞０」なる関係が満たされることが好ましく、第１のメモリセルＭ１に印加される電圧Ｖａ、第３のメモリセルＭ３に印加される電圧Ｖｃは、「Ｖａ／２＞Ｖｃ＞０」なる関係が満たされることが好ましい。

さらに、第４のメモリセルＭ４に印加される電圧Ｖｄ、第５のメモリセルＭ５に印加される電圧Ｖｅ、第６のメモリセルＭ６に印加される電圧Ｖｆ、第７のメモリセルＭ７に印加される電圧Ｖｇ、第８のメモリセルＭ８に印加される電圧Ｖｈ、第９のメモリセルＭ６に印加される電圧ｉが、「Ｖａ／２≧Ｖｄ＞０」、「Ｖａ／２≧Ｖｅ＞０」、「Ｖａ／２≧Ｖｆ＞０」、「Ｖａ／２≧Ｖｇ＞０」、「Ｖａ／２≧Ｖｈ＞０」、「Ｖａ／２≧Ｖｉ＞０」、なる関係を満たしていることが好ましい。また、「Ｖｆ＞Ｖｅ」、「Ｖｇ＞Ｖｅ」、「Ｖｈ＞Ｖｅ」、「Ｖｉ＞Ｖｅ」なる関係を満たしていることが好ましい。

また、一般的には、「Ｖｂ＝Ｖｃ」であることが好ましく、「Ｖｆ＝Ｖｇ＝Ｖｈ＝Ｖｉ」であることが好ましい。
上述したような電圧関係を満たすことで、非選択であるべきメモリセルが誤って選択されてしまうという問題を抑制することができ、メモリセルを的確に制御することが可能となる。以下、説明を加える。

先に述べたように、従来の電圧印加方法では、選択された配線１０（Ｌ１）と非選択の配線２０（Ｌ４、Ｌ６）との間に接続されたメモリセル（Ｍ２、Ｍ６）並びに選択された配線２０（Ｌ２）と非選択の配線１０（Ｌ３、Ｌ５）との間に接続された非選択メモリセル（Ｍ３、Ｍ７）には、電圧Ｖ／２（半選択電圧）が印加される。特に、選択されたメモリセル（第１のメモリセルＭ１）と第１の方向で隣り合うメモリセル（第２のメモリセルＭ２）、並びに選択されたメモリセル（第１のメモリセルＭ１）と第２の方向で隣り合うメモリセル（第３のメモリセルＭ３）は、選択された第１のメモリセルＭ１に最も近い。そのため、これらの第２のメモリセルＭ２及び第３のメモリセルＭ３は、選択された第１のメモリセルＭ１で発生する熱の影響を強く受け、非選択であるべき第２のメモリセルＭ２及び第３のメモリセルＭ３が誤って選択されてしまうおそれがある。

本実施形態の電圧印加方法では、第１のメモリセルＭ１に印加される電圧Ｖａ、第２のメモリセルＭ２に印加される電圧Ｖｂ、及び第３のメモリセルＭ３に印加される電圧Ｖｃとの関係を、「Ｖａ／２＞Ｖｂ＞０」及び「Ｖａ／２＞Ｖｃ＞０」とすることができる。すなわち、第１のメモリセルＭ１に印加される電圧の１／２よりも小さな電圧を、第２のメモリセルＭ２及び第３メモリセルＭ３に印加することができる。これにより、非選択であるべき第２のメモリセルＭ２及び第３のメモリセルＭ３が誤って選択されてしまうことを的確に抑制することができる。

また、本実施形態の電圧印加方法では、第１のメモリセルＭ１に斜め方向で隣り合う第４のメモリセルＭ４に印加される電圧Ｖｄを、「Ｖａ／２≧Ｖｄ＞０」とすることができる。そのため、第４のメモリセルＭ４が誤って選択されてしまうことも的確に抑制することができる。

また、一般的には、選択された配線１０（Ｌ１）及び選択された配線２０（Ｌ２）には、互いに極性が逆で且つ絶対値が等しい電圧を印加することが好ましい。例えば、第１配線Ｌ１に印加する電圧を「−Ｖａ／２」とし、第２配線Ｌ２に印加する電圧を「＋Ｖａ／２」とすることが好ましい。また、第３配線Ｌ３及び第４配線Ｌ４には、互いに極性が逆で且つ絶対値が等しい電圧を印加することが好ましい。また、第１配線Ｌ１及び第３配線Ｌ３には、互いに極性が逆の電圧を印加することが好ましく、第２配線Ｌ２及び第４配線Ｌ４には、互いに極性が逆の電圧を印加することが好ましい。例えば、第３配線Ｌ３に印加する電圧を「＋Ｖｄ／２」とし、第４配線Ｌ４に印加する電圧を「−Ｖｄ／２」とすることが好ましい。また、第５配線Ｌ５及び第６配線Ｌ６には、いずれも電圧ゼロ（０Ｖ）を印加することが好ましい。

上述したような電圧を配線１０及び配線２０に印加した場合、第１のメモリセルＭ１に印加される電圧はＶａであり、第４のメモリセルＭ４に印加される電圧はＶｄである。また、第２のメモリセルＭ２に印加される電圧Ｖｂ及び第３メモリセルＭ３に印加される電圧Ｖｃはいずれも、（Ｖａ−Ｖｄ）／２となる。すでに述べたように、本実施形態の電圧印加方法では、第２のメモリセルＭ２に印加される電圧Ｖｂ及び第３メモリセルＭ３に印加される電圧Ｖｃは、第４のメモリセルＭ４に印加される電圧Ｖｄよりも小さい。したがって、「Ｖｄ＞（Ｖａ−Ｖｄ）／２」なる関係が成立する。この関係から、「Ｖｄ＞Ｖａ／３」なる関係が得られる。また、すでに述べたように、「Ｖａ／２≧Ｖｄ」なる関係が成立していることが好まししい。したがって、「Ｖａ／２≧Ｖｄ＞Ｖａ／３」なる関係が成立していることが好ましい。

例えば、第１配線Ｌ１に印加する電圧を「−Ｖａ／２」、第２配線Ｌ２に印加する電圧を「＋Ｖａ／２」とし、第３配線Ｌ３に印加する電圧を「＋Ｖａ／４」、第４配線Ｌ４に印加する電圧を「−Ｖａ／４」とした場合、上述した関係を満たすことができる。この場合、第１のメモリセルＭ１に印加される電圧は「Ｖａ」となり、第２のメモリセルＭ２及び第３メモリセルＭ３に印加される電圧は「Ｖａ／４」となり、第４のメモリセルＭ４に印加される電圧は「Ｖａ／２」となる。

なお、上述した実施形態において、図１に示すように、第１の配線グループに含まれる配線１０が下層配線であり、第２の配線グループに含まれる配線２０が上層配線である場合、「Ｖｂ＞Ｖｃ」なる関係が満たされるようにしてもよい。以下、このような関係を満たす変更例について説明する。なお、基本的な事項は、上述した実施形態と同様である。

図５は、上述したような変更例を説明するための記憶装置の構成を模式的に示した平面図である。
図５に示すように、第１のメモリセルＭ１と第３のメモリセルＭ３との間に第１の絶縁部５１が設けられ、第２のメモリセルＭ２と第４のメモリセルＭ４との間に第２の絶縁部５２が設けられている。第１の絶縁部５１は、第１の部分５１ａと、第２の部分５１ｂと、第１の部分５１ａと第２の部分５１ｂとの間の第３の部分５１ｃとを含み、第２の絶縁部５２は、第１の部分５２ａと、第２の部分５２ｂと、第１の部分５２ａと第２の部分５２ｂとの間の第３の部分５２ｃとを含む。

また、第１のメモリセルＭ１、第３のメモリセルＭ３及び第１の絶縁部５１で構成される第１の構造と、第２のメモリセルＭ２、第４のメモリセルＭ４及び第２の絶縁部５２で構成される第２の構造との間には、第３の絶縁部５３、第４の絶縁部５４及び第５の絶縁部５５が設けられている。第３の絶縁部５３は、第１の構造の第２の構造に対向する側面に沿って第２の方向に連続的に設けられている。第４の絶縁部５４は、第２の構造の第１の構造に対向する側面に沿って第２の方向に連続的に設けられている。第５の絶縁部５５は、第３の絶縁部５３と第４の絶縁部５４との間に設けられ、第２の方向に連続的に設けられている。

第１の絶縁部５１の第１の部分５１ａ及び第２の部分５１ｂ、第２の絶縁部５２の第１の部分５２ａ及び第２の部分５２ｂ、第３の絶縁部５３及び第４の絶縁部５４は、側壁絶縁膜であり、同一の絶縁材料（例えば、シリコン窒化物）によって形成されている。第１の絶縁部５１の第３の部分５１ｃ、第２の絶縁部５２の第３の部分５２ｃ及び第５の絶縁部５５は、セル間絶縁膜であり、同一の絶縁材料（例えば、シリコン酸化物）によって形成されている。

配線１０（下層配線、図示せず）は第１の方向に沿って延伸しており、配線２０（上層配線、図示せず）は第２の方向に沿って延伸している。
図６は、図５に示した変更例の記憶装置の構成を模式的に示した鳥観図である。
図６では、メモリセル３０（図５のメモリセルＭ１〜Ｍ４等に対応）が、抵抗変化記憶素子３１、選択素子３２、電極３３、３４及び３５を含んでいる。また、配線（下層配線）１０が第１の方向に延伸しており、配線（上層配線）２０が第２の方向に延伸している。

図５及び図６に示したような構造は、一般的に、以下のような工程で形成される。
まず、トランジスタ等が設けられた下部領域（図示せず）上に下層配線膜及びメモリセル膜を形成する。続いて、下層配線膜及びメモリセル膜をパターニングし、ラインアンドスペースパターンを形成する。ラインパターン及びスペースパターンは、第１の方向に延伸するパターンである。続いて、ラインパターンの側壁に側壁絶縁膜（例えば、シリコン窒化膜）を形成する。さらに、隣り合った側壁絶縁膜間のスペース内に絶縁膜（例えば、シリコン酸化膜）を形成する。

次に、上述した工程で得られた構造上に上層配線膜を堆積した後、パターニングを行って、ラインアンドスペースパターンを形成する。ラインパターン及びスペースパターンは、第２の方向に延伸するパターンである。このパターニングにより、互いに分離された複数のメモリセルが形成される。続いて、ラインパターンの側壁に側壁絶縁膜（例えば、シリコン窒化膜）を形成する。さらに、隣り合った側壁絶縁膜間のスペース内に絶縁膜（例えば、シリコン酸化膜）を形成する。

以上のような工程によって、図５及び図６に示したような構造が得られる。
図５及び図６に示すように、側壁絶縁膜（第３の絶縁部５３及び第４の絶縁部５４）が第２の方向に延伸しているため、選択メモリセルで発生した熱は、側壁絶縁膜を第２の方向に伝導する。その結果、第１の方向に比べて第２の方向で隣り合ったメモリセルへの影響が大きくなる。

そこで、本変更例では、選択された第１のメモリセルＭ１に第１の方向（配線１０／下層配線の延伸方向）で隣り合った第２のメモリセルＭ２に印加される電圧Ｖｂが、選択された第１のメモリセルＭ１に第２の方向（配線２０／上層配線の延伸方向）で隣り合った第３のメモリセルＭ３に印加される電圧Ｖｃよりも大きくなるようにしている。すなわち、「Ｖｂ＞Ｖｃ」なる関係が満たされるようにしている。

このように、本変更例では、配線１０が下層配線であり、配線２０が上層配線である場合に、「Ｖｂ＞Ｖｃ」なる関係が満たされるようにすることで、熱伝導が非対称であることに起因するメモリセルの誤動作を抑制することが可能となる。
なお、上述した実施形態及び変更例では、抵抗変化記憶素子３１として相変化メモリ（ＰＣＭ）素子を用いていたが、他の抵抗変化記憶素子を用いてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…第１の配線グループ内の配線 ２０…第２の配線グループ内の配線
３０…メモリセル ３１…抵抗変化記憶素子 ３２…選択素子
１０１…メモリセルアレイ領域 １０２…電圧印加回路
１０３…電圧印加回路 １０４…制御回路
５１…第１の絶縁部 ５２…第２の絶縁部 ５３…第３の絶縁部
５４…第４の絶縁部 ５５…第５の絶縁部
Ｍ１〜Ｍ９…第１〜第９のメモリセル
Ｌ１、Ｌ３、Ｌ５…第１の配線グループ内の配線
Ｌ２、Ｌ４、Ｌ６…第２の配線グループ内の配線

Claims (12)

1. それぞれが第１の方向に延伸する複数の配線を含む第１の配線グループと、
   それぞれが第２の方向に延伸し且つ前記第１の配線グループに含まれる複数の配線と交差する複数の配線を含む第２の配線グループと、
   それぞれが前記第１の配線グループ内の対応する配線と前記第２の配線グループ内の対応する配線との間に接続され、それぞれが第１の抵抗状態及び前記第１の抵抗状態よりも抵抗の高い第２の抵抗状態を有する抵抗変化記憶素子及び前記抵抗変化記憶素子に対して直列に接続され且つ前記抵抗変化記憶素子を選択する選択素子を含む複数のメモリセルと、
   を備える記憶装置であって、
   選択された前記メモリセルを第１のメモリセル、前記第１のメモリセルに接続された前記第１の配線グループ内の配線を第１配線、前記第１のメモリセルに接続された前記第２の配線グループ内の配線を第２配線、前記第１配線と隣り合う前記第１の配線グループ内の配線を第３配線、前記第２配線と隣り合う前記第２の配線グループ内の配線を第４配線、前記第１配線と前記第４配線との間に接続された前記メモリセルを第２のメモリセル、前記第２配線と前記第３配線との間に接続された前記メモリセルを第３のメモリセル、前記第３配線と前記第４配線との間に接続された前記メモリセルを第４のメモリセルとし、
   前記第１のメモリセルに印加される電圧をＶａ、前記第２のメモリセルに印加される電圧をＶｂ、前記第３のメモリセルに印加される電圧をＶｃ、前記第４のメモリセルに印加される電圧をＶｄとして、
   「Ｖａ＞Ｖｄ＞Ｖｂ」且つ「Ｖａ＞Ｖｄ＞Ｖｃ」
   なる関係が満たされる
   ことを特徴とする記憶装置。
2. 前記第１配線と隣り合わない前記第１の配線グループ内の配線を第５配線、前記第２配線と隣り合わない前記第２の配線グループ内の配線を第６配線とし、前記第５配線と前記第６配線との間に接続された前記メモリセルを第５のメモリセルとし、
   前記第５のメモリセルに印加される電圧をＶｅとして、
   「Ｖａ＞Ｖｄ＞Ｖｂ＞Ｖｅ」且つ「Ｖａ＞Ｖｄ＞Ｖｃ＞Ｖｅ」
   なる関係が満たされる
   ことを特徴とする請求項１に記載の記憶装置。
3. 前記電圧Ｖａ及び前記電圧Ｖｂは、
   「Ｖａ／２＞Ｖｂ＞０」
   なる関係が満たされ、
   前記電圧Ｖａ及び前記電圧Ｖｃは、
   「Ｖａ／２＞Ｖｃ＞０」
   なる関係が満たされる
   ことを特徴とする請求項１又は２に記載の記憶装置。
4. 前記電圧Ｖａ及び前記電圧Ｖｄは、
   「Ｖａ／２≧Ｖｄ＞０」
   なる関係が満たされる
   ことを特徴とする請求項１乃至３のいずれか１項に記載の記憶装置。
5. 前記電圧Ｖａ及び前記電圧Ｖｄは、
   「Ｖａ／２≧Ｖｄ＞Ｖａ／３」
   なる関係が満たされる
   ことを特徴とする請求項１乃至４のいずれか１項に記載の記憶装置。
6. 前記抵抗変化記憶素子と前記抵抗変化記憶素子に対して直列に接続された前記選択素子とは、前記第１の方向及び前記第２の方向に対して垂直な第３の方向に積層されている
   ことを特徴とする請求項１乃至５のいずれか１項に記載の記憶装置。
7. 前記第１の配線グループ内の配線は下層配線であり、前記第２の配線グループ内の配線は上層配線であり、
   「Ｖｂ＞Ｖｃ」
   なる関係が満たされる
   ことを特徴とする請求項１乃至６のいずれか１項に記載の記憶装置。
8. それぞれが第１の方向に延伸する複数の配線を含む第１の配線グループと、
   それぞれが第２の方向に延伸し且つ前記第１の配線グループに含まれる複数の配線と交差する複数の配線を含む第２の配線グループと、
   それぞれが前記第１の配線グループ内の対応する配線と前記第２の配線グループ内の対応する配線との間に接続され、それぞれが第１の抵抗状態及び前記第１の抵抗状態よりも抵抗の高い第２の抵抗状態を有する抵抗変化記憶素子及び前記抵抗変化記憶素子に対して直列に接続され且つ前記抵抗変化記憶素子を選択する選択素子を含む複数のメモリセルと、
   を備える記憶装置であって、
   前記抵抗変化記憶素子と前記抵抗変化記憶素子に対して直列に接続された前記選択素子とは、前記第１の方向及び前記第２の方向に対して垂直な第３の方向に積層されており、
   前記第１の配線グループ内の配線は下層配線であり、前記第２の配線グループ内の配線は上層配線であり、
   選択された前記メモリセルを第１のメモリセル、前記第１のメモリセルに接続された前記第１の配線グループ内の配線を第１配線、前記第１のメモリセルに接続された前記第２の配線グループ内の配線を第２配線、前記第１配線と隣り合う前記第１の配線グループ内の配線を第３配線、前記第２配線と隣り合う前記第２の配線グループ内の配線を第４配線、前記第１配線と前記第４配線との間に接続された前記メモリセルを第２のメモリセル、前記第２配線と前記第３配線との間に接続された前記メモリセルを第３のメモリセル、前記第３配線と前記第４配線との間に接続された前記メモリセルを第４のメモリセルとし、
   前記第２のメモリセルに印加される電圧をＶｂ、前記第３のメモリセルに印加される電圧をＶｃとして、
   「Ｖｂ＞Ｖｃ」
   なる関係が満たされる
   ことを特徴とする記憶装置。
9. 前記第１のメモリセルと前記第３のメモリセルとの間に設けられた第１の絶縁部と、
   前記第２のメモリセルと前記第４のメモリセルとの間に設けられた第２の絶縁部と、
   前記第１のメモリセル、前記第３のメモリセル及び前記第１の絶縁部を含む第１の構造と前記第２のメモリセル、前記第４のメモリセル及び前記第２の絶縁部を含む第２の構造との間に設けられ、前記第１の構造の前記第２の構造に対向する側面に沿って前記第２の方向に連続的に設けられた第３の絶縁部と、
   前第１の構造と前記第２の構造との間に設けられ、前記第２の構造の前記第１の構造に対向する側面に沿って前記第２の方向に連続的に設けられた第４の絶縁部と、
   前記第３の絶縁部と前記第４の絶縁部との間に設けられ、前記第２の方向に連続的に設けられた第５の絶縁部と、
   をさらに備えることを特徴とする請求項７又は８に記載の記憶装置。
10. 前記抵抗変化記憶素子は、相変化メモリ素子である
    ことを特徴とする請求項１乃至９のいずれか１項に記載の記憶装置。
11. 前記選択素子は、非線形な電圧電流特性を有する２端子選択素子である
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の記憶装置。
12. 前記第１の配線グループ内の配線と前記第２の配線グループ内の配線とは互いに直交している
    ことを特徴とする請求項１乃至１１のいずれか１項に記載の記憶装置。

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