KR20160063067A - 저항 메모리 소자 및 그 제조 방법 - Google Patents
저항 메모리 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20160063067A KR20160063067A KR1020140166605A KR20140166605A KR20160063067A KR 20160063067 A KR20160063067 A KR 20160063067A KR 1020140166605 A KR1020140166605 A KR 1020140166605A KR 20140166605 A KR20140166605 A KR 20140166605A KR 20160063067 A KR20160063067 A KR 20160063067A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- resistance
- resistive
- resistive layer
- lower electrode
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 238000003780 insertion Methods 0.000 claims abstract description 96
- 230000037431 insertion Effects 0.000 claims abstract description 96
- 230000008859 change Effects 0.000 claims abstract description 34
- 239000010410 layer Substances 0.000 claims description 280
- 239000011229 interlayer Substances 0.000 claims description 17
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 claims 22
- 238000000151 deposition Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 claims 1
- 239000000463 material Substances 0.000 description 38
- 230000002687 intercalation Effects 0.000 description 17
- 238000009830 intercalation Methods 0.000 description 17
- 239000004065 semiconductor Substances 0.000 description 6
- 238000009826 distribution Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052593 corundum Inorganic materials 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000005415 magnetization Effects 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000005280 amorphization Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- -1 chalcogenide compound Chemical class 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
저항 메모리 소자 및 그 제조방법에 관한 기술로, 저항 메모리 소자는, 하부 전극, 상기 하부 전극 상부의 저항 변화 영역에 형성되는 저항층, 상기 저항층 상부에 형성되는 상부 전극, 및 상기 상부 전극으로부터 하부 전극으로 형성되는 상기 저항층의 리셋 커런트 패스를 상기 하부 전극 표면에 대해 수직 또는 수평 방향으로 우회시키도록 구성되는 삽입층을 포함한다.
Description
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 저항 메모리 소자 및 그 제조 방법에 관한 것이다.
IT 기술의 급격한 발전에 따라 대용량의 정보를 무선으로 처리하는 휴대 정보 통신 시스템 및 기기의 개발에 적합한 초고속 및 대용량 등의 특성을 갖는 차세대 메모리 장치가 요구되고 있다. 차세대 반도체 메모리 장치는 일반적인 플래쉬 메모리 장치의 비휘발성, SRAM(Static Random Access Memory)의 고속 동작, 및 DRAM(Dynamic RAM)의 고집적성 등을 포함하면서, 더 낮은 소비 전력이 요구된다. 이와 같은 차세대 반도체 메모리 장치로는 일반적인 메모리 장치에 비해 전력, 데이터의 유지 및 기입/독취 특성이 우수한 FRAM(Ferroelectric RAM), MRAM(Magnetic RAM), 상변화 메모리(Phase-change RAM) 또는 NFGM(Nano Floating Gate Memory)등의 소자가 연구되고 있다. 그 중 상변화 메모리 소자는 단순한 구조를 가지면서 저렴한 비용으로 제조될 수 있으며, 고속 동작이 가능하므로 차세대 반도체 메모리 장치로 활발히 연구되고 있다.
상변화 메모리 소자는 인가되는 커런트로부터 발생되는 열에 따라 그 결정 상태가 변화되는 상변화막을 갖는다. 현재 상변화 메모리 소자에 적용되는 상변화막으로는 게르마늄(Ge), 안티몬(Sb) 및 텔루트(Te)로 구성된 칼코게나이드 화합물(Ge-Sb-Te:GST)이 주로 이용되고 있다. GST와 같은 상변화막은 공급되는 커런트의 크기 및 시간에 따라 발생되는 열에 의하여 그 결정 상태가 변화된다. 이와 같은 상변화막은 비정질 상태에서 높은 비저항을 갖고, 결정 상태에서는 낮은 비저항을 가지므로, 메모리 장치의 데이터 저장 매체로 사용될 수 있다.
상변화막은 그것의 결정화 특성에 의해 비정질에서 결정질의 변화는 비교적 용이하나, 결정질에서 비정질로의 전환은 많은 커런트를 필요로 한다. 결정질에서 비정질로 전환시 필요한 커런트를 리셋 커런트라 하며, 현재 상변화 메모리 소자는 리셋 커런트를 줄이기 위한 노력이 계속되고 있다.
본 발명의 실시예는 리셋 커런트를 줄일 수 있는 저항 메모리 소자를 제공하는 것이다.
또한, 본 발명은 리셋 커런트를 줄이면서 멀티 레벨을 구현할 수 있는 저항 메모리 소자를 제공하는 것이다.
또한, 본 발명은 상기한 저항 메모리 소자의 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 저항 메모리 소자는 저항층 및 상기 저항층의 리셋 변환시 커런트 패스를 변경하는 적어도 하나의 삽입층을 포함하며, 상기 삽입층은 비정절 저항층의 저항 값보다는 낮고 결정질 저항층의 저항 값보다는 높은 저항 값을 갖는다.
또한, 본 발명의 일 실시예에 따른 저항 메모리 소자는 하부 전극, 상기 하부 전극 상부의 저항 변화 영역에 형성되는 저항층, 상기 저항층 상부에 형성되는 상부 전극, 및 상기 상부 전극으로부터 하부 전극으로 형성되는 상기 저항층의 리셋 커런트 패스를 상기 하부 전극 표면에 대해 수직 또는 수평 방향으로 우회시키도록 구성되는 삽입층을 포함한다.
또한, 본 발명의 일 실시예에 따른 저항 메모리 소자의 제조방법은 하부 전극을 형성하는 단계, 상기 하부 전극 상부에 삽입층을 포함하는 가변 저항 구조물을 형성하는 단계, 및 상기 저항층 상부에 상부 전극을 형성하는 단계를 포함하며, 상기 삽입층은 상기 가변 저항 구조물에 형성되는 리셋 커런트 패스를 상기 하부 전극의 표면 방향에 대해 수직 및 수평 방향으로 변경하도록 형성한다.
본 발명에 따르면, 가변 저항 구조물내에 다양한 형태의 삽입층을 개재하여, 다양한 커런트 패스를 제공한다. 이에 따라, 리셋 커런트 감소를 유도할 수 있으며, 다양한 저항 값을 제공할 수 있어, 멀티 레벨을 실현할 수 있다.
가변 저항 구조물내에 다양한 형태로 삽입층이 개재 됨에 따라, 저항층과 하부 전극의 접촉 면적을 감소시킬 수 있어, 리셋 커런트를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 2는 도 1의 저항 메모리 소자의 비정질 변환시 커런트 흐름을 보여주는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 4는 도 3의 저항 메모리 소자의 비정질 변환시 커런트 흐름을 보여주는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 6은 도 5의 저항 메모리 소자의 비정질 변환시 커런트 흐름을 보여주는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 8은 도 7의 저항 메모리 소자의 비정질 변환시 커런트 흐름을 보여주는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 10은 도 9의 저항 메모리 소자의 비정질 변환시 커런트 흐름을 보여주는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 12는 도 11의 저항 메모리 소자의 비정질 변환시 커런트 흐름을 보여주는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 14는 도 13의 저항 메모리 소자의 비정질 변환시 커런트 흐름을 보여주는 단면도이다.
도 15는 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 16은 도 15에 제시된 저항 메모리 소자가 초기 비정질 상태로 변환된 구조를 보여주는 단면도이다.
도 17은 도 16에 제시된 초기 비정질 상태로 변환된 저항 메모리 소자의 커런트 흐름을 보여주는 단면도이다.
도 18는 도 15에 제시된 저항 메모리 소자가 완전 비정질 상태로 변환된 구조를 보여준다.
도 19는 도 18에 제시된 완전 비정질 상태로 변환된 저항 메모리 소자의 커런트 흐름을 보여주는 단면도이다.
도 20은 본 발명의 일 실시예에 따른 저항 메모리 셀의 저항 분포 및 커런트에 따른 저항 값을 보여주는 그래프이다.
도 21은 본 발명의 다른 실시예에 따른 저항 메모리 셀의 저항 분포 및 커런트에 따른 저항을 보여주는 그래프이다.
도 22는 본 발명의 일 실시예에 따른 저항 메모리 셀의 등가 회로도이다.
도 23 내지 도 26은 본 발명의 일 실시예에 따른 저항 메모리 소자의 제조방법을 설명하기 위한 각 공정 별 단면도이다.
도 27 내지 도 35는 본 발명의 일 실시예에 따른 저항 메모리 소자의 제조방법을 설명하기 위한 각 공정 별 단면도이다.
도 36은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자의 사시도이다.
도 2는 도 1의 저항 메모리 소자의 비정질 변환시 커런트 흐름을 보여주는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 4는 도 3의 저항 메모리 소자의 비정질 변환시 커런트 흐름을 보여주는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 6은 도 5의 저항 메모리 소자의 비정질 변환시 커런트 흐름을 보여주는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 8은 도 7의 저항 메모리 소자의 비정질 변환시 커런트 흐름을 보여주는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 10은 도 9의 저항 메모리 소자의 비정질 변환시 커런트 흐름을 보여주는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 12는 도 11의 저항 메모리 소자의 비정질 변환시 커런트 흐름을 보여주는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 14는 도 13의 저항 메모리 소자의 비정질 변환시 커런트 흐름을 보여주는 단면도이다.
도 15는 본 발명의 일 실시예에 따른 저항 메모리 소자의 개략적인 단면도이다.
도 16은 도 15에 제시된 저항 메모리 소자가 초기 비정질 상태로 변환된 구조를 보여주는 단면도이다.
도 17은 도 16에 제시된 초기 비정질 상태로 변환된 저항 메모리 소자의 커런트 흐름을 보여주는 단면도이다.
도 18는 도 15에 제시된 저항 메모리 소자가 완전 비정질 상태로 변환된 구조를 보여준다.
도 19는 도 18에 제시된 완전 비정질 상태로 변환된 저항 메모리 소자의 커런트 흐름을 보여주는 단면도이다.
도 20은 본 발명의 일 실시예에 따른 저항 메모리 셀의 저항 분포 및 커런트에 따른 저항 값을 보여주는 그래프이다.
도 21은 본 발명의 다른 실시예에 따른 저항 메모리 셀의 저항 분포 및 커런트에 따른 저항을 보여주는 그래프이다.
도 22는 본 발명의 일 실시예에 따른 저항 메모리 셀의 등가 회로도이다.
도 23 내지 도 26은 본 발명의 일 실시예에 따른 저항 메모리 소자의 제조방법을 설명하기 위한 각 공정 별 단면도이다.
도 27 내지 도 35는 본 발명의 일 실시예에 따른 저항 메모리 소자의 제조방법을 설명하기 위한 각 공정 별 단면도이다.
도 36은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자의 사시도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 저항 메모리 셀은 베이스층(도시되지 않음) 상에 형성되는 하부 전극(110)을 포함할 수 있다. 여기서, 상기 베이스층은 스위칭 소자(도시되지 않음)을 포함하는 층이거나, 스위칭 소자를 포함하는 반도체 기판일 수 있다.
하부 전극(110) 상부에 적어도 하나의 커런트 패스를 갖는 저항층(120)이 형성될 수 있다. 저항 변화 영역(PC)은 예를 들어, 하부 전극(110)의 표면 혹은 저항층(120)의 상부 표면에 대해 적어도 하나의 수평 및 수직인 방향의 커런트 패스(I1)가 생성되도록 구성될 수 있다. 저항 변화 영역(PC)은 저항층(120) 및 저항층(120)내에 형성되는 삽입층(125)을 포함할 수 있다. 삽입층(125)은 소정 선폭을 가지며 저항층(120)내에 플러그(plug) 형태로 형성될 수 있다. 본 실시예의 삽입층(125)의 두께(플러그의 깊이)는 저항층(120)의 두께보다 얕을 수 있다.
저항층(120)은 예를 들어, 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층 등이 이용될 수 있다. 삽입층(125)은 비정질 상태의 저항층(120)의 저항 값보다는 낮은 저항 값을 갖고, 결정질 상태의 저항층(120)의 저항 값보다는 높은 저항 값을 갖는 물질이 이용될 수 있다. 삽입층(125)은 도전층, 도전성을 갖는 질화 물질, 및 도전성을 갖는 산화 물질중 하나가 이용될 수 있으며, 예를 들어, AlN, BN, Al2O3, TaN, W, WN, CoW, NiW, 또는 YiOx가 이용될 수 있다.
저항 변화 영역(PC) 상부에 상부 전극(140)이 형성된다.
저항층(120)이 리셋 상태가 되도록 전압을 인가하면, 도 2에 도시된 바와 같이, 하부 전극(110)의 발열에 의해, 저항층(120)의 일부가 비정질화된다. 도 2의 도면 부호 120a는 결정질 저항층을 지시하고, 120b는 비정질 저항층을 지시한다. 잘 알려진 바와 같이, 저항층(120)의 비정질화는 저항층(120)의 중심으로부터 시작된다. 이에 따라, 도 2에서 보여지는 바와 같이, 저항 변화 영역(PC), 즉, 저항층(120)의 중심 부분부터 점진적으로 비정질화되기 시작한다.
저항 변화 영역(PC)내에 발생되는 커런트 패스(I1)는 상부 전극(14)으로부터 결정질 저항층(120a)을 따라 흐르다가(수직 방향) 비정질 저항층(120b)에 도달되면, 상기 비정질 저항층(120b)보다 낮은 저항 값을 갖는 삽입층(125)을 따라 우회된다(수평 방향). 상기 삽입층(125)을 따라 흐르던 커런트 패스(I1)가 다시 결정질 저항층(120a)을 만나게 되면, 상대적으로 낮은 저항 값을 갖는 결정질 저항층(120a)을 따라 흐르게 된다.
삽입층(125)이 개재됨에 따라, 커런트 패스(I1)가 변경되므로써, 커런트 량이 변화될 수 있다. 이에 따라, 리셋 커런트에 대한 저항 변화 영역(PC)의 저항의 비(기울기)가 변화된다. 즉, 저항 변화 영역(PC)은 셋 상태의 저항 값 및 리셋 상태의 저항 값 외에, 중간 상태의 저항 값을 확보할 수 있어, 멀티 레벨을 실현할 수 있다.
도 3을 참조하면, 삽입층(125a)의 깊이를 상기 저항층(120)의 두께만큼 연장시킬 수 있다.
이와 같은 경우, 도 4에 도시된 바와 같이, 리셋 커런트 패스(I2)는 상술한 바와 같이 비정질 저항층(120b)에 도달되는 경우, 상기 삽입층(125a)로 경로가 변환될 수 있다. 이때, 삽입층(125a)이 저항층(120)을 관통하는 형태로 형성됨에 따라, 리셋 커런트 패스(I2)의 삽입층(125a) 경유 길이가 연장될 수 있다.
도 5에 도시된 바와 같이, 삽입층(126)은 저항 변화 영역(PC)의 외벽을 따라 형성될 수 있고, 저항층(120)은 상기 삽입층(126)으로 둘러싸인 공간에 형성될 수 있다.
저항 변화 영역(PC)을 리셋 상태를 만들기 위한 리셋 전압 인가하면, 저항 변화 영역(PC)의 중심에 위치하는 저항층(120)부터 서서히 비정질화된다. 이에 따라, 도 6에 도시된 바와 같이, 상부 전극(140)으로부터 전달되는 커런트(I3)는 비정질 저항층(120b) 부분에서 상기 삽입층(126)으로 우회하여 흐르다가 결정질 저항층(120a)을 통해 하부 전극(110)으로 흐르게 된다.
도 7을 참조하면, 삽입층(126a)은 저항 변화 영역(PC)의 측벽에 형성될 수 있다. 이와 같은 경우, 상부 전극(140)으로부터 전달되는 커런트(I4)는 비정질 저항층(120b)에 도달되면 상대적으로 낮은 저항 값을 갖는 상기 삽입층(126a)으로 경로를 변경하였다가 다시 결정질 저항층(120a)으로 우회하여 흐르게 된다.
또한, 도 9 및 도 11을 참조하면, 저항층(120)을 관통하는 플러그 형태의 삽입층(125a-1, 125a-2, 125-3...)을 상기 저항층(120)내에 복수개 형성할 수 있다.
복수 개의 삽입층(125a-1, 125a-2, 125-3..)의 형성에 따라, 도 10 및 도 12에 도시된 바와 같이, 하나의 저항 변화 영역(PC)내에 복수의 비정질 존(zone)이 발생된다. 이에 따라, 저항 변화 영역(PC)내에 다양한 형태의 수직 및 수평 방향으로의 커런트 패스(I5, I6)가 생성된다. 이와 같은 다양한 형태의 커런트 패스(I5,I6)가 형성됨에 따라, 저항 기울기가 가변되어, 복수의 저항 레벨을 얻을 수 있다.
도 13을 참조하면, 삽입층(127)은 하부 전극(110) 표면에 대해 수평인 형태로 구성될 수 있다. 이와 같은 수평 삽입층(127)이 형성됨에 따라, 도 14에 도시된 바와 같이, 커런트 패스(I7)는 비정질 저항층(120b)에 도달되면, 삽입층(127)으로 경로를 변환하였다가 다시 결정질 저항층(120a)으로 우회한다.
또한, 저항 변화 영역(PC)은 도 15에 도시된 바와 같이, 저항층(120), 수직 삽입층(128) 및 수평 삽입층(129)으로 구성될 수 있다.
저항층(120)은 저항 변화 영역(PC)의 내측벽에 실린더 형태로 형성될 수 있다. 수직 삽입층(128)은 저항층(120)의 내측벽에 실린더 형태로 형성될 수 있다. 저항층(120) 및 수직 삽입층(128)은 상기 하부 전극(110)의 표면에 대해 수직을 이루는 형태로 형성될 수 있다. 수평 삽입층(129)은 수직 삽입층(128)으로 둘러싸여진 공간을 분할하도록 형성될 수 있다. 수평 삽입층(129)은 적어도 한 개 이상으로 구성될 수 있으며, 상기 하부 전극(110)의 표면과 실질적으로 평행하는 표면을 갖는다.
수평 삽입층(129)들 사이, 수평 삽입층(129)과 하부 전극(110) 사이, 및 수평 삽입층(129)과 상부 전극(140) 사이에 절연막(135)이 개재될 수 있다.
상기 수직 삽입층(128) 및 수평 삽입층(129)은 실질적으로 동일한 저항 값을 갖거나, 혹은 수평 삽입층(129)이 수직 삽입층(128) 보다 낮은 저항 값을 가질 수 있다. 예를 들어, 수평 삽입층(129)의 두께가 상기 수직 삽입층(128)의 폭 보다 큰 경우, 상기 수직 및 수평 삽입층(128,129)은 동일 물질로 형성될 수 있다. 한편, 수직 삽입층(128)의 폭 및 수평 삽입층(129)의 두께가 동일한 경우, 수평 삽입층(129)은 수직 삽입층(128)의 저항 값 보다 더 낮은 저항 값을 갖는 물질로 형성될 수 있다.
또한, 수직 및 수평 삽입층(128,129)의 저항 값은 비정질 저항층(120b)의 저항 값보다 낮은 값을 갖고, 결정질 저항층(120a)의 저항 값 보다 높은 저항 값을 가질 수 있다. 이에 따라, 저항층(120)의 비정질화될 때(리셋 상태가 될 때), 적절히 수직 및 수평 삽입층(128,129)로 커런트가 흐르도록 설계된다. 이와 같은 수직 및 수평 삽입층(128,129)은 상술한 바와 같이, 도전층, 도전성을 갖는 질화 물질, 및 도전성을 갖는 산화 물질중 하나, 예를 들어, AlN, BN, Al2O3, TaN, W, WN, CoW, NiW, 또는 YiOx가 이용될 수 있다.
이와 같은 구성의 저항 메모리 셀에 초기 리셋 전압을 제공하는 경우, 도 16에 도시된 바와 같이, 저항층(120)의 중심 부분에서 상변화가 일어나기 시작한다. 미설명 부호 120b-1은 초기 리셋 전압 공급에 따른 비정질 저항층을 지시한다. 상기 초기 리셋 전압에 따른 비정질 저항층(120b-1)는 전체 가변 저항 저항층(120)의 적은 부분을 차지할 수 있다.
잘 알려진 바와 같이, 비정질층은 결정질층 보다 높은 저항을 갖는다. 그러므로, 도 17에서와 같이, 상부 전극(140)에서 하부 전극(110)으로 향하는 커런트 패스(I8)는 결정질 저항층(120a)을 따라 지나다가 초기 비정질 저항층(120b-1) 부분에서 상대적으로 낮은 저항 값을 갖는 수직 삽입층(128)으로 우회될 수 있다. 이에 따라, 상기 커런트 패스(I8)는 초기 비정질 저항층(120b-1)과 대응되는 수직 삽입층(128)에 형성된다. 이때, 초기 비정질 저항층(120b-1)은 전체 저항층(120)의 길이에 비해 비교적 적은 면적을 차지하기 때문에, 수평 삽입층(129)쪽으로의 우회하기 전에 다시 결정질 저항층(120a)으로 리턴될 수 있다. 이와 같이, 커런트 패스(I8)가 비정질 저항층(120b-1)보다 낮은 저항 값을 갖는 수직 삽입층(128)으로 우회됨에 따라, 커런트에 따른 저항의 기울기가 가변될 수 있다. 도 17의 우측 부분에 커런트 패스(I8)에 대한 등가 저항이 도시되어 있다.
리셋 전압이 충분히 공급되는 경우, 도 18에 도시된 바와 같이, 저항 메모리 셀은 완전 리셋된다. 이에 따라, 저항층(120)의 대부분 영역이 비정질 저항층(120b-2)이 되고, 가장자리 일부만이 결정질 상태(120a)를 유지하게 된다.
도 19에 도시된 것과 같이, 상부 전극(140)으로부터 제공되는 커런트 패스(I9)는 상기 비정질 저항층(120b-2)을 지나는 대신, 더 낮은 저항 값을 갖는 수직 삽입층(128) 및/또는 수평 삽입층(129)으로 진행 방향을 우회한다. 이때, 수평 삽입층(129)으로 커런트 패스(I9)가 우회할 수 있는 조건은 상술한 바와 같이, 수평 삽입층(129)의 저항 값이 낮거나, 또는 수평 삽입층(129)의 두께가 상기 수직 삽입층(128)의 폭 보다 큰 경우일 수 있다.
이에 따라, 커런트 패스(I9)는 도 17의 커런트 패스(I8)보다 삽입층들(128,129)을 지나는 길이가 증대되기 때문에, 커런트에 따른 저항 값 및 그것의 기울기가 가변될 수 있다. 도 19의 우측 부분에 커런트 패스(I9)에 대한 등가 저항이 도시되어 있다. 완전 비정질화 상태의 커런트 패스(I9)는 도 17의 커런트 패스(I8)보다 더 많은 경로의 저항을 지나기 때문에 도 19에 도시된 바와 같이 등가 저항 패스가 가변되고 이에 따라 저항값이 가변된다.
이와 같이, 다양한 형태의 삽입층의 형성에 따라, 도 20에 도시된 바와 같이, 저항 메모리 셀의 저항 분포 및 커런트에 따른 저항 값(resistance)이 가변될 수 있다. 즉, 커런트 우회 기능을 갖는 삽입층들의 형성에 따라, 일반적인 저항 산포(200(Reset), 210(Set)) 외에, 추가 저항 산포(230)가 생성된다. 추가 저항 산포(230)는 피크 및 진폭 면에서 일반 저항 산포(200,210)에 대해 마진(margin)을 가지기 때문에, 추가 저항 산포(230)에 대한 데이터 독출이 가능해진다. 도 20의 우측 도면의 A는 삽입층을 포함하지 않는 경우의 저항 기울기를 지시하고, B는 삽입층을 포함하는 경우의 저항 기울기를 지시한다. 즉, 삽입층의 개재에 따라, 커런트 패스가 가변되기 때문에, 유효 저항 값이 가변되어 저항 기울기가 가변되는 것이다.
도 17 내지 도 19와 같이, 복수의 삽입층이 개재되는 경우, 복수의 커런트 패스가 형성되기 때문에, 도 21에 도시된 바와 같이, 셋(P3) 및 리셋(P0)외에 복수의 저항 산포들이 형성될 수 있다. 이에 따라, MLC(Multi Level Cell) 구현이 가능하다.
또한, 상술한 바와 같이 다양한 형태의 삽입층이 개재되는 경우, 저항 메모리 셀은 도 22의 등가 회로로 구현될 수 있다.
도 22에 도시된 바와 같이, 워드 라인(WL) 및 비트 라인(BL)과 연결되는 억세스 디바이스(AD) 및 억세스 디바이스(AD)와 연결되는 제 1 및 제 2 저항(R1,R2)을 포함할 수 있다. 제 1 저항(R1)은 실질적으로 데이터 저장이 이루어지는 저항층의 저항을 지시하고, 제 2 저항(R2)은 적어도 하나의 삽입층들의 저항을 지시할 수 있으며, 제 2 저항(R2)은 삽입층의 형태 및 구조에 따라 그 값이 가변될 수 있어, 가변 저항의 형태로 표시하였다. 이에 따라, 셋 상태의 저항은 실제 데이터 저장 부재인 가변 저항 물질의 결정질 저항값에 의해 결정되고, 리셋 상태의 저항은 가변 저항 물질의 비정질 저항값 및 상기 삽입층들의 저항값의 합산 값에 의해 결정될 수 있다. 이에 따라, 다양한 저항 분포 및 저항값을 갖는 메모리 셀을 구성할 수 있다.
도 23 내지 도 26을 참조하여, 플러그 형태의 수직 삽입층을 포함하는 저항 메모리 소자의 제조방법을 설명한다.
도 23을 참조하면, 하부 전극(110)을 형성한다. 하부 전극(110) 상부에 가변 저항층(120)을 형성한다.
도 24를 참조하면, 저항층(120) 내부를 소정 부분 식각하여, 홀(H)을 형성한다. 상기 홀(H)은 도 1과 같이 저항층(120)의 두께보다 작은 깊이를 갖거나, 도 3과 같이 저항층(120)의 두께와 동일한 깊이를 가질 수 있다. 또한, 상기 홀(H)은 도 1 및 도 3과 같이, 하나의 메모리 셀 당 하나가 형성될 수 도 있고, 도 7, 도 9 및 도 11과 같이, 하나의 메모리 셀 당 복수 개가 형성될 수 있다.
도 25에 도시된 바와 같이, 홀(H)이 매립되도록 저항층(120) 상부에 삽입층 물질(123)을 형성한다. 다음, 도 26에 도시된 바와 같이, 삽입층 물질(123)을 상기 저항층(120) 표면이 노출되도록 평탄화하여, 삽입층(125)을 형성한다. 그후 도면에 도시되지는 않았지만, 상부 전극을 삽입층(125) 및 저항층(120) 상부에 형성될 수 있다.
도 27 및 도 30을 참조하여, 본 발명의 일 실시예에 따른 저항 메모리 소자의 제조방법을 설명하기로 한다.
도 27을 참조하면, 반도체 기판(210) 상부에 제 1 층간 절연막(215)을 형성한다. 제 1 층간 절연막(215)은 이후 형성될 하부 전극간을 절연시키기 위한 막으로서, 내열 특성이 우수한 실리콘 질화막이 이용될 수 있다.
도 28을 참조하면, 제 1 층간 절연막(215)의 소정 부분을 패터닝하여, 하부 전극용 홀(H1)을 형성한다. 예를 들어, 하부 전극용 홀(H1)은 각 메모리 셀 마다 하나씩 형성될 수 있다.
도 29를 참조하면, 상기 하부 전극용 홀(H1) 내부가 충진되도록 도전층을 형성한다. 상기 도전층을 제 1 층간 절연막(215)이 노출되도록 평탄화하여, 상기 하부 전극용 홀(H1)내에 하부 전극(220)을 형성한다.
도 30을 참조하면, 하부 전극(220)이 형성된 제 1 층간 절연막(215) 상부에 절연막 및 삽입 물질층을 교대로 적층한다. 도면 부호 225a는 제 1 절연막을 지시하고, 225b는 제 2 절연막을 지시하고, 225c는 제 3 절연막을 지시한다. 또한, 도면 부호 230a는 제 1 삽입 물질층을 지시하고, 230b는 제 2 삽입 물질층을 지시한다. 제 1 삽입 물질층(230a) 및 제 2 삽입 물질층(230b)은 실질적으로 동일한 저항 값을 가질 수 있다. 제 1 내지 제 3 절연막(225a,225b,225c)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 질산화막이 이용될 수 있다. 제 1 및 제 2 삽입 물질층(230a,230b)은 도전층, 도전성을 갖는 질화 물질, 및 도전성을 갖는 산화 물질중 하나가 이용될 수 있으며, 예를 들어, AlN, BN, Al2O3, TaN, W, WN, CoW, NiW, 또는 YiOx가 이용될 수 있다.
도 31에 도시된 바와 같이, 제 3 절연막(225c), 제 2 삽입 물질층(230b), 제 2 절연막(225b), 제 1 삽입 물질층(230a) 및 제 1 절연막(225a)을 패터닝하여 예비 저항 구조물(P11)을 형성한다. 예비 저항 구조물(P11)은 상기 하부 전극(220) 상부에 위치될 수 있으며, 예비 저항 구조물(P11)의 폭은 상기 하부 전극(220)의 폭보다 작을 수 있다.
도 32를 참조하면, 제 1 층간 절연막(215) 및 예비 저항 구조물(P11) 상부에 제 3 삽입 물질층(235) 및 저항층(240)을 순차적으로 형성한다. 제 3 삽입 물질층(235) 및 저항층(240)은 하부 계면을 따라 균일한 두께를 갖도록 형성될 수 있다. 예를 들어, 제 3 삽입 물질층(235)은 상기 제 1 및 제 2 삽입 물질층(230a,230b)과 동일한 두께로 형성될 수 있다. 이와 같은 경우, 제 3 삽입 물질층(235)는 제 1 및 제 2 삽입 물질층(230a,230b)보다 높은 저항 값을 가질 수 있다. 또한, 제 3 삽입 물질층(235)은 상기 제 1 및 제 2 삽입 물질층(230a,230b)의 두께보다 얇게 형성될 수 있다. 이와 같은 경우, 제 1 내지 제 3 삽입 물질층(230a,230b,235)의 저항 값은 실질적으로 동일할 수 있다. 또한, 제 1 내지 제 3 삽입 물질층(230a,230b,235)의 저항 값은 저항층(240)의 비정질 상태의 저항값 보다 실질적으로 낮을 수 있다.
상기 저항층(240)은 예를 들어, 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층 등이 이용될 수 있다.
도 33을 참조하면, 저항층(240) 및 제 3 삽입 물질층(235)은 상기 제 1 층간 절연막(215) 표면이 노출되도록 비등방성 식각 처리된다. 이에 따라, 상기 실린더 구조, 예를 들어 스페이서 형태의 가변 저항(240a) 및 삽입층(235a)을 형성되고, 하부 전극(220) 상부에 가변 저항 구조물(P12)이 형성된다.
도 34에 도시된 바와 같이, 가변 저항 구조물(P12) 사이에 제 2 층간 절연막(245)이 형성된다. 제 2 층간 절연막(245)에 의해 가변 저항 구조물(P12)간이 전기적으로 절연될 수 있다. 제 2 층간 절연막(245) 및 가변 저항 구조물(P2) 상부에 상부 전극 물질층(250)을 형성한다. 상기 제 2 층간 절연막(245)은 내열 특성이 우수한 실리콘 질화막이 이용될 수 있다.
도 35를 참조하면, 상기 상부 전극 물질층(250)을 패터닝하여, 상부 전극(250a)을 형성한다.
이와 같은 저항 메모리 소자는 도 36에 도시된 바와 같이, 실질적으로 실린더 형태를 갖는 가변 저항(240a) 내부에 수직 방향 및 수평 방향으로 커런트의 흐름을 우회시킬 수 있도록 적어도 하나의 삽입층(230a,230b,235)이 형성된다. 본 실시예의 삽입층(230a,230b,235)은 가변 저항(240a)의 내벽을 따라 실린더 형태로 구성되는 수직 삽입층(235) 및 수직 삽입층(235)으로 둘러싸인 공간을 분할하도록 형성되는 적어도 하나의 수평 삽입층(230a,230b)으로 구성될 수 있다.
이에 따라, 저항층(240)이 비정질 상태로 상변화될 때, 상대적으로 낮은 저항값을 갖는 수직 또는 수평 삽입층(235,230a,230b)쪽으로 흐르게 되므로써, 전체 가변 저항 구조물(P2)의 전체 유효 저항을 가변시킬 수 있다. 저항 패스의 변경에 따라 가변 저항 구조물(P12)이 다양한 저항값을 가질 수 있어 멀티 레벨을 실현할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110, 210 : 하부전극 120,240 : 저항층
120a: 결정질 저항층 120b : 비정질 저항층
125, 126, 128, 129, 230a, 230b: 삽입층
120a: 결정질 저항층 120b : 비정질 저항층
125, 126, 128, 129, 230a, 230b: 삽입층
Claims (25)
- 저항층; 및
상기 저항층의 리셋 변환시 커런트 패스를 변경하는 적어도 하나의 삽입층을 포함하며,
상기 삽입층은 비정절 저항층의 저항 값보다는 낮고, 결정질 저항층의 저항 값보다는 높은 저항 값을 갖는 저항 메모리 소자. - 제 1 항에 있어서,
상기 삽입층은 상기 저항층내에 형성되며,
상기 저항층 표면에 대해 수직인 방향으로 연장되는 저항 메모리 소자. - 제 2 항에 있어서,
상기 삽입층의 깊이는 상기 저항층의 두께보다 얕은 저항 메모리 소자. - 제 2 항에 있어서,
상기 삽입층은 상기 저항층을 관통하도록 구성되는 저항 메모리 소자. - 제 1 항에 있어서,
상기 삽입층은 상기 저항층의 외부를 감싸도록 형성되는 저항 메모리 소자. - 제 1 항에 있어서,
상기 삽입층은 상기 저항층 내부에 형성되며,
상기 삽입층은 상기 저항층 표면의 연장 방향과 실질적으로 평행인 방향으로 연장되는 저항 메모리 소자. - 제 1 항에 있어서,
상기 삽입층은 상기 저항층의 커런트 패스를 상기 저항층 표면에 대해 수직 방향 및 수평 방향으로 변경하도록 구성되는 저항 메모리 소자. - 제 7 항에 있어서,
상기 삽입층은,
상기 저항층의 내측벽을 감싸도록 실린더 형태로 형성되는 수직 삽입층; 및
상기 수직 저항층에 의해 한정되는 공간을 적어도 하나 이상으로 구분하는 수평 삽입층을 포함하는 저항 메모리 소자. - 제 8 항에 있어서,
상기 수평 삽입층의 폭은 상기 수직 삽입층의 폭보다 큰 저항 메모리 소자. - 제 8 항에 있어서,
상기 수평 삽입층의 저항 값은 상기 수직 삽입층의 저항 값 보다 작은 저항 메모리 소자. - 제 1 항에 있어서,
상기 저항층 및 삽입층 하부에 하부 전극을 더 포함하는 저항 메모리 소자. - 제 11 항에 있어서,
상기 저항층 및 삽입층 상부에 상부 전극을 더 포함하는 저항 메모리 소자. - 하부 전극;
상기 하부 전극 상부의 저항 변화 영역에 형성되는 저항층;
상기 저항층 상부에 형성되는 상부 전극; 및
상기 상부 전극으로부터 하부 전극으로 형성되는 상기 저항층의 리셋 커런트 패스를 상기 하부 전극 표면에 대해 수직 또는 수평 방향으로 우회시키도록 구성되는 삽입층을 포함하는 저항 메모리 소자. - 제 13 항에 있어서,
상기 삽입층은 상기 저항층내에 형성되며,
상기 저항층 표면에 대해 수직인 방향으로 연장되는 저항 메모리 소자. - 제 14 항에 있어서,
상기 삽입층의 깊이는 상기 저항층의 두께보다 얕은 저항 메모리 소자. - 제 14 항에 있어서,
상기 삽입층은 상기 저항층을 관통하도록 구성되는 저항 메모리 소자. - 제 13 항에 있어서,
상기 삽입층은 상기 저항층의 외부를 감싸도록 형성되는 저항 메모리 소자. - 제 13 항에 있어서,
상기 삽입층은 상기 저항층 내부에 형성되며,
상기 삽입층은 상기 저항층 표면의 연장 방향과 실질적으로 평행인 방향으로 연장되는 저항 메모리 소자. - 제 13 항에 있어서,
상기 삽입층은,
상기 저항층의 내측벽을 감싸도록 실린더 형태로 형성되는 수직 삽입층; 및
상기 수직 저항층에 의해 한정되는 공간을 적어도 하나 이상으로 구분하는 수평 삽입층을 포함하는 저항 메모리 소자. - 제 13 항에 있어서,
상기 수평 삽입층의 폭은 상기 수직 삽입층의 폭보다 큰 저항 메모리 소자. - 제 13 항에 있어서,
상기 수평 삽입층의 저항 값은 상기 수직 삽입층의 저항 값 보다 작은 저항 메모리 소자. - 하부 전극을 형성하는 단계;
상기 하부 전극 상부에 삽입층을 포함하는 가변 저항 구조물을 형성하는 단계; 및
상기 저항층 상부에 상부 전극을 형성하는 단계를 포함하며,
상기 삽입층은 상기 가변 저항 구조물에 형성되는 리셋 커런트 패스를 상기 하부 전극의 표면 방향에 대해 수직 및 수평 방향으로 변경하도록 형성하는 저항 메모리 소자의 제조방법. - 제 22 항에 있어서,
상기 가변 저항 구조물을 형성하는 단계는,
상기 하부 전극 상부에 저항층을 형성하는 단계;
상기 저항층 내부에 홀을 형성하는 단계; 및
상기 홀이 충진되도록 삽입층을 형성하는 단계를 포함하는 저항 메모리 소자의 제조방법. - 제 22 항에 있어서,
상기 가변 저항 구조물을 형성하는 단계는,
상기 하부 전극 상부에 절연막 및 수평 삽입층을 교대로 1회 이상 적층하는 단계;
최상부 수평 삽입층 상부에 상부 절연막을 형성하는 단계;
상기 상부 절연막, 수평 삽입층들 및 절연막들을 식각하여, 예비 저항 구조물을 형성하는 단계;
상기 예비 저항 구조물 외벽을 감싸도록 수직 삽입층을 형성하는 단계;및
상기 수직 삽입층을 감싸도록 저항층을 형성하는 단계를 포함하는 저항 메모리 소자의 제조방법. - 제 22 항에 있어서,
상기 가변 저항 구조물을 형성하는 단계와 상기 상부 전극을 형성하는 단계 사이에,
상기 가변 저항 구조물 사이를 충진하는 층간 절연막을 더 포함하는 저항 메모리 소자의 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140166605A KR20160063067A (ko) | 2014-11-26 | 2014-11-26 | 저항 메모리 소자 및 그 제조 방법 |
| US14/668,296 US20160149125A1 (en) | 2014-11-26 | 2015-03-25 | Resistive memory device and fabrication method thereof |
| TW104113260A TWI678822B (zh) | 2014-11-26 | 2015-04-24 | 電阻性記憶體裝置及其製造方法 |
| CN201510345530.4A CN106205679B (zh) | 2014-11-26 | 2015-06-19 | 电阻式存储器件及其制造方法 |
| US16/274,796 US10777740B2 (en) | 2014-11-26 | 2019-02-13 | Phase changeable memory device and semiconductor integrated circuit device including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140166605A KR20160063067A (ko) | 2014-11-26 | 2014-11-26 | 저항 메모리 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160063067A true KR20160063067A (ko) | 2016-06-03 |
Family
ID=56011062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140166605A KR20160063067A (ko) | 2014-11-26 | 2014-11-26 | 저항 메모리 소자 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US20160149125A1 (ko) |
| KR (1) | KR20160063067A (ko) |
| CN (1) | CN106205679B (ko) |
| TW (1) | TWI678822B (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107634140B (zh) * | 2017-09-12 | 2019-11-29 | 电子科技大学 | 基于SiNx的光读取神经突触器件结构及其制备方法 |
| KR20190047884A (ko) * | 2017-10-30 | 2019-05-09 | 서울대학교산학협력단 | 3차원 적층을 위한 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법 |
| CN109524544B (zh) * | 2018-10-23 | 2022-10-21 | 中国科学院微电子研究所 | 一种阻变存储器的制备方法 |
| CN112054117B (zh) | 2019-06-05 | 2024-07-26 | 联华电子股份有限公司 | 存储器元件的结构及其制造方法 |
| US11271151B2 (en) * | 2019-06-12 | 2022-03-08 | International Business Machines Corporation | Phase change memory using multiple phase change layers and multiple heat conductors |
| CN111916558B (zh) * | 2020-07-29 | 2023-06-27 | 桂林电子科技大学 | 一种以h-BN作为中间插层的忆阻器 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254382A (en) * | 1990-11-29 | 1993-10-19 | Fuji Xerox Co., Ltd. | Optical recording medium |
| JP2007115956A (ja) * | 2005-10-21 | 2007-05-10 | Toshiba Corp | 半導体記憶装置 |
| KR20070078223A (ko) * | 2006-01-26 | 2007-07-31 | 삼성전자주식회사 | 방열판을 구비하는 멀티 칩 스택 패키지 |
| JP5095728B2 (ja) * | 2007-03-13 | 2012-12-12 | パナソニック株式会社 | 抵抗変化型記憶装置 |
| KR20090014013A (ko) * | 2007-08-03 | 2009-02-06 | 주식회사 하이닉스반도체 | 저항 변화 메모리 소자 및 그 제조방법 |
| US7906774B2 (en) * | 2008-02-01 | 2011-03-15 | Industrial Technology Research Institute | Phase change memory device |
| US8363463B2 (en) * | 2009-06-25 | 2013-01-29 | Macronix International Co., Ltd. | Phase change memory having one or more non-constant doping profiles |
| US8198619B2 (en) * | 2009-07-15 | 2012-06-12 | Macronix International Co., Ltd. | Phase change memory cell structure |
| JP5911814B2 (ja) * | 2012-09-12 | 2016-04-27 | 株式会社東芝 | 抵抗変化メモリ |
| US9006700B2 (en) * | 2013-06-24 | 2015-04-14 | International Business Machines Corporation | Resistive memory with a stabilizer |
| GB2515567A (en) * | 2013-06-28 | 2014-12-31 | Ibm | Phase-Change memory cells |
-
2014
- 2014-11-26 KR KR1020140166605A patent/KR20160063067A/ko not_active Application Discontinuation
-
2015
- 2015-03-25 US US14/668,296 patent/US20160149125A1/en not_active Abandoned
- 2015-04-24 TW TW104113260A patent/TWI678822B/zh active
- 2015-06-19 CN CN201510345530.4A patent/CN106205679B/zh active Active
-
2019
- 2019-02-13 US US16/274,796 patent/US10777740B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TW201620172A (zh) | 2016-06-01 |
| US20160149125A1 (en) | 2016-05-26 |
| CN106205679A (zh) | 2016-12-07 |
| CN106205679B (zh) | 2021-07-02 |
| US10777740B2 (en) | 2020-09-15 |
| US20190181335A1 (en) | 2019-06-13 |
| TWI678822B (zh) | 2019-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE47506E1 (en) | Variable resistance memory device | |
| US10424732B2 (en) | Fin selector with gated RRAM | |
| JP7175896B2 (ja) | 閾値スイッチング材料による閉じ込め相変化メモリの集積 | |
| EP2891152B1 (en) | Memory array plane select | |
| TWI520272B (zh) | 三維記憶體陣列架構 | |
| US10777740B2 (en) | Phase changeable memory device and semiconductor integrated circuit device including the same | |
| US8634236B2 (en) | Phase change memory device, storage system having the same and fabricating method thereof | |
| US7671356B2 (en) | Electrically rewritable non-volatile memory element and method of manufacturing the same | |
| US8187918B2 (en) | Methods of forming multi-level cell of semiconductor memory | |
| KR101069701B1 (ko) | 리셋 커런트를 줄일 수 있는 상변화 메모리 장치, 그 제조방법 및 그것의 회로 | |
| US20080014733A1 (en) | Bottom electrode contacts for semiconductor devices and methods of forming same | |
| KR101094985B1 (ko) | 디스터번스를 줄일 수 있는 상변화 메모리 장치 및 그 제조방법 | |
| US8012789B2 (en) | Nonvolatile memory device and method of manufacturing the same | |
| US20070025226A1 (en) | Phase change memory device and method of manufacturing the same | |
| US7541607B2 (en) | Electrically rewritable non-volatile memory element and method of manufacturing the same | |
| KR20180022097A (ko) | 이차원 물질을 포함하는 상변화 메모리소자 및 그 동작방법 | |
| US9806028B2 (en) | Semiconductor memory device | |
| CN103165662A (zh) | 阻变存储器件及其制造方法 | |
| KR20190124106A (ko) | 저항 스위칭 소자 및 이를 이용한 상변화 메모리 소자 | |
| US20160072059A1 (en) | Phase-change memory device having phase-change region divided into multi layers and operating method thereof | |
| US20150090948A1 (en) | Resistive memory apparatus and manufacturing method thereof | |
| KR20130097997A (ko) | 콘택 형성 방법 및 이를 이용한 상변화 메모리 장치의 제조 방법 | |
| TWI459541B (zh) | 具有綑綁觸點之半導體記憶體裝置 | |
| TWI506649B (zh) | 記憶體陣列平面選擇 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |