KR20030009104A - 반도체 기억 장치 - Google Patents

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Abstract

본 발명의 반도체 기억 장치는, 소정의 메모리 셀을 선택하기 위한 복수개의 워드선과 복수개의 비트선이 교차하여 배치된 메모리 어레이 구조를 갖고, 1 비트를 구성하는 2개의 메모리 셀(예를 들면, MC1, MC2)과, 이들 메모리 셀 각각에 비트선을 거쳐서 전기적으로 접속된 센스 앰프를 구비하고 있다. 1 비트를 구성하는 2개의 메모리 셀의 한쪽(예를 들면, MC1)에 전기적으로 접속된 워드선(예를 들면, WL3A)과, 다른쪽(예를 들면, MC2)에 전기적으로 접속된 워드선(예를 들면, WL3B)은 센스 앰프를 사이에 두고 서로 반대측으로 배치되어 있다.
이것에 의해, 양호한 리텐션(retention) 특성을 유지하면서, 메모리 셀 부분의 평면 점유 면적을 작게 할 수 있는 트윈 셀 방식의 반도체 기억 장치가 얻어진다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 보다 구체적으로는 휴대 기기에 최적인 저소비 전력을 특징으로 한 트윈 셀 방식의 DRAM(Dynamic Random Access Memory)를 갖는 반도체 기억 장치에 관한 것이다.
최근, 휴대 전화를 비롯한 휴대 단말의 기능이 고성능화하여, 대용량의 RAM이 필요로 되어 오고 있다. 휴대 기기는 배터리로 구동하기 때문에, RAM에는 저소비 전력을 실현할 수 있는 SRAM(Static RAM)이 이용되어 왔지만, 시스템의 고기능화에 따른 RAM의 대용량화에 따라 가지 못하여, 대용량화가 간단한 DRAM을 휴대 기기에 탑재할 필요성이 생겼다.
그러나, DRAM에서는 그 구조상, 메모리 셀에 데이터가 유지된 상태는 비평형상태이며, 기억된 데이터는 임의의 시간에 걸쳐 소멸되어 버린다. 그 때문에, DRAM에서는 데이터가 소멸되기 전에 기억 데이터의 재기입(데이터의 리프레쉬)을 실행할 필요가 있다. 이 리프레쉬 동작에서는 비트선을 충방전시키기 위한 전류가 소비되어 버린다. 데이터의 리프레쉬 동작이 불필요한 SRAM에 비하여 DRAM의 소비 전류가 큰 것은 이것 때문이다.
SRAM 대신에 휴대 기기에 DRAM을 탑재하기 위해서는, 이 리프레쉬 동작에 소비되는 전류를 줄여야 한다. 리프레쉬 동작 전류를 줄이기 위해서는, 데이터 유지 시간(리텐션(retention) 시간)을 길게 하여 리프레쉬 동작의 회수(빈도)를 줄이는 것이 가장 효과적이다.
"H" 데이터 기입 직후의 DRAM의 메모리 셀의 모양을 도 5에, "L" 데이터 기입 직후의 모양을 도 6에 나타낸다.
도 5 및 도 6을 참조하면, DRAM의 메모리 셀은 메모리 트랜지스터와 캐패시터로 이루어지는 1 트랜지스터 1 캐패시터 구조를 갖고 있다. 메모리 트랜지스터는 반도체 기판(1)의 분리 영역(2)에 의해 전기적으로 분리된 p형 웰 영역(1a)에 형성되어 있다. 이 메모리 트랜지스터는, p형 웰 영역(1a)의 표면에 형성된 한 쌍의 소스/드레인(3)과, 그 한 쌍의 소스/드레인(3) 사이에 위치하는 영역 상에 게이트 절연막을 거쳐서 형성된 게이트 전극(워드선)(5)을 갖고 있다. 한 쌍의 소스/드레인(3)의 한쪽에는 캐패시터의 저장 노드(하부 전극)(7)가 전기적으로 접속되어 있고, 다른쪽에는 비트선(12)이 전기적으로 접속되어 있다. 또한, p형 웰영역(1a)의 표면에는 p+영역(21)이 형성되어 있다.
또, 도면을 간략화하기 위해서, 캐패시터의 셀 플레이트(상부 전극) 등은 도시하지 않는다.
도 5에 있어서, 기입 직후의 저장 노드(7)의 전위는 Vcc(통상은 2V 정도), 비트선(12)의 전위는 1/2Vcc, 기판(p형 웰 영역(1a))의 전위는 Vbb(통상은 -1V 정도), 워드선(5)의 전위는 GND(= 0V)이며, 이 상태에서는 메모리 트랜지스터는 OFF 상태이다.
저장 노드(7)와 기판(p형 웰 영역(1a)) 사이의 pn 접합에는 ｜Vcc｜+｜Vbb｜(이 경우, 3V)의 반대 바이어스가 인가되어 있게 되어, 접합 리크 전류가 저장 노드(7)측으로부터 기판(1a)측으로 흘러, 저장 노드(7)의 전위는 서서히 저하되어 간다. 저장 노드(7)의 전위가 Vcc로부터 저하하여 비트선(12)의 1/2Vcc를 하회했을 때에, 기억 데이터는 "H"로부터 "L"로 오인식되어, 기억 데이터가 파괴되게 된다.
한편, 도 6에 있어서, 저장 노드(7)의 전위는 GND(=0V)이다. 이 때에도 저장 노드(7)와 기판(1a) 사이의 pn 접합에는 ｜GND｜+｜Vbb｜(이 경우, 1V)의 반대 바이어스가 인가되어 있게 되어, 저장 노드(7)측으로부터 기판(1a)측으로의 접합 리크 전류가 존재한다. 그러나, 저장 노드(7)의 전위는 원래 비트선(12)의 전위인 1/2Vcc보다 낮기 때문에, 이것을 상회하는 일은 없다. 그 때문에, "L" 데이터는 파괴되지 않게 된다.
"L" 데이터가 파괴되지 않는 특성을 이용하여 비약적으로 리텐션 특성을 향상시키는 방법이 트윈 셀 방식이다. 도 7에 트윈 셀 방식의 DRAM 셀의 모식도를 나타낸다.
도 7을 참조하면, 트윈 셀 방식이란 2개의 메모리 셀로 1 비트(bit)를 구성하는 것으로, 어떤 메모리 셀에 "H" 데이터를 기억시키는 경우, 그 쌍으로 되는 메모리 셀에 "L" 데이터를 기억시키는 것이다. 또, 어떤 메모리 셀에 "L" 데이터를 기억시키는 경우에는, 쌍으로 되는 메모리 셀에 "H" 데이터가 기억된다.
이 쌍의 메모리 셀 각각은 비트선쌍 각각에 전기적으로 접속되어 있고, 또한 동시에 선택되는 2개의 워드선 각각에 전기적으로 접속되어 있다. 또, 비트선쌍은 이 비트선쌍간에 발생한 미소한 전위차를 전원 전압으로 증폭하기 위한 센스 앰프에 전기적으로 접속되어 있다.
통상의 싱글 셀과 트윈 셀과의 리텐션 특성의 비교를 도 8에 나타낸다. 도 8을 참조하면, 횡축은 데이터를 기입하고 나서 판독할 때까지의 시간(Pause Time)이며, 종축은 칩내의 불량 비트의 적산 카운트(Total failure bit counts)이다. 이 결과로부터, 싱글 셀을 트윈 셀화함으로써 리텐션 특성이 약 4배 개선되는 것을 알 수 있다.
그러나, 트윈 셀은 2개의 셀로 1 비트를 구성하기 때문에, 싱글 셀에 비하여 칩 사이즈가 커져 비용도 높아진다. 트윈 셀에서는 칩 면적에 차지하는 메모리 셀부분의 면적 비율이 50% 정도이기 때문에, 메모리 셀 부분의 면적이 2배로 된다고 하면, 트윈 셀의 칩 면적은 싱글 셀의 칩 면적의 1.5배가 된다.
발명의 목적은 리텐션 특성을 유지하면서, 메모리 셀 부분의 면적을 작게 할 수 있는 트윈 셀 방식의 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 일 실시예에 있어서의 반도체 기억 장치의 구성을 개략적으로 나타내는 회로도,
도 2는 본 발명의 일 실시예에 있어서의 반도체 기억 장치의 메모리 셀 레이아웃을 나타내는 평면도,
도 3은 도 2의 Ⅲ-Ⅲ선에 따른 개략 단면도,
도 4는 폴딩 비트선 구조(folded bit line structure)의 메모리 셀 레이아웃을 나타내는 평면도,
도 5는 "H" 데이터 기입 직후의 DRAM의 메모리 셀의 모양을 나타내는 개략 단면도,
도 6은 "L" 데이터 기입 직후의 DRAM의 메모리 셀의 모양을 나타내는 개략 단면도,
도 7은 종래의 반도체 기억 장치의 구성을 개략적으로 나타내는 회로도,
도 8은 통상의 싱글 셀과 트윈 셀과의 리텐션(Retention) 특성을 비교한 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판2 : 분리 영역
3 : 소스/드레인 영역4 : 게이트 절연막
5 : 게이트 전극(워드선)6, 10 : 층간 절연막
7 : 기억 노드8 : 캐패시터 유전체층
9 : 셀 플레이트12 : 비트선
13 : 절연막
본 발명의 반도체 기억 장치는 소정의 메모리 셀을 선택하기 위한 복수개의 워드선과 복수개의 비트선이 교차하여 배열된 메모리 어레이 구조를 갖는 반도체 기억 장치로서, 1 비트를 구성하는 2개의 메모리 셀과, 1 비트를 구성하는 2개의 메모리 셀 각각에 비트선을 거쳐서 전기적으로 접속된 센스 앰프를 구비하고 있다. 1 비트를 구성하는 2개의 메모리 셀의 한쪽에 전기적으로 접속된 제 1 워드선과, 다른쪽에 전기적으로 접속된 제 2 워드선은 센스 앰프를 사이에 두고 서로 반대측에 배치되어 있다.
본 발명의 반도체 기억 장치에 따르면, 2개의 메모리 셀로 1 비트를 구성하는 트윈 셀 방식이 채용되어 있기 때문에, 데이터 유지 시간(리텐션 시간)을 길게 할 수 있다. 이것에 의해, 데이터의 리프레쉬 동작의 회수를 줄일 수 있어, 리프레쉬 동작에 소비되는 전류를 줄일 수 있다. 따라서, DRAM에서도 소비 전류를 줄일 수 있다.
또한, 제 1 및 제 2 워드선의 각각을 센스 앰프의 서로 반대측에 배치하고 있기 때문에, 1 비트를 구성하는 2개의 메모리 셀의 각각도 필연적으로 센스 앰프의 서로 반대측에 배치되게 된다. 이것에 의해, 센스 앰프의 한쪽측에, 데이터 판독 시에 미소 전위차를 갖는 비트선쌍을 이루는 2개의 비트선을 배치할 필요가 없어진다. 이것에 의해, 패턴 배치의 제약이 완화되기 때문에, 각 메모리 셀을 종래보다도 줄여서 배치하는 것이 가능해져, 칩내에서의 메모리 셀이 차지하는 면적을 종래예보다도 작게 할 수 있다.
상기의 반도체 기억 장치에 있어서, 바람직하게는, 제 1 및 제 2 워드선은 서로 전기적으로 접속되어 있고, 또한 공통의 워드선 드라이버에 전기적으로 접속되어 있다.
이것에 의해, 1 비트를 구성하는 2개의 메모리 셀의 각각을 동시에 선택 및 구동시킬 수 있다.
상기의 반도체 기억 장치에 있어서, 바람직하게는, 워드선 및 상기 비트선의 각 피치를 2 ×F로 했을 때, 하나의 메모리 셀의 평면 점유 면적은 6 ×F2이다.
이것에 의해, 칩내에서의 메모리 셀이 차지하는 면적을 종래예보다도 작게 할 수 있다.
상기의 반도체 기억 장치에 있어서, 바람직하게는, 메모리 셀은 DRAM의 메모리 셀이다.
이것에 의해, 리텐션 특성을 비약적으로 향상시킬 수 있고, 또한 칩 면적에 차지하는 메모리 셀 부분의 면적 비율을 종래예보다도 작은 DRAM을 얻을 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예)
이하, 본 발명의 실시예에 대해 도면에 근거하여 설명한다.
도 1을 참조하면, DRAM의 메모리 어레이 내에서는 복수개의 워드선 WL1A, WL1B, WL2A, WL2B, …와 복수개의 비트선 BL1, /BL1, BL2, /BL2, …이 서로 교차하여 배열되어 있고, 그들의 각 교차부 부근에 메모리 셀 MC가 배치되어 있다.
이 메모리 셀 MC는 메모리 트랜지스터 T와 캐패시터 C로 이루어지는 1 트랜지스터 1 캐패시터 구조를 갖고 있다. 메모리 트랜지스터 T의 게이트 전극은 워드선에 전기적으로 접속되어 있으며, 한 쌍의 소스/드레인의 한쪽은 비트선에 전기적으로 접속되어 있고, 다른쪽은 캐패시터 C에 전기적으로 접속되어 있다.
워드선 각각에는 워드선을 선택 레벨로 하기 위한 워드 드라이버가 전기적으로 접속되어 있다. 또한 비트선에는 비트선쌍간에 발생한 미소 전위차를 전원 전압으로 증폭하는 센스 앰프가 전기적으로 접속되어 있다. 워드 드라이버는, 예를 들어 3개의 nMOS(Metal Oxide Semiconductor) 트랜지스터를 포함하고 있으며, 센스 앰프는, 예를 들어 2개의 pMOS 트랜지스터와 2개의 nMOS 트랜지스터를 포함하고 있다.
2개의 메모리 셀(예를 들면, MC1, MC2)이 1 비트를 구성하는 트윈 셀 방식이 채용되어 있다. 1 비트를 구성하는 2개의 메모리 셀(예를 들면, MC1, MC2)의 각각은 비트선쌍(예를 들면, BL1, /BL1)의 각각에 전기적으로 접속되어 있다. 본 실시예에서는, 비트선쌍(예를 들면 BL1, /BL1)의 각각은 센스 앰프에 대하여 서로 반대측(도면중 좌우측)에 배치되어 있고, 오픈 비트선 구조를 이루고 있다. 이 때문에, 1 비트를 구성하는 2개의 메모리 셀(예를 들면, MC1, MC2)의 각각은 센스 앰프에 대하여 서로 반대측(도면중 좌우측)에 배치되어 있다. 또한, 1 비트를 구성하는 2개의 메모리 셀(예를 들면, MC1, MC2)의 각각에 전기적으로 접속되고, 또한 동시에 선택되는 2개의 워드선(예를 들면, WL3A, WL3B)의 각각도 센스 앰프에 대하여 서로 반대측(도면중 좌우측)에 배치되어 있다.
또, 동시에 선택되는 2개의 워드선(예를 들면, WL3A, WL3B)은 서로 전기적으로 접속되어 있고, 또한 공통의 워드 드라이버에 전기적으로 접속되어 있다. 또한, 비트선쌍을 이루는 2개의 비트선(예를 들면, BL1, /BL1)은 공통의 센스 앰프에 전기적으로 접속되어 있다.
통상, 오픈 비트선 구조의 싱글 셀의 DRAM은 비트선쌍을 이루는 어느 한쪽의 비트선밖에 워드선과 교차하지 않기 때문에, 워드선에 의한 노이즈의 영향이 비대칭으로 되어 오동작되어 버린다. 그러나, 트윈 셀의 경우에는 동시에 선택되는 워드선이 2개이며, 이것을 좌우 각각의 비트선과 교차시키기 때문에, 워드선에 의한 노이즈의 영향은 비트선쌍을 이루는 2개의 비트선의 쌍방에 균등하게 걸려 오동작에는 이르지 않는다.
또한, 본 실시예에서는 트윈 셀 방식에 오픈 비트선 구조를 적용했기 때문에, 종래의 폴딩 비트선 구조(folded bit line structure)에서는 실현할 수 없었던 메모리 셀 레이아웃이 실현 가능해진다. 이하, 그것에 대해서 설명한다.
주로 도 2를 참조하면, 복수개의 워드선(5)과 복수개의 비트선(12)이 서로 직교하도록 배열되어 있고, 그 워드선(5)과 비트선(12)이 교차하는 영역 부근에 DRAM의 메모리 셀이 배열되어 있다.
주로 도 3을 참조하면, DRAM의 메모리 셀은, 상술한 바와 같이, 1 트랜지스터1 캐패시터 구조를 갖고 있다. 메모리 셀을 구성하는 메모리 트랜지스터 T는 반도체 기판(1)의 분리 영역(2)에 의해서 전기적으로 분리된 활성 영역에 형성되어 있다. 이 메모리 트랜지스터 T는, 활성 영역 표면에 형성된 한 쌍의 소스/드레인 영역(3)과, 한 쌍의 소스/드레인 영역(3) 사이에 위치하는 영역 상에 게이트 절연막(4)을 거쳐서 형성된 게이트 전극(워드선)(5)을 갖고 있다.
이 메모리 트랜지스터 T를 덮도록 층간 절연막(6)이 형성되어 있고, 이 층간 절연막(6)에는 한 쌍의 소스/드레인 영역(3)의 한쪽에 이르는 콘택트 홀(6a)이 형성되어 있다. 이 콘택트 홀(6a)을 통하여 소스/드레인 영역(3)의 한쪽과 전기적으로 접속되도록 캐패시터 C가 형성되어 있다.
이 캐패시터 C는, 소스/드레인 영역(3)의 한쪽에 전기적으로 접속되는 저장 노드(7)와, 이 저장 노드(7)에 캐패시터 유전체층(8)을 거쳐서 대향하는 셀 플레이트(9)를 갖고 있다.
이 캐패시터 C를 덮도록 층간 절연막(10)이 형성되어 있고, 층간 절연막(10, 6)에는 한 쌍의 소스/드레인 영역(3)의 다른쪽에 이르는 콘택트 홀(11)이 형성되어 있다. 이 콘택트 홀(11)을 통하여 소스/드레인 영역(3)의 다른쪽과 전기적으로 접속되도록 층간 절연막(10)상에 비트선(12)이 형성되어 있다. 이 비트선(12)상에는절연막(13)이 형성되어 있다.
도 1을 참조하면, 본 실시예에서는 동시에 선택되는 2개의 워드선이 센스 앰프에 대하여 서로 반대측에 배치되기 때문에, 이 동시에 선택되는 2개의 워드선의 쌍방이 센스 앰프의 한쪽측에만 배치되는 일은 없다. 또한, 오픈 비트선 구조를 채용하기 때문에, 비트선쌍을 이루는 2개의 비트선의 쌍방이 센스 앰프의 한쪽측에만 배치되는 일도 없다. 이 때문에, 워드선 및 비트선에 대한 메모리 셀 배치의 제약이 적어지기 때문에, 도 2에 도시하는 바와 같이 메모리 셀을 조밀하게 배치할 수 있다. 이것에 의해, 비트선(12)의 피치 및 워드선(5)의 각 피치를 2 ×F로 했을 때, 단위 셀(하나의 메모리 셀)의 평면 점유 면적은 3F ×2F=6F2로 할 수 있다.
한편, 도 7에 나타내는 폴딩 비트선 구조에서는, 메모리 셀 레이아웃이 도 4에 도시하는 바와 같이 된다. 이 메모리 셀 레이아웃에서는 비트선쌍을 이루는 2개의 비트선(12)의 쌍방을 센스 앰프의 한쪽측에만 배치하지 않으면 안된다. 또한, 동시에 선택되는 2개의 워드선(5)의 쌍방도 센스 앰프의 한쪽측에만 배치하지 않으면 안된다. 이 때문에, 레이아웃에 제약이 발생하여, 메모리 셀끼리를 조밀하게 채울 수 없게 된다. 이 때문에, 단위 셀의 평면 점유 면적은 4F ×2F=8F2로 커져 버린다.
상술한 바와 같이, 본 실시예에 따르면, 2개의 메모리 셀로 1 비트를 구성하는 트윈 셀 방식이 채용되어 있기 때문에, 데이터 유지 시간을 길게 할 수 있다. 이것에 의해, 데이터의 리프레쉬 동작의 회수를 줄일 수 있어, 리프레쉬 동작에 소비되는 전류를 줄일 수 있다. 따라서, DRAM에서도 소비 전류를 줄일 수 있다.
또한, 트윈 셀 방식이고 또한 오픈 비트선 구조를 갖고 있기 때문에, 메모리 어레이 내에서의 메모리 셀 배치의 제약이 적어져, 메모리 셀을 조밀하게 배치하는 것이 가능해진다. 이것에 의해, 본 실시예에서는, 종래의 폴딩 비트선 구조의 것과 비교하여, 메모리 셀의 평면 점유 면적을 6/8의 크기로 축소하는 것이 가능해진다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아니라고 생각해야 할 것이다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에 의해서 나타내어지며, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
이상 설명한 바와 같이, 본 발명에 의하면, 리텐션 특성을 유지하면서, 메모리 셀 부분의 면적을 작게 할 수 있는 트윈 셀 방식의 반도체 기억 장치를 얻을 수 있다.

Claims (3)

  1. 소정의 메모리 셀을 선택하기 위한 복수개의 워드선과 복수개의 비트선이 교차하여 배열된 메모리 어레이 구조를 갖는 반도체 기억 장치로서,
    1 비트를 구성하는 2개의 메모리 셀과,
    1 비트를 구성하는 2개의 상기 메모리 셀의 각각에 상기 비트선을 거쳐서 전기적으로 접속된 센스 앰프
    를 구비하되,
    1 비트를 구성하는 2개의 상기 메모리 셀의 한쪽에 전기적으로 접속된 제 1 워드선과, 다른쪽에 전기적으로 접속된 제 2 워드선은 상기 센스 앰프를 사이에 두고 서로 반대측에 배치되어 있는
    반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 워드선은 서로 전기적으로 접속되어 있고, 또한 공통의 워드선 드라이버에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 워드선 및 상기 비트선의 각 피치를 2 ×F로 했을 때, 하나의 메모리 셀의 평면 점유 면적은 6 ×F2인 것을 특징으로 하는 반도체 기억 장치.
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