JP2002184869A

JP2002184869A - 半導体記憶装置

Info

Publication number: JP2002184869A
Application number: JP2001368854A
Authority: JP
Inventors: Hironobu Akita; 浩伸秋田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-12-03
Filing date: 2001-12-03
Publication date: 2002-06-28
Anticipated expiration: 2017-11-25
Also published as: JP3795798B2

Abstract

(57)【要約】【課題】ドライエッチング工程でプレート電極がチャー
ジアップされるのを防止してセルキャパシタの誘電膜の
劣化を防ぎ、製造プロセス終了後には必要に応じて簡単
にプレート電極と半導体基板との接続を切断できる構成
を提供することを目的とする。【解決手段】プレート電極６７をヒューズ６９およびダ
ミー端子６３を介して接地することで、ドライエッチン
グ時の荷電粒子によるプレート電極６７に流入する電荷
を放電させ、ストレージノード６１との間にある誘電膜
６４に掛かる電気的ストレスを防止し、必要に応じてヒ
ューズ６９を切断できる構成とされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、スタック型メモ
リセルを有するダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）に関する。

【０００２】

【従来の技術】スタック型メモリセルを有する従来のダ
イナミック型半導体記憶装置では、複数のストレージノ
ードとプレート電極との間に誘電体膜を介してストレー
ジセルキャパシタが形成される。

【０００３】図１５は従来のスタック型メモリセルの構
成の一部を示し、図示しない半導体基板の上に形成され
た複数のストレージノード１４１の上部には誘電膜１４
２を介してプレート電極１４３が形成される。このプレ
ート電極１４３までをスピンコーター、スパッタ、ＣＶ
Ｄ等の方法により形成した後、プレート電極１４３およ
び誘電膜１４２を所定の形状に形成するために、このプ
レート電極１４３の上をレジスト１４４で覆ってからＲ
ＩＥ，ＣＤＥ等の荷電粒子１４５を用いたドライエッチ
ング技術により加工していた。

【０００４】

【発明が解決しようとする課題】しかし、これらドライ
エッチング技術は電界により加速された荷電粒子１４５
を用いるものであり、荷電粒子１４５が直接プレート電
極１４３へ衝突する。

【０００５】図１６に示したように、このエッチングは
プレート電極１４３の表面を所定の深さまで行うため、
これら加工工程において電気的に浮遊しているプレート
電極１４３でチャージアップが起こってしまう。プレー
ト電極１４３は導電性物質でできているため、チャージ
アップした電荷はプレート電極１４３中を移動し、実際
に加工している部分から離れた場所にあるすべてのスト
レージノ一ド１４１上のキャパシタを構成する誘電膜１
４２に電気的ストレスが加わり、場合によっては放電１
４６が生じて誘電膜１４２に損傷を与えるという問題が
ある。

【０００６】また、プレート電極を加工後は、その上に
図１７に示したようにＳｉＯ２等の層間絶縁膜１４７を
形成する。これは、ＤＲＡＭ動作時にプレート電極１４
３にある特定の電位を与える為に、図示しない電庄発生
回路とプレート電極１４３を接続する為に、プレート電
極１４３の上の層間絶緑膜１４７に対してコンタクトホ
ール１４８を開ける必要があるためである。

【０００７】このコンタクトホール１４８の加工も、図
１６に示したプレート電極１４３の加工と同様にドライ
エッチング技術により形成されている。図１７に示した
ように層間絶縁膜１４７が残っているとコンタクト抵抗
が高くなる為、そのエッチングを十分に行う必要がある
事から、コンタクトホール１４８のドライエッチングは
孔の底が図１８に示したようにプレート電極１４３に達
した後も若干多めに行い、プレート電極１４３に浅く孔
が掘られるようにオーバーエッチングを行う。

【０００８】この時もプレート電極１４３はチャージア
ップして、誘電膜１４２に損傷を与えるという問題が起
きる。

【０００９】また、プレート電極１４３の上にコンタク
トホール１４８を開けた後、図示しないがコンタクトホ
ール１４８をコンタクト材料で埋め込み、上部配線層を
形成した後、この配線層もドライエッチングを用いて加
工を行う。この場合にも上記と同様に配線層、コンタク
ト等の導電性物質を経由した電荷により、プレート電極
１４３がチャージアップし、キャパシタの誘電膜１４２
に損傷を与えるという問題が起きる。

【００１０】また、誘電膜１４２の材料として誘電率の
高いものを使い、その厚みを薄く形成できれば小型化、
高速化が可能となるが、従来の装置では上述の問題があ
るために不可能であった。

【００１１】したがって、この発明の目的は、ドライエ
ッチングの加工工程において、セルキャパシタのプレー
ト電極のチャージアップを回避する事でキャパシタ誘電
膜の損傷を防止し、歩留まりと信頼性の向上、さらなる
誘電膜の薄膜化、新たな誘電膜材料の採用を可能とし、
且つ、製造プロセス終了時にプレート電極と半導体基板
との接続を容易に切断できる構成を有する半導体記憶装
置を提供することである。

【００１２】

【課題を解決するための手段】本発明はスタックセルキ
ャパシタを有するダイナミック型半導体記情装置（ＤＲ
ＡＭ）のプレート電極を半導体基板と電気的に接続する
事により、プレート電極及びその上部配線層のドライエ
ッチング加工時にセルキヤパシタ部分にかかる電気的ス
トレスを緩和し、製造プロセス終了時には前記プレート
電極と半導体基板との接続を容易に切断できる構成を有
する半導体記憶装置である。

【００１３】この発明の半導体記憶装置は、半導体基板
と、この半導体基板上に形成されたメモリセルの複数の
ストレージノードと、この複数のストレージノードと併
設され、前記半導体基板と電気的に接続された少なくと
も１個のダミーストレージノードと、このダミーストレ
ージノードを除いて前記複数のストレージノード上に共
通に形成された誘電膜と、この複数のストレージノード
上に前記誘電膜を介して形成され前記ダミーストレージ
ノードに電気的に接続されたプレート電極と、前記ダミ
ーストレージノードを介して前記プレート電極と半導体
基板との間に電気的に接続されたヒューズとを具備する
ことを特徴とする。

【００１４】上記の構成により、電気的なストレスを緩
和できる事からセルキャパシタの誘電膜材料の劣化を防
ぐことにより寿命、信頼性の向上をはかるとともに、さ
らなる誘電膜の薄膜化、新たな誘電膜材料の採用を可能
とし、製造プロセス終了時にはプレート電極と半導体基
板との接続を容易に切断できる構成を持つ半導体記憶装
置を提供できる。

【００１５】

【発明の実施の形態】以下、この発明の実施の形態につ
いて説明する前に、図１乃至図４を参照してこの発明に
関連する半導体装置の断面構成を説明する。図１におい
て、ｎ型のシリコン基板１０にｐ型のウエル１１を形成
し、このウエル１１の表面にトランスファーゲート１２
を形成するための２個のｎ＋型拡散領域１３ａ，１３ｂ
を形成する。

【００１６】この２個のｎ＋型拡散領域１３ａ，１３ｂ
を形成する際に前記ｎ型のシリコン基板１０のｐ型のウ
エル１１の外側にも同時にｎ＋型拡散領域１４を形成す
る。

【００１７】２個のｎ＋型拡散領域１３ａ，１３ｂが形
成されたｐウエル１１の表面にはゲート絶縁膜１５を介
してゲート電極となるワード線１６が形成され、さらに
全体が層間絶縁膜１７が形成される。

【００１８】この層間絶縁膜１７にはコンタクト孔１８
が一方のｎ＋型拡散領域１３ａまで到達するように形成
され、このコンタクト孔１８には導電材が充填され、そ
の後、層間絶縁膜１７上にはビット線１９が形成され
る。

【００１９】ビット線１９の上にはさらに層間絶縁膜１
７が形成され、この層間絶縁膜１７にはストレージノー
ド孔２０が他方のｎ＋型拡散領域１３ｂまで到達するよ
うに形成され、このストレージノード孔２０には導電材
が充填され、その後、層間絶縁膜１７上にはストレージ
ノード２１が形成される。

【００２０】同様にして、ｐ型ウエル１１の外側に形成
されたｎ＋型拡散領域１４に接続されストレージノード
２１と同様の形状をしたダミー端子孔２２が形成され、
このダミー端子孔２２が導電性材料で充填された後、ダ
ミー端子２３が形成される。このように形成されたスト
レージノード２１およびダミー端子２３の上面には図２
に示したように共通にキャパシタ誘電膜２４が形成さ
れ、さらにその上にはレジスト２５が形成される。

【００２１】このレジスト２５をマスクとして誘電膜２
４を所定のパターンに形成する前に、ダミー端子２３に
対応する位置の誘電膜２４をＲＩＥ，ＣＤＥなどの荷電
粒子２６を用いたドライエッチグ技術により除去し、図
３に示したようにダミー端子２３を露出させる。

【００２２】その後、レジスト２５を除去して誘電膜２
４を露出させ、この誘電膜２４とダミー端子２３の上面
に図４に示したようにプレート電極２７を形成する。

【００２３】このように、この構成ではプレート電極２
７をダミー端子２２、２３を介してｎ基板１０の拡散領
域１４に接続して接地するように構成されている。な
お、このｎ基板１０の接地はこの半導体記憶装置の製造
工程中のものであって、たとえば製造ラインのｎ基板１
０を載せる台を接地しておけばよい。

【００２４】図１に示したように、通常のストレージノ
一ド２１はトランスフアーゲート１２であるＭＯＳＦＥ
Ｔのソース／ドレイン１３ｂに接続されている。トラン
スファーゲート１２は通常はｐウエル１１の内部に形成
されており基板１０とは直接電気的に接続されていな
い。

【００２５】このため、このストレージノ一ド２１と同
様の形状をしたダミー端子２２、２３は基板１０と電気
的に接続されるように、ウエル１１の外側の場所に設置
する。

【００２６】図１のようにｎ形基板１０に設けたＰウエ
ル１１内に形成されたｎ形ＭＯＳＦＥＴがトランスファ
ーゲート１２となっている例では、ストレージノ一ド２
１と同様の形状をしたダミー端子２２、２３はｎ形基板
１０と直接電気的に接続されるように基板１０と同じ導
電形であるｎ＋拡散層１４を用いているから、この場合
ストレージノ一ド２１と同時に同じプロセスでダミー端
子２２、２３を形成出来る。したがって、ストレージノ
一ド２１と同様の形状をしたダミー端子２２、２３を設
ける事によるプロセスの増加は無い。

【００２７】また、プレート電極２７をダミー電極２
２、２３を用いて接地後は、その上に図５に示したよう
にＳｉＯ２等の層間絶縁膜３０を形成し、その上にさら
にレジスト３１を形成する。

【００２８】次に、ＤＲＡＭ動作時にプレート電極２７
にある特定の電位を与える為に、図示しない電庄発生回
路とプレート電極２７を接続する為に、プレート電極２
７の上の層間絶緑膜３０に対してコンタクトホール３２
を開ける。

【００２９】このコンタクトホール３２の加工時には、
プレート電極２７の表面がオーバーエッチングされるよ
うに荷電粒子３３にてドライエッチング処理される。

【００３０】この時にプレート電極２７はチャージアッ
プされるが、その電荷はダミー電極２２、２３を介して
接地部に放電されるので誘電膜２４に損傷を与えるとい
う問題は生じない。

【００３１】また、図示しないが、プレート電極２７の
上にコンタクトホール３２を開けた後、コンタクトホー
ル３２を導電性コンタクト材料で埋め込み、上部配線層
を形成した後、この配線層もドライエッチングを用いて
加工を行う。この場合にも上記と同様に配線層、コンタ
クト等の導電性物質を経由した電荷により、プレート電
極２７がチャージアップされるが、同様に放電されるた
め、スタックセルのキャパシタの誘電膜２４に損傷を与
えることはない。

【００３２】また、プレート電極２７がチャージアップ
されるのを防止できるので、誘電膜２４の材料として誘
電率の高いものを使い、その厚みを従来より薄く形成で
き、ＤＲＡＭの小型化、高速化が可能となる。

【００３３】この構成ではプレート電極２７と基板１０
を接続する為に、ｎ形基板１０に設けたｎ＋拡散層１４
を用いているが、基板１０、ウエル１１、トランスファ
ーゲート１２の導電型を逆にしても同様に構成できる。

【００３４】図６はその一例を示し、ｐ形基板４０にｐ
＋拡散層４４を形成してダミー電極５２、５３をｐ基板
４０を介して接地する事ができる。図６の構成例は図１
の構成例と導電型が異なるのみでその構成は同じであ
る。

【００３５】即ち、ｐ基板４０に形成されたｎウエル４
１内にはトランスファーゲート４２のソース／ドレイン
を構成するｐ＋拡散領域４３ａ，４３ｂが形成される。
このｐ＋拡散領域４３ａ，４３ｂの間には、ゲートとし
てのワード線４６をゲート酸化膜４５を介して形成し、
層間絶縁膜４７に形成したコンタクト４８によりｐ＋拡
散層４３ａとビット線４９とを接続する。

【００３６】さらに、層間絶縁膜４７中にコンタクト孔
５０、５２を形成し、夫々の先端にストレージノード５
１、ダミー端子５３を形成する。

【００３７】この後で図５に示したと同様にダミー端子
５３に接続されるプレート電極を形成すれば、その後の
ドライエッチングを用いる製造工程において荷電粒子で
プレート電極がチャージアップされてもこのプレート電
極とストレージノードとの間に形成されるキャパシタ誘
電膜に電気的なストレスが掛かることが防止できる。

【００３８】なお、図５の構成において、誘電膜２４の
上下電極、つまりダミー電極２３の誘電膜２４と接する
部分及びプレート電極２７の誘電膜２４と接する部分が
同一の導電材料で形成されている場合は、両者を直接接
続すると電気的により良好な接続となる。

【００３９】一方、ダミー電極２３とプレート電極２７
の材料が異なる場合は、その組合わせによっては、その
接続部にバリアメタルが必要となる。この場合には、図
３において誘電膜２４をドライエッチングした後で、残
ったレジスト２５をマスクとしてダミー電極２３の上
に、図示しないバリアメタルを形成し、その後、レジス
ト２５をリフトオフする事によりダミー電極２３の部分
にのみバリアメタルを形成できる。

【００４０】また、図６に示した構成例において、ｎウ
エル４１の中にさらにｐウエルを形成し、その中にトラ
ンスファーゲートを形成するようにしても同様に実施で
きる。図７はその一例を示す。図７の構成例ではトラン
スファゲート４２がｐ基板４０上に設けられた二重拡散
ウエル６１内に形成される以外は図６の構成例と同じで
あり、同一の参照番号を付して詳細な説明は省略する。

【００４１】尚、図７において、ｐ，ｎの導電型を逆に
してもよいことは勿論である。

【００４２】製造プロセスが終了し、ＤＲＡＭが完成し
た後は、動作時にプレート電極２７にある電位を印加す
る。この方法はプレート電極２７の上部の配線層からプ
レート電極に印加することも、基板１０からプレート電
極に印加することも両方可能である。

【００４３】図５の構成においてＤＲＡＭが製造された
後での動作時に半導体基板１０とプレート電極２７とが
同じ電位となる場合にはこの両者の接続はそのままでよ
いが、動作時の電位が異なる場合には出荷時に両者の接
続を切断しておかなければならない。

【００４４】即ち、図示しないが、半導体基板上に直接
トランスファーゲートとなるＭＯＳＦＥＴが形成されて
いる場合は、このＭＯＳＦＥＴにバックゲート電圧を印
加する為、プレート電極と異なる電位を半導体基板に印
加する必要がある。そのためには半導体基板とプレート
電極とを電気的に分離する必要がある。その方法とし
て、この発明の一実施形態では、製造時にプレート電極
を接地する為の経路をヒューズを介して半導体基板に接
続しておき、製造プロセス終了時にそのヒューズを切断
する構成を取る。

【００４５】図８、図９はこの切断手段の一例としてヒ
ューズを用いたこの発明の一実施形態を示し、ストレー
ジノード６１に対向するプレート電極部分６７とダミー
端子２３に対向する接地電極部分６８との間をヒューズ
６９として用いられる細長い接続部分とを形成する。

【００４６】このプレート電極部分６７と接地電極部分
６８との間にヒューズ６９を設ける場合、図２ないし図
４と全く同じ工程を経て図８、図９に示したストレージ
ノード６１に対向するプレート電極部分６７と、ダミー
端子２３に対向する接地電極部分６８と、ヒューズ６９
として用いられる細長い接続部分とを形成することがで
きる。

【００４７】図２ないし図４の構成と異なる点は、図
８、図９に示すようにプレート電極全体の形状が、スト
レージノ一ド６１に対向する部分６７とストレージノ一
ドと同様の形状をしたダミー端子６２に接する部分６８
との間にヒューズ６９を設ける点である。

【００４８】ＤＲＡＭ製造後にヒューズ６９を切る方法
としてはレーザーブロウを用いる方法がある。この場合
には、ブロウ用の窓をヒューズ６９の上に開けておく必
要がある。この窓は、例えば図５に示したプレート電極
２７に電位を与える為のコンタクトホール３２を形成す
るプロセスと共通化して絶縁膜３０のヒューズ６９に対
応する部分に形成することができるため、このことによ
りプロセスの増加は発生しない。また、レーザーブロウ
以外にも電気的にヒューズを切断する電流ヒューズ等の
方法も用いる事も出来る。

【００４９】また、ヒューズを設ける配線層として、こ
の実施形態ではプレート電極の配線層を用いたが、ワー
ド線配線層、ビット線配線層、ストレージノード配線層
のいずれでも設置する事が可能である。

【００５０】以上説明した実施形態ではＤＲＡＭが１個
のプレート電極の下に複数のスタック型のメモリセルが
形成された構成を有するものとしたが、実際には１個の
ＤＲＡＭチップには複数のプレート電極が必要であり、
各々のプレート電極の下に複数のチップが形成される。

【００５１】これらのプレート電極はＤＲＡＭの用途に
より色々の形態で接続される。その接続の仕方により以
下のように分類される。

【００５２】１．互いに接続されていないプレート電極
が複数存在する場合。

【００５３】この場合にはプレート電極ごとにダミー電
極に接続される接地電極が必要であるから、両者を切断
するためのヒューズも必要となる。さらに、動作時にプ
レート電極を所定の電位に保つためのプレート電位発生
回路も必要である。

【００５４】２．ＤＲＡＭチップ内で複数のプレート電
極が互いに接続されている場合。

【００５５】この場合には、図１０の実施形態に示した
ように、ＤＲＡＭチップ７１上に形成されたすべてのプ
レート電極７７ー１１、７７ー１２．．．７７−ｍｎに
対して１個の接地電極７８、１個のヒューズ７９を設け
るのみでよい。但し、ヒューズ７９の信頼性を考慮して
複数形成してもよいことは勿論である。また、プレート
電位発生回路（ＶＰＬｇｅｎ．）８０も１個でよい。

【００５６】このプレート電位（ＶＰＬ）発生回路８０
は図１０の実施形態ではＤＲＡＭチップ７１の隅の部分
に形成されているが、形成する位置は設計の段階で自由
に選択できる。

【００５７】また、プレート電極とＶＰＬ発生回路との
接続もプレート電極より上層或いは下層に形成された配
線層を介して行うことができる。

【００５８】例えば、図１２に示したように、プレート
電極２７の上に層間絶縁膜３０を介して形成された配線
層９１ＡをＶＰＬ発生回路８０に接続する。プレート電
極２７と配線層９１Ａとの接続は層間絶縁膜３０に形成
されたコンタクト９０Ａを介して行う。

【００５９】図１３の例では、プレート電極２７とＶＰ
Ｌ発生回路８０とを、ビット線１９と同じ層に形成され
た配線層９１Ｂとをコンタクト９０Ｂを介して接続した
状態を示している。

【００６０】さらに、図１４の例では、メモリセルのト
ランスファーゲート１２が形成されているＰウエル１１
内にＶＰＬ発生回路８０の出力ゲート９３のｎ＋拡散領
域９４ａに直接コンタクト９０Ｃを介してプレート電極
２７を接続している。但し、このＶＰＬ発生回路８０は
トランスファーゲート１２と同じＰウエル１１内に形成
せずに別々のウエルに形成してもよいことは勿論であ
る。

【００６１】なお、複数のプレート電極相互間の接続は
プレート電極の層よりも上部に形成された配線層を用い
ることもできる。この場合にはヒューズをプレート電極
ごとに設ける必要がある。

【００６２】或いはプレート電極の層か或いはそれより
も下部の配線層を用いて行うこともできる。この場合に
は、全体に対して１個のヒューズを形成するのみでよ
い。

【００６３】また、図１０の実施形態ではＤＲＡＭチッ
プ７１の内部でヒューズを形成しているが、一般的にＤ
ＲＡＭチップはシリコンウエハー上に複数個を同時に形
成し、最後にダイシングラインに沿って切断して完成品
とすることから、ヒューズをこのダイシングラインに沿
ってチップの外側に形成しておけば、ダイシングの時に
ヒューズも切断されることになり、ヒューズの切断工程
を省略することができる。

【００６４】図１１はその一例を示す実施形態であり、
シリコンウエハー上に形成されたＤＲＡＭチップ（ここ
では３個のチップ８１Ａ，８１Ｂ，８１Ｃのみを示して
いる）を製造工程の最後にダイシングラインｘ、ｙで切
断すれば、例えばＤＲＡＭチップ８１Ａ上に形成された
プレート電極群８７Ａ，８７Ｂ，８７Ｃからダイシング
ラインｘ，ｙ中に引き出された半導体基板とのコンタク
トを取るための接地電極８８Ａ，８８Ｂ，８８Ｃおよび
ヒューズ８９Ａ，８９Ｂ，８９Ｃがすべてダイシングに
より除去される。

【００６５】なお、図１１に示した実施形態では半導体
基板とのコンタクトを取るための接地電極８８Ａ，８８
Ｂ，８８Ｃおよびヒューズ８９Ａ，８９Ｂ，８９Ｃとし
て特定の形状を持つものとして表示してあるが、特にヒ
ューズ８９Ａ，８９Ｂ，８９Ｃはこの場合はレーザまた
は電流による溶断工程を経ずに除去されるので、通常の
配線層を形成すればよいことになる。

【００６６】

【発明の効果】以上詳述したようにこの発明によれば、
製造プロセス中には、スタックセルキャパシタの劣化を
抑えられ歩留まりを向上でき、高い電圧ストレスに起因
するリーク電流が減少する事により、電荷保持特性が向
上するとともに、従来のプレート電極加工では劣化して
用いる事が出来なかった薄さの誘電層によるセルキャパ
シタを使用でき、さらに、従来のプレート電極加工では
電気的破壊、劣化により用いる事が出来なかった新たな
キャパシタ材料の使用が可能となるとともに、製造プロ
セス終了時には容易にヒューズを切断できる構成の半導
体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】この発明に関連する半導体記憶装置の製造工程
の途中における半製品の構成を示す断面図。

【図２】図１の後工程の状態を示す断面図。

【図３】図２の後工程の状態を示す断面図。

【図４】図３の後工程のプレート電極形成工程を示す断
面図。

【図５】図４のさらに後工程のドライエッチング工程を
示す断面図。

【図６】この発明に関連する他の半導体記憶装置の製造
工程の途中における半製品の構成を示す断面図。

【図７】この発明に関連するさらに他の半導体記憶装置
の製造工程の途中における半製品の構成を示す断面図。

【図８】この発明の一実施形態の半導体装置のヒューズ
付のプレート電極の部分を示す断面図。

【図９】図８の部分を上から見た平面図。

【図１０】この発明の更に他の実施形態の形成された１
個のＤＲＡＭチップにおけるプレート電極群の配置構造
を示す平面図。

【図１１】この発明の更に他の実施形態によりシリコン
ウエハー上に形成された複数のＤＲＡＭチップを示す平
面図。

【図１２】この発明の更に他の実施形態におけるプレー
ト電極とプレート電位発生回路との接続方法の一例を示
す断面図。

【図１３】プレート電極とプレート電位発生回路との接
続方法の他の例を示す断面図。

【図１４】プレート電極とプレート電位発生回路との接
続方法のさらに他の例を示す断面図。

【図１５】従来のスタック型メモリセルの製造工程の一
部を示す断面図。

【図１６】図１５の後工程を示す断面図。

【図１７】さらに後工程の途中の状態を示す断面図。

【図１８】図１７の工程の最終段階を示す断面図。

【符号の説明】

１０…ｎ基板１４…ｎ＋拡散領域２１…ストレージノード２３…ダミー端子２４…誘電膜２７…プレート電極３０…層間絶縁膜３１…レジスト３２…コンタクトホール３３…荷電粒子６９…ヒューズ

Claims

【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板上に形成されたメモリセルの複数のスト
レージノードと、この複数のストレージノードと併設され、前記半導体基
板と電気的に接続された少なくとも１個のダミーストレ
ージノードと、このダミーストレージノードを除いて前記複数のストレ
ージノード上に形成された誘電膜と、この複数のストレージノード上に前記誘電膜を介して形
成され前記ダミーストレージノードに電気的に接続され
たプレート電極と、前記ダミーストレージノードを介して前記プレート電極
と半導体基板との間に電気的に接続されたヒューズと、
を具備する半導体記憶装置。
【請求項２】前記ダミーストレージノードは前記半導
体基板と同じ導電型で前記半導体基板より高い不純物濃
度の拡散層を介して前記半導体基板に電気的に接続され
る、請求項１に記載の半導体記憶装置。
【請求項３】前記ダミーストレージノードは前記半導
体基板とショットキー接合を形成する少なくとも一つの
金属コンタクトによって半導体基板に電気的に接続され
る、請求項１に記載の半導体記憶装置。
【請求項４】前記ダミーストレージノードは前記半導
体基板に直接接続された少なくとも一つの金属コンタク
トによって半導体基板に電気的に接続される、請求項１
に記載の半導体記憶装置。
【請求項５】前記ダミーストレージノードは前記半導
体基板に直接接続された少なくとも一つの多結晶半導体
コンタクトによって半導体基板に電気的に接続される、
請求項１に記載の半導体記憶装置。
【請求項６】ｎ型の半導体基板と、このｎ型の半導体基板上に形成されたｐ型ウエルと、このｐ型ウエル上に形成された複数の第１のｎ型領域
と、この複数の第１のｎ型領域に夫々電気的に接続され、メ
モリセル上に形成された複数のストレージノードと、前記ｎ型の半導体基板上に形成された少なくとも１個の
第２のｎ型領域と、前記複数のストレージノードと併設されるように前記第
２のｎ型領域に電気的に接続された少なくとも１個のダ
ミーストレージノードと、このダミーストレージノードを除いて前記複数のストレ
ージノード上に形成された誘電膜と、この複数のストレージノード上に前記誘電膜を介して形
成され前記ダミーストレージノードに電気的に接続され
たプレート電極と、前記プレート電極と前記ダミーストレージノードとの間
に電気的に接続されたヒューズと、を具備する半導体記
憶装置。
【請求項７】ｐ型の半導体基板と、このｐ型の半導体基板上に形成されたｎ型ウエルと、このｎ型ウエルの表面に形成された複数の第１のｐ型領
域と、この複数の第１のｐ型領域に夫々電気的に接続されたメ
モリセルの複数のストレージノードと、前記ｐ型の半導体基板の表面に形成された少なくとも１
個の第２のｐ型領域と、前記複数のストレージノードと併設されるように前記第
２のｐ型領域に電気的に接続された少なくとも１個のダ
ミーストレージノードと、このダミーストレージノードを除いて前記複数のストレ
ージノード上に形成された誘電膜と、この複数のストレージノード上に前記誘電膜を介して形
成され前記ダミーストレージノードに電気的に接続され
たプレート電極と、前記プレート電極と前記ダミーストレージノードとの間
に電気的に接続されたヒューズと、を具備する半導体記
憶装置。
【請求項８】前記ダミーストレージノードは、前記第
２のｐ型領域を介して前記ｐ型の半導体基板に電気的に
接続される、請求項７に記載の半導体記憶装置。
【請求項９】前記ダミーストレージノードは前記ｐ型
の半導体基板とショットキー接合を形成する金属コンタ
クトによって前記ｐ型の半導体基板に電気的に接続され
る、請求項７に記載の半導体記憶装置。
【請求項１０】前記ダミーストレージノードは前記ｐ
型の半導体基板に直接接続された金属コンタクトによっ
て前記ｐ型の半導体基板に電気的に接続される、請求項
７に記載の半導体記憶装置。
【請求項１１】前記ダミーストレージノードは前記ｐ
型の半導体基板に直接接続された多結晶半導体コンタク
トによって前記ｐ型の半導体基板に電気的に接続され
る、請求項７に記載の半導体記憶装置。
【請求項１２】ｐ型の半導体基板と、このｐ型の半導体基板上に形成されたｎ型ウエルと、このｎ型ウエル内に形成されたｐ型ウエルと、このｐ型ウエルの表面に形成された複数のｎ型領域と、この複数のｎ型領域に夫々電気的に接続されたメモリセ
ルの複数のストレージノードと、前記ｐ型の半導体基板の表面に形成された少なくとも１
個のｐ型領域と、前記複数のストレージノードと併設されるように前記ｐ
型領域に電気的に接続された少なくとも１個のダミース
トレージノードと、このダミーストレージノードを除いて前記複数のストレ
ージノード上に形成された誘電膜と、この複数のストレージノード上に前記誘電膜を介して形
成され前記ダミーストレージノードに電気的に接続され
たプレート電極と、前記プレート電極と前記半導体基板との間に前記ダミー
ストレージノードを介して電気的に接続されたヒューズ
と、を具備する半導体記憶装置。
【請求項１３】ｎ型の半導体基板と、このｎ型の半導体基板上に形成されたｐ型ウエルと、このｐ型ウエル内に形成されたｎ型ウエルと、このｎ型ウエルの表面に形成された複数の第１のｐ型領
域と、この複数の第１のｐ型領域に夫々電気的に接続されたメ
モリセルの複数のストレージノードと、前記ｎ型の半導体基板の表面に形成された少なくとも１
個の第２のｐ型領域と、前記複数のストレージノードと併設されるように前記第
２のｐ型領域に電気的に接続された少なくとも１個のダ
ミーストレージノードと、このダミーストレージノードを除いて前記複数のストレ
ージノード上に形成された誘電膜と、この複数のストレージノード上に前記誘電膜を介して形
成され前記ダミーストレージノードに電気的に接続され
たプレート電極と、前記プレート電極と前記ダミーストレージノードとの間
に電気的に接続されたヒューズと、を具備する半導体記
憶装置。
【請求項１４】半導体基板と、この半導体基板上に形成されたメモリセルの複数のスト
レージノードと、前記半導体基板と接続された少なくとも１個のコンタク
トを介して前記半導体基板に電気的に接続された少なく
とも１個のコネクションと、前記少なくとも１個のコネクションを除いて前記複数の
ストレージノード上に形成された誘電膜と、前記少なくとも１個のコネクションに電気的に接続され
たプレート電極と、前記プレート電極と前記少なくとも１個のコネクション
との間に電気的に接続されたヒューズと、を具備する半
導体記憶装置。