TWI557880B - Spin electronic memory and spin electronic circuits - Google Patents

Description

自旋電子記憶體及自旋電子電路

本發明係關於一種使用自旋流進行記憶體動作之自旋電子記憶體及具有該自旋電子記憶體之自旋電子電路。

支撐現代文明之電腦係藉由作為電子之流動之電流而動作。操作該電流並應用於資訊之記錄、刪除之電子裝置包含半導體。於上述半導體中流動之電子受到雜質或庫侖力(Coulomb force)所致之散射而產生焦耳熱。

因此，於上述電腦中，需要冷卻用風扇。又，由於上述焦耳熱而導致輸入能量之一部分無法用於資訊之記錄、刪除，從而產生能量損失。即，毫無疑問的是，抑制上述電子之散射為針對上述電子裝置之省電化之中心性技術課題。

作為其中一個解決方案，一直以來有如下方法：於極低溫下使上述電子裝置動作，從而抑制上述電子之散射。例如，使用超導體之情況與其相當。由於上述超導體中電子散射為零，因此無電阻，亦不產生上述焦耳熱。因此不會產生電子散射。

然而，於使用該方法之情形時，必需將上述電子裝置冷卻至數凱爾文(Kelvin)之溫度為止，不可忽略由此耗費之能量。又，難以將此種利用極低溫狀態之電子裝置普及而實用化。因此，作為可於室溫下抑制上述電子散射之方法，處於無符合要求者之狀況。

然而，自2007年左右起，狀況逐步改變。其原因在於以物理學理論之形式提出了拓撲(topological)絕緣體之理論模型。上述所謂拓撲絕緣體，係指利用物體表面或界面所產生之特殊電子狀態的絕緣體，可基於因原子序相對較大之元素之內層電子以接近光速之速度運動而產生的相對論效應而加以說明。

即，藉由該電子之作用(自旋-軌道相互作用)，而於上述電子所形成之能帶結構之哈密爾頓(Hamiltonian)函數上追加自旋-軌道相互作用之項，能帶結構及能量本徵值產生變化。此時，存在於某種特殊之物質中形成特殊之能帶結構之情形，該特殊之能帶結構係位於真空表面之價帶之最上層部之能帶與傳導帶之最下部之能帶結合，另一方面，於物質內部，能帶為打開之狀態。

其結果，出現如下當時尚不知曉之特殊之物性：上述物質之表面或界面成為導體，而物質內部由於具有能帶故而成為絕緣體。將具有此種特性之物質稱作「拓撲絕緣體」(參照非專利文獻1)。

上述拓撲絕緣體所具有之特殊之電子帶結構具有如下奇妙之特徵：藉由時間反轉對稱性，使存在於其表面或界面之電子分為自旋不同之兩個電子自旋流，且無需施加電壓即可持續流動。

反過來說，其與具有不受雜質等所致之散射之重要性質的情況相同。又，例如，若無如破壞上述時間反轉對稱性之外部磁場，則該特性可極為牢固地得以保存。再者，上 述拓撲絕緣體之名稱來源於此種上述電子帶結構所具有之特性具有與數學之拓撲結構多面體理論類似之性質(非專利文獻1)。

自於理論上預言上述拓撲絕緣體之存在以來，便實際上開始具有該奇妙之性質之材料之探索。其結果，雖然藉由利用光電子光譜法之實驗確認了晶質較高之鉍-碲合金、銻-碲合金等，但該等實驗中所使用之單晶係藉由熔融合金之冷卻法等而製作者，無法直接應用於上述電子裝置(參照非專利文獻2)。

另一方面，本發明者等人提出有一種超晶格型相變固態記憶體，其與上述拓撲絕緣體完全無關，針對相變型固態記憶體之消耗電力削減化，而製成使包含鍺-碲之晶體合金層與包含銻-碲之晶體合金層於使各晶體合金層所具有之(111)面軸與c軸匹配之條件下積層而成的超晶格型相變膜，並使鍺原子之排列結構沿晶體成長軸方向轉變而進行記憶體動作(參照專利文獻1、2及非專利文獻3)。

[先前技術文獻] [專利文獻]

[專利文獻1]日本專利第4621897號公報

[專利文獻2]日本專利第4635236號公報

[非專利文獻]

[非專利文獻1]H. Zhang et al. Nature Physics, 5, 438 (2009).

[非專利文獻2]Y. Xia et al. NaturePhysics, 5, 398 (2009).

[非專利文獻3]J. Tominaga et al. Nature Nanotechnology, 6, 501 (2011).

本發明者等人發現，上述超晶格型相變固態記憶體可成為理想之拓撲絕緣體。其原因在於，如於非專利文獻1中所見般，將銻與碲之原子比率為2：3之晶體合金層(Sb₂Te₃晶體合金層)作為上述拓撲絕緣體，另一方面，於本發明者等人之提案中，係將該晶體合金層配置複數層，並藉由具有帶隙之鍺與碲之原子比率為1：1之晶體合金層(GeTe晶體合金層)將其等隔離，恰好將該結構作為上述超晶格型相變固態記憶體之記錄層。

但應當確認的是，包含鍺及碲之上述晶體合金層是否具有與真空時之能帶相同之作用，利用使用量子力學之第一原理計算，藉由模擬確認了該晶體合金層發揮與真空時之能帶同等之作用(圖1(a)及圖1(b))。再者，圖1(a)及圖1(b)係藉由使用量子力學之第一原理計算進行模擬之能帶結構圖，圖1(a)表示以Sb₂Te₃之合金層之積層構造體為對象之情形時之結果，圖1(b)表示以GeTe之合金層與Sb₂Te₃之合金層之積層構造體為對象之情形時之結果。

即，如圖1(a)及圖1(b)所示，可確認於逆晶格空間內(Reciprocal lattice space)之某一點伽馬點(圖中X所示之點)上，於費米帶(Fermi band)附近傳導帶之最下部與價帶之 最上部之能帶以接觸之方式交叉於一點。該現象係上述拓撲絕緣體所具有之特異之特徵，於實空間內，該伽馬點恰好相當於鍺-碲晶體合金層之中心對稱點。即，獲得如下見解：該層成為上述電子之非散射層，係上述電子可於平面內自由移動之層。

進而，本發明者等人一面改變上述銻-碲晶體合金層之塊數(1塊為約1 nm)，一面進行第一原理計算，結果發現：上述銻-碲晶體合金層為1塊時，未表現出作為上述拓撲絕緣體之特徵之能帶交叉，必需至少2塊以上。

但於較2塊薄之層中表現出所謂Rashba(自旋耦合)效應而代替不成為上述拓撲絕緣體，即，於逆晶格空間內之伽馬點上能帶之退化解除，分裂為具有不同能量狀態之兩個自旋能帶。

與目前為止已知之任何材料相比，該超晶格型相變膜所具有之上述Rashba效應驚人地大，於利用第一原理計算之模擬中，該等自旋能帶之差甚至達到200 meV。該大小大至甚至於室溫下亦可觀測到自旋特性之差異之程度。

實際而言，本發明者等人於矽晶圓上形成改變上述銻-碲晶體合金層之厚度之上述超晶格型相變膜，沿面內方向施加外部磁場而改變藉由上述Rashba效應而分裂之自旋電子之密度，並藉由入射圓偏振光之光將該狀態作為反射率之變化而測定。更具體而言，於室溫條件下對上述超晶格型相變膜施加外部磁場而進行光之反射率測定。此時，上述反射率測定中所使用之光之波長設為633 nm，外部磁場 之大小設為0.2特士拉(T)。又，外部磁場係使用磁鐵而施加，於使該磁鐵之N極接近之情形及使S極接近之情形下進行兩次上述反射率測定，算出各磁場方向所引起之反射率差。將其結果示於圖2。縱軸為磁場所引起之反射率之變化，橫軸為自第一原理計算而獲得之Rashba能量之差。該圖2中之3點之繪圖從左向右對應於銻-碲晶體合金層(Sb₂Te₃)之厚度為4 nm、2 nm、1 nm者。再者，圖2係表示上述磁場方向所引起之反射率差△R(縱軸)及自第一原理計算獲得之Rashba能量(橫軸)之圖，該圖2之縱軸中，於圓圈中加點之符號表示使N極接近之情形，於圓圈中加X之符號表示使S極接近之情形。

如根據該結果而明確般，上述Rashba效應於較2 nm薄之上述銻-碲合金層之情形時較為明顯，而2 nm以上之厚度之情形時，自旋分裂所引起之反射率之差較小。反過來說，可得出如下結論：於2 nm以上之厚度之上述超晶格型相變膜中，上述Rashba效應較小，成為上述拓撲絕緣體。

即，獲得如下見解：包括上述鍺-碲晶體合金層及厚度較2 nm薄之銻-碲晶體合金層之積層膜可成為具有上述Rashba效應之自旋流產生層，包括上述鍺-碲晶體合金層及厚度為2 nm以上之上述銻-碲晶體合金層之積層膜可成為能夠儲存自旋流之自旋流儲存層。

本發明係基於上述見解者，其課題在於解決先前之上述諸問題，並達成以下之目的。即，本發明之目的在於提供一種可實現電子裝置之省電化之自旋電子記憶體及自旋電 子電路。

作為用以解決上述課題之方法，為如下所述。即，

<1>一種自旋電子記憶體，其特徵在於至少設置有：一對電極；及自旋流產生層，其配置於上述電極之間，具有厚度比0 nm厚且未達2 nm且以Sb₂Te₃或Bi₂Te₃為主成分的合金層A、及鄰接於上述合金層A而積層且以GeTe為主成分的合金層B，基於來自上述電極之電壓施加而使於上述合金層A中採取不同自旋狀態之兩個自旋電子產生密度差；並利用密度較高一方之上述自旋電子進行記憶體動作。

<2>如上述<1>之自旋電子記憶體，其中進而設置有自旋流儲存層，該自旋流儲存層配置於電極之間，具有厚度為2 nm以上10 nm以下且以Sb₂Te₃及Bi₂Te₃中之任一者為主成分的合金層C、及鄰接於上述合金層C而積層且以GeTe為主成分的合金層D，基於來自上述電極之電壓施加而使從自旋流產生層流入之密度較高一方之自旋電子儲存於至少其表面之一部分中。

<3>如上述<1>至<2>中任一項之自旋電子記憶體，其中合金層A具有六方晶之晶體結構，且合金層B具有立方晶之晶體結構，上述合金層A之c軸配向於積層方向上，上述合金層B之(111)面配向於與上述合金層A之鄰接面。

<4>如上述<1>至<3>中任一項之自旋電子記憶體，其中自旋流產生層具有合金層A與合金層B交替重複複數次 而積層之結構。

<5>如上述<2>至<4>中任一項之自旋電子記憶體，其中合金層C具有六方晶之晶體結構，且合金層D具有立方晶之晶體結構，上述合金層C之c軸配向於積層方向上，上述合金層D之(111)面配向於與上述合金層C之鄰接面。

<6>如上述<2>至<5>中任一項之自旋電子記憶體，其中自旋流儲存層具有合金層C與合金層D交替重複複數次而積層之結構。

<7>如上述<2>至<6>中任一項之自旋電子記憶體，其中自旋流產生層與自旋流儲存層係以使合金層B與合金層C鄰接之方式積層。

<8>如上述<2>至<7>中任一項之自旋電子記憶體，其中合金層B及合金層D之厚度分別比0 nm厚且為4 nm以下。

<9>如上述<2>至<8>中任一項之自旋電子記憶體，其中進而具有配向層，該配向層係作為自旋流產生層或自旋流儲存層之基底而配置，並使積層於其上之上述自旋流產生層之合金層B或上述自旋流儲存層之合金層D之積層面配向於(111)面。

<10>如上述<2>至<9>中任一項之自旋電子記憶體，其中配向層具有與合金層A及合金層C相同之組成，且具有相同之晶體結構。

<11>如上述<1>至<10>中任一項之自旋電子記憶體，其中進而具有產生磁場之磁場產生部。

<12>如上述<1>至<11>中任一項之自旋電子記憶體，其中進而具有對自旋流產生層供給自旋電子之自旋電子供給層。

<13>一種自旋電子電路，其特徵在於具有如上述<1>至<12>中任一項之自旋電子記憶體。

根據本發明，可解決先前技術中之上述諸問題，並可提供一種可實現電子裝置之省電化之自旋電子記憶體及自旋電子電路。

(自旋電子記憶體)

本發明之自旋電子記憶體具有一對電極及自旋流產生層，進而適當配置自旋流儲存層、配向層、磁場產生部及自旋電子供給層而構成。

<自旋流產生層>

上述自旋流產生層配置於上述電極之間，且具有合金層A及鄰接於上述合金層A而積層之合金層B。

該自旋流產生層可表現出上述Rasbba效應，並基於來自上述電極之電壓施加而使於上述合金層A中採取不同自旋狀態之兩個自旋電子產生密度差。

即，上述合金層B具有帶隙，又，上述合金層A於其晶體之逆晶格空間上之與上述合金層B之界面上具有時間反轉對稱性，且除了上述時間反轉對稱中心點以外，能帶退化解除，費米能階之上之兩個自旋能帶產生能量差，藉 此，上述自旋流產生層產生上述Rashba效應。其結果，於上述合金層A中採取不同自旋狀態之兩個自旋電子產生密度差，可產生自旋流。

上述合金層A係以Sb₂Te₃或Bi₂Te₃為主成分而形成。再者，於本說明書中，所謂「主成分」，係表示形成層之基本單元晶格之元素。

又，上述合金層A之厚度設為比0 nm厚且未達2 nm。若為此種厚度，則可表現出上述Rashba效應。

作為上述合金層A，較佳為具有六方晶之晶體結構，且其c軸配向於積層方向。

若具有此種晶體結構，則於其後積層膜之後，該層成為作為基底而產生配向之模板(template)，易於獲得該等積層體之超晶格結構。

作為上述合金層A之形成方法，並無特別限定，就易於獲得c軸配向之上述晶體結構而言，例如較佳為濺鍍法、分子束磊晶法、ALD(Atomic Layer Deposition，原子層沈積)法及CVD(Chemical Vapor Deposition，化學氣相沈積)法等。

上述合金層B係以GeTe為主成分而形成。

作為上述合金層B之厚度，較佳為比0 nm厚且為4 nm以下。

若上述厚度超過4 nm，則存在表現出獨立之固有之特性之情形。

作為上述合金層B，較佳為具有立方晶之晶體結構，且 其(111)面配向於與上述合金層A之鄰接面。其中，更佳為具有面心立方晶之晶體結構，且其(111)面配向於與上述合金層A之鄰接面。

若具有此種晶體結構，則於其後積層膜之後，該層成為作為基底而產生配向之模板，易於獲得該等積層體之超晶格結構。

作為上述合金層B之形成方法，並無特別限定，例如可列舉：濺鍍法、分子束磊晶法、ALD法、CVD法等。

作為上述自旋流產生層，並無特別限定，較佳為具有合金層A與合金層B交替重複複數次而積層之結構。

若具有此種結構，則易於根據重複數而獲得較大之上述Rashba效應。

<自旋流儲存層>

藉由配置上述拓撲絕緣體，上述自旋電子記憶體可進行利用上述自旋電子之記憶體動作。

此處，提出配置於上述電極之間，且具有合金層C及鄰接於上述合金層C而積層之合金層D的上述自旋流儲存層作為上述拓撲絕緣體。

即，上述自旋流儲存層具有作為上述拓撲絕緣體之特性，並基於來自上述電極之電壓施加而使自上述自旋流產生層流入之密度較高一方之自旋電子儲存於至少其表面之一部分中。

即，於上述自旋流儲存層中，上述合金層D具有帶隙，又，上述合金層C於其晶體之逆晶格空間上之與上述合金 層B之界面中具有時間反轉對稱性，且除了時間反轉對稱中心點以外，能帶退化解除，費米能階之上之兩個自旋能帶與費米能階之下之價帶之最上部之退化解除之自旋能帶以逆晶格空間中之時間反轉對稱中心為分界而相互交叉、連結，藉此，表現出作為上述拓撲絕緣體之特性。其結果，可使自上述自旋流產生層流入之密度較高一方之自旋電子儲存於上述合金層C與上述合金層D之界面中或上述合金層D中。

上述合金層C係與上述合金層A同樣地以Sb₂Te₃或Bi₂Te₃為主成分而形成。

然而，上述合金層C之厚度不同於上述合金層A，係設為2 nm以上10 nm以下。若上述厚度未達2 nm，則雖可表現出上述Rashba效應，但另一方面不表現作為上述拓撲絕緣體之特性，於超過10 nm之情形時，亦難以獲得作為上述拓撲絕緣體之特性。

作為上述合金層C，較佳為與上述合金層A同樣地具有六方晶之晶體結構，且其c軸配向於積層方向。

若具有此種晶體結構，則於其後積層膜之後，該層成為作為基底而產生配向之模板，易於獲得該等積層體之超晶格結構。

又，作為上述合金層C，可藉由與上述合金層A相同之方法而形成。

上述合金層D係與上述合金層B同樣地以GeTe為主成分而形成。

又，關於其厚度、晶體結構及形成方法，亦可使用針對上述合金層B說明之事項。

作為上述自旋流儲存層，並無特別限定，較佳為具有合金層C與合金層D交替重複複數次而積層之結構。

若具有此種結構，則可根據重複數而儲存較大之上述自旋流。

就以簡易之構成實現利用上述自旋電子之記憶體動作之觀點而言，上述自旋流產生層與上述自旋流儲存層較佳為以上述自旋流產生層之上述合金層B與上述自旋流儲存層之上述合金層C鄰接之方式積層。

<配向層>

於上述自旋電子記憶體中，若具有如下超晶格結構，則易於獲得上述Rashba效應及作為上述拓撲絕緣體之特性：以Sb₂Te₃或Bi₂Te₃為主成分而形成之上述合金層A及上述合金層C之晶體結構配向於c軸，以GeTe為主成分而形成之上述合金層B及上述合金層D之(111)面分別配向於與上述合金層A或與上述合金層C鄰接之面。

雖然上述合金層A及上述合金層C並不限於作為基底，易於作為c軸配向體而獲得，但上述合金層B及上述合金層D若不將該c軸配向體作為基底而積層，則難以獲得上述超晶格結構。

因此，於不將上述合金層A及上述合金層C作為基底而形成上述合金層B或上述合金層D之情形時，較佳為設置配向層，該配向層係作為上述自旋流產生層或上述自旋流 儲存層之基底而配置，並使積層於其上之上述自旋流產生層之上述合金層B或上述自旋流儲存層之上述合金層D之積層面配向於(111)面。

上述配向層只要具有此種作用則並特別限定，就簡化製程之觀點而言，較佳為具有與上述合金層A及上述合金層C相同之組成，且具有相同之晶體結構。即，上述配向層較佳為以Sb₂Te₃或Bi₂Te₃為主成分而形成，且其晶體方位沿c軸配向的晶體合金層。

作為上述配向層之厚度，較佳為3 nm以上，更佳為5 nm以上。若厚度未達3 nm，則根據其形成方法而存在無法充分獲得於c軸上之配向強度之情形。

再者，出於此種觀點，作為上述自旋電子記憶體，相較於將上述合金層A(或上述合金層C)作為基底而積層上述合金層B(或上述合金層D)，較佳為將上述配向層作為基底而積層上述合金層B(或上述合金層D)來進行製作，以使該等層之晶體結構穩定化。

此處，針對與上述自旋流產生層、上述自旋流儲存層及上述配向層相關，以Sb₂Te₃或Bi₂Te₃為主成分而形成之晶體合金層及以GeTe為主成分而形成之晶體合金層之積層狀態，使用圖3(a)及圖3(b)進行說明。

圖3(a)係表示以Sb₂Te₃或Bi₂Te₃為主成分而形成之六方晶之晶體合金層51之圖，圖3(b)表示以GeTe為主成分而形成之立方晶之晶體合金層52。

如圖3(a)所示，若將作為六方晶之晶體合金層51進行c軸 配向，則鄰接面51a成為六邊形。因此，若於晶體合金層51之表面堆積作為立方晶之晶體合金層52，則圖3(b)所示之(111)面成為鄰接面52a。即，由於立方晶之(111)面如圖3(b)所示般為三角形，因此與經c軸配向之晶體合金層51之鄰接面52a匹配。因此，若於經c軸配向之晶體合金層51之表面堆積作為立方晶之晶體合金層52，則可將該等鄰接面52a作為晶體合金層52之(111)面。相對於此，若無晶體合金層51而形成晶體合金層52，則晶體合金層52例如配向於(100)面，其結果，容易於超晶格結構中產生晶格失序。

<電極>

作為上述電極，並無特別限定，可根據目的而酌情選擇，並可藉由公知之方法配置公知之半導體元件中所使用之電極而形成。

<磁場產生部>

上述自旋流產生層雖然其自身亦可施加電壓而產生內部磁場來使上述自旋電子產生密度差，但藉由自外部施加輔助性磁場，可放大上述Rashba效應。

因此，作為上述自旋電子記憶體，較佳為進而具有產生磁場之磁場產生部。

作為上述磁場產生部，例如，可以上述自旋電子記憶體之附屬部之形式於外部配置磁鐵，又，亦可於上述自旋電子記憶體之層結構中積層具有磁性之磁性層而配置。

作為上述磁鐵及上述磁性層，並無特別限定，可根據目的而酌情選擇，且可藉由公知之方法配置公知者而形成。

然而，作為上述磁性層，為了不損及上述自旋流產生層及上述自旋流儲存層中之記憶體動作，較佳為不配置於該等層間，而配置於該等層與電極之間。

<自旋電子供給層>

如上所述，上述自旋流產生層雖然其自身亦可施加電壓而產生內部磁場來使上述自旋電子產生密度差，但藉由自外部供給上述自旋電子，可放大上述Rashba效應。

因此，作為上述自旋電子記憶體，較佳為具有對上述自旋流產生層供給上述自旋電子之自旋電子供給層。

作為上述自旋電子供給層，並無特別限定，例如可列舉由鈷或鉑、或該等之合金等形成之層。又，作為其形成方法，例如可列舉濺鍍法等。

又，作為上述自旋流產生層及上述自旋流儲存層，較佳為使該等直接鄰接而使其具有超晶格結構，於該情形時，作為上述自旋電子供給層，較佳為鄰接於如下之面而配置：上述自旋流產生層之與配置上述自旋流儲存層之面成相反側之面，或上述自旋流儲存層之與配置上述自旋流產生層之面成相反側之面。

對上述自旋電子記憶體之記憶體動作進行說明。

上述自旋電子記憶體係對電子所具有之兩種自旋狀態之各者進行控制，並保存該自旋狀態之差異而作為記憶內容者，藉此，例如可自目前之如電流之導通-切斷之0、1性二進制記憶體動作發展為利用自旋提高、降低之有無所致之四進制的記憶體動作，因此不僅可將記憶體容量提高數 倍，亦有可能關係到使用自旋彼此之干擾之量子電腦之實現。

關於上述自旋電子記憶體之記憶體動作，此處僅提出其基本原理，若於積層有上述自旋流產生層及上述自旋流儲存層之積層構造體之上下配置電極並施加脈衝電壓，則由於任一層均具有較大之自旋軌道相互作用，因此可根據電場之變化而產生內部磁場。

先前，若僅能藉由使用磁性薄膜或使用外部磁場而達成之上述自旋流產生使用利用上述自旋軌道相互作用之上述自旋電子記憶體，則不使用該等即可達成。

更具體而言，藉由對上述自旋電子記憶體施加脈衝電壓而於上述自旋流產生層中使帶隙放大些許，破壞上述自旋流產生層之空間對稱性，因此其中一種狀態之自旋較另一種而言較多地產生。該狀態變化可藉由施加上述電壓之方向而反轉。於切斷上述電壓之瞬間，上述自旋流產生層之帶隙變得不穩定，由於鄰接之上述自旋儲存層為上述拓撲絕緣體，因此上述自旋流產生層所生成之自旋流流入至該界面。其原因在於，上述拓撲絕緣體僅可於其表面使上述自旋流流動。

其中，由於在施加上述電壓之方向上存在帶隙，因此電子無法沿上述自旋流儲存層之厚度方向流動。

即，上述自旋電子記憶體藉由於上述自旋流儲存層之表面(例如，配置上述自旋流產生層之側之面)儲存上述自旋流而作為記憶體發揮作用。又，使用具有反向電壓之脈衝 即可進行刪除或儲存包含另一種自旋狀態之自旋流。上述自旋電子記憶體之特徵在於，可僅藉由控制上述電壓之大小而進行刪除及記憶體動作。

使用圖4對上述自旋電子記憶體之實施形態之例進行說明。圖4係表示自旋電子記憶體100之層構成之剖面圖。

自旋電子記憶體100係於下部電極1上依序配置配向層2、自旋流產生層3、自旋流儲存層4及上部電極5而構成。

自旋流產生層3係以積層構造體之形式構成，該積層構造體係以GeTe為主成分之合金層B與厚度比0 nm厚且未達2 nm且以Sb₂Te₃或Bi₂Te₃為主成分之合金層A交替重複四次積層而成者。

又，自旋流儲存層4係以積層構造體之形式構成，該積層構造體係以GeTe為主成分之合金層D與厚度為2 nm以上10 nm以下且以Sb₂Te₃或Bi₂Te₃為主成分之合金層C交替重複三次積層而成，且進而於最上部再積層一層合金層D者。

於此種自旋電子記憶體100中，基於來自下部電極1或上部電極5之電壓施加，於合金層A中採取不同自旋狀態之兩個自旋電子產生密度差。該等自旋電子從自旋流產生層3流入至自旋流儲存層4，於自旋流儲存層4之至少表面之一部分(例如，自旋流儲存層4之自旋流產生層3側之表面)儲存密度較高一方之自旋電子。

由所儲存之密度較高一方之自旋電子構成之自旋流只要不向外部釋放，則可得以保存，又，藉由來自反方向之電 壓施加，可進行刪除。

其結果，自旋電子記憶體100可進行基於自旋電子之自旋狀態之記憶體動作。根據此種記憶體動作，由於可將用於上述電壓施加之電流之能量於不轉換為焦耳熱之情況下直接用於上述自旋流之形成，因此可實現大幅之省電化。

繼而，使用圖5對上述自旋電子記憶體之另一實施形態之例進行說明。圖5係表示自旋電子記憶體200之層構成之剖面圖。

自旋電子記憶體200具有不同於自旋電子記憶體100之構成，其不同點在於，在自旋流儲存層4與上部電極5之間配置有層狀之磁場產生部6。

於此種自旋電子記憶體200中，基於自磁場產生部6施加之外部磁場而使上述Rashba效應放大，輔助自旋流產生層3中之自旋流之產生。

其結果，自旋電子記憶體200可產生較大之自旋流，可穩定地進行基於自旋電子之自旋狀態之記憶體動作。

進而，使用圖6對上述自旋電子記憶體之另一實施形態之例進行說明。圖6係表示自旋電子記憶體300之層構成之剖面圖。

自旋電子記憶體300具有不同於自旋電子記憶體200之構成，其不同點之於，在自旋流儲存層4與磁場產生部6之間配置有自旋電子供給層7。

於此種自旋電子記憶體300中，基於從自旋電子供給層供給之自旋電子而使上述Rashba效應放大，輔助自旋流產 生層3中之自旋流之產生。

其結果，自旋電子記憶體300可產生更大之自旋流，可穩定地進行基於自旋電子之自旋狀態之記憶體動作。

(自旋電子電路)

本發明之自旋電子電路具有本發明之上述自旋電子記憶體。

作為具有上述自旋電子記憶體之上述自旋電子電路之電路構成，並無特別限定，可根據目的酌情選擇，可設為使用公知之半導體電路之電路構成。

又，對具有上述自旋電子記憶體之上述自旋電子電路之特徵性電路構成之一例進行說明。

於該例中，上述自旋電子電路於任意之電路基板上具有上述自旋電子記憶體。又，包括與該自旋電子記憶體並設且具有上述自旋流儲存層而構成之自旋流儲存元件。

於該自旋電子電路中，自上述自旋電子記憶體之上述自旋流產生層供給的自旋狀態存在密度差之自旋流供給至上述自旋電子記憶體之上述自旋流儲存層，於該自旋流儲存層中，為了易於維持拓撲特性而消除層內之自旋密度差，並從某處補充不足之自旋。因此，若將具有上述自旋流儲存層之上述自旋流儲存元件與上述自旋電子記憶體並設，則可對上述自旋電子記憶體之上述自旋流儲存層供給不足之自旋。

相反，於所並設之上述自旋流元件之上述自旋流儲存層內，由於其中一種自旋密度降低，因此若例如於其附近進 而並設具有上述自旋流儲存層之上述自旋流儲存元件，則可自此處供給自旋。若重複該操作，則亦可實現能流動其中一種自旋流之自旋電子電路。

[實施例] (實施例1) <自旋流產生層之製作>

首先，使用濺鍍裝置(ULVAC公司製造，大喇叭波型濺鍍裝置)，以Sb及Te為靶(組成比2：3)進行濺鍍，於具有潔淨之面之Si基板上以5 nm之厚度形成包含Sb₂Te₃之晶體合金層且c軸之晶體方位配向於積層方向的配向層。

繼而，將上述配向層作為基底，進行使用上述濺鍍裝置之以Ge及Te為靶(組成比1：1)之濺鍍，以1 nm之厚度形成包含GeTe之晶體合金層，且晶體之(111)面配向於與上述配向層之鄰接面的合金層B。

繼而，於上述合金層B上進行使用上述濺鍍裝置之以Sb及Te作為靶(組成比2：3)之濺鍍，以1 nm之厚度形成包含Sb₂Te₃之晶體合金層且c軸之晶體方位配向於積層方向的合金層A。

進而，利用相同之方法，將該等合金層B與合金層A依序交替積層19次，製作成具有由上述合金層A及上述合金層B之積層體構成之自旋流產生層的試驗試樣1。

再者，作為形成上述配向層、上述合金層A及上述合金層B時之條件，係設為真空狀態，並將濺鍍溫度設為250℃。又，上述配向層、上述合金層A及上述合金層B之 晶體結構之分析係藉由對基於模型之第一原理計算結果與X射線繞射結果進行比較，並最終拍攝剖面之高解析穿透式電子束照片並觀察而進行。

自上述濺鍍裝置取出上述試驗試樣1，於室溫條件下施加外部磁場而進行光之反射率測定。

再者，上述反射率測定中所使用之光之波長設為633 nm，外部磁場之大小設為0.2特士拉(T)。又，外部磁場係使用磁鐵而施加，於使該磁鐵之N極接近之情形及使S極接近之情形下進行兩次上述反射率測定，算出各磁場方向所引起之反射率差。

其結果，確認如下情況：上述磁場方向所引起之反射率差為1.2%，上述自旋流產生層具有較大之Rashba效應。

即，所製作之上述自旋流產生層即便不使用非磁性元素亦具有磁特性，因此藉由上述Rashba效應而於上述自旋流產生層中產生上述自旋流。藉此，上述自旋流對光產生響應，可確認其反射率與上述自旋流之密度呈比例地變化。

<自旋流儲存層之製作>

與上述自旋流產生層之製作相同，首先，使用濺鍍裝置，以Sb及Te為靶(組成比2：3)進行濺鍍，於具有潔淨之面之Si基板上以5 nm之厚度形成包含Sb₂Te₃之晶體合金層且c軸之晶體方位配向於積層方向的配向層。

繼而，將上述配向層作為基底，進行使用上述濺鍍裝置之以Ge及Te為靶(組成比1：1)之濺鍍，以1 nm之厚度形成包含GeTe之晶體合金層且晶體之(111)面配向於與上述配 向層之鄰接面的合金層D。

繼而，於上述合金層D上進行使用上述濺鍍裝置之以Sb及Te為靶(組成比2：3)之濺鍍，以4 nm之厚度形成包含Sb₂Te₃之晶體合金層且c軸之晶體方位配向於積層方向的合金層C。

進而，利用相同之方法，將該等合金層D與合金層C依序交替積層9次，製作成具有由上述合金層C及上述合金層D之積層體構成之自旋流儲存層的試驗試樣2。

再者，該試驗試樣2中之上述配向層、上述合金層C及上述合金層D之濺鍍方法及晶體結構之分析方法與試驗試樣1中之上述配向層、上述合金層A及上述合金層B之濺鍍方法及晶體結構之分析方法相同。

自上述濺鍍裝置取出上述試驗試樣2，於室溫條件下施加外部磁場而進行光之反射率測定。該反射率測定係以與對於上述試驗試樣1之測定相同之方式進行。

其結果，確認如下情況：磁場方向所引起之反射率差未達0.1%，上述自旋流儲存層不具有上述Rashba效應。

即，即便上述自旋流產生層與上述自旋流儲存層之晶體結構相同，但藉由如上述自旋流儲存層之上述合金層C般變更上述自旋流產生層之上述合金層A之厚度，而使具有上述自旋流儲存層之上述試驗試樣2之空間對稱性變高，其結果為，上述Rashba效應之差異消失，即便產生上述自旋流，包含兩種自旋狀態之各自旋流之密度亦變得相同，從而反射率不產生差異。

即，該試驗試樣2中之作為上述合金層C及上述合金層D之積層膜之上述自旋流儲存層成為上述拓撲絕緣體，於與上述試驗試樣1之自旋流產生層之比較中，儘管較為間接，但仍確認可使上述自旋流存在於上述試驗試樣2之自旋流儲存層中。

又，該情況亦可根據如下情況加以確認：根據圖1(b)所示之態樣確認上述自旋流儲存層之第一原理之計算結果，於界面中顯示出能帶關閉之上述拓撲絕緣體之特性。

<比較試樣之製作>

與上述自旋流產生層之製作相同，首先，使用濺鍍裝置，以Sb及Te為靶(組成比2：3)進行濺鍍，於具有潔淨之面之Si基板上以5 nm之厚度形成包含Sb₂Te₃之晶體合金層且c軸之晶體方位配向於積層方向的配向層。

繼而，將上述配向層作為基底，進行使用上述濺鍍裝置之以Ge及Te為靶(組成比1：1)之濺鍍，以5 nm之厚度形成包含GeTe之晶體合金層且晶體之(111)面配向於與上述配向層之鄰接面的合金層F。

繼而，於上述合金層F上進行使用上述濺鍍裝置之以Sb及Te為靶(組成比2：3)之濺鍍，以15 nm之厚度形成包含Sb₂Te₃之晶體合金層且c軸之晶體方位配向於積層方向的合金層E。

進而，利用相同之方法，將該等合金層F與合金層E依序交替積層兩次，製作成具有上述合金層E及上述合金層F之積層體之比較試樣。

再者，該比較試樣中之上述配向層、上述合金層E及上述合金層F之濺鍍方法及晶體結構之分析方法與試驗試樣1中之上述配向層、上述合金層A及上述合金層B之濺鍍方法及晶體結構之分析方法相同。

自上述濺鍍裝置取出上述比較試樣，於室溫條件下施加外部磁場而進行光之反射率測定。該反射率測定係以與對於上述試驗試樣1之測定相同之方式進行。

其結果，確認如下情況：磁場方向所引起之反射率差未達0.0%，上述自旋流儲存層不具有Rashba效應。

又，第一原理之計算結果顯示出不具有交叉能帶之僅具有能隙之半導體之特性。

<自旋電子記憶體之製作>

使用濺鍍裝置，以Sb及Te為靶(組成比2：3)進行濺鍍，而於預先埋入有W(鎢)製柱狀電極(直徑200 nm)之Si電路基板上以5 nm之厚度形成包含Sb₂Te₃之晶體合金層且c軸之晶體方位配向於積層方向的配向層。

繼而，將上述配向層作為基底，以與上述自旋流產生層之製作方法相同之方式積層自旋流產生層。但相對於上述試驗試樣1中之上述自旋流產生層之構成，該自旋流產生層係設為進而積層一層上述合金層B作為最上層者。

繼而，以與上述自旋流儲存層之製作方法相同之方式，於該自旋流產生層上不切換真空狀態而連續積層自旋流儲存層。

進而，使用上述濺鍍裝置，以W為靶進行濺鍍，以20 nm之厚度形成電極層作為上部電極，製作成實施例1之自旋電子記憶體。再者，上述電極層亦係利用與試驗試樣1中之諸層之濺鍍方法相同之方法而形成。

於實施例1之自旋電子記憶體上連接外部電源，自上述柱狀電極(下部電極)施加500 ns之脈衝電壓1.0 V。經過1分鐘後，於實施例1之自旋電子記憶體上連接電壓計，測定於上述上部電極及上述下部電極中流通之電流。

其結果，確認於剛流通60 μA之最大電流之後，變為0 μA。即，可確認，於實施例1之自旋電子記憶體中，基於來自下部電極之電壓施加，使內部產生自旋流，且只要不將其向外部釋放，便可加以儲存。

繼而，自上述下部電極對連接有外部電源之實施例1之自旋電子記憶體施加500 ns之脈衝電壓1.0 V之後，自反方向之上述上部電極施加500 ns之脈衝電壓1.0 V。經過1分鐘後，於實施例1之自旋電子記憶體上連接電流計，測定於上述上部電極及上述下部電極中流通之電流。

其結果，電流為0.0 μA，無法測定。即，可確認，於實施例1之自旋電子記憶體中，可刪除暫時儲存於內部之自旋流。

進而，於對面內施加0.2特士拉(T)之磁場之狀態下，對實施例1之自旋電子記憶體進行與上述自旋流之儲存確認試驗相同之試驗。即，施加500 ns之脈衝電壓1.0 V後，於1分鐘之後測定於上述上部電極及上述下部電極中流通之電流。

其結果，確認於剛流通150 μA之最大電流之後，變為0 μA。由此可確認，於不施加外部磁場之情形時藉由上述Rashba效應而產生之自旋電流最大為60 μA，於施加有上述外部磁場之情形時，藉由上述Rashba效應進而上述外部磁場所引起之能帶之放大效果，相對於不施加上述外部磁場之情形，可儲存約2.5倍之150 μA之自旋流。

<實施例2>

於實施例1之自旋電子記憶體之製作中，使用於鄰接之狀態下預先埋入兩個W製柱狀電極(直徑200 nm)者作為Si電路基板，於該Si電路基板上同樣地形成上述配向層、上述自旋流產生層、上述自旋流儲存層及上述上部電極之後，使用離子銑削將積層於兩個上述柱狀電極(下部電極)上之諸層以5 nm之間隔於真空下隔離，製作成具有兩個自旋電子記憶體A1與A2鄰接之配置之實施例2之自旋電子記憶體。

自上述柱狀電極(下部電極)對其中一個自旋電子記憶體A1施加500 ns之脈衝電壓1.0 V。經過1分鐘後，於其上連接電壓計，測定於上述上部電極及上述下部電極中流通之電流。

其結果，確認於剛流通150 μA之最大電流之後，變為0 μA。

繼而，於自上述下部電極對另一個自旋電子記憶體A2施加0.5 V之直流電壓之狀態下，同樣地對自旋電子記憶體A1施加500 ns之脈衝電壓1.0 V。於是，串聯地連接於自旋 電子記憶體A2之電流計之值於瞬間記錄下150 μA之值之後，恢復至初始之70 μA左右。其後，停止對自旋電子記憶體A1及自旋電子記憶體A2施加電壓，並於1分鐘後測定自旋電子記憶體A1之兩端之電流。其結果，於剛流通320 μA之最大電流之後變為0 μA。根據該結果可確認，電流越過真空障壁而從自旋電子記憶體A2流入至自旋電子記憶體A1中。

1‧‧‧下部電極

2‧‧‧配向層

3‧‧‧自旋流產生層

4‧‧‧自旋流儲存層

5‧‧‧上部電極

6‧‧‧磁場產生部

7‧‧‧自旋電子供給層

100‧‧‧自旋電子記憶體

A‧‧‧合金層

B‧‧‧合金層

C‧‧‧合金層

D‧‧‧合金層

X‧‧‧能帶交叉

圖1(a)係藉由使用量子力學之第一原理計算對Sb₂Te₃之合金層之積層構造體進行模擬的能帶結構圖。

圖1(b)係藉由使用量子力學之第一原理計算對積層有GeTe之合金層及Sb₂Te₃之合金層之積層構造體進行模擬的能帶結構圖。

圖2係表示改變藉由Rashba效應而分裂之自旋電子之密度，並藉由入射圓偏振光之光將該狀態作為反射率之變化而測定之結果之圖。

圖3(a)係表示以GeTe為主成分而形成之六方晶之晶體合金層51之圖。

圖3(b)係表示以Sb₂Te₃或Bi₂Te₃為主成分而形成之立方晶之晶體合金層52之圖。

圖4係表示本發明之一實施形態之自旋電子記憶體100之層構成的剖面圖。

圖5係表示本發明之另一實施形態之自旋電子記憶體200之層構成的剖面圖。

圖6係表示本發明之又一實施形態之自旋電子記憶體300之層構成的剖面圖。

1‧‧‧下部電極

2‧‧‧配向層

3‧‧‧自旋流產生層

4‧‧‧自旋流儲存層

5‧‧‧上部電極

100‧‧‧自旋電子記憶體

A‧‧‧合金層

B‧‧‧合金層

C‧‧‧合金層

D‧‧‧合金層

Claims (11)

1. 一種自旋電子記憶體，其特徵在於至少設置有：一對電極；自旋流產生層，其配置於上述電極之間，具有厚度較0nm厚且未達2nm且以Sb₂Te₃或Bi₂Te₃為主成分之合金層A、及鄰接於上述合金層A而積層且以GeTe為主成分之合金層B，基於來自上述電極之電壓施加而使於上述合金層A中採取不同自旋狀態之兩個自旋電子產生密度差；及自旋流儲存層，其配置於電極之間，具有厚度為2nm以上10nm以下且以Sb₂Te₃及Bi₂Te₃之任一者為主成分的合金層C、及鄰接於上述合金層C而積層且以GeTe為主成分的合金層D，基於來自上述電極之電壓施加而使從自旋流產生層流入之密度較高一方之自旋電子儲存於至少其表面之一部分；且上述自旋流儲存層具有上述合金層C與上述合金層D交替重複複數次而積層之結構；上述自旋電子記憶體利用密度較高一方之上述自旋電子進行記憶體動作。
2. 如請求項1之自旋電子記憶體，其中合金層A具有六方晶之晶體結構，並且合金層B具有立方晶之晶體結構；上述合金層A之c軸配向於積層方向上，上述合金層B之(111)面配向於與上述合金層A之鄰接面。
3. 如請求項1或2之自旋電子記憶體，其中自旋流產生層具 有合金層A與合金層B交替重複複數次而積層之結構。
4. 如請求項1之自旋電子記憶體，其中合金層C具有六方晶之晶體結構，並且合金層D具有立方晶之晶體結構；上述合金層C之c軸配向於積層方向上，上述合金層D之(111)面配向於與上述合金層C之鄰接面。
5. 如請求項1之自旋電子記憶體，其中自旋流產生層與自旋流儲存層係以使合金層B與合金層C鄰接之方式積層。
6. 如請求項1之自旋電子記憶體，其中合金層B及合金層D之厚度分別較0nm厚且為4nm以下。
7. 如請求項1之自旋電子記憶體，其中進而具有配向層，該配向層係作為自旋流產生層或自旋流儲存層之基底而配置，並使積層於其上之上述自旋流產生層之合金層B或上述自旋流儲存層之合金層D之積層面配向於(111)面。
8. 如請求項1之自旋電子記憶體，其中配向層與合金層A及合金層C具有相同之組成，且具有相同之晶體結構。
9. 如請求項1或2之自旋電子記憶體，其中進而具有產生磁場之磁場產生部。
10. 如請求項1或2之自旋電子記憶體，其中進而具有對自旋流產生層供給自旋電子之自旋電子供給層。
11. 一種自旋電子電路，其特徵在於：具有如請求項1至10中任一項之自旋電子記憶體。