KR20210150602A - 집적 장치의 다층 배열체 및 감지/액세스 라인 형성 방법 - Google Patents
집적 장치의 다층 배열체 및 감지/액세스 라인 형성 방법 Download PDFInfo
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Abstract
일부 실시예들은 결합 영역의 반대 측에 있는 메모리 셀들을 갖는 메모리 계층을 갖는 배열체를 포함한다. 제1 감지/액세스 라인들은 메모리 셀들 아래에 있으며, 메모리 셀들과 전기적으로 연결된다. 전도성 상호 연결부는 결합 영역 내에 있다. 제2 감지/액세스 라인은 메모리 셀들에 걸쳐, 그리고 전도성 상호 연결부에 걸쳐 연장된다. 제2 감지/액세스 라인은 제1 전도성 물질 위에 제2 전도성 물질을 갖는 제1영역을 가지며, 제2 전도성 물질만을 갖는 제2영역을 갖는다. 제1 영역은 메모리 셀들 위에 있으며, 메모리 셀들과 전기적으로 연결된다. 제2 영역은 전도성 상호 연결부 위에 있고, 전도성 상호 연결부와 전기적으로 결합된다. 추가 계층은 메모리 계층 아래에 있으며, 전도성 상호 연결부와 결합된 CMOS 회로부를 포함한다. 일부 실시예들은 다층 배열체를 형성하는 방법들을 포함한다.
Description
관련 특허 데이터
본 출원은 2019년 5월 1일자로 출원된 미국 이시 특허 출원 일련번호 제16/400,572호에 대한 우선권 및 혜택을 주장하며, 그 개시 내용은 본원에 참조로서 통합된다.
기술분야
집적 장치의 다층 배열체 및 감지/액세스 라인 형성 방법.
집적 장치들의 다층 배열체를 형성하기 위한 노력이 이루어지고 있다. 예를 들어, 메모리를 포함하는 계층은 드라이버, 감지 증폭기 등을 포함하는 계층 위에 형성될 수 있다. 상위 계층의 메모리 장치들과 결합되고, 또한 상위 계층을 통해 확장되는 상호 연결부들을 통해 하위 계층의 컴포넌트들과 결합되는 감지/액세스 라인들(예를 들어, 비트라인들)을 형성하는 것이 바람직할 수 있다. 이러한 애플리케이션들에 적합하도록 특별히 구성된 구조들을 개발하고, 이러한 구조들을 형성하는 방법들을 개발하는 것이 바람직할 것이다.
도 1은 메모리 셀들의 예시적인 배열체를 포함하는 예시적인 어셈블리의 개략적인 측단면도이다.
도 1a는 도 1의 어셈블리 영역의 개략적인 평면도이다. 도 1의 단면도는 도 1a의 라인 1-1에 따른 것이다.
도 1b는 도 1에 도시된 예시적인 메모리 셀 대신에 이용될 수 있는 예시적인 메모리 셀의 개략적인 측단면도이다.
도 2는 예시적인 다층 구성의 개략적인 측단면도이다.
도 3은 다른 컴포넌트들이 분리된 워드라인들 및 비트라인들을 도시하는 도 1의 어셈블리 영역의 개략적인 평면도이다.
도 4는 예시적인 메모리 어레이의 개략도이다.
도 5는 예시적인 실시예의 예시적인 프로세스 단계에서 어셈블리의 개략적인 측단면도이다.
도 6은 도 5의 측단면도에 이어지는 예시적인 공정 단계에서의 도 5의 어셈블리의 개략적인 측단면도이다.
도 6a는 도 6의 어셈블리 영역의 개략적인 평면도이다. 도 6의 단면도는 도 6a의 라인 6-6에 따른 것이다.
도 7은 도 6의 측단면도에 이어지는 예시적인 공정 단계에서의 도 5의 어셈블리의 개략적인 측단면도이다.
도 8은 도 7의 측단면도에 이어지는 예시적인 공정 단계에서의 도 5의 어셈블리의 개략적인 측단면도이다.
도 9는 도 8의 측단면도에 이어지는 예시적인 공정 단계에서의 도 5의 어셈블리의 개략적인 측단면도이다.
도 9a는 도 9의 어셈블리 영역의 개략적인 평면도이다. 도 9의 단면도는 도 9a의 라인 9-9에 따른 것이다.
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도 4는 예시적인 메모리 어레이의 개략도이다.
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도 9a는 도 9의 어셈블리 영역의 개략적인 평면도이다. 도 9의 단면도는 도 9a의 라인 9-9에 따른 것이다.
일부 실시예들은 메모리 계층이 CMOS 회로부를 포함하는 계층 위에 있고, 메모리 계층의 컴포넌트들이 전도성 상호 연결부들을 통해 CMOS 회로부와 전기적으로 결합되는 다층 아키텍처들을 포함한다. 일부 실시예들에서, 감지/액세스 라인들(예를 들어, 비트라인들)은 메모리 셀들 및 전도성 상호 연결부들에 걸쳐 연장될 수 있고, 전도성 상호 연결부들보다 메모리 셀들에 대해 다른 조성의 구성들을 가질 수 있다. 일부 애플리케이션들에서, 전도성 상호 연결부들 위에 그리고 그에 직접 맞닿아 있는 감지/액세스 라인들의 영역들은 메모리 셀들의 전극들 위에 그리고 그에 직접 맞닿아 있는 영역들보다 더 낮은 저항(즉, 더 높은 전도율)을 가질 것이다. 일부 실시예들은 다층 아키텍처들을 형성하는 방법들을 포함한다. 예시적인 실시예들이 도 1내지 9를 참조하여 설명된다.
도 1을 참조하면, 어셈블리(10)는 비트라인(50)을 메모리 셀들(12) 및 전도성 상호 연결부(46)에 결합하기 위한 예시적인 구성을 도시한다.
어셈블리(10)는 메모리 셀들(12)을 포함하는 메모리 어레이(11)를 포함한다. 메모리 셀들(12)은 워드라인들(액세스 라인들)(14)에 의해 지지된다. 예시된 메모리 셀들(12)은 메모리 어레이(11) 내의 다수의 실질적으로 동일한 메모리 셀들을 나타낼 수 있으며; 일부 실시예들에서 메모리 어레이(11)는 수백, 수천, 수백만, 수억 등의 메모리 셀들을 포함할 수 있다. "실질적으로 동일한"이라는 용어는 제조 및 측정의 합리적인 허용 오차 내에서 동일한 것을 의미한다. 예시된 워드라인들(14)은 메모리 어레이 내의 다수의 실질적으로 동일한 워드라인들을 나타낼 수 있다.
워드라인들(14)은 전도성 물질(16)을 포함한다. 전도성 물질(16)은, 예를 들어, 다양한 금속들(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물들(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 물질들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은, 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시예들에서, 전도성 물질(16)은 하나 이상의 금속들 및/또는 금속 함유 조성물들을 포함할 수 있으며; 예를 들어, 탄탈륨 질화물 위의 텅스텐을 포함할 수 있다.
메모리 셀들(12) 각각은 하부 전극(18), 상부 전극(20), 및 상부 전극과 하부 전극 사이의 프로그램 가능 물질(22)을 포함한다. 전극들(18 및 20)은 각각 전도성 전극 물질들(24 및 26)을 포함한다. 전극 물질들(24 및 26)은, 예를 들어, 다양한 금속들(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물들(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 물질들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은, 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 전극 물질들(24 및 26)은 서로 동일한 조성물일 수 있거나, 또는 서로에 대해 다른 조성물들일 수 있다. 일부 예시적인 실시예들에서, 전극 물질들(24 및 26)은 TiSiN(티타늄 실리콘 질화물), TiAlN(티타늄 알루미늄 질화물), TiN(티타늄 질화물), WN(텅스텐 질화물), Ti(티타늄), C(탄소) 및 W(텅스텐) 중 하나 이상을 포함하거나, 이들로 본질적으로 구성되거나, 이들로 구성될 수 있으며; 여기서 화학식은 이러한 성분들의 특정 화학량론을 지정하는 것이 아니라 나열된 물질 내의 성분들을 나타낸다.
하부 전극들(18)은 워드라인들(14)과 전기적으로 결합되고, 도시된 실시예에서 워드라인들에 직접 맞닿아 있다.
프로그램 가능 물질(22)은 임의의 적절한 조성물(들)을 포함할 수 있다. 일부 실시예들에서, 프로그램 가능 물질(22)은 오보닉 메모리 물질일 수 있으며, 구체적으로는 칼코겐화물일 수 있다. 예를 들어, 프로그램 가능 물질(22)은 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te) 및 인듐(In) 중 하나 이상을 포함할 수 있다. 특정 실시예들에서, 프로그램 가능 물질(22)은 예를 들어, GeSbTe 또는 InGeTe를 포함하거나, 이로 본질적으로 구성되거나 이로 구성될 수 있으며, 여기서 화학식은 이러한 성분들의 특정 화학량론을 지정하기보다는 나열된 물질 내의 성분들을 표시한다. 일부 실시예들에서, 메모리 셀들은 자기 선택 장치들에 사용되도록 구성된 프로그램 가능 물질을 포함할 수 있으며; 예를 들어, 칼코겐화물 물질은 저장 소자와 선택 장치 모두로 작용할 수 있다. 칼코겐화물은 자기 선택 장치에서 단독으로 이용되거나, 다른 조성물과 조합하여 이용될 수 있다. 자기 선택 PCM 장치들(PCM 장치들이 상 변화 물질을 포함하는 장치들임)의 예가 Micron Technology, Inc.를 양수인으로 하는, 미국 특허 번호 제8,847,186호(Redaelli 등) 및 제10,134,470호(Tortorelli 등)에 설명되어 있다.
메모리 셀들(12)은 메모리 어레이에서 이용될 수 있는 예시적인 메모리 셀들이다. 다른 실시예들에서, 메모리 셀들은 다른 구성들을 가질 수 있다. 예를 들어, 도 1b는 다른 예시적인 구성을 갖는 메모리 셀(12a)을 도시한다. 메모리 셀은 전극들(18 및 20)을 포함하며, 제3 전극(28)을 더 포함한다. 일부 실시예들에서, 전극들(28, 18 및 20)은 각각 하부 전극, 중간 전극 및 상부 전극으로 지칭될 수 있다. 전극(28)은 전극 물질(30)을 포함한다. 이러한 전극 물질은 전극 물질들(24 및 26)에 대해 상기에 설명된 임의의 조성물들을 포함할 수 있으며; 전극 물질들(24 및 26) 중 하나 또는 둘 다와 동일한 조성물일 수 있거나, 전극 물질들(24 및 26) 중 적어도 하나와 조성이 다를 수 있다.
오보닉 물질(22)은 상부 전극(20)과 중간 전극(18) 사이의 제1오보닉 물질로 지칭될 수 있다. 제2 오보닉 물질(32)은 하부 전극(28)과 중간 전극(18) 사이에 있다. 제2 오보닉 물질(32)은 선택 장치(34)의 오보닉 임계값 스위치(OTS)에 통합될 수 있다. 따라서, 메모리 셀(12a)은 자기 선택 구성이 아니라, 선택 장치(34)와 조합하는 프로그램 가능 물질(22)을 포함할 수 있다.
오보닉 물질(32)은 임의의 적합한 조성물(들)을 포함할 수 있으며, 일부 실시예들에서 프로그래밍 가능한 물질(22)에 적합한 것으로 위에서 설명된 조성물들 중 하나 이상을 포함할 수 있다.
다시 도 1을 참조하면, 워드라인들(14)은 단면도에 대해 페이지 안팎으로 연장되는 것으로 간주될 수 있다. 절연 물질(40)은 워드라인들 사이에 있으며, 워드라인들을 서로 이격시킨다. 절연 물질(40)은 또한 이웃하는 메모리 셀들(12)을 서로로부터 격리시킨다. 절연 물질(40)은 임의의 적합한 조성물(들)을 포함할 수 있으며; 일부 실시예들에서 이산화규소를 포함하거나, 이로 본질적으로 구성되거나, 또는 이로 구성될 수 있다.
도 1의 단면도는 제1 세트(36) 및 제2 세트(38)를 형성하도록 배열된 메모리 셀들(12)을 도시한다. 결합 영역(42)은 제1 및 제2 메모리 셀 세트들(36, 38) 사이에 있다.
절연 물질(44)은 결합 영역(42)에 걸쳐 연장된다. 절연 물질(44)은 임의의 적합한 조성물(들)을 포함할 수 있으며; 일부 실시예들에서 이산화규소를 포함하거나, 이로 본질적으로 구성되거나, 이로 구성될 수 있다. 절연 물질(44)은 본원에 설명된 일부 애플리케이션들에서 중간 절연 물질로 지칭될 수 있다.
전도성 상호 연결부(46)는 결합 영역(42) 내에 있다. 전도성 상호 연결부는 전도성 물질(48)을 포함한다. 전도성 물질(48)은, 예를 들어, 다양한 금속들(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물들(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 물질들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은, 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 전도성 상호 연결부(46)는 메모리 어레이(11)를 포함하는 계층(즉, 데크, 레벨 등)을 통해 전체적으로 연장될 수 있다. 전도성 상호 연결부(46)는 다수의 조성물들을 포함할 수 있으며, 계층 전체에 걸쳐 다양한 위치들에서 서로 다른 조성물들을 포함할 수 있다. 전도성 상호연결부(46)의 예시된 부분은 일부 예시적인 실시예들에서 텅스텐을 포함하거나, 이로 본질적으로 구성되거나, 이로 구성될 수 있다.
메모리 셀들(12)은 상부 전극들(20)에 따른 상부 표면(15)을 가지며, 상호 연결부(46)는 상부 표면(47)을 갖는다. 예시된 상부 표면들(15)은 평면이다. 다른 실시예들에서, 상부 표면들(15)은 다른 적절한 구성들을 가질 수 있다. 예시된 상부 표면(47)은 돔 형상이다. 다른 실시예들에서, 상부 표면(47)은 평면일 수 있거나, 임의의 다른 적합한 형상을 가질 수 있다.
비트라인(디지트 라인, 감지 라인)(50)은 메모리 셀들(12)의 제1 및 제2 세트들(36, 38)에 걸쳐, 그리고 전도성 상호 연결부(46)에 걸쳐 연장되며; 메모리 셀들(12) 및 전도성 상호 연결부(46)와 전기적으로 결합된다. 비트라인은 제1 영역(52) 및 제2 영역(54)을 포함하며, 이러한 영역들은 서로 조성이 다르다. 제1 영역(52)의 조성물은 제1 조성물로 지칭될 수 있고, 제2 영역(54)의 조성물은 제2 조성물로 지칭될 수 있다.
예시된 실시예에서, 제1 영역(52)은 두 가지 물질들(56 및 58)을 포함하며, 제2 영역(54)은 물질(58)만을 포함한다. 다른 실시예들에서, 영역들(52 및 54)은 도 1의 예시적인 실시예에 도시되는 것과 다른 수의 물질들을 포함할 수 있다. 예시된 물질들(56 및 58)은 각각 제1 및 제2 물질들로 지칭될 수 있다. 일부 실시예들에서, 물질들(56및 58)은 각각 제1 및 제2 층들에 대응하는 것으로 간주될 수 있거나; 또는 각각 하부층과 상부층에 대응하는 것으로 간주될 수 있다.
제1 물질(56)은 메모리 셀들의 상부 표면들(15)과 직접 접촉한다. 제1 물질(56)은 전도성 상호 연결부(46)의 상부 표면(47) 위로 연장되지 않고, 대신에 제2 물질(58)이 상부 표면(47)과 직접 접촉한다.
전도성 상호 연결부(46)는 측벽 표면들(49)을 가지며; 예시된 실시예에서 제1 물질(56)은 이러한 측벽 표면들과 직접 접촉한다. 다른 실시예들에서, 전도성 상호 연결부(46)의 임의의 표면들에 직접 닿는 것은 전도성 물질(58)뿐일 수 있다.
일부 실시예들에서, 물질(56)은 물질(58)보다 더 높은 저항률(즉, 더 낮은 전도율)을 가질 수 있다. 결합된 물질들(56, 58)은 메모리 셀들(12)과 전기적으로 결합된 비트라인으로 활용하기에 적합할 수 있지만, 전도성 상호 연결부(46)에 대한 전기적 연결에는 저 저항률(고 전도율) 물질(58)만을 활용하는 것이 바람직할 수 있으며; "저 저항률" 및 "고 전도율"이라는 용어들은 물질(58)이 절대적인 의미에서 저 저항률 또는 고 전도율을 의미한다기 보다는, 물질(56)보다 더 낮은 저항률(더 낮은 저항) 및 대응하는 더 높은 전도율(더 높은 전도도)을 갖는다는 것을 의미한다. 저 저항률 물질(58)에 대한 상호 연결부(48)의 직접 결합은 비트라인(50)으로부터 전도성 상호 연결부(48)로의 향상된 신호 전송을 가능하게 할 수 있으며, 이는 상호 연결부(46)가 고 저항률율 물질에 결합되는 구성들에 비해 속도 및 신뢰성을 향상시킬 수 있다.
전도성 물질들(56 및 58)은 예를 들어, 다양한 금속들(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물들(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 물질들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은, 임의의 적절한 조성물(들)을 포함할 수 있다. 일부 실시예들에서, 제1 전도성 물질(56)은 C(탄소), WSiN(텅스텐 실리콘 질화물), WN(텅스텐 질화물) 및 TiN(티타늄 질화물) 중 하나 이상을 포함하거나, 이들로 본질적으로 구성되거나, 이들로 구성되며, 여기서 화학식은 특정 화학량론을 나타내는 것이 아니라 성분들을 나타내며; 제2 전도성 물질(58)은 Ta(탄탈륨), Pt(백금), Cu(구리), W(텅스텐) 및 Pd(팔라듐) 중 하나 이상을 포함하거나, 이들로 본질적으로 구성되거나, 이들로 구성된다.
일부 실시예들에서, 비트라인(50)의 제1 영역(52)은 두 가지 이상의 물질들(예를 들어, 물질들(56및 58))을 포함하는 것으로 간주될 수 있으며, 비트라인의 제2 영역(54)은 제1 영역의 물질들의 서브셋을 포함(예를 들어, 예시된 실시예에서 물질(58)만을 포함)하는 것으로 간주될 수 있다.
일부 실시예들에서, 제1 물질(56)은 하나 이상의 비금속 요소들(예를 들어, 실리콘, 질소, 탄소 등 중 하나 이상)와 조합된 제1 금속(예를 들어, 텅스텐 또는 티타늄)을 포함할 수 있으며; 제2 물질(58)은 제2 금속(예를 들어, Ta, Pt, Cu, W 및 Pd 중 하나 이상)으로 구성될 수 있다. 물질(58)의 제2 금속은 물질(56)의 제1 금속과 동일할 수 있거나, 물질(56)의 제1 금속과 상이할 수 있다. 일부 특정 애플리케이션들에서, 제1 물질(56)은 WSiN(여기서 화학식은 특정 화학량론이 아니라 성분들을 나타냄)으로 구성될 수 있으며, 제2 물질(58)은 W로 구성될 수 있다.
도 1a는 어셈블리(10)의 평면도를 도시한다. 도 1a는 도 1의 도면과 관련하여 축척되지 않으며, 도 1에 사용된 것과는 다른 어셈블리(10)의 개략적 표현을 사용한다. 그럼에도 불구하고, 도 1의 단면도는 일반적으로 도 1a의 라인 1-1을 따른 것으로 이해될 수 있다.
결합 영역(42)은 복수의 전도성 상호 연결부들(46)을 포함한다. 전도성 상호 연결부들은 행을 따라 배열되며, 이러한 행은 도 1의 단면의 평면에 대해 페이지 안팎의 방향을 따라 연장된다. 전도성 상호 연결부들은 하향식(도시된 바와 같이) 원형 형상일 수 있거나, 예를 들어 정사각형 형상, 직사각형 형상, 타원형 형상 등을 포함하는 임의의 다른 적합한 형상들을 가질 수 있다.
도 1의 단면은 결합 영역(42)의 예시된 부분 내에 전도성 상호 연결부들(46) 중 하나만을 포함하지만, 다른 실시예들에서는 도 1의 단면을 따라 형성된 다수의 전도성 상호 연결부들이 있을 수 있음을 이해해야 한다. 따라서, 도 1a는 결합 영역(42) 내의 상호 연결부들(46)의 단일 행을 도시하지만, 다른 실시예들에서는 행렬 또는 다른 적절한 구성으로 배열된 이러한 상호 연결부들의 다수의 행들이 있을 수 있다. 또한, 도 1a의 예시된 상호 연결부들(46)은 결합 영역(42) 내에 형성된 다수의 실질적으로 동일한 상호 연결부들을 나타낼 수 있음을 이해해야 한다. 예를 들어, 일부 실시예들에서, 결합 영역(42) 내에 형성된 수백, 수천, 수백만, 수십만 등의 전도성 상호 연결부들(46)이 있을 수 있다.
도 1a는 복수의 비트라인들(50)이 메모리 어레이(11) 및 결합 영역(42)에 걸쳐 연장되는 것을 도시한다. 비트라인들 각각은 예시된 전도성 상호 연결부들(46) 중 하나에 걸쳐 연장된다. 전도성 상호 연결부들(46)은 이들이 비트라인들(50) 아래에 있음을 나타내도록 도 1a에 점선으로 도시되어 있다. 예시된 비트라인들(50)은 메모리 어레이(11)와 관련된 다수의 실질적으로 동일한 비트라인들을 나타낼 수 있다. 예를 들어, 일부 실시예들에서, 메모리 어레이와 연관된 수백, 수천, 수백만, 수십만 등의 비트라인들(50)이 있을 수 있다.
도 1의 설명은 워드라인들(14)이 메모리 셀들(12) 아래에 있고, 비트라인들(56)이 메모리 셀들 위에 있음을 나타낸다. 다른 애플리케이션들에서, 워드라인들과 비트라인들의 상대적인 방향은 반전되어 비트라인들이 메모리 셀들 아래에 있고 워드라인들이 메모리들 셀들 위에 있을 수 있다. "액세스/감지 라인", "비트라인/워드라인", "워드라인/비트라인" 및 "감지/액세스 라인"이라는 용어들은 본원에서는 일반적으로 표시된 구조가 워드라인 또는 비트라인일 수 있다는 맥락에서 비트라인들 및 워드라인들을 지칭하는 데 사용될 수 있다.
도 1 및 1a의 전도성 상호 연결부들(46)은 하나의 계층으로부터의 회로부가 다층 스택 내에서 다른 계층의 회로부와 전기적으로 결합되도록 하는 데 사용될 수 있다. 예를 들어, 도 2는 수직 스택에서 두 개의 계층들(62, 64)을 갖는 다층 스택(60)을 도시한다. 도 2의 수직 적층 배열체는 추가 계층들을 포함하도록 위쪽으로 연장될 수 있다. 계층들(62, 64)은 하나가 다른 하나 위에 적층되는 레벨들의 예들인 것으로 간주될 수 있다. 레벨들은 다른 반도체 다이들(웨이퍼들) 내에 있거나, 동일한 반도체 다이 내에 있을 수 있다. 하부 계층(62)은 제어 회로부 및/또는 감지 회로부를 포함할 수 있다(예를 들어, 워드라인 드라이버들, 감지 증폭기들 등을 포함할 수 있으며; 도시된 바와 같이 CMOS 회로부를 포함할 수 있음). 상위 계층(64)은 예를 들어, 도 1 및 1a의 메모리 어레이(11)와 같은 메모리 어레이를 포함할 수 있으며; 메모리 계층이라고 할 수 있다.
도 1의 전도성 상호 연결부(46)는 계층(64)과 연관된 회로부와 계층(62)과 연관된 회로부의 전기적 결합을 가능하게 하는 것으로 예시되며, 이러한 전기 결합은 점선 화살표(61)를 사용하여 개략적으로 도시된다. 예시적인 실시예에서, 메모리 어레이(11)와 연관된 감지/액세스 라인(50)은 전도성 상호 연결부(46)를 통해 계층(62)의 회로부와 전기적으로 결합된다. 예를 들어, 계층(64) 내의 메모리 어레이와 연관된 비트라인은 연결부(61)를 통해 계층(62) 내의 감지 증폭기와 결합될 수 있다. 다른 예로서, 계층(64) 내의 메모리 어레이와 연관된 워드라인은 연결부(61)를 통해 계층(62) 내의 워드라인 드라이버와 결합될 수 있다.
도 1 및 1a의 메모리 어레이(11)는 제1 방향(도 1의 단면에 대해 페이지 안팎)을 따라 연장되는 제1 계열의 감지/액세스 라인들(14), 및 제2 방향(도 1의 단면의 평면을 따라)으로 연장되는 제2 계열의 감지/액세스 라인들(50)을 포함하며, 제2 방향은 제1방향에 직교한다. 도 3은 도 1 및 1a의 어셈블리(10)의 다른 개략적인 평면도를 도시하며; 메모리 셀들(12) 아래에 제1 계열의 감지/액세스 라인들로 배열된 워드라인들(14), 및 메모리 셀들(12) 위에 제2 계열의 감지/액세스 라인들로 배열된 비트라인들(50)을 도시한다. 메모리 셀들(12)은 도 3에서 보이지 않지만, 감지/액세스 라인들(50)이 감지/액세스 라인들(14)과 교차하는 교차점들에 있는 것으로(점선 화살표는 메모리 셀(12)의 예시적인 교차점 위치를 개략적으로 예시함) 이해되어야 한다.
도 1 및 1a의 메모리 어레이(11)는 임의의 적절한 구성을 가질 수 있다. 도 4는 메모리 어레이(11)의 예시적인 구성을 개략적으로 예시한다. 이러한 구성은 워드라인들(WL1-WL4)이 비트라인들(BL1-BL6)을 통과하는 교차점들에서 메모리 셀들(12)을 포함한다. 메모리 셀들 각각은 워드라인들 중 하나와 비트라인들 중 하나의 조합을 통해 고유하게 어드레싱된다.
도 1 및 1a의 구성은 임의의 적절한 처리로 형성될 수 있다. 예시적인 처리가 도 5 내지 9를 참조하여 설명된다.
도 5를 참조하면. 캡핑 물질(66)은 메모리 셀들(12)의 제1 및 제2 세트들(36, 38) 위에 있다. 캡핑 물질(66)은 임의의 적합한 조성물(들)을 포함할 수 있으며; 일부 실시예들에서는 실리콘 질화물을 포함하거나, 이로 본질적으로 구성되거나, 또는 이로 구성될 수 있다. 절연 물질(44)은 캡핑 물질(66) 위에 그리고 결합 영역(42)에 걸쳐 제공된다. 일부 실시예들에서, 절연 물질(44)은 메모리 셀들(12)의 세트들(36, 38) 사이의 중간 영역에 걸쳐 연장되는 것으로 간주될 수 있으며; 이러한 중간 영역은 결합 영역(42)에 대응한다. 도 5의 메모리 셀들(12)은 다른 실시예들에서 다른 메모리 셀들(예를 들어, 도 1a의 메모리 셀(12a)의 구성을 갖는 메모리 셀들)로 대체될 수 있다.
도 6을 참조하면, 어셈블리(10)는 결합 영역(42) 내에 전도성 상호 연결부(46)의 형성 후 도시되며; 하나 이상의 폴리싱 프로세스들이 메모리 셀들(12)의 상부 표면들(15) 및 전도성 상호 연결부(46)의 상부 표면(47)을 노출시키는 데 이용된 후 도시된다.
전도성 상호 연결부(46)는 임의의 적절한 처리로 형성될 수 있다. 예를 들어, 일부 예시적인 실시예들에서, 비아가 결합 영역(42) 내의 물질들을 통해 연장되도록 형성될 수 있으며, 그런 다음 전도성 상호 연결부(46)를 형성하도록 적절한 전도성 물질(들)이 비아 내에 제공될 수 있다.
전도성 상호 연결부(46)의 상부 표면(47)은 폴리싱된 물질(44)의 상부 표면(45) 위로 돌출한다. 이는 이산화규소(44)와 비교하여 전도성 물질(48)의 상대적 경도로 인한 폴리싱(예를 들어, 화학-기계적 폴리싱, CMP)의 자연스러운 결과일 수 있다. 전도성 상호 연결부(48)의 상부 표면(47)은 높이(H)만큼 절연 물질(44)의 상부 표면(45) 위에 있다. 이러한 높이는 적어도 약 10Å, 적어도 약 20Å, 적어도 약 50Å 등일 수 있다.
도 6a는 도 1a의 평면도와 유사한 개략적 예시를 활용하는 도 6의 처리 단계에서 어셈블리(10)의 평면도를 도시한다. 도 6a의 뷰는 도 6의 전도성 상호 연결부(46)가 실질적으로 동일한 많은 전도성 상호 연결부들 중 하나일 수 있으며, 전도성 상호 연결부의 다른 부분들은 도 6의 단면의 평면 외부에 형성된다.
도 7을 참조하면, 전도성 물질(56)은 어셈블리(10)의 상부 표면을 따라 형성된다. 전도성 물질(56)은 메모리 셀들(12)에 걸쳐, 그리고 전도성 상호 연결부(46)에 걸쳐 연장하고; 메모리 셀들(12)의 상부 표면들(15) 및 전도성 상호 연결부(46)의 상부 표면(47)과 직접 접촉한다.
도 8를 참조하면, 전도성 물질(56)은 전도성 상호 연결부(46)의 상부 표면(47) 위에서 제거되는 반면, 전도성 물질(56)의 일부들은 제1 및 제2 세트들(36 및 38)의 메모리 셀들(12) 위에 남게 된다. 전도성 물질(56)은 임의의 적절한 처리로 표면(47) 위에서 제거될 수 있으며; 일부 실시예들에서 폴리싱 프로세스(예를 들어, CMP)로 제거된다.
도 9를 참조하면, 전도성 물질(58)은 전도성 물질(56) 위에 형성되며, 전도성 물질들(56 및 58)은 함께 비트라인(50)으로 패터닝된다. 도 9의 어셈블리(10)는 도 1을 참조하여 설명된 구성을 포함한다. 도 9a는 도 1a의 평면도와 유사한 개략도를 이용하여 도 9의 처리 단계에서 어셈블리(10)의 평면도를 도시한다. 도 9a는 비트라인(50)이 도 5 내지 9의 처리를 이용하여 제조될 수 있는 많은 실질적으로 동일한 비트라인들 중 하나임을 도시한다.
위에서 논의된 어셈블리들 및 구조들은 집적 회로들(반도체 기판에 의해 지원되는 전자 회로를 의미하는 "집적 회로"라는 용어) 내에서 활용될 수 있으며; 전자 시스템에 통합될 수 있다. 이러한 전자 시스템들은 예를 들어, 메모리 모듈, 장치 드라이버, 전원 모듈, 통신 모뎀, 프로세서 모듈, 및 애플리케이션별 모듈에 사용될 수 있으며, 다층의, 멀티칩 모듈들을 포함할 수 있다. 전자 시스템들은 예를 들어 카메라, 무선 장치, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대 전화, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 광범위한 시스템들 중 하나일 수 있다.
달리 명시되지 않는 한, 본원에 설명된 다양한 재료, 물질, 조성물 등은 예를 들어, 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 등을 포함하여, 현재 알려져 있거나 아직 개발되지 않은 임의의 적절한 방법론들로 형성될 수 있다.
"유전체" 및 "절연성"이라는 용어들은 절연성 전기적 특성들을 갖는 물질들을 설명하는 데 이용될 수 있다. 용어들은 본 개시에서 동의어로 간주된다. 일부 경우에는 "유전체"라는 용어를 사용하고 다른 경우에는 "절연성"(또는 "전기적으로 절연성")이라는 용어를 사용하는 것은 다음의 청구 범위 내에서 선행 근거를 단순화하기 위해 본 개시 내에서 언어 변형을 제공하도록 할 수 있으며, 중요한 화학적 또는 전기적 차이를 나타내는 데 사용되지는 않는다.
"전기적으로 연결된" 및 "전기적으로 결합된"이라는 용어들은 본 개시에서 모두 사용될 수 있다. 상기 용어들은 동의어로 간주된다. 일부 경우에는 한 용어를 사용하고 다른 경우에는 다른 용어를 사용하는 것은 다음 청구범위 내에서 선행 근거를 단순화하기 위해 본 개시 내에서 언어 변형을 제공하도록 할 수 있다.
도면들에서 다양한 실시예들의 특정 방향은 단지 예시를 위한 것일 뿐이며, 실시예들은 일부 애플리케이션들에서 도시된 방향들에 대해 회전될 수 있다. 본원에 제공된 설명들 및 다음의 청구범위는, 구조들이 도면들의 특정 방향에 있는지 또는 이러한 방향에 대해 회전되는지 여부에 관계없이, 다양한 특징들 사이에 설명된 관계를 갖는 임의의 구조들에 관한 것이다.
첨부된 도면들의 단면도들은 도면들을 단순화하기 위해, 달리 표시되지 않는 한, 단면들의 평면들 내의 특징들만을 도시하고, 단면들의 평면들 뒤의 물질들은 도시하지 않는다.
구조체가 다른 구조체에 "위"에 있거나, "인접"하거나 또는 "맞닿아" 있는 것으로 상기에 언급된 경우, 다른 구조체 바로 위에 있을 수 있거나, 중간 구조체들이 존재할 수도 있다. 그에 반해, 구조체가 다른 구조체 "위에 바로" 있거나, "바로 인접"해 있거나 또는 "직접 맞닿아" 있는 경우, 중간 구조체들이 존재하지 않는다. "바로 아래", "바로 위에" 등과 같은 용어들은 (달리 명시되지 않는 한) 물리적 접촉을 나타내지는 않지만, 대신에 수직 정렬을 나타낸다.
구조체들(예를 들어, 층, 물질 등)은 구조체들이 일반적으로 하부 베이스(예를 들어, 기판)로부터 위쪽으로 연장된다는 것을 나타내기 위해 "수직으로 연장되는"으로 지칭될 수 있다. 수직으로 연장되는 구조체들은 베이스의 상부 표면에 대해 실질적으로 직각으로 연장되거나 연장되지 않을 수 있다.
일부 실시예들은 결합 영역의 일 측에 제1 메모리 셀 세트를 포함하고, 결합 영역의 반대 측에 제2 메모리 셀 세트를 포함하는 제1 계층을 갖는 배열체를 포함한다. 제1 계열의 감지/액세스 라인들은 제1 및 제2 세트들의 메모리 셀들 아래에 있으며, 제1 및 제2 세트들의 메모리 셀들과 전기적으로 연결된다. 전도성 상호 연결부는 메모리 계층의 결합 영역 내에 있다. 제2 계열의 감지/액세스 라인은 제1 및 제2 세트들의 메모리 셀들에 걸쳐, 그리고 전도성 상호 연결부에 걸쳐 연장된다. 제2 계열의 감지/액세스 라인은 제1 조성물의 제1 영역을 갖고, 제2 조성물의 제2 영역을 갖는다. 제1 영역은 제1 및 제2 계열들의 메모리 셀들 위에 있으며, 제1 및 제2 계열들의 메모리 셀들과 전기적으로 연결된다. 제2 영역은 전도성 상호 연결부 위에 있고, 전도성 상호 연결부와 전기적으로 결합된다. 제2 계층은 제1 계층으로부터 수직으로 오프셋된다. 제2 계층은 전도성 상호 연결부와 결합된 회로부를 포함한다.
일부 실시예들은 결합 영역의 일 측에 제1 메모리 셀 세트를 포함하고, 결합 영역의 반대 측에 제2 메모리 셀 세트를 포함하는 메모리 계층을 갖는 배열체를 포함한다. 제1 계열의 감지/액세스 라인들은 제1 및 제2 세트들의 메모리 셀들 아래에 있으며, 제1 및 제2 세트들의 메모리 셀들과 전기적으로 연결된다. 전도성 상호 연결부는 메모리 계층의 결합 영역 내에 있다. 제2 계열의 감지/액세스 라인은 제1 및 제2 세트들의 메모리 셀들에 걸쳐, 그리고 전도성 상호 연결부에 걸쳐 연장된다. 제2 계열의 감지/액세스 라인은 제1 전도성 물질 위에 제2 전도성 물질을 갖는 제1 영역을 가지며, 제2 전도성 물질만을 갖는 제2 영역을 갖는다. 제1 영역은 제1 및 제2 계열들의 메모리 셀들 위에 있으며, 제1 및 제2 계열들의 메모리 셀들과 전기적으로 연결된다. 제2 영역은 전도성 상호 연결부 위에 있고, 전도성 상호 연결부와 전기적으로 결합된다. 추가 계층은 메모리 계층 아래에 있다. 추가 계층에는 전도성 상호 연결부와 결합되는 CMOS 회로부를 포함한다.
일부 실시예들은 배열체를 형성하는 방법을 포함한다. 어셈블리는, 단면을 따라, 결합 영역의 일 측에 있는 제1 메모리 셀 세트와 결합 영역의 반대 측에 있는 제2 메모리 셀 세트를 포함하도록 형성된다. 중간 절연 물질은 결합 영역 내에 있다. 제1 및 제2 세트들의 메모리 셀들은 제1 계열의 감지/액세스 라인들 위에 있다. 전도성 상호 연결부는 결합 영역 내에 형성되고 중간 절연 물질을 통해 연장된다. 제1 전도성 물질은 제1 및 제2 세트들의 메모리 셀들에 걸쳐, 그리고 전도성 상호 연결부에 걸쳐 연장되도록 형성된다. 제1 전도성 물질은 메모리 셀들의 상부 표면들과 전도성 상호 연결부의 상부 표면과 직접 접촉한다. 제1 전도성 물질은 전도성 상호 연결부의 상부 표면 위로부터 제거되는 반면, 제1 전도성 물질의 나머지 부분들은 제1 및 제2 세트들의 메모리 셀들 위에 남겨진다. 제2 전도성 물질은 제1 전도성 물질의 나머지 부분들 위에 그리고 전도성 상호 연결부의 상부 표면 위에 형성된다. 제1 및 제2 전도성 물질들은 제2 계열의 감지/액세스 라인으로 패터닝된다.
법령에 따라, 본원에 개시된 주제는 구조적 및 조직적 특징들과 관련하여 다소 구체적인 언어로 설명되었다. 그러나, 본원에 개시된 수단들은 예시적인 실시예들을 포함하기 때문에, 청구범위는 도시되고 설명된 특정 특징들로 제한되지 않는다는 것을 이해해야 한다. 따라서, 청구범위는 문자 그대로 전체 범위를 제공해야 하며, 등가 원칙에 따라 적절하게 해석되어야 한다.
Claims (39)
- 배열체에 있어서,
결합 영역의 일 측에 있는 제1 메모리 셀 세트 및 상기 결합 영역의 반대 측에 있는 제2 메모리 셀 세트를 포함하는 제1 계층;
상기 제1 및 제2 세트들의 상기 메모리 셀들 아래에 있고, 상기 제1 및 제2 세트들의 상기 메모리 셀들과 전기적으로 연결된 제1 계열의 감지/액세스 라인들;
상기 메모리 계층의 상기 결합 영역 내의 전도성 상호 연결부;
상기 제1 및 제2 세트들의 상기 메모리 셀들에 걸쳐, 그리고 상기 전도성 상호 연결부에 걸쳐 연장되는 제2 계열의 감지/액세스 라인으로서, 상기 제2 계열의 상기 감지/액세스 라인은 제1 조성물을 포함하는 제1 영역을 갖고, 상기 제1 조성물과 상이한 제2 조성물을 포함하는 제2 영역을 가지며; 상기 제1 영역은 상기 제1 및 제2 계열들의 상기 메모리 셀들 위에 있고 상기 제1 및 제2 계열들의 상기 메모리 셀들과 전기적으로 연결되며; 상기 제2 영역은 상기 전도성 상호 연결부 위에 있고 상기 전도성 상호 연결부와 전기적으로 결합되는, 상기 제2 계열의 상기 감지/액세스 라인; 및
상기 제1 계층으로부터 수직으로 오프셋된 제2 계층으로서, 상기 제2 계층은 상기 전도성 상호 연결부와 결합되는 회로부를 포함하는, 상기 제2 계층을 포함하는, 배열체. - 청구항 1에 있어서, 상기 제2 계층의 상기 회로부는 CMOS 회로부인, 배열체.
- 청구항 1에 있어서, 상기 제1 조성물은 둘 이상의 물질들을 포함하고, 상기 제2 조성물은 상기 제1 조성물의 상기 물질들의 서브셋을 포함하는, 배열체.
- 청구항 3에 있어서, 상기 제2 조성물은 상기 제1 조성물보다 더 높은 전도율을 갖는, 배열체.
- 청구항 4에 있어서, 상기 제1 조성물은 하부층 위에 상부층을 포함하며, 상기 상부층은 Ta, Pt, Cu, W 및 Pd 중 하나 이상을 포함하고; 상기 제2 조성물은 상기 상부층만을 포함하는, 배열체.
- 청구항 4에 있어서, 상기 제1 조성물은 탄소, WSiN, WN 및 TiN 중 하나 이상 위에 Ta, Pt, Cu, W 및 Pd 중 하나 이상을 포함하고; 상기 제2 조성물은 Ta, Pt, Cu, W 및 Pd 중 상기 하나 이상만을 포함하는, 배열체.
- 배열체에 있어서,
결합 영역의 일 측에 있는 제1 메모리 셀 세트 및 상기 결합 영역의 반대 측에 있는 제2 메모리 셀 세트를 포함하는 메모리 계층;
상기 제1 및 제2 세트들의 상기 메모리 셀들 아래에 있고, 상기 제1 및 제2 세트들의 상기 메모리 셀들과 전기적으로 연결된 제1 계열의 감지/액세스 라인들;
상기 메모리 계층의 상기 결합 영역 내의 전도성 상호 연결부;
상기 제1 및 제2 세트들의 상기 메모리 셀들에 걸쳐, 그리고 상기 전도성 상호 연결부에 걸쳐 연장되는 제2 계열의 감지/액세스 라인으로서, 상기 제2 계열의 상기 감지/액세스 라인은 제1 전도성 물질 위에 제2 전도성 물질을 포함하는 제 1영역을 갖고, 상기 제2 전도성 물질만을 포함하는 제 2영역을 가지며; 상기 제1 영역은 상기 제1 및 제2 계열들의 상기 메모리 셀들 위에 있고 상기 제1 및 제2 계열들의 상기 메모리 셀들과 전기적으로 연결되며; 상기 제2 영역은 상기 전도성 상호 연결부 위에 있고 상기 전도성 상호 연결부와 전기적으로 결합되는, 상기 제2 계열의 상기 감지/액세스 라인; 및
상기 메모리 계층 아래의 추가 계층으로서, 상기 추가 계층은 상기 전도성 상호 연결부와 결합되는 CMOS 회로부를 포함하는, 상기 추가 계층을 포함하는, 배열체. - 청구항 7에 있어서, 상기 제1 전도성 물질은 상기 제2 전도성 물질보다 더 높은 저항을 갖는, 배열체.
- 청구항 7에 있어서, 상기 제1 전도성 물질은 탄소, WSiN, WN 및 TiN 중 하나 이상을 포함하고, 화학식은 특정 화학량론이 아니라 성분들을 나타내며; 상기 제2 전도성 물질은 Ta, Pt, Cu, W 및 Pd 중 하나 이상을 포함하는, 배열체.
- 청구항 7에 있어서, 상기 제1 및 제2 전도성 물질들은 금속을 포함하는, 배열체.
- 청구항 7에 있어서, 상기 제1 전도성 물질은 하나 이상의 비금속 요소들과 조합된 제1금속을 포함하며, 상기 제2 전도성 물질은 제2 금속으로 구성되는, 배열체.
- 청구항 11에 있어서, 상기 제1 및 제2 금속들은 동일한, 배열체.
- 청구항 12에 있어서, 상기 제1 전도성 물질은 WSiN으로 구성되고, 화학식은 특정 화학량론이 아니라 성분들을 나타내며; 상기 제2 전도성 물질은 W로 구성되는, 배열체.
- 청구항 11에 있어서, 상기 제1 및 제2 금속들은 상이한, 배열체.
- 청구항 7에 있어서, 상기 제2 전도성 물질은 상기 전도성 상호 연결부의 측벽들과 직접 접촉하지만, 상기 전도성 상호 연결부의 상부 위로 연장되지 않는, 배열체.
- 청구항 7에 있어서, 상기 전도성 상호 연결부는 다수의 실질적으로 동일한 전도성 상호 연결부들 중 하나이고, 상기 제2 계열의 상기 감지/액세스 라인은 상기 제2 계열의 다수의 감지/액세스 라인들 중 하나인, 배열체.
- 청구항 16에 있어서, 상기 제1 계열의 상기 감지/액세스 라인들은 워드라인들이고, 상기 제2 계열의 상기 감지/액세스 라인들은 비트라인들인, 배열체.
- 청구항 7에 있어서, 상기 제1 및 제2 세트들의 상기 메모리 셀들은 게르마늄, 안티몬, 텔루륨 및 인듐 중 하나 이상을 포함하는 프로그램 가능 물질을 포함하는, 배열체.
- 청구항 7에 있어서, 상기 제1 및 제2 세트들의 상기 메모리 셀들은 게르마늄, 안티몬, 텔루륨 및 인듐 중 하나 이상을 포함하는 자기 선택 메모리 셀들인, 배열체.
- 청구항 7에 있어서, 상기 제1 및 제2 세트들의 상기 메모리 셀들은 칼코겐화물을 포함하는 자기 선택 메모리 셀들인, 배열체.
- 청구항 7에 있어서, 상기 제1 및 제2 세트들의 상기 메모리 셀들 각각은 프로그램 가능 물질 및 선택 장치를 포함하는, 배열체.
- 배열체를 형성하는 방법에 있어서,
단면을 따라, 결합 영역의 일 측에 있는 제1 메모리 셀 세트 및 상기 결합 영역의 반대 측에 있는 제2 메모리 셀 세트를 포함하는 어셈블리를 형성하는 단계로서, 중간 절연 물질이 상기 결합 영역 내에 있고; 상기 제1 및 제2 세트들의 상기 메모리 셀들이 제1 계열의 감지/액세스 라인들 위에 있는, 상기 어셈블리를 형성하는 단계;
상기 결합 영역 내에 전도성 상호 연결부를 형성하고 상기 중간 절연 물질을 통해 연장되는 단계;
상기 제1 및 제2 세트들의 상기 메모리 셀들에 걸쳐, 그리고 상기 전도성 상호 연결부에 걸쳐 연장되도록 제1 전도성 물질을 형성하는 단계로서, 상기 제1 전도성 물질은 상기 메모리 셀들의 상부 표면들 및 상기 전도성 상호 연결부의 상부 표면에 직접 접촉하는, 상기 제1 전도성 물질을 형성하는 단계;
상기 전도성 상호 연결부의 상기 상부 표면 위로부터 상기 제1 전도성 물질을 제거하는 반면, 상기 제1 및 제2 세트들의 상기 메모리 셀들 위의 상기 제1 전도성 물질의 나머지 부분들을 남기는 단계; 및
상기 제1 전도성 물질의 상기 나머지 부분들 위에 그리고 상기 전도성 상호 연결부의 상기 상부 표면 위에 제2 전도성 물질을 형성하고, 상기 제1 및 제2 전도성 물질들을 제2 계열의 감지/액세스 라인으로 패터닝하는 단계를 포함하는, 방법. - 청구항 22에 있어서, 상기 제1 전도성 물질을 제거하는 단계는 폴리싱 프로세스를 이용하는, 방법.
- 청구항 22에 있어서,
상기 단면은 평면을 따라 있고; 및
상기 전도성 상호 연결부는 다수의 실질적으로 동일한 전도성 상호 연결부들 중 하나이며, 상기 전도성 상호 연결부의 다른 부분들은 상기 단면의 상기 평면 밖으로 형성되는, 방법. - 청구항 24에 있어서, 상기 제2 계열의 상기 감지/액세스 라인은 상기 제2 계열의 다수의 감지/액세스 라인들 중 하나이고, 상기 제2 계열의 상기 감지/액세스 라인들 중 나머지는 상기 단면의 상기 평면 밖으로 형성되는, 방법.
- 청구항 25에 있어서, 상기 제1 계열의 상기 감지/액세스 라인들은 워드라인들이고, 상기 제2 계열의 상기 감지/액세스 라인들은 비트라인들인, 방법.
- 청구항 22에 있어서, 상기 제1 및 제2 세트들의 상기 메모리 셀들은 칼코겐화물을 포함하는 자기 선택 메모리 셀들인, 방법.
- 청구항 27에 있어서, 상기 제1 및 제2 세트들의 상기 메모리 셀들은 상부 및 하부 전극들을 포함하고, 상기 칼코겐화물은 상기 상부 전극들과 상기 하부 전극들 사이에 있는, 방법.
- 청구항 22에 있어서, 상기 제1 및 제2 세트들의 상기 메모리 셀들 각각은 프로그램 가능 물질 및 선택 장치를 포함하는, 방법.
- 청구항 29에 있어서, 상기 제1 및 제2 세트들의 상기 메모리 셀들은 상부 전극들, 하부 전극들 및 상부 전극들과 하부 전극들 사이의 중간 전극들을 포함하며; 제1 오보닉 물질은 상기 상부 전극들과 상기 중간 전극들 사이에 있고, 제2 오보닉 물질은 상기 중간 전극들과 상기 하부 전극들 사이에 있고; 상기 제1 및 제2 오보닉 물질들 중 하나는 상기 메모리 셀들의 상기 프로그램 가능 물질이고, 상기 제1 및 제2 오보닉 물질들 중 다른 하나는 상기 선택 장치의 오보닉 임계값 스위치들에 통합되는, 방법.
- 청구항 22에 있어서, 제1 및 제2 세트들의 상기 메모리 셀들은 다층 구성의 한 계층 내에 있고; 상기 전도성 상호 연결부는 상기 다층 구성의 다른 계층의 회로부와 결합되고, 상기 다른 계층은 상기 한 계층으로부터 수직으로 오프셋되는, 방법.
- 청구항 31에 있어서, 상기 다른 계층은 상기 한 계층 아래에 있고, 상기 다른 계층의 상기 회로부는 CMOS 회로부를 포함하는, 방법.
- 청구항 22에 있어서, 상기 제1 전도성 물질은 상기 제2 전도성 물질보다 더 높은 저항을 갖는, 방법.
- 청구항 22에 있어서, 상기 제1 전도성 물질은 탄소, WSiN, WN 및 TiN 중 하나 이상을 포함하며, 화학식은 특정 화학량론이 아니라 성분들을 나타내고; 상기 제2 전도성 물질은 Ta, Pt, Cu, W 및 Pd 중 하나 이상을 포함하는, 방법.
- 청구항 22에 있어서, 상기 제1 및 제2 전도성 물질들은 금속을 포함하는, 방법.
- 청구항 22에 있어서, 상기 제1 전도성 물질은 하나 이상의 비금속 요소들과 조합된 제1 금속을 포함하고, 상기 제2 전도성 물질은 제2 금속으로 구성되는, 방법.
- 청구항 36에 있어서, 상기 제1 및 제2 금속들은 동일한, 방법.
- 청구항 37에 있어서, 상기 제1 전도성 물질은 WSiN으로 구성되고, 화학식은 특정 화학량론이 아니라 성분들을 나타내며; 상기 제2 전도성 물질은 W로 구성되는, 방법.
- 청구항 36에 있어서, 상기 제1 및 제2 금속들은 상이한, 방법.
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Legal Events
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |