CN113748512A - 集成装置的多层布置及形成感测/存取线的方法 - Google Patents

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Abstract

一些实施例包含一种具有存储器层的布置，所述存储器层具有耦合区的相对侧上的存储器单元。第一感测/存取线在所述存储器单元下方，且与所述存储器单元电连接。导电互连件在所述耦合区内。第二感测/存取线跨所述存储器单元且跨所述导电互连件延伸。所述第二感测/存取线具有具第一导电材料上方的第二导电材料的第一区，且具有仅具所述第二导电材料的第二区。所述第一区在所述存储器单元上方，且与所述存储器单元电连接。所述第二区在所述导电互连件上方且与所述导电互连件电耦合。额外层在所述存储器层下方，且包含与所述导电互连件耦合的CMOS电路系统。一些实施例包含形成多层布置的方法。

Description

集成装置的多层布置及形成感测/存取线的方法
相关专利数据
本申请案主张2019年5月1日申请的序列号为16/400,572的美国临时专利申请案的优先权及权益，所述美国临时专利申请案的公开内容以引用方式并入本文中。
技术领域
本发明涉及集成装置的多层布置及形成感测/存取线的方法。
背景技术
致力于形成集成装置的多层布置。例如，可在包括驱动器、感测放大器等的层上方形成包括存储器的层。可期望形成感测/存取线(例如，位线)，所述感测/存取线与上层的存储器装置耦合，且还通过延伸穿过上层的互连件与下层的组件耦合。将期望开发专门经配置为适于此类应用的结构，且开发形成此类结构的方法。
附图说明
图1是包括存储器单元的实例布置的实例组合件的图解截面侧视图。
图1A是图1的组合件的区的图解俯视图。图1的截面沿着图1A的线1-1。
图1B是可代替图1中所展示的实例存储器单元利用的实例存储器单元的图解截面侧视图。
图2是实例多层配置的图解截面侧视图。
图3是说明与其它组件隔离的字线及位线的图1的组合件的区的图解俯视图。
图4是实例存储器阵列的图解示意图。
图5是在实例实施例的实例工艺阶段的组合件的图解截面侧视图。
图6是在图5的工艺阶段之后的实例工艺阶段的图5的组合件的图解截面侧视图。
图6A是图6的组合件的区的图解俯视图。图6的截面沿着图6A的线6-6。
图7是在图6的工艺阶段之后的实例工艺阶段的图5的组合件的图解截面侧视图。
图8是在图7的工艺阶段之后的实例工艺阶段的图5的组合件的图解截面侧视图。
图9是在图8的工艺阶段之后的实例工艺阶段的图5的组合件的图解截面侧视图。
图9A是图9的组合件的区的图解俯视图。图9的截面沿着图9A的线9-9。
具体实施方式
一些实施例包含多层架构，其中存储器层在包括CMOS电路系统额层上方，且其中存储器层的组件通过导电互连件与CMOS电路系统电耦合。在一些实施例中，感测/存取线(例如，位线)可跨存储器单元及导电互连件延伸，且可在存储器单元上方而非在导电互连件上方具有组合物配置。在一些应用中，在导电互连件上方且直接抵靠导电互连件的感测/存取线的区将具有比在存储器单元的电极上方且直接抵靠存储器单元的电极的区更低的电阻(即，更高的导电率)。一些实施例包含形成多层架构的方法。参考图1到9描述实例实施例。
参考图1，组合件10展示用于将位线(50)耦合到存储器单元(12)及导电互连件(46)的实例配置。
组合件10包含存储器阵列11，存储器阵列11包括存储器单元12。存储器单元12由字线(存取线)14支撑。所说明存储器单元12可表示存储器阵列11内的大量基本上相同存储器单元；且在一些实施例中存储器阵列11可包括数百、数千、数百万、数亿等个存储器单元。术语“基本上相同”意味着在合理制造及测量公差内相同。所说明字线14可表示存储器阵列内的大量基本上相同字线。
字线14包括导电材料16。导电材料16可包括任何合适导电组合物；例如(举例来说)，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，导电材料16可包括一或多种金属及/或含金属组合物；且可例如包括氮化钽上方的钨。
存储器单元12中的每一者包括底部电极18、顶部电极20及所述顶部电极与所述底部电极之间的可编程材料22。电极18及20分别包括导电电极材料24及26。电极材料24及26可包括任何合适导电组合物；例如(举例来说)，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。电极材料24及26可为彼此相同的组合物，或可为相对于彼此不同的组合物。在一些实例实施例中，电极材料24及26可包括TiSiN(氮化硅钛)、TiAlN(氮化铝钛)、TiN(氮化钛)、WN(氮化钨)、Ti(钛)、C(碳)及W(钨)中的一或多者，基本上由其组成或由其组成；其中化学式指示所列物质内的组分，而非指定此类组分的特定化学计量。
底部电极18与字线14电耦合，且在所展示实施例中直接抵靠所述字线。
可编程材料22可包括任何合适组合物。在一些实施例中，可编程材料22可为双向存储器材料，且具体来说可为硫属化物。例如，可编程材料22可包括锗(Ge)、锑(Sb)、碲(Te)及铟(In)中的一或多者。在特定实施例中，可编程材料22可例如包括GeSbTe或InGeTe，基本上由其组成或由其组成，其中化学式指示所列物质内的组分，而非指定此类组分的特定化学计量。在一些实施例中，存储器单元可包括经配置以在自选择装置中利用的可编程材料；例如，硫属化物材料既可充当存储元件又可充当选择装置。硫属化物可在自选择装置中单独地利用，或可与另一组合物组合利用。在将美光科技公司(Micron Technology,Inc.)列为受让人的第8,847,186号美国专利(雷代利(Redaelli)等人)及第10,134,470号(托托雷利(Tortorelli)等人)中描述实例自选择PCM装置(其中PCM装置是包括相变材料的装置)。
存储器单元12是可在存储器阵列中利用的实例存储器单元。在其它实施例中，所述存储器单元可具有其它配置。例如，图1B展示具有另一实例配置的存储器单元12a。所述存储器单元包含电极18及20，且进一步包含第三电极28。在一些实施例中，电极28、18及20可分别称为底部电极、中间电极及顶部电极。电极28包括电极材料30。此电极材料可包括上文相对于电极材料24及26所描述的组合物中的任何者；且可具有相同于电极材料24及26中的一或两者的组合物，或可在组合物上不同于电极材料24及26中的至少一者。
双向材料22可称为上电极20与中间电极18之间的第一双向材料。第二双向材料32在下电极28与中间电极18之间。第二双向材料32可经并入到选择装置34的双向定限开关(OTS)中。存储器单元12a可因此包括与选择装置34组合的可编程材料22，而非呈自选择配置。
双向材料32可包含任何合适组合物，且在一些实施例中可包含上文被描述为适于可编程材料22的组合物中的一或多者。
再次参考图1，字线14可被视为相对于截面图在页面内及外延伸。绝缘材料40在所述字线之间，且使所述字线彼此隔开。绝缘材料40还将邻近存储器单元12彼此隔离。绝缘材料40可包括任何合适组合物；且在一些实施例中可包括二氧化硅，基本上由其组成或由其组成。
图1的截面图展示经布置以形成第一组36及第二组38的存储器单元12。耦合区42在存储器单元的第一组与第二组(36、38)之间。
绝缘材料44跨耦合区42延伸。绝缘材料44可包括任何合适组合物；且在一些实施例中可包括二氧化硅，基本上由其组成或由其组成。在本文中所描述的一些应用中，绝缘材料44可称为中介绝缘材料。
导电互连件46在耦合区42内。所述导电互连件包括导电材料48。导电材料48可包括任何合适导电组合物；例如(举例来说)，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。导电互连件46可完全延伸穿过包括存储器阵列11的层(即，层面、层级等)。导电互连件46可包括多种组合物，且可在整个层的各个位置处包括不同组合物。在一些实例实施例中，导电互连件46的所说明部分可包括钨，基本上由其组成或由其组成。
存储器单元12具有沿着上电极20的上表面15，且互连件46具有上表面47。所说明上表面15是平坦的。在其它实施例中，上表面15可具有其它合适配置。所说明上表面47是圆顶形的。在其它实施例中，上表面47可为平坦的，或可具有任何其它合适形状。
位线(数字线、感测线)50跨存储器单元12的第一组及第二组(36、38)并跨导电互连件46延伸；且与存储器单元12及导电互连件46电耦合。所述位线包括第一区52及第二区54，其中此类区在组合物上彼此不同。第一区52的组合物可称为第一组合物，且第二区54的组合物可称为第二组合物。
在所说明实施例中，第一区52包括两种材料56及58，且第二区54仅包括材料58。在其它实施例中，区52及54可包括不同于图1的实例实施例中所展示的数目的材料。所说明材料56及58可分别称为第一材料及第二材料。在一些实施例中，材料56及58可被视为分别对应于第一层及第二层；或分别对应于下层及上层。
第一材料56直接接触存储器单元的上表面15。第一材料56未延伸到导电互连件46的上表面47上方，而第二材料58直接接触上表面47。
导电互连件46具有侧壁表面49；且在所说明实施例中第一材料56直接接触此类侧壁表面。在其它实施例中，可仅导电材料58直接接触导电互连件46的任何表面。
在一些实施例中，材料56可具有比材料58更高的电阻率(即，更低的导电率)。组合材料56及58可适于用作与存储器单元12电耦合的位线，但可期望电连接到导电互连件46以仅利用低电阻率(高导电率)材料58；其中术语“低电阻率”及“高导电率”意味着材料58具有比材料56更低的电阻率(更低的电阻)及对应更高的导电率(更高的导电性)，而非意味着在绝对意义上的低电阻率或高导电率。互连件48与低电阻率材料58的直接耦合可实现信号从位线50到导电互连件48的增强型传送，此可改进相对于其中互连件46耦合到较高电阻率材料的配置的速度及可靠性。
导电材料56及58可包括任何合适组合物；例如(举例来说)，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，第一导电材料56包括C(碳)、WSiN(氮化硅钨)、WN(氮化钨)及TiN(氮化钛)中的一或多者，基本上由其组成或由其组成，其中化学式指示组分而非指示特定化学计量；且第二导电材料58包括Ta(钽)、Pt(铂)、Cu(铜)、W(钨)及Pd(钯)中的一或多者，基本上由其组成或由其组成。
在一些实施例中，位线50的第一区52可被视为包括两种或更多种材料(例如，材料56及58)，且所述位线的第二区54可被视为包含所述第一区的材料的子组(例如，在所说明实施例中仅包括材料58)。
在一些实施例中，第一材料56可包括与一或多种非金属元素(例如，硅、氮、碳等中的一或多者)组合的第一金属(例如，钨或钛)；且第二材料58可由第二金属(例如，Ta、Pt、Cu、W及Pd中的一或多者)组成。材料58的第二金属可相同于材料56的第一金属，或可不同于材料56的第一金属。在一些特定应用中，第一材料56可由WSiN组成(其中化学式指示成分而非特定化学计量)，且第二材料58可由W组成。
图1A展示组合件10的俯视图。图1A的视图相对于图1的视图未按比例绘制，且利用不同于图1中所利用的组合件10的图解表示。无论如何，图1的截面可被理解为大体上沿着图1A的线1-1。
耦合区42包括多个导电互连件46。所述导电互连件沿着行布置，其中此行沿着将相对于图1的截面的平面在页面内及外的方向延伸。所述导电互连件在俯视图中可为圆形的(如所展示)，或可具有任何其它合适形状，包含例如正方形形状、矩形形状、椭圆形形状等。
应理解，即使图1的截面可在耦合区42的所说明部分内仅包括导电互连件46中的一者，在其它实施例中还可存在沿着图1的截面形成的多个导电互连件。据此，即使图1A展示耦合区42内的互连件46的单个行，在其它实施例中还可存在以矩阵或其它合适配置布置的此类互连件的多个行。此外，应理解，图1A的所说明互连件46可表示形成于耦合区42内的大量基本上相同互连件。例如，在一些实施例中，可存在形成于耦合区42内的数百、数千、数百万、成千上万等个导电互连件46。
图1A展示多个位线50跨存储器阵列11及耦合区42延伸。所述位线中的每一者跨所说明导电互连件46中的一者延伸。导电互连件46在图1A中以虚线视图展示以指示其在位线50下方。所说明位线50可表示与存储器阵列11相关联的大量基本上相同位线。例如，在一些实施例中，可存在与存储器阵列相关联的数百、数千、数百万、成千上万等个位线50。
图1的描述指示字线14在存储器单元12下方，且位线56在所述存储器单元上方。在其它应用中，字线及位线的相对定向可颠倒使得位线在存储器单元下方且字线在存储器单元上方。术语“存取/感测线”、“位线/字线”、“字线/位线”及“感测/存取线”在本文中可用来一般地指代其中所指示结构可为字线或位线的上下文中的位线及字线。
图1及1A的导电互连件46可用来使多层堆叠内的一个层的电路系统能够与另一层的电路系统电耦合。例如，图2展示呈垂直堆叠的具有两个层62及64的多层堆叠60。图2的垂直堆叠式布置可向上延伸以包含额外层。层62及64可被视为是彼此堆叠的层级的实例。所述层级可在不同半导体裸片(晶片)内，或可在相同半导体裸片内。底层62可包含控制电路系统及/或感测电路系统(例如，可包含字线驱动器、感测放大器等；且可包含CMOS电路系统，如所展示)。上层64可包含存储器阵列，例如(举例来说)图1及1A的存储器阵列11；且可称为存储器层。
图1的导电互连件46被说明为使与层64相关联的电路系统能够电耦合到与层62相关联的电路系统，其中利用虚线箭头61图解地展示此电耦合。在实例实施例中，与存储器阵列11相关联的感测/存取线50通过导电互连件46与层62的电路系统电耦合。例如，与层64内的存储器阵列相关联的位线可通过连接件61与层62内的感测放大器耦合。作为另一实例，与层64内的存储器阵列相关联的字线可通过连接件61与层62内的字线驱动器耦合。
图1及1A的存储器阵列11包括沿着第一方向(相对于图1的截面在页面内及外)延伸的第一系列的感测/存取线14，及沿着第二方向(沿着图1的截面的平面)延伸的第二系列的感测/存取线50，其中第二方向正交于第一方向。图3展示图1及1A的组合件10的另一图解俯视图；且展示布置为存储器单元12下方的第一系列的感测/存取线的字线14及布置为存储器单元12上方的第二系列的感测/存取线的位线50。存储器单元12在图3中不可见，但应被理解为在感测/存取线50与感测/存取线14交叉的交叉点处(其中虚线箭头图解地说明存储器单元12的实例交叉点位置)。
图1及1A的存储器阵列11可具有任何合适配置。图4图解地说明存储器阵列11的实例配置。此配置包含在字线(WL1到WL4)经过位线(BL1到BL6)的交叉点处的存储器单元12。通过字线中的一者及位线中的一者的组合唯一地寻址存储器单元中的每一者。
图1及1A的配置可由任何合适处理来形成。参考图5到9描述实例处理。
参考图5，覆盖材料66在存储器单元12的第一组及第二组(36、38)上方。覆盖材料66可包括任何合适组合物，且在一些实施例中可包括氮化硅，基本上由其组成或由其组成。在覆盖材料66上方且跨耦合区42提供绝缘材料44。在一些实施例中，绝缘材料44可被视为跨存储器单元12的组36、38之间的中介区延伸；其中此中间区对应于耦合区42。在其它实施例中，图5的存储器单元12可用其它存储器单元(例如，具有图1A的存储器单元12a的配置的存储器单元)替换。
参考图6，在耦合区42内形成导电互连件46之后；且在已利用一或多个抛光工艺来暴露存储器单元12的上表面15及导电互连件46的上表面47之后展示组合件10。
导电互连件46可由任何合适处理来形成。例如，在一些实例实施例中，可形成通孔以延伸穿过耦合区42内的材料，且接着可在通孔内提供合适导电材料以形成导电互连件46。
导电互连件46的上表面47突出于经抛光材料44的上表面45上方。归因于导电材料48相较于二氧化硅44的相对硬度，此可为抛光(例如，化学机械抛光，CMP)的自然结果。导电互连件48的上表面47高于绝缘材料44的上表面45上方达一高度H。此高度可为至少约
Figure BDA0003325319440000071
至少约
Figure BDA0003325319440000072
至少约
Figure BDA0003325319440000073
等。
图6A展示在利用类似于图1A的图解的图解的图6的工艺阶段的组合件10的俯视图。图6A的视图展示图6的导电互连件46可为许多基本上相同导电互连件中的一者，而导电互连件的其它者经形成于图6的截面的平面之外。
参考图7，沿着组合件10的上表面形成导电材料56。导电材料56跨存储器单元12并跨导电互连件46延伸；且直接接触存储器单元12的上表面15及导电互连件46的上表面47。
参考图8，从导电互连件46的上表面47上方移除导电材料56，同时将导电材料56的部分留在第一组36及第二组38的存储器单元12上方。导电材料56可由任何合适处理从表面47上方移除；且在一些实施例中通过抛光工艺(例如，CMP)来移除。
参考图9，在导电材料56上方形成导电材料58，且将导电材料56及58一起图案化为位线50。图9的组合件10包括上文参考图1所描述的配置。图9A展示在利用类似于图1A的图解的图解的图9的工艺阶段的组合件10的俯视图。图9A的视图展示位线50是可利用图5到9的处理制造的许多基本上相同位线中的一者。
上文所论述的组合件及结构可在集成电路内利用(其中术语“集成电路”意味着由半导体衬底支撑的电子电路)；且可经并入到电子系统中。此类电子系统可在例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及特定应用模块中使用，且可包含多层、多芯片模块。所述电子系统可为广泛范围的系统中的任何者，例如(举例来说)相机、无线装置、显示器、芯片组、视频转换器、游戏、照明装置、车辆、定时器、电视、移动电话、个人计算机、汽车、工业控制系统、飞机等。
除非另有指定，否则本文中所描述的各种材料、物质、组合物等可由任何合适方法来形成，现在已知或尚待开发，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用来描述具有绝缘电性质的材料。在本公开中，所述术语被视为同义词。在一些例子中术语“电介质”及在其它例子中术语“绝缘”(或“电绝缘”)的利用可在本公开内提供语言变动以在随附权利要求书内简化前提基础，且不用来指示任何显著化学或电差异。
在本公开中可利用术语“电连接”及“电耦合”两者。所述术语被视为同义词。在一些例子中一个术语及在其它例子中另一术语的利用可为在本公开内提供语言变化以在随附权利要求书内简化前提基础。
图式中的各个实施例的特定定向仅用于说明目的，且在一些应用中所述实施例可相对于所展示定向旋转。本文中所提供的描述及随附权利要求书是关于具有各种特征之间的所描述关系的任何结构，而不管所述结构是否处于图式的特定定向或相对于此定向旋转。
为了简化图式，除非另有指示，否则附图的截面图仅展示截面平面内的特征，且未展示截面平面后之材料。
当一结构在上文称为“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，其可在另一结构正上方或还可存在中介结构。相比之下，当一结构称为“在另一结构正上方”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在中介结构。术语“在…正下方”、“在…正上方”等不指示直接物理接触(除非另有明确陈述)，而是指示直立对准。
结构(例如，层、材料等)可称为“垂直地延伸”以指示结构大体上从下伏衬底(例如，衬底)向上延伸。垂直延伸结构可相对于基底的上表面基本上正交地延伸，或不相对于基底的上表面基本上正交地延伸。
一些实施例包含一种布置，其具有第一层，所述第一层包含耦合区的一侧上的第一组存储器单元及所述耦合区的相对侧上的第二组存储器单元。第一系列的感测/存取线在所述第一组及所述第二组的所述存储器单元下方，且与所述第一组及所述第二组的所述存储器单元电连接。导电互连件在所述存储器层的所述耦合区内。第二系列的感测/存取线跨所述第一组及所述第二组的所述存储器单元且跨所述导电互连件延伸。所述第二系列的所述感测/存取线具有第一组合物的第一区，且具有第二组合物的第二区。所述第一区在所述第一系列及所述第二系列的所述存储器单元上方且与所述第一系列及所述第二系列的所述存储器单元电连接。所述第二区在所述导电互连件上方且与所述导电互连件电耦合。第二层从所述第一层垂直地偏移。所述第二层包含与所述导电互连件耦合的电路系统。
一些实施例包含一种布置，其具有存储器层，所述存储器层包含耦合区的一侧上的第一组存储器单元及所述耦合区的相对侧上的第二组存储器单元。第一系列的感测/存取线在所述第一组及所述第二组的所述存储器单元下方，且与所述第一组及所述第二组的所述存储器单元电连接。导电互连件在所述存储器层的所述耦合区内。第二系列的感测/存取线跨所述第一组及所述第二组的所述存储器单元且跨所述导电互连件延伸。所述第二系列的所述感测/存取线具有具第一导电材料上方的第二导电材料的第一区，且具有仅具所述第二导电材料的第二区。所述第一区在所述第一系列及所述第二系列的所述存储器单元上方且与所述第一系列及所述第二系列的所述存储器单元电连接。所述第二区在所述导电互连件上方且与所述导电互连件电耦合。额外层在所述存储器层下方。所述额外层包含与所述导电互连件耦合的CMOS电路系统。
一些实施例包含一种形成布置的方法。形成组合件以沿着截面包括耦合区的一侧上的第一组存储器单元及所述耦合区的相对侧上的第二组存储器单元。中介绝缘材料在所述耦合区内。所述第一组及所述第二组的所述存储器单元在第一系列的感测/存取线上方。导电互连件经形成于所述耦合区内且延伸穿过所述中介绝缘材料。形成第一导电材料以跨所述第一组及所述第二组的所述存储器单元且跨所述导电互连件延伸。所述第一导电材料直接接触所述存储器单元的上表面及所述导电互连件的上表面。从所述导电互连件的所述上表面上方移除所述第一导电材料，同时将所述第一导电材料的剩余部分留在所述第一组及所述第二组的所述存储器单元上方。在所述第一导电材料的所述剩余部分上方及在所述导电互连件的所述上表面上方形成第二导电材料。将所述第一导电材料及所述第二导电材料图案化为第二系列的感测/存取线。
根据法规，已用或多或少特定于结构及方法特征的语言描述本文中所公开的标的物，应理解，权利要求书不限于所展示及所描述的特定特征，因为本文中所公开的构件包括实例实施例。因此，权利要求书应按字面意思提供全范围，且应根据等效原则适当地解释。

Claims (39)

1.一种布置，其包括：
第一层，其包含耦合区的一侧上的第一组存储器单元及所述耦合区的相对侧上的第二组存储器单元；
第一系列的感测/存取线，其在所述第一组及所述第二组的所述存储器单元下方，且与所述第一组及所述第二组的所述存储器单元电连接；
导电互连件，其在所述存储器层的所述耦合区内；
第二系列的感测/存取线，其跨所述第一组及所述第二组的所述存储器单元且跨所述导电互连件延伸；所述第二系列的所述感测/存取线具有包括第一组合物的第一区，且具有包括不同于所述第一组合物的第二组合物的第二区；所述第一区在所述第一系列及所述第二系列的所述存储器单元上方且与所述第一系列及所述第二系列的所述存储器单元电连接；所述第二区在所述导电互连件上方且与所述导电互连件电耦合；及
第二层，其从所述第一层垂直地偏移；所述第二层包括与所述导电互连件耦合的电路系统。
2.根据权利要求1所述的布置，其中所述第二层的所述电路系统是CMOS电路系统。
3.根据权利要求1所述的布置，其中所述第一组合物包含两种或更多种材料，且其中所述第二组合物包括所述第一组合物的所述材料的子组。
4.根据权利要求3所述的布置，其中所述第二组合物具有高于所述第一组合物的导电率。
5.根据权利要求4所述的布置，其中所述第一组合物包含下层上方的上层，其中所述上层包括Ta、Pt、Cu、W及Pd中的一或多者；且其中所述第二组合物仅包括所述上层。
6.根据权利要求4所述的布置，其中所述第一组合物包含碳、WSiN、WN及TiN中的一或多者上方的Ta、Pt、Cu、W及Pd中的一或多者；且其中所述第二组合物仅包含Ta、Pt、Cu、W及Pd中的所述一或多者。
7.一种布置，其包括：
存储器层，其包含耦合区的一侧上的第一组存储器单元及所述耦合区的相对侧上的第二组存储器单元；
第一系列的感测/存取线，其在所述第一组及所述第二组的所述存储器单元下方，且与所述第一组及所述第二组的所述存储器单元电连接；
导电互连件，其在所述存储器层的所述耦合区内；
第二系列的感测/存取线，其跨所述第一组及所述第二组的所述存储器单元且跨所述导电互连件延伸；所述第二系列的所述感测/存取线具有包括第一导电材料上方的第二导电材料的第一区，且具有仅包括所述第二导电材料的第二区；所述第一区在所述第一系列及所述第二系列的所述存储器单元上方且与所述第一系列及所述第二系列的所述存储器单元电连接；所述第二区在所述导电互连件上方且与所述导电互连件电耦合；及
额外层，其在所述存储器层下方；所述额外层包括与所述导电互连件耦合的CMOS电路系统。
8.根据权利要求7所述的布置，其中所述第一导电材料具有高于所述第二导电材料的电阻。
9.根据权利要求7所述的布置，其中所述第一导电材料包括碳、WSiN、WN及TiN中的一或多者，其中所述化学式指示成分而非特定化学计量；且其中所述第二导电材料包括Ta、Pt、Cu、W及Pd中的一或多者。
10.根据权利要求7所述的布置，其中所述第一导电材料及第二导电材料包括金属。
11.根据权利要求7所述的布置，其中所述第一导电材料包括与一或多种非金属元素组合的第一金属，且其中所述第二导电材料由第二金属组成。
12.根据权利要求11所述的布置，其中所述第一金属及所述第二金属是相同的。
13.根据权利要求12所述的布置，其中所述第一导电材料由WSiN组成，其中所述化学式指示成分而非特定化学计量；且其中所述第二导电材料由W组成。
14.根据权利要求11所述的布置，其中所述第一金属及所述第二金属是不同的。
15.根据权利要求7所述的布置，其中所述第二导电材料直接接触所述导电互连件的侧壁，但不在所述导电互连件的顶部上方延伸。
16.根据权利要求7所述的布置，其中所述导电互连件是许多基本上相同导电互连件中的一者，且其中所述第二系列的所述感测/存取线是所述第二系列的许多感测/存取线中的一者。
17.根据权利要求16所述的布置，其中所述第一系列的所述感测/存取线是字线，且其中所述第二系列的所述感测/存取线是位线。
18.根据权利要求7所述的布置，其中所述第一组及所述第二组的所述存储器单元包含包括锗、锑、碲及铟中的一或多者的可编程材料。
19.根据权利要求7所述的布置，其中所述第一组及所述第二组的所述存储器单元是包括锗、锑、碲及铟中的一或多者的自选择存储器单元。
20.根据权利要求7所述的布置，其中所述第一组及所述第二组的所述存储器单元是包括硫属化物的自选择存储器单元。
21.根据权利要求7所述的布置，其中所述第一组及所述第二组的所述存储器单元中的每一者包含可编程材料及选择装置。
22.一种形成布置的方法，其包括：
形成组合件，其沿着截面包括耦合区的一侧上的第一组存储器单元及所述耦合区的相对侧上的第二组存储器单元；中介绝缘材料在所述耦合区内；所述第一组及所述第二组的所述存储器单元在第一系列的感测/存取线上方；
形成导电互连件，所述导电互连件在所述耦合区内且延伸穿过所述中介绝缘材料；形成第一导电材料以跨所述第一组及所述第二组的所述存储器单元且跨所述导电互连件延伸；所述第一导电材料直接接触所述存储器单元的上表面及所述导电互连件的上表面；
从所述导电互连件的所述上表面上方移除所述第一导电材料，同时将所述第一导电材料的剩余部分留在所述第一组及所述第二组的所述存储器单元上方；及
在所述第一导电材料的所述剩余部分上方及在所述导电互连件的所述上表面上方形成第二导电材料，且将所述第一导电材料及所述第二导电材料图案化为第二系列的感测/存取线。
23.根据权利要求22所述的方法，其中所述第一导电材料的所述移除利用抛光工艺。
24.根据权利要求22所述的方法，其中：
所述截面沿着平面；且
所述导电互连件是许多基本上相同导电互连件中的一者，而所述导电互连件中的其它者经形成于所述截面的所述平面之外。
25.根据权利要求24所述的方法，其中所述第二系列的所述感测/存取线是所述第二系列的许多感测/存取线中的一者，而所述第二系列的所述感测/存取线中的其它者经形成于所述截面的所述平面之外。
26.根据权利要求25所述的方法，其中所述第一系列的所述感测/存取线是字线，且其中所述第二系列的所述感测/存取线是位线。
27.根据权利要求22所述的方法，其中所述第一组及所述第二组的所述存储器单元是包括硫属化物的自选择存储器单元。
28.根据权利要求27所述的方法，其中所述第一组及所述第二组的所述存储器单元包含上电极及下电极，且其中所述硫属化物在所述上电极与所述下电极之间。
29.根据权利要求22所述的方法，其中所述第一组及所述第二组的所述存储器单元中的每一者包含可编程材料及选择装置。
30.根据权利要求29所述的方法，其中所述第一组及所述第二组的所述存储器单元包含上电极、下电极及所述上电极与所述下电极之间的中间电极；第一双向材料在所述上电极与所述中间电极之间，且第二双向材料在所述中间电极与所述下电极之间；所述第一双向材料及所述第二双向材料中的一者是所述存储器单元的所述可编程材料，且所述第一双向材料及所述第二双向材料中的另一者经并入到所述选择装置的双向定限开关中。
31.根据权利要求22所述的方法，其中所述第一组及所述第二组的所述存储器单元在多层配置的一个层内；且其中所述导电互连件与所述多层配置的另一层中的电路系统耦合，其中所述另一层从所述一个层垂直地偏移。
32.根据权利要求31所述的方法，其中所述另一层在所述一个层下方，且其中所述另一层中的所述电路系统包含CMOS电路系统。
33.根据权利要求22所述的方法，其中所述第一导电材料具有高于所述第二导电材料的电阻。
34.根据权利要求22所述的方法，其中所述第一导电材料包括碳、WSiN、WN及TiN中的一或多者，其中所述化学式指示成分而非特定化学计量；且其中所述第二导电材料包括Ta、Pt、Cu、W及Pd中的一或多者。
35.根据权利要求22所述的方法，其中所述第一导电材料及第二导电材料包括金属。
36.根据权利要求22所述的方法，其中所述第一导电材料包括与一或多种非金属元素组合的第一金属，且其中所述第二导电材料由第二金属组成。
37.根据权利要求36所述的方法，其中所述第一金属及所述第二金属是相同的。
38.根据权利要求37所述的方法，其中所述第一导电材料由WSiN组成，其中所述化学式指示成分而非特定化学计量；且其中所述第二导电材料由W组成。
39.根据权利要求36所述的方法，其中所述第一金属及所述第二金属是不同的。
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