KR20100109954A - 교차점 용 ３-ｄ 및 ３-ｄ 쇼트키 다이오드, 가변-저항 물질 메모리, 이를 형성하는 프로세스 및 이를 이용하는 방법 - Google Patents
교차점 용 ３-ｄ 및 ３-ｄ 쇼트키 다이오드, 가변-저항 물질 메모리, 이를 형성하는 프로세스 및 이를 이용하는 방법 Download PDFInfo
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Abstract
가변-저항 물질 메모리(VRMM) 장치는 VRMM에 결합된 에피택셜 반도체 돌기 위에 배치된 컨테이너 도전체를 포함한다. VRMM 장치는 또한 VRMM에 결합된 리세스 내에 도전성 플러그를 포함할 수 있다. VRMM 어레이는 또한 VRMM에 결합된 서라운딩(surrounding) 리세스 내에 도전성 플러그를 포함할 수 있다. 장치들은 다이오드 구성들 중 하나를 갖는 VRMM을 포함한다.
Description
관련 출원
본 발명은 2008년 1월 16일에 출원된 미국 출원 제 12/014,939호의 우선권의 이익을 주장하며, 이는 여기에 참조로서 병합된다.
본 발명은 일반적으로 가변-저항 물질 랜덤-액세스 메모리들에 관한 것이다.
가변-저항 물질 메모리 구조체들(structures)은 종종 개별 메모리 셀들의 격리(isolation)에 의존한다. 메모리 셀들은 비트 라인과 병렬 방식으로 연결될 수 있고, 워드 라인, 비트 라인, 상부-전극 선택 라인 및 글로벌 데이터 버스를 포함하는 4개의 금속층들이 데이터를 프로그램하고 판독하는데 사용된다. 개별 메모리 셀들의 격리는 설계자로 하여금 회로를 계속 소형화하도록 자극한다.
본 발명이 해결하고자 하는 과제는 종래 문제점들을 해결할 수 있는 보다 나은 구조체를 형성하는 방법들이다. 또한, 본 발명이 해결하고자 하는 과제는 종래 문제점들을 해결할 수 있는 개선된 가변-저항 물질 랜덤-액세스 메모리 구조체들이다.
전술한 이슈들은 본 발명의 개시에 의해 해결되며, 도면들이 그 일부인 다음의 상세한 설명을 읽고 연구함에 따라서 이해될 것이다.
도 1a는 본 발명의 일 실시예에 따른 제조 동안의 반도체 장치의 단면 정면도(elevation) 및 상부 평면도이다.
도 1b는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1a에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 1c는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1b에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 1d는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1c에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 1e는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1d에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 1f는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1e에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 1g는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1f에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 1h는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1g에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 1j는 본 발명의 일 실시예에 따른 추가의 프로세싱 이후의 도 1a 내지 도 1h에 도시된 반도체 장치의 단면투시(cut-away) 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 제조 동안의 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 2b는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2a에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 2c는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2b에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 2d는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2c에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 2e는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2d에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 2f는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2e에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 2g는 본 발명의 일 실시예에 따른 추가의 프로세싱 이후의 도 2a 내지 도 2f에 도시된 반도체 장치의 단면투시(cut-away) 사시도이다.
도 3a는 본 발명의 일 실시예에 따른 제조 동안의 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 3b는 본 발명의 방법 실시예에 따른 도 3a에 도시된 반도체 장치의 단면 정면도이다.
도 3c는 본 발명의 방법 실시예에 따른 도 3b에 도시된 반도체 장치의 단면 정면도이다.
도 3d는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3c에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 3e는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3d에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 3f는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3e에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 3g는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3f에 도시된 반도체 장치의 2개의 단면 정면도 및 하나의 상부 평면도이다.
도 3h는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3g에 도시된 반도체 장치의 단면 정면도 및 평면도이다.
도 3j는 본 발명의 일 실시예에 따른 추가의 프로세싱 이후의 도 3a 내지 도 3h에 도시된 반도체 장치의 단면투시(cut-away) 사시도이다.
도 4는 본 발명의 일 실시예에 따른 가변-저항 물질 메모리용 3-차원(3-D) 에피택셜 쇼트키 다이오드 장치를 제조하기 위한 프로세스 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 가변-저항 물질 메모리용 3-차원 리세스(recess) 쇼트키 다이오드 장치를 제조하기 위한 프로세스 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 가변-저항 물질 메모리용 3-차원 서라운딩-리세스(surrounding-recess) 쇼트키 다이오드 장치를 제조하기 위한 프로세스 흐름도이다.
도 7은 VRMM 실시예들을 포함하는 전자 장치를 도시한 도면이다.
도 8은 형성된 VRMM 실시예들을 포함하는 컴퓨터 시스템의 특정 일례를 도시한 도면이다.
도 9는 가변-저항 물질 메모리 어레이 실시예들을 병합할 수 있는 메모리 장치의 기능적 블록도이다.
도 1a는 본 발명의 일 실시예에 따른 제조 동안의 반도체 장치의 단면 정면도(elevation) 및 상부 평면도이다.
도 1b는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1a에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 1c는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1b에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 1d는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1c에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 1e는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1d에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 1f는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1e에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 1g는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1f에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 1h는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1g에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 1j는 본 발명의 일 실시예에 따른 추가의 프로세싱 이후의 도 1a 내지 도 1h에 도시된 반도체 장치의 단면투시(cut-away) 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 제조 동안의 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 2b는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2a에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 2c는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2b에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 2d는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2c에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 2e는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2d에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 2f는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2e에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 2g는 본 발명의 일 실시예에 따른 추가의 프로세싱 이후의 도 2a 내지 도 2f에 도시된 반도체 장치의 단면투시(cut-away) 사시도이다.
도 3a는 본 발명의 일 실시예에 따른 제조 동안의 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 3b는 본 발명의 방법 실시예에 따른 도 3a에 도시된 반도체 장치의 단면 정면도이다.
도 3c는 본 발명의 방법 실시예에 따른 도 3b에 도시된 반도체 장치의 단면 정면도이다.
도 3d는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3c에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 3e는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3d에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 3f는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3e에 도시된 반도체 장치의 단면 정면도 및 상부 평면도이다.
도 3g는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3f에 도시된 반도체 장치의 2개의 단면 정면도 및 하나의 상부 평면도이다.
도 3h는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3g에 도시된 반도체 장치의 단면 정면도 및 평면도이다.
도 3j는 본 발명의 일 실시예에 따른 추가의 프로세싱 이후의 도 3a 내지 도 3h에 도시된 반도체 장치의 단면투시(cut-away) 사시도이다.
도 4는 본 발명의 일 실시예에 따른 가변-저항 물질 메모리용 3-차원(3-D) 에피택셜 쇼트키 다이오드 장치를 제조하기 위한 프로세스 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 가변-저항 물질 메모리용 3-차원 리세스(recess) 쇼트키 다이오드 장치를 제조하기 위한 프로세스 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 가변-저항 물질 메모리용 3-차원 서라운딩-리세스(surrounding-recess) 쇼트키 다이오드 장치를 제조하기 위한 프로세스 흐름도이다.
도 7은 VRMM 실시예들을 포함하는 전자 장치를 도시한 도면이다.
도 8은 형성된 VRMM 실시예들을 포함하는 컴퓨터 시스템의 특정 일례를 도시한 도면이다.
도 9는 가변-저항 물질 메모리 어레이 실시예들을 병합할 수 있는 메모리 장치의 기능적 블록도이다.
여기 설명된 장치, 기구 또는 물품(article)의 실시예들은 다수의 위치들 및 방위(orientation)들로 제조되거나, 사용되거나, 선적될 수 있다. 가변-저항 물질 메모리(variable-resistance material memory; VRMM) 장치는 합금(alloy)과 같은 물질을 포함할 수 있다. VRMM 장치는 준-금속 합성물(quasi-metal composition)과 같은 물질을 포함할 수 있다. VRMM 장치는 금속 산화물(metal oxide)과 같은 물질을 포함할 수 있다. VRMM 장치는 칼코지나이드(chalcogenides)와 같은 물질을 포함할 수 있다. 이들 다수의 물질들은 품질 및 성능면에서 매우 다양할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 제조 동안의 반도체 장치(100)의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(100)는 메모리 장치내에서 사용될 수 있다.
p-도핑된 반도체 물질 기판과 같은 기판(110)은 p-도핑된 반도체 물질과 같이 형성된다. 기판(110)상에, 노출된 반도체 제1 필름(112)이 형성되고 패터닝되고, STI(shallow trench isolation)(114)가 그 노출된 반도체 제1 필름(112)의 이격된 섹션들 사이에 충진된다. 이 실시예에서, STI(114)는 증착되고 화학-기계 연마(CMP)프로세스와 같은 것에 의해서 연마된다.
도 1b는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1a에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(101)는 질화규소(silicon nitride) 필름(116)으로 도포되고, TEOS(Tetraethyl ortho silicate)의 분해(decomposition)에 의해 형성된 산화물 필름과 같은 절연성(dielectic) 제1 필름(118)으로 추가 도포된다. 이 실시예에서, 산화물 필름(113)은 반도체 제1 필름(112)에서 발달할 수 있는 스트레스들을 경감할 수 있는 질화규소 필름(116) 아래에 위치될 수 있다.
도 1c는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1b에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(102)는 패터닝된 질화규소 필름(117)과 패터닝된 절연성 필름(119)을 형성하기 위해, 질화규소 필름(116)과 절연성 제1 필름(118)(도 1b)을 패터닝함으로써 더욱 프로세스 된다. 결과적으로, 리세스(120)가 패터닝된 질화규소 필름(117)과 패터닝된 절연성 필름(119)을 통하여 형성되고, 그 노출된 반도체 제1 필름(112)이 리세스(120)를 통하여 노출된다. 리세스(120)는 제1 및 제2 측벽(wall)과 하나의 플로어(floor)에 의해 특징지워 진다.
도 1d는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1c에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(103)는 그 노출된 반도체 제1 필름(112)상에 에피택셜 반도체 제2 필름(122)을 형성함으로써 더욱 프로세스 된다. 이 실시예에서, 에피택셜 반도체 제2 필름(122)은 선택적인 에피택셜 성장(SEG; selective epitaxial growth)에 의해 형성되고, 에피택셜 돌기(epitaxial prominence; 122)와 같이 언급될 수도 있다. 그 후, 패터닝된 절연성 필름(119)과 수평의 관계(flush relationship)에서 에피택셜 반도체 제2 필름(122)을 보호하기 위해 CMP 프로세스가 사용될 수 있다.
도 1e는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1d에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(104)는 에피택셜 반도체 제2 필름(122)의 일부를 에칭함으로써, 그리고 도전성 제1 필름(124)을 그 에칭(etchback)에 의해 초래될 수 있는 리세스 안에 충진함으로써 더욱 프로세스 된다.
도 1f는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1e에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(105)는 패터닝된 질화규소 필름(117)이 노출되도록 패터닝된 절연성 필름(119)을 에칭함에 의해 더욱 프로세스 된다. 이 실시예에서, 패터닝된 절연성 필름(119)의 제거는 에피택셜 돌기(122)의 반도체 물질을 선택적으로 남기는 습식 등방성 에칭(isotropic etch)에 의해 수행된다.
도 1g는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1f에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(106)는 에피택셜 반도체 제2 필름(122), 패터닝된 질화규소 필름(117), 및 도전성 제1 필름(124) 위에 도전성 제2 필름(126)을 형성함으로써 더욱 프로세스 된다. 도 1 g는 z-방향으로부터 노출된 모든 도전성 물질을 상당히 제거하는 스페이서 에칭의 결과를 나타낸다. 결과적으로, 쇼트키 다이오드 금속 필름(124, 126)은 스페이서 에칭 이후에 남아 있고, 에피택셜 돌기(122)는, 도전성 제2 필름(126)의 z-방향으로부터 노출된 금속의 상당한 부분들을 제거하기 위하여 에칭이 진행됨에 따라, 남아 있다. 결과적으로, 컨테이너 도전체(124, 126)는 쇼트키 다이오드 금속 필름(124, 126)의 다른 표현이다. 에피택셜 돌기(122)가 일체형 실린더(solid cylinder)로서 패터닝되는 경우, 도전성 제1 필름(124)은 리드(lid; 124)로 언급될 수 있고, 도전성 제2 필름(126)은 실린더(126)로 언급될 수 있다. 결과적으로, 쇼트키 다이오드 금속 필름(124, 126)은 리드(124) 및 실린더(126)로 언급될 수 있다.
일 실시예에서, 제3 필름(126)뿐만 아니라, 도전성 제1 필름(124)은 반도체 물질과 같은 비금속일 수 있다. 결과적으로, 금속 필름(124, 126)은 금속이 없는 다이오드의 일부분이다. 결과적으로, 컨테이너 도전체(124, 126)는 에피택셜 반도체 제2 필름(122)을 갖는 다이오드를 형성하는 다이오드 제3 필름(124, 126)의 다른 표현이다.
도 1h는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 1g에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(107)는 쇼트키 다이오드 금속 제3 필름(124, 126) 위에 절연성 제2 필름(128)을 형성함으로서 더욱 프로세스된다. 절연성 제2 필름(128)은 또한 패터닝되고, 전극(130)은 쇼트키 다이오드 금속 제3 필름(124, 126)과 접촉하며 그 패터닝된 영역 내에 충진된다.
도 1j는 본 발명의 일 실시예에 따른 추가의 프로세싱 이후의 도 1a 내지 도 1h에 도시된 반도체 장치의 단면투시(cut-away) 사시도를 나타낸다. 기판(110)은 노출된 반도체 제1 필름(112), STI(114) 및 패터닝된 질화규소 필름(117)을 지지한다. 에피택셜 반도체 제2 필름(122)은 노출된 반도체 제1 필름(112) 상에 배치되고, 도전성 제1 필름(124) 및 도전성 제2 필름(126)은 에피택셜 돌기(122) 위에 도전성 제3 필름(112, 124)을 형성한다.
일 실시예에서, 제3 필름(126)뿐만 아니라, 도전성 제1 필름(124)은 반도체 물질과 같은 비금속일 수 있다. 결과적으로, 제3 필름(124, 126)은 단순히 다이오드의 일부분이 될 것이다.
전극(130)은 상변화 칼코지나이드(chalcogenide) 셀과 같은 VRMM 셀(132)과 접촉한다. 상부 전극(134)은 VRMM 셀(132)과 접촉하며, 비트라인 컨택(136)은 비트라인(138)과 상부 전극(134) 모두에 접촉한다. 일 실시예에서, 상부 전극(134)은 티타늄 질화물(titanium nitride)로 구성된다. 도 1j는 또한 워드라인 컨택(142)을 통하여 VRMM 셀(132)에 결합된 워드라인 스트랩(strap)(140)을 도시한다.
일 실시예에 따르면, 장치(108)는 3-차원 에피택셜 다이오드 장치로 언급될 수 있으며, 제3 필름(124, 126)이 금속인 경우 3-차원 에피택셜 쇼트키 다이오드 장치로 언급될 수 있다. VRMM 셀(132)을 형성하기 위한 90 나노미터 프로세스에서, 에피택셜 돌기(122)의 높이가 약 270nm라면, 커런트 드라이브는 유사한 풋프린트(footprint)의 평면(planar) 쇼트키 다이오드의 약 12배가 될 수 있다. 셀 분리에 비해서, 보다 많은 전류가 소정의 VRMM 셀의 동일한 풋프린트에 대하여 사용가능할 수 있음을 알 수 있다.
도 2a는 본 발명의 일 실시예에 따른 제조 동안의 반도체 장치(200)의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(200)는 메모리 장치 내에서 사용될 수 있다.
기판(210)은 p-도핑 반도체 물질과 같이 형성될 수 있다. 기판 상에 반도체 제1 필름(211)이 형성되며, 질화규소 필름(215)이 상기 반도체 제1 필름(211) 위에 형성된다.
도 2b는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2a에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(201)는 프로세스되어, 반도체 제1 필름(211)과 질화규소 필름(215)(도 2a)이 각각 제1-패터닝된 반도체 필름(212) 및 제1-패터닝된 질화규소 필름(216)이 된다. 또한, STI(214)는 제1 패터닝된 반도체 필름(212)의 이격된 섹션들 사이에 충진된다. 일 실시예에서, STI(214)는 증착되고 CMP 프로세스와 같은 것으로 연마된다. 일 실시예에서, 제1-패터닝된 반도체 필름(212)은 아일랜드(island)로(단면도 상에서, 그 외에는 스트립으로) 언급된다. 도시된 것과 같이, 아앨랜드(212)는 제1 높이를 갖는다.
도 2c는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2b에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(202)는 프로세스되어, 제1-패터닝된 반도체 필름(212), 제1-패터닝된 질화규소 필름(216) 및 STI(214)는 (Y-방향으로 연장하는) 제1-패터닝된 반도체 필름(212)의 구조에 수직인 (X-방향으로 연장하는) 교차-패턴을 형성하는 데 이용되는 마스크(268)로 더 덮인다.
도 2d는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2c에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(203)는 마스크(268)(도 2c)를 통한 에칭에 의해 더욱 프로세스되어, 제2-패터닝된 질화규소 필름(217)뿐만 아니라 제2-패터닝된 반도체 필름(213)을 형성한다. 결과적으로, 리세스(220)가 제2-패터닝된 질화규소 필름(217)을 통하여 형성된다. 제2-패터닝된 반도체 필름(213)은 그 리세스(220)를 통하여 노출된다. 일 실시예에서, 제2-패터닝된 반도체 필름(213)은 제1 높이 아일랜드보다 낮은 제2 높이 아일랜드를 갖는 아일랜드로서 언급된다.
도 2e는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2d에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(204)는 다이오드 플러그(224)를 리세스(220)(도 2d) 내에 충진함으로써 더욱 프로세스된다. X-Z 평면에서, 다이오드 플러그(224)는 양의(positive) Z-방향으로부터 제2-패터닝된 반도체 필름(213)과 접촉한다. Z-Y 평면에서, 다이오드 플러그(224)는 Y-방향으로부터 제1 패터닝된 반도체 필름(212)에 접촉하고, 또한 제2-패터닝된 반도체 필름(213)에 접촉한다. 다이오드 플러그(224)는 필름(213)에서 제2 높이의 아일랜드인 플로어 상에 위치한다(seat upon). 평면도로부터, 다이오드 플러그(224)는 제2-패터닝된 질화규소 필름(217) 사이에 산재된 것으로 나타난다.
도 2f는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 2e에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(205)는 절연성 제2 필름(228)을 다이오드 플러그(224) 위에 형성함으로써 더욱 프로세스되고, 그것의 패터닝, 그리고, 다이오드 플러그(224)와 접촉하며 그 패터닝된 영역 내에 충진되는 전극(230)의 형성이 따라온다.
도 2g는 본 발명의 일 실시예에 따른 추가의 프로세싱 이후의 도 2a 내지 도 2f에 도시된 반도체 장치의 단면투시(cut-away) 사시도를 나타낸다. 일 실시예에 따르면, 그 장치(206)는 3-차원 리세스 다이오드 장치로 언급되거나, 다이오드 플러그(224)가 금속인 경우에는 3-차원 리세스 쇼트키 다이오드 장치로 언급될 수 있다. VRMM 셀(232)을 형성하기 위한 90 나노미터 프로세스에서, 다이오드 플러그(224)의 높이가 약 270nm라면, 커런트 드라이브는 유사한 풋프린트의 평면 쇼트키 다이오드보다 약 7배가 될 수 있다.
기판(210)은 제1-패터닝된 반도체 필름(212), 제2-패터닝된 반도체 필름(213), STI(214) 및 제2-패터닝된 질화규소 필름(217)을 지지한다. 다이오드 플러그는 그것이 금속일 때, 제1- 패터닝된 반도체 필름(212) 및 제2-패터닝된 반도체 필름(213) 각각을 갖는 쇼트키-타입 다이오드를 형성한다. 일 실시예에서, 다이오드 플러그(224)는 반도체 물질과 같은 비금속일 수 있다. 결과적으로, 다이오드 플러그(224)와 제2-패터닝된 반도체 필름(213) 및 제1-패터닝된 반도체 필름(212)은 단순히 다이오드의 일부분을 형성한다.
전극(230)은 상변화 칼코지나이드 셀과 같은 VRMM 셀(232)과 접촉한다. 상부 전극(234)은 VRMM 셀(232)과 접촉하고, 비트라인 컨택(236)은 비트라인(238)과 상부 전극(234) 모두와 접촉한다. 일 실시예에서, 상부 전극(234)은 티타늄 질화물로 구성된다. 도 2g는 또한 워드라인 컨택(242)을 통하여 VRMM 셀(232)에 결합되는 워드라인 스트랩(strap)(240)을 도시한다.
일 실시예에 따르면, 장치(206)는 3-차원 리세스 다이오드 장치로 언급되거나, 다이오드 플러그(224)가 금속인 경우에는 3-차원 리세스 쇼트키 다이오드 장치로 언급될 수 있다. VRMM 셀을 형성하기 위한 90 나노미터 프로세스에서, 다이오드 플러그(224)의 높이가 약 270nm라면, 커런트 드라이브는 유사한 풋프린트의 평면 쇼트키 다이오드보다 약 7배가 될 수 있다.
도 3a는 본 발명의 일 실시예에 따른 제조 동안의 반도체 장치(300)의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(300)는 메모리 장치 내에서 사용될 수 있다.
기판(310)은 p-도핑된 반도체 물질과 같이 형성될 수 있다. 기판(310) 상에 반도체 필름(311)이 형성되고, 질화규소 필름(315)이 반도체 필름(311) 위에 형성된다.
도 3b는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3a에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(301)는 프로세스되어, 질화규소 필름(315)(도 3a)이 제1-패터닝된 질화규소 필름(316)이 된다.
도 3c는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3b에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(302)는 프로세스 되어, 스페이서(356)가 제1-패터닝된 질화규소 필름(316)의 측면 노출부에 형성되고, 스페이서(356)는 또한 반도체 필름(311)의 수직 노출부에 남아 있는다. 일 실시예에서, 스페이서(356)는 산화물 스페이서이다.
도 3d는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3c에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(303)는 프로세스되어, 반도체 필름(311)(도 3c)은 제1-패터닝된 반도체 필름(312)이 되도록 패터닝되고, STI(314)는 제1-패터닝된 반도체 필름(312)의 제조 동안에 형성된 제1 리세스(320) 내에 충진된다. 일 실시예에서, 제1-패터닝된 반도체 필름(312)은 아일랜드로 언급된다. STI(314)는 리세스(320) 내의 STI(314)의 충진 동안에 스페이서(356)에 의해서 STI 면(facet)(314)을 나타낸다.
도 3e는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3d에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(304)는 (Y-방향으로 연장된) 제1-패터닝된 반도체 필름(312)의 구조에 수직인 (X-방향으로 연장된) 교차-패턴을 생성하는데 사용되는 마스크(358)로 덮인다.
도 3f는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3e에 도시된 반도체 장치의 단면 정면도 및 상부 평면도를 나타낸다. 반도체 장치(305)는 제2 리세스(321)를 갖는 제2-패터닝된 반도체 필름(313)을 형성하기 위한 마스크(358)(도 3e)를 통한 에칭에 의하여 더욱 프로세스된다. 또한, 스페이서(356)에 의한 에칭은 제2-패터닝된 질화규소 필름(317)뿐만 아니라 제2-패터닝된 반도체 필름(313)을 남긴다. 결과적으로, 제2 리세스(321)는 제2-패터닝된 질화규소 필름(317)을 통하여 형성된다. 제2-패터닝된 반도체 필름(313)은 제2 리세스(321)를 통하여 노출된다.
도 3g는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3f에 도시된 반도체 장치의 2개의 단면 정면도 및 하나의 상부 평면도를 나타낸다. 반도체 장치(306)는 제2 리세스(321)(도 3f) 내에 다이오드 플러그(324)를 충진함으로써 더욱 프로세스된다. X-Z 평면에서, 다이오드 플러그(324)는 측면-노출 표면들을 갖는 제1 및 제2 측벽들과, 또한, 수직-노출 표면인 플로어를 포함하는 3개의 표면들에서 제2-패터닝된 반도체 필름(313)에 접촉한다. Y-Z 평면에서, 다이오드 플러그(324)는 제2-패터닝된 반도체 필름(313)에 접촉하고, 또한 2개의 측면-노출 표면들과 또한 Z-방향으로부터의 수직-노출 표면을 포함하는 3개의 표면들에서 접촉한다. 상기 평면도에서, 다이오드 플러그(324)는 제2-패터닝된 질화규소 필름(317) 사이에 산재한 것으로 나타난다.
도 3h는 본 발명의 일 실시예에 따른 추가의 제조 동안의 도 3g에 도시된 반도체 장치의 단면 정면도 및 평면도를 나타낸다. 반도체 장치(307)는 다이오드 플러그(324) 위에 절연성 제2 필름(328)을 형성함으로써 더욱 프로세스되고, 그것의 패터닝 그리고, 다이오드 플러그(324)와 접촉하고 그 패터닝된 영역 안으로 충진되는 전극(330)의 형성이 뒤따른다.
도 3j는 본 발명의 일 실시예에 따른 추가의 프로세싱 이후의 도 3a 내지 도 3h에 도시된 반도체 장치의 단면투시(cut-away) 사시도이다. 일 실시예에 따르면, 장치(308)는 3-차원 서라운딩-리세스 다이오드 장치로 언급되거나, 그 다이오드 플러그(324)가 금속인 경우, 3-차원 서라운딩-리세스 쇼트키 다이오드 장치로 언급될 수 있다. VRMM 셀(332)을 형성하기 위한 90 나노미터 프로세스에서, 다이오드 플러그(324)의 높이가 약 270nm라면, 커런트 드라이브는 유사한 풋프린트의 평면 쇼트키 다이오드의 약 13배가 될 수 있다.
기판(310)은 제2-패터닝된 반도체 필름(313), STI(314) 및 제2-패터닝된 질화규소 필름(317)을 지지한다. 다이오드 플러그(324)는 그것이 금속인 경우, 제2-패터닝된 반도체 필름(313)의 각각의 접촉된 표면들과 함께 쇼트키-타입 다이오드를 형성한다. 일 실시예에서, 다이오드 플러그(324)는 반도체 물질과 같은 비금속일 수 있다. 결과적으로, 다이오드 플러그(324) 및 제2-패터닝된 반도체 필름(313)은 단순히 다이오드의 일부를 형성한다.
전극(330)은 상변화 칼코지나이드 셀과 같은 VRMM 셀(332)과 접촉한다. 상부 전극(334)은 VRMM 셀(332)에 접촉하고, 비트라인 컨택(336)은 비트라인(338)과 상부 전극(334) 모두에 접촉한다. 일 실시예에서, 상부 전극(334)은 티타늄 질화물로 구성된다.
도 3j는 또한 워드라인 컨택(342)을 통하여 VRMM 셀(332)에 결합된 워드라인 스트랩(340)을 도시한다.
다수의 가변-저형 메모리 물질들이 다수의 VRMM 셀들을 위하여 사용될 수 있다. 일 실시예에서, PCRAM 셀로서 사용될 수 있는 가변-저항 메모리 물질은 갈륨(Ga) 함유 물질이다. 사용될 수 있는 선택된 갈륨-함유 물질은 GaSb, Ga-Ge-Sb, Ga-Se-Te 등을 포함한다. 일부 갈륨-함유 상-변화 물질 실시예들에서, 갈륨은 과반수의 양으로 존재한다(50 퍼센트와 같거나 그 보다 많게). 일부 갈륨-함유 상-변화 물질 실시예들에서, 갈륨은 다량으로 존재한다(갈륨은 가장 일반적인(prevalent) 요소). 일부 실시예들에서, 첫번째로-기재된(first-listed) 요소는 과반수 또는 다량으로 존재하고, 다음-기재된 요소들은 요소 스케일상(on an elemental scale) 감소되는 순서로 기재된다.
일 실시예에서, PCRAM 셀로서 사용될 수 있는 가변-저항 물질은 게르마늄(Ge) 함유 물질이다. 사용될 수 있는 선택된 게르마늄-함유 물질은 Ge-Te, Ge-Sb-Te, Ge-Te-As, Ge-Se-Ga, Ge-In-Sb, Ge-Te-Sb-S, Ge-Te-SnO, Ge-Te-Sn-Au, Ge-Pd-Te-Sn, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Ge-Sb-Se-Te, Ge-Sn-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, Ge-Te-Sn-Pt 등을 포함한다. 일부 게르마늄-함유 상-변화 물질 실시예들에서, 게르마늄은 과반수의 양으로 존재한다(50 퍼센트와 같거나 그 보다 많게). 일부 게르마늄-함유 상-변화 물질 실시예들에서, 게르마늄은 다량으로 존재한다(게르마늄은 가장 일반적인(prevalent) 요소). 일부 실시예들에서, 첫번째로-기재된 요소는 과반수 또는 다량으로 존재하고, 다음-기재된 요소들은 요소 스케일상(on an elemental scale) 감소되는 순서로 기재된다.
일 실시예에서, PCRAM 셀로서 사용될 수 있는 가변-저항 물질은 인듐(In) 함유 물질이다. 사용될 수 있는 선택된 인듐-함유 물질은 In-Se, In-Sb, In-Sb-Te, In-Sb-Ge, In-Se-Ti-Co, In-Ag-Sb-Te 등을 포함한다. 일부 인듐-함유 상-변화 물질 실시예들에서, 인듐은 과반수의 양으로 존재한다(50 퍼센트와 같거나 그 보다 많게). 일부 인듐-함유 상-변화 물질 실시예들에서, 인듐은 다량으로 존재한다(인듐은 가장 일반적인(prevalent) 요소). 일부 실시예들에서, 첫번째로-기재된 요소는 과반수 또는 다량으로 존재하고, 다음-기재된 요소들은 요소 스케일상(on an elemental scale) 감소되는 순서로 기재된다.
일 실시예에서, PCRAM 셀로서 사용될 수 있는 가변-저항 물질은 안티몬(Sb) 함유 물질이다. 사용될 수 있는 선택된 안티몬-함유 물질은 Sb2-Te3, Sb-Ga, Sb-Bi-Se, Sb-Sn-Te, Sb-In-Ge, Sb-Te-Ge-S, Sb-Ge-Te-Pd, Sb-Ge-Te-Co, Sb-Te-Bi-Se, Sb-Ag-In-Te, Sb-Ge, Sb-Ge-Se-Te, Sb-Ge-Sn-Te 등을 포함한다. 일부 안티몬-함유 상-변화 물질 실시예들에서, 안티몬은 과반수의 양으로 존재한다(50 퍼센트와 같거나 그 보다 많게). 일부 안티몬-함유 상-변화 물질 실시예들에서, 안티몬은 다량으로 존재한다(안티몬은 가장 일반적인(prevalent) 요소). 일부 실시예들에서, 첫번째로-기재된 요소는 과반수 또는 다량으로 존재하고, 다음-기재된 요소들은 요소 스케일상(on an elemental scale) 감소되는 순서로 기재된다.
일 실시예에서, PCRAM 셀로서 사용될 수 있는 가변-저항 물질은 텔루르(Te) 함유 물질이다. 사용될 수 있는 선택된 텔루르-함유 물질은 Te-Ge, Te-Sb, Te-As, Te-Al, Te-Ge-Sb, Te-Ge-As, Te-In-Sb, Te-Sn-Se, Te-Ga-Se, Te-Sn-Sb, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Te-Pd-Ge-Sn, Te-Ge-Sb-Pd, Te-Ge-Sb-Co, Te-Sb-Bi-Se, Te-Ag-In-Sb, Te-Ge-Ab-Se, Te-Ge-Sn-Sb, Te-Ge-Sn-Ni, Te-Ge-Sn-Pd, Te-Ge-Pd-Pt 등을 포함한다. 일부 텔루르-함유 상-변화 물질 실시예들에서, 텔루르는 과반수의 양으로 존재한다(50 퍼센트와 같거나 그 보다 많게). 일부 텔루르-함유 상-변화 물질 실시예들에서, 텔루르는 다량으로 존재한다(텔루르는 가장 일반적인(prevalent) 요소). 일부 실시예들에서, 첫번째로-기재된 요소는 과반수 또는 다량으로 존재하고, 다음-기재된 요소들은 요소 스케일상(on an elemental scale) 감소되는 순서로 기재된다.
일 실시예에서, PCRAM 셀로서 사용될 수 있는 가변-저항 물질은 셀레늄(Se) 함유 물질이다. 사용될 수 있는 선택된 셀레늄-함유 물질은 Se-In, Se-Te-Sn, Se-Ge-Ga, Se-Bi-Sb, Se-Ga-Te, Se-In-Ti-Co, Se-Sb-Te-Bi, Se-Ge-Sb-Te 등을 포함한다. 일부 셀레늄-함유 상-변화 물질 실시예들에서, 셀레늄은 과반수의 양으로 존재한다(50 퍼센트와 같거나 그 보다 많게). 일부 셀레늄-함유 상-변화 물질 실시예들에서, 셀레늄은 다량으로 존재한다(셀레늄은 가장 일반적인(prevalent) 요소). 일부 실시예들에서, 첫번째로-기재된 요소는 과반수 또는 다량으로 존재하고, 다음-기재된 요소들은 요소 스케일상(on an elemental scale) 감소되는 순서로 기재된다.
일 실시예에서, PCRAM 셀로서 사용될 수 있는 가변-저항 물질은 비소(As) 함유 물질이다. 사용될 수 있는 선택된 비소-함유 물질은 As-Te, As-Te-Ge 등을 포함한다. 일부 비소-함유 상-변화 물질 실시예들에서, 비소는 과반수의 양으로 존재한다(50 퍼센트와 같거나 그 보다 많게). 일부 비소-함유 상-변화 물질 실시예들에서, 비소는 다량으로 존재한다(비소는 가장 일반적인(prevalent) 요소). 일부 실시예들에서, 첫번째로-기재된 요소는 과반수 또는 다량으로 존재하고, 다음-기재된 요소들은 요소 스케일상(on an elemental scale) 감소되는 순서로 기재된다.
일 실시예에서, PCRAM 셀로서 사용될 수 있는 가변-저항 물질은 알루미늄(Al) 함유 물질이다. 사용될 수 있는 선택된 알루미늄-함유 물질은 Al-Te, Al-Se 등을 포함한다. 일부 알루미늄-함유 상-변화 물질 실시예들에서, 알루미늄은 과반수의 양으로 존재한다.
일 실시예에서, PCRAM 셀로서 사용될 수 있는 가변-저항 물질은 주석(Sn) 함유 물질이다. 사용될 수 있는 선택된 주석-함유 물질은 Sn-Te-Se, Sn-Sb-Te, Sn-Te-Ge-O, Sn-Pd-Te-Ge, Sn-Ge-Sb-Te, Sn-Ge-Sb-Te, Sn-Ge-Te-Ni, Sn-Ge-Te-Pd, Sn-Ge-Te-Pt 등을 포함한다. 일부 주석-함유 상-변화 물질 실시예들에서, 주석은 과반수의 양으로 존재한다(50 퍼센트와 같거나 그 보다 많게). 일부 주석-함유 상-변화 물질 실시예들에서, 주석은 다량으로 존재한다(주석은 가장 일반적인(prevalent) 요소). 일부 실시예들에서, 첫번째로-기재된 요소는 과반수 또는 다량으로 존재하고, 다음-기재된 요소들은 요소 스케일상(on an elemental scale) 감소되는 순서로 기재된다.
일 실시예에서, PCRAM 셀로서 사용될 수 있는 가변-저항 물질은 팔라듐(Pd) 함유 물질이다. 사용될 수 있는 선택된 팔라듐-함유 물질은 Pd-Te-Ge-Sn, Pd-Ge-Sb-Te 등을 포함한다. 일부 팔라듐-함유 상-변화 물질 실시예들에서, 팔라듐은 과반수의 양으로 존재한다(50 퍼센트와 같거나 그 보다 많게). 일부 팔라듐-함유 상-변화 물질 실시예들에서, 팔라듐은 다량으로 존재한다(팔라듐은 가장 일반적인(prevalent) 요소). 일부 실시예들에서, 첫번째로-기재된 요소는 과반수 또는 다량으로 존재하고, 다음-기재된 요소들은 요소 스케일상(on an elemental scale) 감소되는 순서로 기재된다.
일 실시예에서, PCRAM 셀로서 사용될 수 있는 가변-저항 물질은 은(Ag) 함유 물질이다. 사용될 수 있는 선택된 은-함유 물질은 Ag-In-Sb-Te 등을 포함한다. 일부 은-함유 상-변화 물질 실시예들에서, 은은 과반수의 양으로 존재한다(50 퍼센트와 같거나 그 보다 많게). 일부 은-함유 상-변화 물질 실시예들에서, 은은 다량으로 존재한다(은은 가장 일반적인(prevalent) 요소). 일부 실시예들에서, 첫번째로-기재된 요소는 과반수 또는 다량으로 존재하고, 다음-기재된 요소들은 요소 스케일상(on an elemental scale) 감소되는 순서로 기재된다.
일 실시예에서, 가변-저항 물질은 예를들어, Pr(1-x)CaxMnO3(PCMO), La(1-x)CaxMnO3(LCMO) 및 Ba(1-x)SrxTiO3와 같은 소위 "거대 자기저항(colossal magnetoresistive) 필름들"을 형성하기 위해 사용되는 다양한 물질들 중의 하나를 포함할 수 있다.
일 실시예에서, 가변-저항 물질은 예를들어, Al2O3, BaTiO3, SrTiO3, Nb2O5, SrZrO3, TiO2, Ta2O5, NiO, ZrOx, HfOx 및 Cu2O와 같은 이원(binary) 또는 삼원(ternary)의 도핑되거나 언도핑된 산화물 물질을 포함할 수 있다.
일 실시예에서, 가변-저항 물질은 페로브스카이트(Perovskite) 구조를 가질 수 있다.
일 실시예에서, 가변-저항 물질은 일반 공식 AxBy의 도핑된 칼코지나이드 글래스를 포함하고, 여기서 B는 황(S), 셀레늄(Se), 텔루르(Te) 및 그 혼합물들로부터 선택되며, A는 예를들어 Au, Ag, Pt, Cu, Cd, In, Ru, Co, Cr, Ni, Mn 및 Mo와 같은 귀금속 또는 전이 금속 요소들로부터 선택된 하나 또는 그 이상의 도펀트들을 갖는, 그룹 III-A(B, Al, Ga, In, Tl), 그룹 IV-A(C, Si, Ge, Sn, Pb), 그룹 V-A(N, P, As, Sb, Bi) 또는 그룹 VII-A(F, Cl, Br, I, At)로부터의 적어도 하나의 요소를 포함한다.
도 4는 본 발명의 일 실시예에 따른 가변-저항 물질 메모리용 3-차원 에피택셜 쇼트키 다이오드 장치를 제조하기 위한 프로세스 흐름도(400)이다.
단계 410에서, 프로세스는 반도체 필름 위에 질화물 필름을 형성하는 단계를 포함한다.
단계 420에서, 프로세스는 상기 질화물 필름 위에 절연성 제1 필름을 형성하는 단계를 포함한다.
단계 430에서, 프로세스는 상기 반도체 필름을 노출시키도록 상기 질화물 필름 및 상기 절연성 제1 필름을 관통하여 패터닝하고 에칭하는 단계를 포함한다.
단계 440에서, 프로세스는 상기 반도체 필름상에 에피택셜 돌기를 형성하는 단계를 포함한다.
단계 450에서, 프로세스는 상기 에피택셜 돌기 위에 컨테이너를 형성하는 단계를 포함한다.
단계 452에서, 프로세스는 상기 에피택셜 돌기 위에 그리고 상기 에피택셜 돌기에 리드(lid)를 형성하는 단계를 포함할 수 있다. 상기 리드는 상기 질화물 필름까지 상기 절연성 제1 필름을 제거하기 위한 하드 마스크로서 작용할 수 있다.
단계 454에서, 프로세스는 상기 에피택셜 돌기 상에 도전성 스페이서를 형성하는 단계를 포함한다. 도전성 스페이서는 상기 리드 및 상기 도전성 스페이서가 컨테이너 도전체가 되도록 에칭된 스페이서일 수 있다. 일 실시예에서, 프로세스는 단계 440에서 개시되어 단계 454에서 종료될 수 있다.
단계 460에서, 프로세스는 상기 도전성 스페이서 상에 전극을 형성하는 단계 및 칼코지나이드 물질 셀과 같은 VRMM 셀에 상기 전극을 결합하는 단계를 포함한다.
도 5는 본 발명의 일 실시예에 따른 가변-저항 물질 메모리용 3-차원 리세스 쇼트키 다이오드 장치를 제조하기 위한 프로세스 흐름도(500)이다.
단계 510에서, 프로세스는 반도체 필름 위에 질화물 필름을 형성하는 단계를 포함한다.
단계 520에서, 프로세스는 반도체 기판을 노출시키도록 상기 반도체 필름에 아일랜드를 형성하는 단계를 포함한다.
단계 530에서, 프로세스는 제1 높이로부터 제1 높이보다 낮은 제2 높이로 상기 아일랜드를 줄이는 단계를 포함한다.
단계 540에서, 프로세스는 상기 제2 높이에, 또한 상기 제1 높이로 유지되는 제1 및 제2 측벽에 접촉하도록 다이오드 플러그를 형성하는 단계를 포함한다.
단계 550에서, 프로세스는 상기 다이오드 플러그 상에 컨택을 형성하는 단계를 포함한다.
단계 560에서, 프로세스는 칼코지나이드 셀과 같은 VRMM 셀에 상기 컨택을 결합하는 단계를 포함한다.
도 6은 본 발명의 일 실시예에 따른 가변-저항 물질 메모리용 3-차원 리세스 쇼트키 다이오드 장치를 제조하기 위한 프로세스 흐름도(600)이다.
단계 610에서, 프로세스는 반도체 필름 위에 있는 질화물 마스크에 스페이서를 형성하는 단계를 포함한다.
단계 620에서, 프로세스는 반도체 기판을 노출시키도록 상기 반도체 필름에 아일랜드를 형성하기 위하여 마스크와 상기 스페이서를 사용하는 단계를 포함한다.
단계 630에서, 프로세스는 상기 반도체 필름에 제2 리세스를 형성하기 위하여 상기 아일랜드를 교차-패터닝하는 단계를 포함한다. 상기 제2 리세스는 상기 반도체 필름의 일부인 제1, 제2, 제3 및 제4 측벽들 그리고 플로어(floor)에 의하여 특징지워진다.
단계 640에서, 프로세스는 상기 제2 높이에, 또한, 상기 반도체 필름의 상기 제1 및 제2 측벽과 상기 플로어에 접촉하도록, 다이오드 플러그를 형성하는 단계를 포함한다.
단계 650에서, 프로세스는 상기 다이오드 플러그 상에 컨택을 형성하는 단계를 포함한다.
단계 660에서, 프로세스는 칼코지나이드 셀과 같은 VRMM 셀에 상기 컨택을 결합하는 단계를 포함한다.
도 7은 전술한 VRMM 실시예들을 포함하는 전자 장치(700)를 도시한다. 전자 장치(700)는 VRMM 실시예들로부터의 잇점을 갖는 제1 구성요소를 포함한다. 제1 구성요소(720)의 예들은 VRMM 어레이들을 포함한다. 일 실시예에서, 제1 구성요소(720)는 프로세서를 부팅하기 위해 사용되는 VRMM 다이오드 장치들을 포함하는 프로세서이다. 이들 예들에서, 장치 동작은 VRMM 실시예들의 존재에 의해 개선된다.
일 실시예에서, 장치(700)는 전원(730)을 더 포함한다. 전원(730)은 상호연결회로(740)를 이용하여 제1 장치 구성요소(720)에 전기적으로 연결된다. 일 실시예에서, 상호연결회로(740)는 전술한 프로세싱 방법들을 이용하는 VRMM 실시예들을 포함한다. 전술한 물질의 증착에 더하여, 마스크에 의한 리소그래피 및/또는 에칭 등과 같은 기술들이 도전성 회로를 패터닝하는데 이용될 수 있다.
일 실시예에서, 장치(700)는 제2 장치 구성요소(710)를 더 포함한다. 제2 장치 구성요소(710)는 상호연결회로(742)를 이용하여 제1 구성요소(720)에 전기적으로 연결된다. 유사하게, 일 실시예에서, 상호연결회로(742)는 전술한 방법들을 이용하여 형성되는 VRMM 실시예들을 포함한다. 제2 장치 구성요소들(710)의 예들은 신호 증폭기, 플래시 메모리, 로직회로, 또는 다른 마이크로프로세싱 회로 등을 포함한다. 상호연결회로 외에, 일 실시예에서, 제1 장치 구성요소(720) 및/또는 제2 장치 구성요소(710)는 전술한 방법들을 이용하는 VRMM 실시예들을 포함한다.
도 8은 전술한 바와 같이 형성된 VRMM 실시예들을 포함하는 컴퓨터 시스템의 특정 일예를 나타낸다. 컴퓨터 시스템(800)은 컴퓨터 유닛(815)에 수용된 프로세서(810)와 메모리 시스템(812)을 포함한다. 그러나, 컴퓨터 시스템(800)은 다른 전자 시스템을 포함하는 전자 시스템의 일례이다. 일 실시예에서, 컴퓨터 시스템(800)은 상기 프로세서(810)와 상기 메모리 시스템(812)에 결합된 I/O 회로(820)를 포함한다. 일 실시예에서, 컴퓨터 시스템(800)은 상기 I/O 회로(820)에 결합된 사용자 인터페이스 구성요소들을 포함한다. 일 실시예에서, VRMM실시예는 상기 I/O 회로(820)의 복수의 I/O 패드들 또는 핀들(830) 중의 하나에 결합된다. 그러면, 상기 I/O 회로(820)는 모니터(840), 프린터(850), 대용량 기억장치(860), 키보드(870), 및 포인팅 장치(880) 중 적어도 하나에 결합될 수 있다. 모뎀, 장치 드라이버 카드, 부가적인 기억장치 등과 같은 다른 구성요소들이 종종 상기 컴퓨터 시스템(800)과 연관될 수 있음을 이해할 수 있다. 상기 프로세서(810), 메모리 시스템(812), I/O 회로(820) 및 컴퓨터 시스템(800)의 부분적으로 분리된 구조들 또는 데이터 기억장치들은 단일 집적회로 상에 병합될 수 있음을 또한 이해할 수 있다. 그러한 단일 패키지 프로세싱 유닛들은 프로세서(810)와 메모리 시스템(800) 사이의 통신 시간을 줄일 수 있다.
도 9는 가변-저항 메모리 어레이 실시예들을 병합할 수 있는 메모리 장치(900)의 기능적 블록도를 도시한다. 메모리 장치(900)는 프로세서(910)에 결합된 다. 프로세서(910)는 마리크로프로세서 또는 임의의 다른 유형의 제어회로일 수 있다. 메모리 장치(900) 및 프로세서(910)는 전자 시스템(920)의 일부분을 형성한다. 메모리 장치(900)는 다수의 실시예들의 이해에 도움이 되는 메모리의 특징들에 포커싱되도록 단순화되었다.
메모리 장치(900)는 전술한 바와 같은 다수의 VRMM 셀들을 포함할 수 있는 VRMM 어레이(930)를 포함한다. VRMM 어레이(930)는 로우들과 컬럼들의 뱅크들로 정렬된다. VRMM 셀들의 각 로우의 제어 게이트들은 워드라인과 결합되고, 한편, VRMM 셀들의 드레인 및 소스 접속들은 비트라인들에 결합된다.
어드레스 버퍼 회로(940)는 어드레스 입력 접속들 A0-Ax(942)에 제공된 어드레스 신호들을 래치하기 위해 제공된다. 어드레스 신호들은 VRMM 어레이(930)를 어드레스하기 위하여 로우 디코더(944)와 컬럼 디코더(946)에 의해 수신되고 디코딩된다. 전술한 설명을 토대로 당업자는 어드레스 입력 접속들 A0-Ax(942)의 수는 VRMM 어레이(930)의 밀도 및 구조에 의존함을 이해할 것이다. 즉, 어드레스의 수는 증가된 VRMM 셀 카운트들과 증가된 뱅크 및 블록 카운트들과 함께 증가한다.
메모리 장치(900)는 감지/버퍼 회로(950)를 이용하여 VRMM 어레이(930) 내의 전압 또는 전류 변화들을 감지함으로써 VRMM 어레이(930) 내의 데이터를 판독한다. 일 실시예에서, 감지/버퍼 회로(950)는 VRMM 어레이(930)로부터의 데이터의 로우를 판독하고 래치하도록 결합된다. 데이터 입력 및 출력 버퍼회로(960)는 프로세서(910)와 함께 복수의 데이터 접속들(962)을 통한 쌍방향 데이터 통신을 위하여 포함된다. 기입회로(955)는 VRMM 어레이(930)에 데이터를 기입하기 위해 제공된다.
제어회로(970)는 프로세서(910)로부터 제어 접속들에 제공된 신호들을 디코딩한다. 이들 신호들은 데이터 판독, 데이터 기입(프로그램) 및 삭제 동작들을 포함하는 VRMM 어레이(930)의 동작들을 제어하는데 사용된다. 제어회로(970)는 상태 머신, 시퀀서, 또는 임의의 다른 유형의 제어기일 수 있다.
도 9에 도시된 VRMM 어레이(930)는 메모리 장치(900)의 특징들의 기본적인 이해를 용이하게 하기 위하여 간략화되었다.
이 상세한 설명은 본 발명이 실시될 수 있는 특정 실시예들을 예시의 목적으로 도시하는 첨부의 도면들을 참조한다. 이들 실시예들은 당업자가 개시된 실시예들을 실시하는 것이 가능하도록 충분히 상세히 기술되었다. 다른 실시예들이 사용될 수 있고, 본 발명의 범위를 벗어나지 않으면서 구조적, 로직적 그리고 전기적 변화들이 가능하다. 새로운 실시예들을 형성하기 위하여 일부 실시예들이 하나 또는 그 이상의 다른 실시예들과 결합될 수 있기 때문에, 다양한 실시예들은 상호 배타적일 필요는 없다.
따라서, 상세한 설명은 제한적인 의미로 해석되어서는 안되고, 본 발명의 범위는 단지 첨부된 청구범위 및 청구범위에 부여된 균등물들의 전 범위에 의하여 정해져야만 한다.
상세한 설명에 사용된 "웨이퍼" 및 "기판"이라는 용어는 집적 회로(IC)의 구성요소와 같은 전자 장치 또는 장치 구성요소를 형성하기 위한 노출된 표면을 갖는 임의의 구조체를 포함할 수 있다. 용어 "기판"은 반도체 웨이퍼들을 포함하는 것으로 이해된다. 용어 "기판"은 또한 프로세싱동안의 반도체 구조체들을 언급하는데 사용되고 그위에 제조될 수 있는 실리콘-온-인슐레이터(SOI) 등과 같은 다른 층들을 포함할 수 있다. 웨이퍼 및 기판 모두는 도핑된 그리고 언도핑된 반도체들, 베이스 반도체 또는 인슐레이터에 의해 지지되는 에피텍셜 반도체 층은 물론 본 기술분야에서 공지된 다른 반도체 구조체들을 포함한다.
용어 "도전체"는 반도체들을 포함하는 것으로 이해되고, 용어 "인슐레이터" 또는 "절연체"는 도전체들로서 언급되는 물질보다 덜 전기적으로 도전성인 임의의 물질을 포함하도록 정의된다.
용어 "수평(horizontal)"은 본 명세서 내에서 웨이퍼 또는 기판의 방위에 관계없이, 웨이퍼 또는 기판의 종래의 평면 또는 표면에 평행한 평면으로서 정의된다. 용어 "수직(vertical)"은 상기 정의된 수평에 수직인 방향을 언급한다. "on"과 같은 전치사들, ("측벽(sidewell)"에서와 같은)"측(side)", "더 높은", "더 낮은", "위(over)", 및 "아래(under)"는 웨이퍼 또는 기판의 방위에 관계없이, 웨이퍼 또는 기판의 상부 표면에 있는 종래의 평면 또는 표면에 대하여 정의되었다.
요약서는 37 C.F.R §1.72(b)에 따라 제공되었으며, 요약서를 요구함은 읽는 사람으로 하여금 본 발명의 특징을 빠르게 확인할 수 있도록 하기 위함이다. 요약서는 청구 범위의 범위 또는 의미를 해석하거나 제한하기 위해 이용되지 않는다. 또한, 전술한 상세한 설명에서, 다양한 특징들은 상세한 설명을 간략화하기 위하여 그룹지어질 수 있다. 상세한 설명의 이러한 방법은 청구된 실시예가 각각의 청구범위에서 명시적으로 기재된 것 이외의 특징들을 요구하는 것을 의도함을 반영하는 것으로 해석되지 않는다. 다소, 첨부의 청구범위가 반영하는 바와 같이, 단일 개시된 실시예의 모든 특징들보다 적게 발명적 특징(inventive subject matter)이 청구될 수 있다. 따라서, 첨부의 첨구범위는 그 자신의 개별 실시예에 기초한 각 청구항을 가지고 상세한 설명에 병합된다.
110, 210, 310: 기판
122: 에피택셜 돌기
132, 232, 332: VRMM 셀
134: 상부 전극
136: 비트라인 컨택
138: 비트라인
140: 워드라인 스트랩
142: 워드라인 컨택
122: 에피택셜 돌기
132, 232, 332: VRMM 셀
134: 상부 전극
136: 비트라인 컨택
138: 비트라인
140: 워드라인 스트랩
142: 워드라인 컨택
Claims (25)
- 필름상에 에피택셜 돌기를 형성하는 단계;
상기 에피택셜 돌기 위에 컨테이너 도전체(container conductor)를 컨포멀하게(conformally) 형성하는 단계;
상기 컨테이너 도전체 위에 그리고 상기 컨테이너 도전체에 전극을 형성하는 단계; 및
가변-저항 물질 메모리(variable-resistance material memory; VRMM) 셀에 상기 전극을 결합하는 단계를 포함하는 것을 특징으로 하는 프로세스. - 청구항 1에 있어서,
상기 컨테이너 도전체는 금속이고, 상기 컨테이너 도전체를 형성하는 단계는,
상기 필름 위에 질화물 필름을 형성하는 단계;
상기 질화물 필름 위에 절연성(dielectic) 제1 필름을 형성하는 단계;
상기 절연성 제1 필름 및 상기 질화물 필름을 관통하여 상기 필름에서 정지하도록 리세스를 패터닝하고 에칭하는 단계;
상기 에피택셜 돌기를 형성하는 단계;
상기 에피택셜 돌기 위에 그리고 상기 에피택셜 돌기에 도전성 제1 필름을 형성하는 단계; 및
상기 에피택셜 돌기에 도전성 스페이서 제2 필름을 형성하는 단계를 포함하며, 상기 도전성 제1 필름 및 상기 도전성 스페이서 제2 필름은 상기 컨테이너 도전체를 형성하는 것을 특징으로 하는 프로세스. - 청구항 1에 있어서,
상기 VRMM 셀에 상기 전극을 결합하는 단계는,
상기 VRMM 셀에 접촉하는 상부 전극을 형성하는 단계; 및
비트라인에 상기 상부 전극을 결합하는 단계를 더 포함하는 것을 특징으로 하는 프로세스. - 청구항 1에 있어서,
상기 컨테이너 도전체를 형성하는 단계는,
상기 필름 위에 질화물 필름을 형성하는 단계;
상기 질화물 필름 위헤 절연성 제1 필름을 형성하는 단계;
상기 절연성 제1 필름 및 상기 질화물 필름을 관통하여 상기 필름에서 정지하도록 리세스를 패터닝하고 에칭하는 단계;
상기 에피택셜 돌기를 형성하는 단계;
화학기상증착의 프로세스에 의하여 상기 에피택셜 돌기 상에 상기 컨테이너 도전체를 컨포멀하게 형성하는 단계(쇼트키-아님)를 포함하는 것을 특징으로 하는 프로세스. - 청구항 1에 있어서,
상기 컨테이너 도전체를 형성하는 단계는,
상기 필름 위에 질화물 필름을 형성하는 단계;
상기 질화물 필름 위에 절연성 제1 필름을 형성하는 단계;
상기 절연성 제1 필름 및 상기 질화물 필름을 관통하여 상기 필름에서 정지하도록 리세스를 패터닝하고 에칭하는 단계;
상기 에피택셜 돌기를 형성하는 단계로서, 상기 에피택셜 돌기는 n-도핑된 반도체 물질인, 상기 에피택셜 돌기 형성 단계;
상기 에피택셜 돌기 위에 그리고 상기 에피택셜 돌기에 금속 제1 필름을 형성하는 단계; 및
상기 에피택셜 돌기에 금속 스페이서 제2 필름을 형성하는 단계를 포함하며, 상기 금속 제1 필름과 상기 금속 스페이서 제2 필름은 상기 컨테이너 도전체를 형성하는 것을 특징으로 하는 프로세스. - 필름상에 배치된 에피택셜 돌기;
상기 에피택셜 돌기를 둘러싸도록(envelop) 배치된 도전성 컨테이너;
상기 컨테이너 도전체 위에 그리고 상기 컨테이너 도전체에 배치된 전극; 및
상기 전극에 결합된 가변-저항 물질 메모리(VRMM) 셀을 포함하는 것을 특징으로 하는 장치. - 청구항 6에 있어서,
상기 도전성 컨테이너는 리드(lid) 및 스페이서 실린더로부터 유래된 금속인 것을 특징으로 하는 장치. - 청구항 6에 있어서,
상기 도전성 컨테이너는 리드(lid) 및 스페이서 실린더로부터 유래된 반도체 물질인 것을 특징으로 하는 장치. - 청구항 6에 있어서,
상기 필름은 p-도핑된 반도체 기판 상에 배치된 n-도핑된 반도체 물질이며, 상기 에피택셜 돌기는 n-도핑된 반도체 물질인 것을 특징으로 하는 장치. - 청구항 6에 있어서,
상기 도전성 컨테이너는 리드 및 스페이서 실린더로부터 유래된 금속이며, 상기 필름은 p-도핑된 반도체 기판 상에 배치된 n-도핑된 반도체 물질이고, 상기 에피택셜 돌기는 n-도핑된 반도체 물질인 것을 특징으로 하는 장치. - 청구항 6에 있어서, 상기 VRMM 셀은 컴퓨터 시스템의 일부인 것을 특징으로 하는 장치.
- 제1 높이 아일랜드(island first height)를 포함하도록 반도체 필름에 아일랜드를 형성하는 단계;
상기 제1 높이 아일랜드를 제2 높이 아일랜드(island second height)로 줄이는 단계로서, 상기 제2 높이 아일랜드는 상기 제1 방향에 수직인 제2 방향으로 어레이된 제1 높이 반도체 필름내에서 제1 및 제2 측벽들에 의해 정의되는, 상기 아일랜드를 줄이는 단계;
상기 제2 높이 아일랜드 위에 그리고 상기 제2 높이 아일랜드에 대하여 다이오드 플러그를 형성하는 단계로서, 상기 다이오드 플러그는 또한 상기 제1 및 제2 측벽들과 접촉하는, 상기 다이오드 플러그 형성 단계;
상기 다이오드 플러그 위에 그리고 상기 다이오드 플러그에 전극을 형성하는 단계; 및
가변-저항 물질 메모리(VRMM)에 상기 전극을 결합하는 단계를 포함하는 것을 특징으로 하는 프로세스. - 청구항 12에 있어서, 상기 다이오드 플러그 형성 단계는 상기 제2 높이 아일랜드에 그리고 상기 제1 및 제2 측벽들 사이에 금속을 충진하는 단계를 포함하는 것을 특징으로 하는 프로세스.
- 청구항 12에 있어서, 상기 아일랜드를 형성하는 단계는,
상기 반도체 필름 위에 패터닝된 질화물 필름을 형성하는 단계; 및
상기 반도체 물질 기판을 노출시키도록 에칭하는 단계를 포함하는 것을 특징으로 하는 프로세스. - 청구항 12에 있어서, 상기 제1 및 제2 측벽들은,
상기 반도체 필름 위에 패터닝된 질화물 필름을 형성하는 단계;
상기 반도체 물질 기판을 노출시키도록 에칭하는 단계;
STI(shallow-trench isolation)를 갖는 인접한 상기 아일랜드를 충진하는 단계;
상기 패터닝된 질화물 필름의 일부분을 노출시키도록 상기 패터닝된 질화물 필름을 교차-패터닝하는 단계; 및
상기 제1 및 제2 측벽들을 노출시키도록 상기 제2 높이 아일랜드를 에칭하는 단계를 포함하여 형성되며, 상기 제1 및 제2 측벽들을 노출시키도록 에칭하는 단계는 또한 그것의 플로어를 갖는, 상기 제2 높이 아일랜드, 상기 제1 및 제2 측벽들 및 상기 STI를 포함하는 리세스를 형성하는 것을 특징으로 하는 프로세스. - 청구항 12에 있어서, 상기 제1 및 제2 측벽들은,
상기 반도체 필름 위에 패터닝된 질화물 필름을 형성하는 단계로서, 상기 필름은 n-도핑된 반도체 물질인, 상기 패터닝된 질화물 필름 형성 단계;
상기 반도체 물질 기판을 노출시키도록 에칭하는 단계로서, 상기 반도체 물질 기판은 p-도핑된 반도체 물질인, 상기 에칭 단계;
STI(shallow-trench isolation)를 갖는 인접한 상기 아일랜드를 충진하는 단계;
상기 패터닝된 질화물 필름의 일부분을 노출시키도록 상기 패터닝된 질화물 필름을 교차-패터닝하는 단계; 및
상기 제1 및 제2 측벽들을 노출시키도록 상기 제2 높이 아일랜드를 에칭하는 단계를 포함하여 형성되며, 상기 제1 및 제2 측벽들을 노출시키도록 에칭하는 단계는 또한 그것의 플로어를 갖는, 상기 제2 높이 아일랜드, 상기 제1 및 제2 측벽들 및 상기 STI를 포함하는 리세스를 형성하는 것을 특징으로 하는 프로세스. - 필름 위에 배치된 마스크에 스페이서를 형성하는 단계;
상기 필름 내에 아일랜드를 형성하는 단계로서, 상기 아일랜드는 상기 스페이서와 상기 마스크에 의해 정의되며, 상기 아일랜드를 형성하는 단계는 반도체 물질 기판을 갖는 제1 리세스를 노출시키는, 상기 아일랜드 형성 단계;
상기 아일랜드 내에 제2 리세스를 형성하는 단계로서, 상기 제2 리세스는 상기 필름 내의 제1, 제2, 제3 및 제4 측벽들과 플로어에 의해 정의되는, 상기 제2 리세스 형성 단계;
상기 제2 리세스 내에 다이오드 플러그를 형성하는 단계로서, 상기 다이오드 플러그는 상기 제1 및 제1 측벽들과 상기 플로어에 접촉하는, 상기 다이오드 플러그 형성 단계;
상기 다이오드 플러그 위에 그리고 상기 다이오드 플러그에 전극을 형성하는 단계; 및
가변-저항 물질 메모리(VRMM)에 상기 전극을 결합하는 단계를 포함하는 것을 특징으로 하는 프로세스. - 청구항 17에 있어서,
상기 다이오드 플러그 형성 단계는 상기 제2 리세스에 금속을 충진하는 단계를 포함하는 것을 특징으로 하는 프로세스. - 청구항 17에 있어서,
상기 아일랜드 형성 단계는 상기 반도체 물질 기판의 p-도핑된 물질을 노출시키도록 n-도핑된 반도체 물질을 관통하여 에칭하는 단계를 포함하는 것을 특징으로 하는 프로세스. - 반도체 필름의 제2-패터닝된 부분 상에 배치된 다이오드 플러그로서, 상기 반도체 필름의 제1 측벽, 제2 측벽, 제3 측벽 및 제4 측벽에 접촉하는 상기 다이오드 플러그;
상기 다이오드 플러그 위에 그리고 상기 다이오드 플러그에 배치된 전극; 및
상기 전극에 결합된 가변-저항 물질 메모리(VRMM) 셀을 포함하는 것을 특징으로 하는 장치. - 청구항 20에 있어서, 상기 제1 및 제2 측벽은 상기 반도체 필름의 상기 제2-패터닝된 부분의 일부인 것을 특징으로 하는 장치.
- 청구항 21에 있어서, 상기 반도체 필름은 p-형 도핑된 반도체 기판상에 배치된 n-도핑된 반도체 물질인 것을 특징으로 하는 장치.
- 청구항 21에 있어서, 상기 VRMM 셀은 컴퓨터 시스템의 일부인 것을 특징으로 하는 장치.
- 청구항 20에 있어서, 상기 다이오드 플러그는 또한 상기 반도체 필름의 플로어와 접촉하는 것을 특징으로 하는 장치.
- 청구항 21에 있어서, 상기 반도체 필름은 p-형 도핑된 반도체 기판상에 배치된 n-도핑된 반도체 물질이고, 상기 다이오드 플러그는 또한 상기 반도체 필름의 플로어와 접촉하는 것을 특징으로 하는 장치.
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