JP2009071298A - 相変化メモリ装置及び半導体記憶装置 - Google Patents

相変化メモリ装置及び半導体記憶装置 Download PDF

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Abstract

【課題】セルサイズの縮小化を図ると共に、同一ワード線上のメモリセルに対して同時にリード／ライト(Read/Write)した場合の同一グランド線への電流の集中を回避した相変化メモリ装置を提供する。
【解決手段】ビット線ＢＬと直交する方向に並ぶ所定数のメモリセルＭＣをワード線ＷＬと平行に配置された複数の共通ドレイン線ＤＬによって共通に接続し、これら共通ドレイン線ＤＬの下方に複数のグランド線ＧＮＤを共通ドレイン線ＤＬと平行に配置し、共通ドレイン線ＤＬの一端側に接続された選択用トランジスタＴｒ１と、共通ドレイン線ＤＬの他端側に接続された選択用トランジスタＴｒ２とを１つ置きに交互に並んで配置し、なお且つ、これら選択用トランジスタＴｒ１，Ｔｒ２を異なるグランド線ＧＮＤに接続する。
【選択図】図３

Description

本発明は、相変化素子及びダイオードを直列に接続したメモリセル構造を有する相変化メモリ装置及び半導体記憶装置に関する。
相変化メモリ装置は、高速の書き込みが可能な不揮発性のメモリとして注目されている。しかしながら、相変化メモリ装置は、メモリセルに書き込む時の電流が比較的大きくなるといった欠点がある。すなわち、メモリセルの選択をＭＯＳトランジスタで行う場合には、書き込み電流が大きくなるために、メモリセルを構成する相変化素子のサイズは小さくできるが、選択用のＭＯＳトランジスタは書き込み電流を確保するためにレイアウトサイズが大きくなる。一方、小さいセルサイズで書き込み電流を確保するために、相変化素子とダイオードとを直列に接続したメモリセル構造（ダイオードマトリックスＲＯＭ）も提案されている。
ここで、図７は、ダイオードマトリックスＲＯＭ型のメモリセル構造を示し、図８は、図７に示すメモリセルの断面構造を示し、図９は、図７に示すメモリセル構造の等価回路を示す。
このメモリセル構造では、図７、図８及び図９に示すように、シリコン（Ｓｉ）基板２０１に埋め込み形成された拡散層２０２の上にＰＮ接合されたダイオード２０３を形成している。また、このダイオード２０３上にコンタクト２０４及びＭｉｄコンタクト２０５を介して下部電極２０６を形成し、この下部電極２０６上に相変化膜（ＧＳＴ）２０７を形成し、その上に上部電極２０８を形成することによって、ダイオード２０３に直列に接続された相変化素子２０９が形成されている。この相変化素子２０９とダイオード２０３とを直列に接続したメモリセルＭＣは、ワード線ＷＬとなる拡散層２０２と、ビット線ＢＬとなる上部電極２０８との各交点に配置されている。また、下部電極２０６は、相変化を起こすためのヒータープラグ（電流を集中し発熱する部分）を形成している。さらに、このメモリセル構造では、下部電極２０６が配置される開口部内に絶縁膜（サイドウォール）２１０を設けることによって、ヒータサイズを開口部径よりも小さくし、書き込み電流を小さくすることが行われている。
このようなダイオードマトリックスＲＯＭ型のメモリセル構造では、いわゆるクロスポイントセルとなるため、最小のセル面積、具体的には４Ｆ２（Ｆは適用するプロセスの最小加工寸法）のセルサイズを実現することが可能である。
一方、このメモリセル構造の場合には、セルサイズが小さくなる反面、ワード線（グランド線）ＷＬに書き込み電流が集中するために、同一ワード線上のメモリセルＭＣ（ビット）を選択した際に同時に書き込んだ分の電流がワード線ＷＬに集中するため、ワード線ＷＬの抵抗による電位上昇が発生し、各々のビットの書き込み電流が低下するといった問題が発生してしまう。
例えば、図９において、同一のワード線ＷＬ上にある２つのメモリセルがライト(Write)状態となる場合を示す。この場合、縦方向に並ぶ複数のビット線ＢＬのうち、選択されたビット線ＢＬをＨ（太い実線）とし、非選択のビット線ＢＬをＬ（細い実線）とし、横方向に並ぶ複数のワード線ＢＬのうち、選択されたワード線ＷＬをＬ（太い実線）とし、非選択のワード線ＷＬをＨ（細い実線）とすると、ライト(Write)電流は、図９中の破線で示すように、２本の選択されたビット線ＢＬからメモリセルＭＣを通過して１本の選択されたワード線ＷＬへと流れ込む。したがって、この場合は、２つのメモリセルＭＣの書き込み電流が１本のワード線ＷＬに集中し、個々のメモリセルＭＣのライト(Write)に必要な電流の２倍の電流が１本のワード線ＷＬに流れることになる。
一般的に、相変化メモリ装置において必要となる書き込み電流は、５００μＡ〜数ｍＡ程度と大きいため、ワード線ＷＬへの電流集中による電位上昇は非常に高くなる。また、リード(Read)時にもワード線ＷＬへの電流集中によりワード線ＷＬの電位に浮きが発生し、データのセンス動作に悪影響を及ぼす。また、相変化メモリ装置における書き込み時間は比較的長いため（数十ｎｓ〜数百ｎｓ程度）、ＤＲＡＭのようにリード／ライト(Read/Write)サイクルの短いアプリケーションのメモリセルＭＣとして使用する場合には、リード／ライトが混在し、同一ワード線ＷＬ上にある別のメモリセルＭＣの一方にリード(Read)を行い、別のメモリセルＭＣにライト(Write)を行うことが考えられる。この場合、ライト(Write)に必要な電流は大きいため、このライト(Write)電流の集中によるワード線ＷＬの電位上昇が起こり、同一のワード線ＷＬ上にある別のメモリセルＭＣの相変化素子２０９に必要な電圧が印加されず、リード(Read)電流が減少し、読み出しができなかったり、リード(Read)速度が遅くなったりすることがある。
さらに、現在の半導体メモリでは、多ビット且つ高速なリード／ライト(Read/Write)が求められている。このため、同時にリード／ライト(Read/Write)を行うビット数は増加する傾向にある。このようなビットが増加すると、同一マット（グランド線が共通となる領域）上で活性化するビット数が増加するため、さらに電流の集中が発生することになる。
そこで、このようなワード線ＷＬへの書き込み電流の集中を避けるために、メモリセルＭＣの下方にＭＯＳトランジスタを配置することが提案されている（例えば、特許文献１及び非特許文献１を参照）。具体的に、この構成の場合には、２個、４個、又は８個のメモリセルＭＣを１つのＭＯＳトランジスタにまとめて接続する。この場合、電流方向はワード線ＷＬの方向ではなく、ビット線ＢＬの方向になるため、電流の集中を避けることが可能となる。
しかしながら、このようにメモリセルＭＣの下方にＭＯＳトランジスタを配置した場合には、ＭＯＳトランジスタのレイアウトの制約からセルサイズは６Ｆ２となり、上述した４Ｆ２の場合と比べてセルサイズが大きくなるといった問題が発生してしまう。
米国特許出願公開第２００５−２７０８８３号明細書 Novel Heat Dissipating Cell Scheme for Improving a Reset Distribution in a 512M Phase-change Random Access Memory (PRAM):VLSI symposium 2007
本発明は、このような従来の事情に鑑みて提案されたものであり、セルサイズの縮小化を図ると共に、同一書き込み／読み取りビットの増大に伴う同一ワード線へのリード／ライト(Read/Write)電流の集中を回避することによって、高速のリード／ライト(Read/Write)動作を行うことを可能とした相変化メモリ装置及び半導体記憶装置を提供することを目的とする。
上記課題を解決することを目的とした本発明の要旨は以下のとおりである。
（１） 所定の間隔で平行に並んで配置された複数のワード線と、
前記ワード線の上方且つ前記ワード線と直交する方向において所定の間隔で平行に並んで配置された複数のビット線と、
前記ワード線と平行な方向及び前記ビット線と平行な方向に並んで配置されると共に、前記ビット線に相変化素子及びダイオードを直列に接続した複数のメモリセルと、
前記複数のメモリセルの下方において前記ワード線と平行に配置されると共に、前記ビット線と直交する方向に並ぶ所定数のメモリセルを共通に接続した複数の共通ドレイン線と、
前記共通ドレイン線の下方において前記共通ドレイン線と平行に並んで配置された複数のグランド線と、
前記ワード線にゲート、前記共通ドレイン線にドレイン、前記グランド線にソースをそれぞれ接続した複数の選択用トランジスタとを備え、
前記共通ドレイン線の一端側に接続された選択用トランジスタと、前記共通ドレイン線の他端側に接続された選択用トランジスタとが１つ置きに交互に並んで配置され、なお且つ、前記共通ドレイン線の一端側に接続された選択用トランジスタと、前記共通ドレイン線の他端側に接続された選択用トランジスタとがそれぞれ異なるグランド線に接続されていることを特徴とする相変化メモリ装置。
（２） 前記メモリセルは、前記ワード線と平行な方向の間隔及び前記ビット線と平行な方向の間隔がそれぞれ前記ワード線及び前記ビット線の最小加工寸法の２倍となるように配置されていることを特徴とする前記（１）に記載の相変化メモリ装置。
（３） 前記共通ドレイン線は、前記選択用トランジスタのゲート幅の２倍に相当する領域に亘って前記ビット線と直交する方向に並ぶ所定数のメモリセルを共通に接続していることを特徴とする前記（１）又は（２）に記載の相変化メモリ装置。
（４） 前記複数のグランド線のうち少なくとも一部又は全てが相互に接続されていることを特徴とする前記（１）〜（３）の何れか一項に記載の相変化メモリ装置。
（５） 所定の間隔で平行に並んで配置された複数のワード線と、
前記ワード線の上方且つ前記ワード線と直交する方向において所定の間隔で平行に並んで配置された複数のローカルビット線と、
前記ワード線と平行な方向及び前記ローカルビット線と平行な方向に並んで配置されると共に、前記ローカルビット線に相変化素子及びダイオードを直列に接続した複数のメモリセルと、
前記複数のメモリセルの下方において前記ワード線と平行に配置されると共に、前記ローカルビット線と直交する方向に並ぶ所定数のメモリセルを共通に接続した複数の共通ドレイン線と、
前記共通ドレイン線の下方において前記共通ドレイン線と平行に並んで配置された複数のグローバルビット線と、
前記ワード線にゲート、前記グローバルビット線にドレイン、前記共通ドレイン線にソースをそれぞれ接続した複数の選択用トランジスタとを備え、
前記共通ドレイン線の一端側に接続された選択用トランジスタと、前記共通ドレイン線の他端側に接続された選択用トランジスタとが１つ置きに交互に並んで配置され、なお且つ、前記共通ドレイン線の一端側に接続された選択用トランジスタと、前記共通ドレイン線の他端側に接続された選択用トランジスタとがそれぞれ異なるグローバルビット線に接続されていることを特徴とする相変化メモリ装置。
（６） 前記メモリセルは、前記ワード線と平行な方向の間隔及び前記ローカルビット線と平行な方向の間隔がそれぞれ前記ワード線及び前記ローカルビット線の最小加工寸法の２倍となるように配置されていることを特徴とする前記（５）に記載の相変化メモリ装置。
（７） 前記共通ドレイン線は、前記選択用トランジスタのゲート幅の２倍に相当する領域に亘って前記ローカルビット線と直交する方向に並ぶ所定数のメモリセルを共通に接続していることを特徴とする前記（５）又は（６）に記載の相変化メモリ装置。
以上のように、本発明に係る相変化メモリ装置では、セルサイズの縮小化を図ると共に、同一書き込み／読み取りビットの増大に伴う同一ワード線へのリード／ライト(Read/Write)電流の集中を回避することによって、高速のリード／ライト(Read/Write)動作を行うことを可能である。
以下、本発明を適用した半導体記憶装置及び相変化メモリ装置について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
本実施形態の半導体記憶装置は、第１の方向に互いに実質的に平行に伸びる第１および第２の配線と、第１および第２の配線の間の部分の一部に形成された第１の半導体領域と、第２の配線に対して第１の半導体領域とは反対側に形成され、第１の半導体領域と対になる第２の半導体領域と、第１および第２の配線の間の前記部分の別の一部に形成された第３の半導体領域と、第１の配線に対して第３の半導体領域とは反対側に形成され、第３の半導体領域と対になる第４の半導体領域と、第１の方向と交差する第２の方向に伸び、第１の半導体領域と電気接点を有する第３の配線と、第２の方向に伸び、第４の半導体領域との電気接点を有する第４の配線と、第１及び第３の半導体領域を越えるように第１の方向に伸びる第５の配線と、第２の半導体領域を越えるように、実質的に第５の配線に平行に第１の方向に伸びる第６の配線と、互いに実質的に平行に第２の方向に伸び、それぞれが第５および第６の配線のそれぞれと交差する複数の第７の配線と、第７の配線の関連する一つと第５の配線との交点にそれぞれ配置される複数の第１の記憶素子と、第７の配線の関連する一つと第６の配線との交点にそれぞれ配置される複数の第２の記憶素子とを含んで構成される。
また、本実施形態の半導体記憶装置は、第１および第２の記憶素子のそれぞれが、互いに直列に接続された相変化層とダイオードとを有している。
更に、本実施形態の半導体記憶装置は、第１の配線に対して第１の半導体領域とは反対側に形成された第５の半導体領域と、第２の配線に対して第３の半導体領域とは反対側に形成された第６の半導体領域と、第１および第５の半導体領域を互いに分離するために第１の配線の下に形成された第１の分離領域と、第３および第６の半導体領域を互いに分離するために第２の配線の下に形成された第２の分離領域とをさらに含み、第４の配線が第６の半導体領域との電気接点をさらに有している。
更にまた、本実施形態の半導体記憶装置においては、第２の記憶素子の一つが、第７の配線の関連する一つと第３の配線との間に第２の配線の作動水準の電力を印加することにより選択される。また、第１の記憶素子の一つは、第７の配線の関連する一つと第４の配線との間に第１の配線の作動水準の電力を印加することにより選択される。
また、本実施形態の半導体記憶装置では、第１および第２の配線がそれぞれワード線として働き、第７の配線がそれぞれビット線として働く。
更に、本実施形態の半導体記憶装置は、半導体記憶装置は多層の配線構造を有している。第１および第２の配線はそれぞれ第１の層に形成される。第３および第４の配線はそれぞれ第１の層よりも高い第２の層に形成される。第５および第６の配線はそれぞれ第２の層よりも高い第３の層に形成される。第７の配線はそれぞれ第３の層よりも高い第４の層に形成される。
以下、上記の半導体記憶装置を相変化メモリ装置に適用した例について、図面を参照して説明する。
（第１の実施形態）
先ず、本発明の第１の実施形態として図１〜図５に示す相変化メモリ装置１について説明する。
この相変化メモリ装置１は、図１、図２及び図３に示すように、所定の間隔で平行に並んで配置された複数のワード線ＷＬ１、ＷＬ２（第１の配線ＷＬ１、第２の配線ＷＬ２）と、ワード線ＷＬ１、ＷＬ２の上方且つワード線ＷＬ１、ＷＬ２と直交する方向において所定の間隔で平行に並んで配置された複数のビット線ＢＬ（第７の配線ＢＬ）と、ワード線ＷＬ１、ＷＬ２と平行な方向及びビット線ＢＬと平行な方向に並んで配置されると共に、ビット線ＢＬに相変化素子２及びダイオード３を直列に接続した複数のメモリセルＭＣ（第１の記憶素子ＭＣ１、第２の記憶素子ＭＣ２）と、複数のメモリセルＭＣ１、ＭＣ２の下方においてワード線ＷＬ１、ＷＬ２と平行に配置されると共に、ビット線ＢＬと直交する方向に並ぶ所定数のメモリセルＭＣ１、ＭＣ２を共通に接続した複数の共通ドレイン線ＤＬ５、ＤＬ６（第５の配線ＤＬ５、第６の配線ＤＬ６）と、共通ドレイン線ＤＬ５、ＤＬ６の下方において共通ドレイン線ＤＬ５、ＤＬ６と平行に並んで配置された複数のグランド線ＧＮＤ３、ＧＮＤ４（第３の配線ＧＮＤ３、第４の配線ＧＮＤ４）とを備えている。
本発明を適用したメモリセル構造では、いわゆるクロスポイントセルとなるため、最小のセル面積、具体的には４Ｆ２（Ｆは適用するプロセスの最小加工寸法）のセルサイズを実現することが可能である。
すなわち、このメモリセル構造では、図４及び図５に示すように、ワード線ＷＬ１、ＷＬ２と平行な方向の間隔及びビット線ＢＬと平行な方向の間隔がそれぞれワード線ＷＬ１、ＷＬ２及びビット線ＢＬの最小加工寸法Ｆの２倍となる位置に各メモリセルＭＣ１、ＭＣ２が配置されている。また、ワード線ＷＬ１、ＷＬ２の間隔及びビット線ＢＬの間隔は、それぞれの最小加工寸法Ｆとなっている。
共通ドレイン線ＤＬ５、ＤＬ６は、後述する選択用トランジスタＴｒ１，Ｔｒ２のゲート幅の２倍に相当する領域に亘ってビット線ＢＬと直交する方向に並ぶ所定数のメモリセルＭＣ１、ＭＣ２を共通に接続している。この共通ドレイン線ＤＬ５、ＤＬ６が接続するメモリセルＭＣ１、ＭＣ２の数については、２、４、８個又はそれ以上であってもよく、本例では、各共通ドレイン線ＤＬ５、ＤＬ６がビット線ＢＬと直交する方向に並ぶ８個のメモリセルＭＣ１、ＭＣ２を共通に接続している。したがって、本例では、選択用トランジスタＴｒ１，Ｔｒ２のゲート幅の２倍に相当する領域Ｗは、７Ｆとなっている。
選択用トランジスタＴｒ１は、図１及び図３に示すように、ＭＯＳトランジスタからなり、ワード線ＷＬ１にゲート、共通ドレイン線ＤＬ５にドレイン、グランド線ＧＮＤ４にソースをそれぞれ接続している。また、選択用トランジスタＴｒ２は、図１及び図３に示すように、ＭＯＳトランジスタからなり、ワード線ＷＬ２にゲート、共通ドレイン線ＤＬ６にドレイン、グランド線ＧＮＤ３にソースをそれぞれ接続している。そして、本発明を適用したメモリセル構造では、共通ドレイン線ＤＬ５の一端側に接続された選択用トランジスタＴｒ１と、共通ドレイン線ＤＬ６の他端側に接続された選択用トランジスタＴｒ２とが１つ置きに交互に並ぶことによって千鳥状に配置されている。また、共通ドレイン線ＤＬ５の一端側に接続された選択用トランジスタＴｒ１と、共通ドレイン線ＤＬ６の他端側に接続された選択用トランジスタＴｒ２とは、それぞれ異なるグランド線ＧＮＤ４、ＧＮＤ３に接続されている。
ここで、図４を参照しつつ、図２に示すメモリセルＭＣの断面構造について説明すると、メモリセルＭＣ１は、シリコン(Ｓｉ)基板４の表層にシリコン酸化膜（ＳｉＯ２）を埋め込むことによって形成された素子分離領域５（第２の分離領域）と、素子分離領域５によって素子分離された拡散層６と、拡散層６上に形成されたゲート絶縁膜を介して拡散層６を跨ぐように形成されたゲート電極７と、ゲート電極７を挟んだ両側の拡散層６にイオンを注入することによって形成されたドレイン領域８（第３の半導体領域ＳＥＭ３）及びソース領域９（第４の半導体領域ＳＥＭ４）とを備えた構造となっている。このうち、ゲート電極７は、ワード線ＷＬ１（第１の配線ＷＬ１）を構成している。ドレイン領域８は、直上に形成されたコンタクト１０を介して共通ドレイン線ＤＬ５と接続されている。ソース領域９は、直上に形成されたＶＳＳコンタクト１１を介してグランド線ＧＮＤ４と接続されている。また、別のワード線ＷＬ２（第２の配線ＷＬ２）に対してドレイン領域８（第３の半導体領域ＳＥＭ３）とは反対側には別のソース領域９（第６の半導体領域ＳＥＭ６）が形成されている。第３および第６の半導体領域ＳＥＭ３、ＳＥＭ６は、第２の配線ＷＬ２の下に形成された第２の分離領域５によって互いに分離されている。そして、第４の配線ＧＮＤ４が第６の半導体領域ＳＥＭ６と電気接点によって接続されている。
また、メモリセルＭＣ２の断面構造は、シリコン(Ｓｉ)基板４の表層にシリコン酸化膜（ＳｉＯ２）を埋め込むことによって形成された図示略の素子分離領域（第１の分離領域）と、素子分離領域によって素子分離された図示略の拡散層と、拡散層上に形成されたゲート絶縁膜を介して拡散層を跨ぐように形成されたゲート電極７と、ゲート電極７を挟んだ両側の拡散層にイオンを注入することによって形成されたドレイン領域８（第２の半導体領域ＳＥＭ２）及びソース領域９（第１の半導体領域ＳＥＭ１）とを備えた構造となっている。ゲート電極７は、ワード線ＷＬ２（第２の配線ＷＬ２）を構成している。ドレイン領域８（ＳＥＭ２）は、直上に形成された図示略のコンタクトを介して共通ドレイン線ＤＬ６と接続されている。ソース領域９（ＳＥＭ１）は、直上に形成された図示略のＶＳＳコンタクトを介して図示略のグランド線（ＧＮＤ３）と接続されている。また、ワード線ＷＬ１（第１の配線ＷＬ１）に対してソース領域９（第１の半導体領域ＳＥＭ１）とは反対側には別のドレイン領域８（第５の半導体領域ＳＥＭ５）が形成されている。第１および第５の半導体領域ＳＥＭ１、ＳＥＭ５は、第１の配線ＷＬ１の下に形成された第１の分離領域によって互いに分離されている。
各メモリセルＭＣ１、ＭＣ２を構成するダイオード３は、共通ドレイン線ＤＬ５、ＤＬ６上に形成されている。このダイオード３は、共通ドレイン線ＤＬ５、ＤＬ６側からメモリセルＭＣ１、ＭＣ２を通ってビット線ＢＬ側へと電流が流れるの防止するためのものであるが、特性的には逆方向のリーク電流は多少大きい値となっても問題はない。すなわち、このダイオード３は、ライト(Write）時にメモリセルＭＣに流れる電流が他の非選択のビット線ＢＬに流れることを阻止するだけでよいため、ショットキーバリアダイオードや、ポリシリコンなどで形成したＰＮ接合ダイオードを用いることができる。また、このダイオード３は、金属配線やポリシリコン配線などからなる共通ドレイン線ＤＬ上に形成することが可能である。
各メモリセルＭＣ１、ＭＣ２を構成する相変化素子２は、ダイオード３上にＭｉｄコンタクト１２を介して下部電極１３を形成し、この下部電極１３上に相変化膜（ＧＳＴ）１４を形成し、その上に上部電極（金属層）１５を形成することによって構成されている。このうち、下部電極１３は、相変化を起こすためのヒータープラグ（電流を集中し発熱する部分）を形成している。上部電極１５は、ビット線ＢＬを構成している。さらに、このメモリセルＭＣでは、下部電極１３が配置される開口部内に絶縁膜（サイドウォール）１６を設けることによって、ヒータサイズを開口部径よりも小さくし、書き込み電流を小さくすることが行われている。
以上のような構造を有する相変化メモリ装置１では、ビット線ＢＬと直交する方向に並ぶ所定数（８ビット）のメモリセルＭＣ１、ＭＣ２をワード線ＷＬ１、ＷＬ２と平行に配置された複数の共通ドレイン線ＤＬ５、ＤＬ６によって共通に接続し、これら共通ドレイン線ＤＬ５、ＤＬ６の下方に複数のグランド線ＧＮＤ３、ＧＮＤ４を共通ドレイン線ＤＬ５、ＤＬ６と平行に配置し、共通ドレイン線ＤＬ５の一端側に接続された選択用トランジスタＴｒ１と、共通ドレイン線ＤＬ６の他端側に接続された選択用トランジスタＴｒ２とを１つ置きに交互に並んで配置し、なお且つ、共通ドレイン線ＤＬ５の一端側に接続された選択用トランジスタＴｒ１と、共通ドレイン線ＤＬ６の他端側に接続された選択用トランジスタＴｒ２とをそれぞれ異なるグランド線ＧＮＤ３、ＧＮＤ４に接続することによって、同一ワード線ＷＬ１、ＷＬ２上のメモリセルＭＣ１、ＭＣ２に対して同時にリード／ライト(Read/Write)した場合の同一グランド線ＧＮＤ３、ＧＮＤ４への電流の集中を回避することが可能である。
例えば、図３において、同一のワード線ＷＬ２上にある２つのメモリセルがライト(Write)状態となる場合を示す。この場合、縦方向に並ぶ複数のビット線ＢＬのうち、選択されたビット線ＢＬをＨ（太い実線）とし、非選択のビット線ＢＬをＬ（細い実線）とし、横方向に並ぶ複数のワード線ＷＬ１、ＷＬ２のうち、選択されたワード線ＷＬ１をＨ（太い実線）とし、非選択のワード線をＬ（細い実線）とすると、ライト(Write)電流は、図３中の破線で示すように、２本の選択されたビット線ＢＬからメモリセルＭＣ１及び選択トランジスタＴｒ１，Ｔｒ１を通過して、それぞれ異なるグランド線ＧＮＤ４、４へと流れ込む。したがって、この場合は、２つのメモリセルＭＣ１の書き込み電流が１本のグランド線ＧＮＤ４に集中することはない。すなわち、同時書き込みビットを８ビット以上離れるように選択すれば、書き込み電流はそれぞれ異なるグランド線ＧＮＤ４またはＧＮＤ３に流れるため、１本のグランド線ＧＮＤに書き込み電流が集中することを回避することが可能である。
さらに、複数のグランド線ＧＮＤ３、ＧＮＤ４は、それぞれビット線ＢＬと平行な方向に別個にレイアウトされているが、例えばメッシュ状のように、複数のグランド線ＧＮＤ３、ＧＮＤ４の少なくとも一部又は全てを相互に接続すれば、更なる抵抗の低減を図ることが可能である。
以上のように、この相変化メモリ装置１では、セルサイズの縮小化を図ることが可能なクロスポイントセルの場合であっても、同一書き込み／読み取りビットの増大に伴う同一ワード線へのリード／ライト(Read/Write)電流の集中を回避することが可能であり、これによって、高速のリード／ライト(Read/Write)動作を行うことを可能である。
（第２の実施形態）
次に、本発明の第２の実施形態として図７に示す相変化メモリ装置５１について説明する。なお、以下の説明では、上記半導体メモリ装置１と同等の部位については説明を省略すると共に、図面において同じ符号を付すものとする。
この相変化メモリ装置５１は、図７に示すように、上記相変化メモリ装置１における上記ビット線ＢＬをローカルビット線ＬＢＬとし、上記グランド線ＧＮＤ３、４をグローバルビット線ＧＢＬとした構成を有している。
すなわち、この相変化メモリ装置５１は、所定の間隔で平行に並んで配置された複数のワード線ＷＬ１、ＷＬ２と、ワード線ＷＬｌ、ＷＬ２の上方且つワード線ＷＬ１、ＷＬ２と直交する方向において所定の間隔で平行に並んで配置された複数のローカルビット線ＬＢＬと、ワード線ＷＬ１、ＷＬ２と平行な方向及びローカルビット線ＬＢＬと平行な方向に並んで配置されると共に、ローカルビット線ＬＢＬに相変化素子２及びダイオード３を直列に接続した複数のメモリセルＭＣ１、ＭＣ２と、複数のメモリセルＭＣ１、ＭＣ２の下方においてワード線ＷＬ１、ＷＬ２と平行に配置されると共に、ローカルビット線ＬＢＬと直交する方向に並ぶ所定数のメモリセルＭＣ１、ＭＣ２を共通に接続した複数の共通ドレイン線ＤＬ５、ＤＬ６と、共通ドレイン線ＤＬ５、ＤＬ６の下方において共通ドレイン線ＤＬ５、ＤＬ６と平行に並んで配置された複数のグローバルビット線ＧＢＬと、ワード線ＷＬ１、ＷＬ２にゲート、グローバルビット線ＧＢＬにドレイン、共通ドレイン線ＤＬ５、ＤＬ６にソースをそれぞれ接続した複数の選択用トランジスタＴｒ１，Ｔｒ２とを備え、共通ドレイン線ＤＬ５の一端側に接続された選択用トランジスタＴｒ１と、共通ドレイン線ＤＬ６の他端側に接続された選択用トランジスタＴｒ２とが１つ置きに交互に並んで配置され、なお且つ、共通ドレイン線ＤＬ５の一端側に接続された選択用トランジスタＴｒ１と、共通ドレイン線ＤＬ６の他端側に接続された選択用トランジスタＴｒ２とがそれぞれ異なるグローバルビット線ＧＢＬに接続された構造を有している。
この構成の場合、グローバルビット線ＧＢＬ側からメモリセル部分の容量が見えないので、ビット線容量を軽くすることができ、読み出し動作の高速化を図ることが可能である。
なお、この構成の場合、ソース側にメモリセルＭＣ１、ＭＣ２の相変化素子（抵抗）２とダイオード３のＶＢＥ等で電位上昇があるため、実効的な電流が低下することになるが、もともと選択トランジスタＴｒ１，Ｔｒ２のゲート幅は大きいので、ソース電位の浮きによる損失分を差し引いても、十分な電流を確保することが可能である。
本発明は、上記相変化メモリ装置（ＰＲＡＭ）以外にも、抵抗を変化させてデータを記憶するＲＲＡＭ等にも適用可能である。
図１は、本発明を適用した相変化メモリ装置のメモリセル構造を示す図である。 図２は、図１に示すメモリセルの断面構造を示す図である。 図３は、図１に示すメモリセル構造の等価回路を示す図である。 図４は、図１に示すメモリセル構造の平面レイアウトを示す図である。 図５は、図１に示すメモリセル構造の平面レイアウトを示す図である。 図６は、本発明を適用した別の相変化メモリ装置の等価回路を示す図である。 図７は、従来の相変化メモリ装置のメモリセル構造を示す図である。 図８は、図７に示すメモリセルの断面構造を示す図である。 図９は、図７に示すメモリセル構造の等価回路を示す図である。
符号の説明
１…相変化メモリ装置、２…相変化素子、３…ダイオード、５…分離領域（第１，第２の分離領域）、８…ドレイン領域８（第２、第３、第５の半導体領域ＳＥＭ２、ＳＥＭ３、ＳＥＭ５）、９…ソース領域（第１、第４、第６の半導体領域ＳＥＭ１、ＳＥＭ４、ＳＥＭ６）、１４…相変化膜（相変化層）、５１…相変化メモリ装置、ＷＬ１、ＷＬ２…ワード線（第１の配線ＷＬ１、第２の配線ＷＬ２）、ＧＮＤ３、ＧＮＤ４…グランド線（第３の配線ＧＮＤ３、第４の配線ＧＮＤ４）、ＧＢＬ…グローバルビット線（第３、第４の配線ＧＢＬ）、ＤＬ５、ＤＬ６…共通ドレイン線（第５の配線ＤＬ５、第６の配線ＤＬ６）、ＢＬ…ビット線（第７の配線）、ＬＢＬ…ローカルビット線（第７の配線）、ＭＣ１、ＭＣ２…メモリセル（第１の記憶素子ＭＣ１、第１の記憶素子ＭＣ２）、Ｔｒ１，Ｔｒ２…選択トランジスタ

Claims (13)

  1. 所定の間隔で平行に並んで配置された複数のワード線と、
    前記ワード線の上方且つ前記ワード線と直交する方向において所定の間隔で平行に並んで配置された複数のビット線と、
    前記ワード線と平行な方向及び前記ビット線と平行な方向に並んで配置されると共に、前記ビット線に相変化素子及びダイオードを直列に接続した複数のメモリセルと、
    前記複数のメモリセルの下方において前記ワード線と平行に配置されると共に、前記ビット線と直交する方向に並ぶ所定数のメモリセルを共通に接続した複数の共通ドレイン線と、
    前記共通ドレイン線の下方において前記共通ドレイン線と平行に並んで配置された複数のグランド線と、
    前記ワード線にゲート、前記共通ドレイン線にドレイン、前記グランド線にソースをそれぞれ接続した複数の選択用トランジスタとを備え、
    前記共通ドレイン線の一端側に接続された選択用トランジスタと、前記共通ドレイン線の他端側に接続された選択用トランジスタとが１つ置きに交互に並んで配置され、なお且つ、前記共通ドレイン線の一端側に接続された選択用トランジスタと、前記共通ドレイン線の他端側に接続された選択用トランジスタとがそれぞれ異なるグランド線に接続されていることを特徴とする相変化メモリ装置。
  2. 前記メモリセルは、前記ワード線と平行な方向の間隔及び前記ビット線と平行な方向の間隔がそれぞれ前記ワード線及び前記ビット線の最小加工寸法の２倍となるように配置されていることを特徴とする請求項１に記載の相変化メモリ装置。
  3. 前記共通ドレイン線は、前記選択用トランジスタのゲート幅の２倍に相当する領域に亘って前記ビット線と直交する方向に並ぶ所定数のメモリセルを共通に接続していることを特徴とする請求項１又は２に記載の相変化メモリ装置。
  4. 前記複数のグランド線のうち少なくとも一部又は全てが相互に接続されていることを特徴とする請求項１〜３の何れか一項に記載の相変化メモリ装置。
  5. 所定の間隔で平行に並んで配置された複数のワード線と、
    前記ワード線の上方且つ前記ワード線と直交する方向において所定の間隔で平行に並んで配置された複数のローカルビット線と、
    前記ワード線と平行な方向及び前記ローカルビット線と平行な方向に並んで配置されると共に、前記ローカルビット線に相変化素子及びダイオードを直列に接続した複数のメモリセルと、
    前記複数のメモリセルの下方において前記ワード線と平行に配置されると共に、前記ローカルビット線と直交する方向に並ぶ所定数のメモリセルを共通に接続した複数の共通ドレイン線と、
    前記共通ドレイン線の下方において前記共通ドレイン線と平行に並んで配置された複数のグローバルビット線と、
    前記ワード線にゲート、前記グローバルビット線にドレイン、前記共通ドレイン線にソースをそれぞれ接続した複数の選択用トランジスタとを備え、
    前記共通ドレイン線の一端側に接続された選択用トランジスタと、前記共通ドレイン線の他端側に接続された選択用トランジスタとが１つ置きに交互に並んで配置され、なお且つ、前記共通ドレイン線の一端側に接続された選択用トランジスタと、前記共通ドレイン線の他端側に接続された選択用トランジスタとがそれぞれ異なるグローバルビット線に接続されていることを特徴とする相変化メモリ装置。
  6. 前記メモリセルは、前記ワード線と平行な方向の間隔及び前記ローカルビット線と平行な方向の間隔がそれぞれ前記ワード線及び前記ローカルビット線の最小加工寸法の２倍となるように配置されていることを特徴とする請求項５に記載の相変化メモリ装置。
  7. 前記共通ドレイン線は、前記選択用トランジスタのゲート幅の２倍に相当する領域に亘って前記ローカルビット線と直交する方向に並ぶ所定数のメモリセルを共通に接続していることを特徴とする請求項５又は６に記載の相変化メモリ装置。
  8. 第１の方向に互いに実質的に平行に伸びる第１および第２の配線と、
    前記第１および第２の配線の間の部分の一部に形成された第１の半導体領域と、
    前記第２の配線に対して前記第１の半導体領域とは反対側に形成され、前記第１の半導体領域と対になる第２の半導体領域と、
    前記第１および第２の配線の間の前記部分の別の一部に形成された第３の半導体領域と、
    前記第１の配線に対して前記第３の半導体領域とは反対側に形成され、前記第３の半導体領域と対になる第４の半導体領域と、
    前記第１の方向と交差する第２の方向に伸び、前記第１の半導体領域と電気接点を有する第３の配線と、
    前記第２の方向に伸び、前記第４の半導体領域との電気接点を有する第４の配線と、
    前記第１及び第３の半導体領域を越えるように前記第１の方向に伸びる第５の配線と、
    前記第２の半導体領域を越えるように、実質的に前記第５の配線に平行に前記第１の方向に伸びる第６の配線と、
    互いに実質的に平行に第２の方向に伸び、それぞれが前記第５および第６の配線のそれぞれと交差する複数の第７の配線と、
    前記第７の配線の関連する一つと前記第５の配線との交点にそれぞれ配置される複数の第１の記憶素子と、
    前記第７の配線の関連する一つと前記第６の配線との交点にそれぞれ配置される複数の第２の記憶素子とを含む半導体記憶装置。
  9. 請求項８に記載の半導体記憶装置であって、前記第１および第２の記憶素子のそれぞれが、互いに直列に接続された相変化層とダイオードとを有する半導体記憶装置。
  10. 請求項８に記載の半導体記憶装置であって、前記第１の配線に対して前記第１の半導体領域とは反対側に形成された第５の半導体領域と、前記第２の配線に対して前記第３の半導体領域とは反対側に形成された第６の半導体領域と、前記第１および第５の半導体領域を互いに分離するために前記第１の配線の下に形成された第１の分離領域と、前記第３および第６の半導体領域を互いに分離するために前記第２の配線の下に形成された第２の分離領域とをさらに含み、前記第４の配線が前記第６の半導体領域との電気接点をさらに有する半導体記憶装置。
  11. 請求項８に記載の半導体記憶装置であって、前記第２の記憶素子の一つは、前記第７の配線の関連する一つと前記第３の配線との間に前記第２の配線の作動水準の電力を印加することにより選択され、前記第１の記憶素子の一つは、前記第７の配線の関連する一つと前記第４の配線との間に前記第１の配線の作動水準の電力を印加することにより選択される半導体記憶装置。
  12. 請求項１１に記載の半導体記憶装置であって、前記第１および第２の配線はそれぞれワード線として働き、前記第７の配線はそれぞれビット線として働く半導体記憶装置。
  13. 請求項８に記載の半導体記憶装置であって、前記半導体記憶装置は多層の配線構造を有し、前記第１および第２の配線はそれぞれ第１の層に形成され、前記第３および第４の配線はそれぞれ前記第１の層よりも高い第２の層に形成され、前記第５および第６の配線はそれぞれ前記第２の層よりも高い第３の層に形成され、前記第７の配線はそれぞれ前記第３の層よりも高い第４の層に形成される半導体記憶装置。
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