CN1996493B - 相变存储器件 - Google Patents

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Abstract

提供了一种相变存储器件。所述相变存储器件包括：相变存储单元阵列，其包括：具有多个相变存储单元的第一存储块，所述多个相变存储单元中的每一个连接于多条位线中的每一条和第一字线之间，具有多个相变存储单元的第二存储块，所述多个相变存储单元中的每一个连接于所述多条位线中的每一条和第二字线之间，以及第一和第二下拉晶体管，其下拉所述第一和第二字线的每一电压电平，并共享节点；以及行驱动器，其包括用于上拉所述第一和第二字线中的每一电压电平的第一和第二上拉晶体管。

Description

相变存储器件
技术领域
所公开的方法和系统涉及一种相变存储器件，更具体而言，涉及具有提高的电流驱动能力的相变存储器件及其制造方法。
背景技术
相变随机存取存储器(PRAM)利用诸如任何数量的硫属元素化物(chalcogenide)合金的相变材料储存数据，所述相变材料能够基于施加到所述材料上的具体加热过程和冷却过程而成为晶态或非晶态。与处于非晶态的相变材料的电阻相比，处于晶态的相变材料的电阻较低。通常，我们将晶态称为置位(或“0”)状态，将非晶态称为复位(或“1”)状态。
相变存储器是一种包括多个相变存储器(PCM)单元的器件，所述相变存储器单元设置于多条位线和多条字线相交叉的位置。每一PCM单元具有由电阻根据其状态(晶态或非晶态)变化的相变材料构成的器件和控制通过所述相变材料的电流的接入器件(例如，单元二极管)。
图1是常规相变存储器件1的电路图。如图1所示，常规相变存储器件1包括相变存储器(PCM)单元阵列2和行驱动器6。PCM单元阵列2包括多个连接于多条位线BL0～BLn中的每一条与字线WL0和WL1二者之间的PCM单元3。行驱动器6包括由上拉(pull-up)晶体管7和下拉(pull-down)晶体管8构成的倒相器，行驱动器6的作用在于响应行地址信号XS0和XS1调整字线WL0和WL1的电压水平。
要想读取存储于PCM单元3内的数据或向其内写入数据，必须选择位线BL0～BLn之一以及字线WL0和WL1之一。例如，当选择PCM单元3(连接于位线BLn和字线WL1之间)时，电流(图示中穿过电流通路5)将由此穿过PCM单元3，从而实现数据的读取和写入操作。
由于每条字线WL0和WL1可能具有大固有电阻(图中以电阻器R_WL0和R_WL1示出)，因此只能将有限数量的PCM单元与指定字线连接。此外，为了适当操作这样的高电阻字线，行驱动器6必须具有高电流驱动能力。
发明内容
所公开的方法和系统提供了一种具有提高的电流驱动能力的相变存储器件。
通过下文中对优选实施例的描述，所公开的方法和系统的上述和其他目的将得到说明或变得显见。
根据所公开的方法和系统的一个方面，提供了一种相变存储器件，包括：相变存储单元阵列，其包括：具有多个相变存储单元的第一存储块，所述多个相变存储单元中的每一个连接于多条位线中的每一条和第一字线之间；具有多个相变存储单元的第二存储块，所述多个相变存储单元中的每一个连接于所述多条位线中的每一条和第二字线之间；以及第一和第二下拉晶体管，其下拉所述第一和第二字线的每一电压电平，并共享节点；以及行驱动器，其包括用于上拉所述第一和第二字线中的每一条的电压电平的第一和第二上拉晶体管。
根据所公开的方法和系统的另一方面，提供了一种相变存储器件，包括：包括多个相变存储单元的第一存储块，所述多个相变存储单元中的每一个连接于多条位线之一和第一字线之间；具有多个相变存储单元的第二存储块，所述多个相变存储单元中的每一个连接于所述多条位线中的每一条和第二字线之间；以及第一和第二下拉晶体管，其下拉所述第一和第二字线的每一条的电压电平，并共享节点。
根据所公开的方法和系统的又一方面，提供了一种相变存储器件，包括：半导体衬底；第一和第二下拉晶体管，其包括：第一和第二栅电极，其在所述半导体衬底上沿预定方向延伸；公共结区，其形成于所述半导体衬底内的所述第一和第二栅电极之间；第一结区，其相对于所述第一栅电极与所述第一公共结区相对形成；以及第二结区，其相对于所述第二栅电极与所述第一公共结区相对形成；第一导线，其在所述半导体衬底上延伸，从而与所述第一和第二栅电极交叉；以及第一和第二相变存储单元，其形成于所述第一和第二结区中的每一个和所述第一导线之间。
根据所公开的方法和系统的又一方面，提供了一种相变存储器件，包括：半导体衬底，其具有界定于其上的第一有源区和第二有源区；第一和第二下拉晶体管，其包括：第一和第二栅电极，其在所述第一有源区和所述第二有源区上沿预定方向延伸；第一公共结区，其形成于所述第一有源区内的所述第一和第二栅电极之间；第一结区，其相对于所述第一栅电极与所述第一公共结区相对形成；以及第二结区，其相对于所述第二栅电极与所述第一公共结区相对形成；第一导线，其在所述半导体衬底上延伸，从而与所述第一和第二栅电极交叉；第一和第二相变存储单元，其形成于所述第一和第二结区中的每一个和所述第一导线之间；以及第一和第二下拉晶体管，其包括：第二公共结区，其形成于所述第二有源区内的所述第一和第二栅电极之间；第三结区，其相对于所述第一栅电极与所述第二公共结区相对形成；以及第四结区，其相对于所述第二栅电极与所述第二公共结区相对形成。
附图说明
通过参考附图详细描述其优选实施例，所公开的方法和系统的以上和其他特征和益处将变得更加显见，附图中：
图1是常规相变存储器件的电路图；
图2是根据所公开的方法和系统的实施例的相变存储器件的方框图；
图3是根据所公开的方法和系统的实施例的相变存储器件的电路图；
图4是根据所公开的方法和系统的实施例的相变存储器件的布局图；
图5A是沿图4的A-A′线得到的截面图；
图5B是沿图4的B-B′线得到的截面图；
图5C是沿图4的C-C′线得到的截面图；
图6是图4所示的相变存储器件的透视图；
图7是根据所公开的方法和系统的另一实施例的相变存储器件的电路图；
图8是根据所公开的方法和系统的另一实施例的相变存储器件的布局图；
图9A是沿图8的A-A′线得到的截面图；
图9B是沿图8的B-B′线得到的截面图；
图9C是沿图8的C-C′线得到的截面图；
图10是图8所示的相变存储器件的透视图；以及
图11是根据所公开的方法和系统的又一实施例的相变存储器件的透视图。
具体实施方式
通过参考下文中对优选实施例的详细描述和附图，所公开的方法和系统的优点和特征将得到更好的理解。不过，所公开的方法和系统可以以许多不同的形式实施，不应被视为受限于此处所述的实施例。相反，提供这些实施例是为了使本公开透彻和完全，并将本发明的原理充分地传达给本领域的技术人员，所公开的方法和系统仅由权利要求界定。在整个说明书中，始终以类似的附图标记表示类似的元件。
在下文中，将参考附图更为充分地描述所公开的方法和系统，附图中展示了本发明的优选实施例。
图2是根据所公开的方法和系统的实施例的相变存储器件10的方框图。为了便于解释，示出了具有四个存储体(memory bank)的示范性相变存储器件1。如图2所示，相变存储器件10包括第一到第四存储体100_1～100_4、行译码器12_1和12_2、行驱动器15_1～15_4、列驱动器20_1和20_2以及输入输出(I/O)电路30_1～30_4。每一存储体100_1～100_4包括多个按矩阵阵列(未示出)的形式排列的PCM单元。
将行译码器12_1布置为服务于存储体100_1和100_2，从而指定存储体100_1和100_2中的行地址。类似地，将行译码器12_2布置为指定存储体100_3和100_4中的行地址。
行驱动器15_1～15_4调整对应于行译码器12_1和12_2提供的行地址的字线的电压水平。
分别对应于两个存储体100_1～100_3和100_2～100_4排列列译码器20_1和20_2，以指定第一到第四存储体100_1～100_4中的列地址。例如，列译码器20_1可以选择第一存储体100_1和第三存储体100_3中的列地址。
相对于对应的存储体100_1～100_4排列I/O电路30_1～30_4，其作用在于向适当的存储体30_1～30_4写入数据，或由其读取数据。
图3是根据所公开的方法和系统的实施例的相变存储器件的电路图。尽管为了简便起见仅示出了存储体100_2和行驱动器15_2，但是应当认识到，所公开的方法和系统适用于图2中的其他存储体100_1、100_3和100_4，以及其他行驱动器15_1、15_3和15_4。
如图3所示，相变存储器件的存储体100_2包括第一存储块BLK0、第二存储块BLK1、多个第一下拉晶体管MN01～MN04以及多个第二下拉晶体管MN11～MN14。第二行驱动器15_2包括第一上拉晶体管MP0和第二上拉晶体管MP1。
第一存储块BLK0包括多个连接于多条位线BL0～BLn中的每一条和第一字线WL0之间的PCM单元Cp，第二存储块BLK1包括多个连接于多条位线BL0～BLn中的每一条和第二字线WL1之间的PCM单元Cp。
如上所述，每一PCM单元Cp可以包括能够在非晶态和晶态之间变化的电阻元件Rp，还可以包括能够控制流过可变电阻元件Rp的电流接入元件D。
如图3所示，可变电阻元件Rp可以连接于位线BL0～BLn中的每一条和其相应的接入元件D之间。所述示范性的接入元件D为单元二极管，其具有耦合至字线WL0和WL1的阴极和耦合至可变电阻元件Rp的阳极。注意，可以交换可变电阻元件Rp与字线WL0和WL1的位置。
在各种实施例中，所述相变材料可以是诸如GaSb、InSb、InSe、Sb2Te3或GeTe的二元(两种元素)化合物、诸如GeSbTe、GaSeTe、InSbTe、SnSb2Te4或InSbGe的三元(三种元素)化合物或者诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)或Te81Ge15Sb2S2的四元(四种元素)化合物。最为常用的相变材料为GeSbTe(GST)。但是，应当认识到，在其他实施例中，可以采用任何已知的或后开发出来的材料，只要它们持有某些合乎需要的属性，例如基于热的控制供给而改变电阻的能力。
多个第一下拉晶体管MN01～MN04能够下拉第一字线WL0的电压电平。类似地，多个第二下拉晶体管MN11～MN14能够下拉第二字线WL1的电压电平。尽管在用于展示和描述所公开的方法和系统的例子当中，将多个第一下拉晶体管MN01～MN04布置为对应于第一存储块单元BLK0的PCM单元，将多个第二下拉晶体管MN11～MN14布置为对应于第二存储块单元BLK1的PCM单元，但是所公开的方法和系统不限于所示出的例子。例如，在其他实施例中，可以将多个第一下拉晶体管MN01～MN04和多个第二下拉晶体管MN11～MN14布置为对应于第一和第二存储块单元BLK0和BLK1的预定数量的PCM单元，例如，两个。
接下来，所述多个第一下拉晶体管MN01～MN04中的每一个和所述多个第二下拉晶体管MN11～MN14中的每一个可以分别共享每一对应的节点N1～N4。相应的节点N1～N4可以与接地电压VSS连接。举例来说，第一下拉晶体管MN02可以连接于第一字线WL0和第二节点N2之间，其中，所述晶体管MN02的栅极连接至并响应于第一地址信号XS0。类似地，可以将第二下拉晶体管MN12连接于第二字线WL1和第二节点N2之间，其中，所述晶体管MN12的栅极连接至并响应于第一地址信号XS1。
在各种实施例中，第一和第二上拉晶体管MP0和MP1可以有选择地共享第五节点N5。第五节点N5可以与电源电压VDD连接。如图3所示，当第一和第二上拉晶体管MP0和MP1均为PMOS晶体管时，它们可以共享源节点。更具体而言，第一上拉晶体管MP0可以连接于第一字线WL0和第五节点N5之间，并响应于第一地址信号XS0选通(gated)，第二上拉晶体管MP1可以连接于第二字线WL1和第五节点N5之间，并响应于第二地址信号XS1选通。
现在，将参考图3描述相变存储器件10的示范性操作。在相变存储器件10的写入操作过程中，可以将相变材料加热至其熔解温度Tm以上(利用流过其中的电流)之后使所述材料迅速冷却，由此将可变电阻元件Rp转换为非晶态(即逻辑级“1”)。否则，可以通过将其加热到处于其结晶温度Tx和熔解温度Tm之间的温度，并在该温度下保持预定的时间长度，之后使所述材料冷却，由此将可变电阻元件Rp转换为晶态(即，逻辑级“0”)。在写入操作中，为了诱发相变，可能需要相当大的量的写入电流流经可变电阻元件Rp。例如，可以针对复位操作和置位操作分别施加大约1mA的写入电流和大约0.6到0.7mA的写入电流。
在相变存储器件10的读取操作中，可以通过提供某一电流从PCM单元Cp内读取存储数据，所述电流处于充分低的水平，因而不会诱发可变电阻元件Rp的相变。
如上所述，在从PCM单元Cp读取数据或向其内存储数据时，选择多条位线BL0～BLn中的一条位线，例如，BL1，并选择字线WL0～WL1中的一条字线，例如，WL1。由于所选择的字线WL1的电压应当变低，因此将导通对应于所选择的字线WL1的第二下拉晶体管MN11～MN14。由写入/读取电路(未示出)提供的写入/读取电流(以附图标记I1表示)能够穿过位线BL1、PCM单元Cp和第二下拉晶体管MN12，以传导至地电压VSS。
在根据所公开的方法和系统的相变存储器件中，写入/读取电流可以在不通过具有大电阻的字线的情况下，通过位于PCM单元阵列1002内的第一下拉晶体管MN01～MN04或者第二下拉晶体管MN11～MN14，以传导至地电压VSS。因此，将不再基于第一和第二字线WL0和WL1的电阻限制能够与其连接的PCM单元的数量。因此，能够提高行驱动器15_2的电流驱动能力。
此外，由于第一下拉晶体管MN01～MN04和第二下拉晶体管MN11～MN14共享处于PCM单元阵列100_2内的对应的节点N1～N4，因此单独形成的第一下拉晶体管MN01～MN04或第二下拉晶体管MN11～MN14与形成于PCM单元阵列内的晶体管相比可以具有更高的集成度。
图4是根据所公开的方法和系统的实施例的相变存储器件的布局图，图5A是沿图4的A-A′线得到的截面图，图5B是沿图4的B-B′线得到的截面图，图5C是沿图4的C-C′线得到的截面图，图6是图4所示的相变存储器件的透视图。注意，为了简便起见，图6中未示出层间介电层、金属间介电层等。
参考图3到图6，在具有第一导电类型(例如P型)的半导体衬底110上设置器件隔离区120，从而在半导体衬底110上界定分别标记为“Nactive(N型有源)”和“Pactive(P型有源)”的第一有源区和第二有源区。可以在PCM单元阵列区I上形成多个第一有源区Nactive，可以在行驱动器区II上形成多个第二有源区Pactive。在本实例中，半导体衬底110可以是硅衬底、SOI(绝缘体上硅)、Ga-As衬底、Si-Ge衬底、陶瓷衬底、石英衬底或用于显示装置的玻璃基板。此外，器件隔离区120可以是采用硅的局部氧化区(LOCOS)或浅沟槽隔离(STI)区的可流动氧化物(FOX)层。
在PCM单元阵列区I上形成多个第一和第二下拉晶体管MN01、MN11、MN02和MN12，在行驱动器区II上形成第一和第二上拉晶体管MP0和MP1。
所述多个第一和第二下拉晶体管MN01、MN11、MN02和MN12可以包括在第一和第二有源区Nactive和Pactive上沿某一方向延伸的第一和第二栅电极120和121。此外，可以在第一有源区Nactive内，在第一和第二栅电极120和121之间形成第一公共结区114，并且可以形成相对于第一栅电极120与第一公共结区114相对的第一结区115。此外，可以形成相对于第二栅电极121与第一公共结区114相对的第二结区116。
在本实例中，第一公共结区114对应于由第一和第二下拉晶体管MN01、MN11、MN02和MN12共享的节点N1和N2(即源极节点)，第一结区115对应于第一下拉晶体管MN01和MN02的漏极节点，第二结区116对应于第二下拉晶体管MN11和MN12的漏极节点。第一和第二上拉晶体管MP0和MP1可以包括在第二有源区Pactive内的第一和第二栅电极120和121之间形成的第二公共结区117。还可以形成相对于第一栅电极120与第二公共结区117相对的第三结区118。类似地，可以形成相对于第二栅电极121与第二公共结区117相对的第四结区119。
注意，第二公共结区117对应于由第一和第二上拉晶体管MP0和MP1共享的节点N5(即源极节点)，第三结区118对应于第一上拉晶体管MP0的漏极节点，第四结区119对应于第二上拉晶体管MP1的漏极节点。
接下来，可以在第一和第二栅电极120和121下形成栅极绝缘层。此外，可以在第一和第二栅电极120和121的侧壁上形成间隔体。可以在所述第一和第二有源区Nactive和Pactive内，以所述间隔体为自对准离子注入掩模，采用第一和第二栅电极120和121形成第一和第二公共结114和117，以及第一到第四结区115～119。
可以在半导体衬底110上形成层间电介质(ILD)130，其具有多个暴露第一和第二公共结114和117以及第一到第四结区115～119的接触孔。这里，ILD 130可以是可流动氧化物(FOX)层、torene silazene(TOSZ)层、非掺杂硅酸盐玻璃(USG)层、硼硅酸盐玻璃(BSG)层、磷硅酸盐玻璃(PSG)层、硼磷硅酸盐玻璃(BPSG)层、等离子体增强原硅酸四乙酯(PE-TEOS)层、氟化物硅酸盐(FSG)层、高密度等离子体(HDP)层等。此外，可以通过诸如原子层淀积(ALD)、等离子增强原子层淀积(PEALD)、金属有机化学气相淀积(MOCVD)、等离子体增强化学气相淀积(PECVD)等的适当的CVD工艺形成ILD 130。
所述多个接触孔包括第一和第二触点C1和C2，其分别与第一和第二公共结区114和117接触。类似地，第三到第六触点C3～C6可以分别与第一到第四结区115～119接触。
在第一到第六触点C1～C6上以及ILD 130上布置沿某一方向延伸的多条第一导线M1a、M1b、M1c和M1d。导线M1a通过第一触点C1与第一公共结区114连接。导线M1b通过第二触点C2与第二公共结区117连接。导线M1c与第三触点C3和第五触点C5连接，从而使第一结区115与第三结区118电连接。导线M1d与第四触点C4和第六触点C6连接，从而使第四结区116与第六结区119电连接。注意，导线M1c和M1d对应于字线。还要注意，可以由铝或钨形成多条第一导线M1a～M1d。
可以在多条第一导线M1a～M1d和ILD130上设置第一金属间电介质(IMD)140，其包括多个暴露所述多条第一导线M1a～M1d的预定区域的顶表面的开口。这里，IMD 140可以由氧化硅(SiOx)、可流动氧化物(FOX)层、torene silazene(TOSZ)层、非掺杂硅酸盐玻璃(USG)层、硼硅酸盐玻璃(BSG)层、磷硅酸盐玻璃(PSG)层、硼磷硅酸盐玻璃(BPSG)层、等离子体增强原硅酸四乙酯(PE-TEOS)层、氟化物硅酸盐(FSG)层、高密度等离子体(HDP)层等构成。
可以以具有第二导电类型(例如，N型)的第一半导体图案142和具有第一导电类型(例如，P型)的第二半导体图案144填充第一IMD 140包括的多个开口中的每一个。可以根据所述多个开口的位置，将成对的第一和第二半导体图案142和144独立布置在第一导线M1a～M1d上。
第一和第二半导体图案142和144构成了接入元件(单元二极管D)。第二半导体图案144可以比第一半导体图案142具有更高的杂质浓度，以防止漏电流通过反向偏置的单元二极管。在写入和读取操作中，可以向未被选中的PCM单元中的单元二极管D施加反向偏压。
尽管可以以第一和第二半导体图案142和144填充IMD 140中包括的多个开口，但是也可以向第二半导体图案144有选择地添加用于填充所述多个开口的导电塞。所述导电塞可以是具有电阻接触的金属插塞，例如，钨插塞。
接下来，可以在多个单元二极管D和第一IMD 140上形成具有多个接触孔的第二IMD 150。第二IMD 150可以由氧化硅(SiOx)构成。可以以每一底部电极触点(BEC)填充所述多个接触孔中的每一个，所述底部电极触点在各实施例中可以由TiN构成。
可以在相应的BEC和第二IMD 150上形成多个与相应的BEC连接的通常简称为GST的可变电阻元件。形成GST的相变材料可以是诸如GaSb、InSb、InSe、Sb2Te3或GeTe的二元(两种元素)化合物、诸如GeSbTe、GaSeTe、InSbTe、SnSb2Te4或InSbGe的三元(三种元素)化合物或者诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)或Te81Ge15Sb2S2的四元(四种元素)化合物。最为常用的相变材料为GeSbTe。
可以在GST上形成阻挡层162。阻挡层162防止GST的相变材料和第二导线M2a的材料之间发生扩散。在各实施例中，阻挡层162可以由钛(Ti)/氮化钛(TiN)构成。
尽管所公开的方法和系统的示范性实施例示出了GST和第二导线M2a通过阻挡层162相互接触，但是在各实施例中，它们可以通过额外设置于GST上的顶部电极触点发生接触。
注意，可以以第三IMD 160填充除GST以外的其他部分。
此外，可以形成穿过第一、第二和第三IMD 140、150和160的多个“通路孔”。所述多个通路孔可以包括连接导线M1a和导线M2b的第一通路V1，以及连接导线M1b和导线M2c的第二通路V2。
在GST和第三IMD 160上布置多条第二导线M2a、M2b、M2c和M2d，并使之延伸从而与第一和第二栅电极120和121交叉。导线M2a与多个GST连接。导线M2b与第一公共结区114连接，向导线M2b提供地电压VSS，并使之与第一通路V1连接。导线M2c与第二公共结区117连接，向导线M2c提供电源电压VDD并使之与第二通路V2连接。这里，第二导线M2a对应于位线。注意，在各种实施例中，所述多条第二导线M2a～M2d可以由铝或钨形成。
现在将参考图4和图5B对相变存储器件的操作进行更为详细的描述。
为了读取存储在PCM单元Cp内的数据或向其内写入数据，通过GST的读取/写入电流经由电流通路I2。可以沿导线(位线)M2a、GST、BEC、单元二极管D、导线M1d、第四触点C4、第二下拉晶体管MN11、第一触点C1、导线M1a、第一通路V1和导线M2b提供读取/写入电流，从而将其传导至地电压VSS。
图7是是根据所公开的方法和系统的另一实施例的相变存储器件的电路图。这里省略了与图3中表示相应组件的附图标记类似的(或相同的)对应附图标记。如图7所示，在相变存储器件中，将第一下拉晶体管MN0布置为对应于第一存储块单元BLK0，将第二下拉晶体管MN1布置为对应于第二存储块单元BLK1。第一和第二下拉晶体管MN0和MN1共享节点N6，节点N6可以与地电压VSS连接。当第一和第二下拉晶体管MN0和MN 1二者均为NMOS晶体管时，它们可以共享源极节点。
通过包含在第一和第二存储块单元BLK0和BLK1中的多个PCM单元Cp的电流可以通过第一和第二下拉晶体管MN0和MN1传导至地电压VSS。例如，由写入/读取电路(未示出)提供的以参考符号I3表示的写入/读取电流可以通过位线BL1、PCM单元Cp和第二下拉晶体管MN1传导至地电压VSS。
图8是用于解释根据所公开的方法和系统的实施例的相变存储器件的制造方法的步骤的布局图，图9A是沿图8的A-A′线得到的截面图，图9B是沿图8的B-B′线得到的截面图，图9C是沿图8的C-C′线得到的截面图，图10是图8所示的相变存储器件的透视图。注意，在图10中，为了简化起见未示出ILD、IMD或其他元件。
参考图7到图10，在具有第一导电类型(例如，P型)的半导体衬底110上界定分别标记为“Nactive”和“Pactive”的第一和第二有源区。在PCM单元阵列区I上形成第一和第二下拉晶体管MN0和MN1，在行驱动器区II上形成第一和第二上拉晶体管MP0和MP1。这里，第一和第二结区115a和116a可以起到字线的作用。
注意，在所述实施例中，由于第一和第二下拉晶体管MN0和MN1分别对应于第一和第二存储块BLK0和BLK1形成，因此所述第一和第二下拉晶体管MN0和MN1可以大于前述实施例中的对应晶体管。
接下来，可以在半导体衬底110上形成具有多个接触孔的第一层间电介质(ILD)230。可以以具有第二导电类型(例如，N型)的第一半导体图案232和覆盖所述第一半导体图案232的具有第一导电类型(例如，P型)的第二半导体图案234填充第一ILD 230的多个接触孔中的每一个。注意，可以根据所述多个开口的位置在第一结区115a和116a上独立布置所述第一和第二半导体图案232和234。还要注意，所述第一和第二半导体图案232和234可以构成接入元件/单元二极管D。
可以在多个单元二极管D和第一ILD 230上形成具有多个接触孔的第二ILD 240。可以以每一底部电极触点(BEC)填充所述多个接触孔中的每一个。
可以在BEC和第二ILD 240上布置多个与相应的BEC连接的可变电阻元件(通常简称为GST)。可以在GST上形成阻挡层252。以第三ILD 250填充除GST以外的其他部分。
接下来，可以穿过第一、第二和第三ILD 230、240和250形成多个通路孔。所述多个通路孔包括与第一公共结区114a连接的第一触点C1、与第二公共结区117连接的第二触点C2、与第一结区115a连接的第三触点C3、与第二结区116a连接的第四触点C4、与第三结区118连接的第五触点C5和与第四结区119连接的第六触点C6。
在多个GST和第三ILD 250上布置多条导线M1a，使其延伸从而与第一和第二栅电极120和121交叉。所述多条导线M1a对应于位线。此外，将导线M1b布置为与第一触点C1连接，将导线M1c布置为与第二触点C2连接。此外，可以采用与第三触点C3和第五触点C5连接的导线M1d连接第一和第三结区115a和118。类似地，与第四触点C4和第六触点C6连接的导线M1e可以连接第二和第四结区116a和119。
可以在多条第一导线M1a～M1d和第三ILD 250上设置金属间电介质(IMD)260，其包括多个暴露第一导线M1a、M1b、M1c和M1d的预定区域的顶表面的通路孔。所述多个通路孔可以包括与导线M1b连接的第一通路V1和与导线M2c连接的第二通路V2。
可以在多个通路孔和IMD 260上布置多条第二导线M2a和M2b。可以将向其提供了地电压VSS的导线M2a与第一通路V1连接，之后使之与第一公共结区114a连接。类似地，可以将向其上提供了电源电压VDD的导线M2c与第二通路V2连接，之后使之与第二公共结区117连接。
现在将参考图8和图9B对相变存储器件的操作进行更为详细的描述。
为了读取存储在PCM单元Cp内的数据或向其内写入数据，通过GST的读取/写入电流可以经由电流通路I4传输。所述读取/写入电流可以通过GST、BEC、单元二极管D、第二下拉晶体管MN1、第一触点C1、导线M1b、第一通路V1和导线M2a传导至地电压VSS。
图11是根据所公开的方法和系统的又一实施例的相变存储器件的透视图。这里省略了表示图10所示的相应组件的对应附图标记。如图11所示，根据所公开的方法和系统的又一实施例，构成GST的相变材料可以平行于导线M1a，即平行于位线BL0和BL1延伸。也就是说，可以针对多个PCM单元布置相变材料，而不是针对每一PCM单元布置。为了使蚀刻工艺更为有效和精确，可以按条型对所述相变材料构图。因此，条型相变材料具有降低的应力，并由此表现出高耐久性，即使在对其进行重复写入和读取操作之后也如此。
尽管在所展示和描述的所公开的方法和系统的又一实施例的相变存储器件的制造方法中，构成GST的相变材料与位线完全平行，但是本领域技术人员应当理解，所述相变材料的一部分可以平行于位线延伸。此外，所述相变材料可以根据相变存储器件的特性而平行于字线延伸。此外，相变材料可以按照如图4所示的方式平行于位线延伸。
如上所述，根据所公开的方法和系统的相变存储器件，写入/读取电流可以在不穿过表现出相当高水平的电阻的字线的情况下通过位于相变存储单元阵列中的下拉晶体管传导至地电压。相应地，字线电阻不再限制与字线连接的PCM单元的数量。也就是说，可以在不考虑字线电阻的情况下获得行驱动器的高电流驱动能力。
此外，由于第一和第二下拉晶体管形成于位于对应的存储块中的相变存储单元阵列内，因此能够提高根据所公开的方法和系统的相变存储器件的集成密度。
在此已经披露了所公开的方法和系统的示范性实施例，虽然使用了特定的术语，但是仅仅是在一般的和描述性的意义上，而非出于限制的目的使用它们，且也应对它们做如此理解。因此，本领域的普通技术人员将理解，在不背离由权利要求限定的所公开的方法和系统的示范性实施例的精神和范围的情况下，可以做出各种形式和细节上的改变。
本申请要求于2006年1月4日提交的韩国专利申请No.10-2006-0001011的优先权，其公开全文引入于此以做参考。

Claims (11)

1.一种相变存储器件，包括：
相变存储单元阵列，其包括：
具有多个相变存储单元的第一存储块，所述多个相变存储单元中的每一个连接于多条位线之一和第一字线之间，
具有多个相变存储单元的第二存储块，所述多个相变存储单元中的每一个连接于所述多条位线之一和第二字线之间，以及
第一和第二下拉晶体管，其共享节点，并用于下拉所述第一和第二字线中的每一条的电压电平；以及
行驱动器，其包括用于上拉所述第一和第二字线中的每一条的所述电压电平的第一和第二上拉晶体管。
2.根据权利要求1所述的相变存储器件，其中，所述第一和第二下拉晶体管包括针对所述第一和第二存储块中的每一个设置的一个或多个晶体管。
3.根据权利要求1所述的相变存储器件，其中，由所述第一和第二下拉晶体管共享的所述节点与地电压连接。
4.根据权利要求1所述的相变存储器件，其中，所述第一和第二上拉晶体管共享一个节点，且由所述第一和第二上拉晶体管共享的所述一个节点与电源电压连接。
5.根据权利要求1所述的相变存储器件，其中，所述第一和第二下拉晶体管为NMOS晶体管，所述第一和第二上拉晶体管为PMOS晶体管。
6.根据权利要求1所述的相变存储器件，其中，所述相变存储单元包括具有相变材料的可变电阻元件和接入元件，所述可变电阻元件响应于流过所述可变电阻元件的电流而具有至少两个电阻值，所述接入元件控制所述电流。
7.根据权利要求6所述的相变存储器件，其中，所述接入元件是与所述可变电阻元件串联的单元二极管。
8.根据权利要求6所述的相变存储器件，其中，所述相变材料由锗、锑和碲构成。
9.一种相变存储器件，包括：
包括多个相变存储单元的第一存储块，所述多个相变存储单元中的每一个连接于多条位线中的每一条和第一字线之间；
具有多个相变存储单元的第二存储块，所述多个相变存储单元中的每一个连接于所述多条位线中的每一条和第二字线之间；以及
第一和第二下拉晶体管，其下拉所述第一和第二字线的每一电压电平，并共享节点。
10.根据权利要求9所述的相变存储器件，其中，所述第一和第二下拉晶体管是针对所述第一和第二存储块中的每一个设置的一个或多个晶体管。
11.根据权利要求9所述的相变存储器件，其中，由所述第一和第二下拉晶体管共享的所述节点与地电压连接。
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