TWI363375B - Memory device, memory circuit and semiconductor integrated circuit having variable resistance - Google Patents

Memory device, memory circuit and semiconductor integrated circuit having variable resistance Download PDF

Info

Publication number
TWI363375B
TWI363375B TW093140507A TW93140507A TWI363375B TW I363375 B TWI363375 B TW I363375B TW 093140507 A TW093140507 A TW 093140507A TW 93140507 A TW93140507 A TW 93140507A TW I363375 B TWI363375 B TW I363375B
Authority
TW
Taiwan
Prior art keywords
memory
resistance
pulse
variable resistor
voltage
Prior art date
Application number
TW093140507A
Other languages
English (en)
Other versions
TW200531153A (en
Inventor
Shunsaku Muraoka
Koichi Osano
Ken Takahashi
Masafumi Shimotashiro
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Publication of TW200531153A publication Critical patent/TW200531153A/zh
Application granted granted Critical
Publication of TWI363375B publication Critical patent/TWI363375B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/78—Array wherein the memory cells of a group share an access device, all the memory cells of the group having a common electrode and the access device being not part of a word line or a bit line driver
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Description

1363375 九、發明說明： 【發明所屬之技術領域】 本發明係_-種記憶裝置、-種記㈣路及 體電路，而各制其電阻隨聽加聽上的魏細改積 【先前技術】 隨著電子設備之數位技術的近來發展，為了儲存 資料，故對非依電性記憶體的需求已逐漸增大。詳 容量之記紐、寫人所需之解_低、更快之寫人° $更大 及更長之壽命與其它的需求已逐漸進一步增大。^^度、 的外部記憶體使用’其中利用將電子注入設 閘部的浮置閘之機致而達成非依電性。 守菔1：日日體之 然而，此種快閃記憶體具有許多缺點 寫入時間、短暫的可重寫壽命、及難以增大的J 小化）。因此’為了解決快閃記憶體的這些 今&極 記憶趙仍具有缺點，例)。然而’這些 的高寫入功率及OUM之短暫的可小化 固態記憶體的所有需求。就可克服 改厂休斯頓大學發明一種利用脈衝電壓而 6 204 D9 Κ 的電阻值之技術（美國專利案第 與極高的汰產而良^ 【發明内容】 根據本發明之一實施樣態，一種記憶裝置係包括一第一可變 1363375 ，阻器及-第二可變電阻器。第—與第二可變電 货、第二端子之間呈串聯連接。第—可變電阻器連接於第 之間，且第—可變電阻器之電阻值係依照施加於第-i Z連接於第三端子與第二端子之間，且第二可變電 施加於第三舒與第二端子之間的脈衝電麼之極性而增 t憶裝置中’在第-端子與第三端子之収在第三端子盘 第一糕子之間施加特定脈衝電壓而使第一與第二 ^ 個的電阻值呈可逆的變化，藉以記錄—位元或多位各 另一方面，若藉由施加於第一端子的第一電 二 下之型態。 ㈣阻㈣）而使記憶裝置形成為以 在半導體基板之上形成具有源極 =緣層而覆蓋住電晶體。在保護絕緣層 變電阻材料所構成的可變電阻層。在可變 一個電連至接觸栓塞的導電層。 /和一源極之其中 各個Ϊ22ΪΪ:可ϊΐΓί極與導電層之間的電脈衝使位在 訊。此外，電晶體係當作開關使用了 元之資 使用。 玟5己憶裝置可當作記憶單元 藉由此記憶裝置，即可實現免於有 1363375 等習知非依電性固態記憶裝置之缺點 根據本發明之又一實施樣態，、二籀:電性固態記憶裝置。 記憶區塊；一第二記憶區塊；及—二fe電路係包括··一第一 憶區塊係連接於第-節點與第二節點之二塊f擇電晶體。第-言e 與第-節點與第二節點之間的第一第-區塊選擇電晶體 憶區塊係連接於第三節點與互二二，塊呈串聯連無。第二記 記憶區塊與第-區塊選擇電晶體互^目^ 連節點則使第一 塊係包括呈串聯連接之複數之記 接、—各第一與第二記憶區 憶單元係包括可變電阻器與數之記憶單元的各記 子與第二端子之間，且其電阻值 =阻器係連接於第一端 子之間的電贿而改變。電晶體與端子與第二端 變電阻器呈並聯連接。 子/、第一端子之間的可 根據本發明之再一實施樣態，一 記憶區塊；-第-區塊選擇電晶體；: -第- 區塊呈串聯連接。第二記憶區塊係連接間的第一記憶 間。第二區塊選擇電晶齡第 二自卩點與第三節點之 電晶二端⑼==變。 於習知具有交點式結構的記憶i置 考符號指示類㈣元件Γ⑽明本發明。在圖示中’相似的參 【實施方式】 1363375 以下參見附圖，俾詳細說明本發明之實施例。在附圖中，藉 由相同的標號代表相似或相對之元件且免於重覆說明。 3 <可變電阻器之基本結構與特性> ' 首先’以下說明本發明之實施例中所使用之可變電阻 本結構與基本特性。 土 ’ 實施例中所使用之可變電阻器係具有其電阻值依照所施加之· 電脈衝的極性而增大/減小的特性。圖i顯示其基本結構。在此 可變電阻器中，在基板4之上設置電極3、在電極3之上沉積具有 可變電阻的材料2、且在可變電阻材料2之上設置電極〗。在此情 況中，使用Si作為基板4、使用pt作為電極3、使用Pr^Ca^MnC^ (PCMO)之CMR材料作為可變電阻材料2、且使用Ag作為電鲁 極1。美國專利案第6,204，139號揭露：PCMO材料具有其電阻值 隨著所施加之脈衝電壓（在此情況中，如施加於電極丨與、3之間 的脈衝，壓）的脈衝數目而改變（增大/減小）的特性/且變化的 方向隨者所施加之電壓的極性（在此情況中，如施加於電極丨與3 之間的脈衝電壓之極性）而異。然而，此習知專利之中並未教示 其初始狀態。因此，本發明人檢驗：當對在7〇〇〇c的基板溫度藉 由滅鍵而沉積之PCMO材料2施加不同之極性脈衝電壓時，電阻 如何隨著脈衝的數目而改變。檢驗結果如圖2所示。 圖2 (a)顯示：對沉積之後的PCM〇材料2的表面施加負脈 衝電壓（電壓：-4V及脈衝寬度：i〇ns)時，電阻的變化情形（藉 # 以將電極1設成負且將電極3設成正）。電極1之正下方的pcM〇 材料2之局部（可變電阻部）2a顯現出以下傾向。在沉積之後， 局部2a具有約301ίΩ的極大電阻值R (在所施加之脈衝電壓的數 目為零的狀態時）。隨著脈衝數目的增加’在已施加約二十九個脈 衝之後，電阻值R減小至約100Ω。接著，反轉極性且施加正脈衝 - 電壓（電壓：+4V及脈衝寬度：l〇ns)(藉以將電極1設成正且 將電極3設成負），俾使電阻值R增大且在第三十九個脈衝時到達 9kil。之後，再次反轉極性且施加負脈衝電壓（電壓：_4V及脈衝 8 1363375 寬度：10ns)(藉以將電極1設成負且將電極3·設成正），俾使電 阻值R再次減小。如此一來，如圖3 (a)所示，具有經由圖2⑷ 之$理，可將其電阻值R之初始值設定在或之可變電 ，器α係具有以下特性：藉由對薄膜表面（電極1)施加正脈衝電 f而使電阻值R増大且藉由施加貞脈衝電壓喊f崎R減小。 =正脈衝電義加於具有憾之修值R的薄絲面（電極i ) 時’電阻將不再增大。當負脈衝電壓施加於具有100Ω之電 阻值&的_表面（電極Ο時，電阻值R將不再減小。 输雪ΐ ί ϋ _示：對沉積之後的PCM〇材料2的表面施加正脈 以將電極Ϊ^+4ν及脈衝寬度：1GnS)時，電阻的變化情形（藉 正且將電極3設成負)。電極1之正下方的_ 月邻2a且。右變電阻部）顯現出以下傾向。在沉積之後， ΐίΪ 著脈衝數目的增加，在已施加約二十九個脈 衝 士反轉==在電=個= 其電阻值R之初始似絲獅Ω 壓電極1)施加負脈衝電 當負脈衝電歷施而使電阻似減小。 時，電阻值Rmf ^電值的缚膜表面（電極】） 阻值R _絲（^ 麵之電 在此例子中，為了古二? ％值&將不再減小。 加於_材料電===定j成施 在電路圖_中， 9
I 1363375 • . * 魏
^二若，圖3所示之電路符號代表前述說 ==同時說明可變電阻器《與P兩者的特性。；Ϊ: 衝雷靨二，目二器广、電路符號定義$ :當如箭號的箭頭施加正脈 則電阻值们增大’且當如箭號的箭頭施加負脈衝電磨時， ί pIL P 在此可藉由® 3所示之電路符號代表可變 (實施例1) 〈記憶裝置的構造>
圖4 (a)顯不根據本發明之第一實施例的記憶裝置之構造。 在记憶裝置巾，其電阻值隨著施加於其上的電脈衝之極性而 的可變電阻器5與6在電源端子7與電源端子8之間呈串聯連接。 使輸V輸ilj軒9連接至職連接可變餘n 5與6的互連節 點。經由圖2舆圖3所示之初始化處理而將可變電阻器5之初始 電=值設定在_。當用⑽輸人/輸出端子9設定成正的脈衝 電壓施加於輸人/輸出端子9與電源端子7之間時，射變電阻 器5的電阻值係增大，反之，當用以將輸入/輸出端子9設定成 負，脈衝電壓施加於之間時，則其電阻值係減小。經由圖2與圖3 戶斤示之初始化處理而將可變電阻器6之初始電阻值設定在9kQ。 當用以將電源端子8設定成正的脈衝電壓施加於電源端子8與輸 入/輸出端子9之間時，則可變電阻器6的電阻值係增大，反之， 當用以將電源端子8設定成負的脈衝電壓施加於之間時，則其電 阻值係減小。 <記錄資訊到記憶裝置之中> 為了將資訊記錄在上述記憶裝置之中，故如圖4 (a)所示， 對輸入/輸出端子9施加記錄脈衝電壓（電壓：+4v及脈衝寬度： 10ns) ’而輸入/輸出端子9則具有施加於電源端子7與8之接地 電壓GND。在此情況中，對可變電阻器5之箭號的箭頭（即對輸 入/輸出端子9)施加正脈衝電壓且對可變電阻器6之箭號的箭頭 1363375 施加負脈衝電壓。因此，如圖4⑻所示， I可變電阻目的增加，可變電阻器5之電阻值11係增大 阻值㈣各自朝==之: 態為I、θ〇/=1 設：所施加之脈衝的數目為零時的狀 所施加之脈_數目&1時的；^為(0、小 叙中的-個狀態轉變成另-狀態，俾能記錄 <從記憶裝置重現資訊> 的絕(如圖υ亦具有以下特性:當所施加之電壓 ^更低的話’魏夠量測可魏阻部2a 昼 即可從圖4之記憶裝置重現資訊。 值欄此種特性， 現中 記錄脈衝電壓的重現電壓(例如+lv)。接著’ 9取出輸出電壓。此輸出電壓如圖5⑻所示。輸出電以 _值’繼現元之多值資3^。 7 J 8^^ 負極性之纽脈衝賴（電壓：_4V及脈衝寬度：iGns‘ 錄之脈=極，反。在此情況中，對可變電阻H 5之箭號 (即對輸輸出端子9)施加負脈衝電壓且對 g二 號的箭頭（㈣麵端子8)施加正脈衝賴。因，前 所示，隨著脈衝數目的增加，可㈣阻器5之電阻值尺二上且) 1363375 可變電阻器6之電阻值R係增大。藉由施加與記錄時之脈衝數目 相同的脈衝數目，則可將可變電阻器5與6之電阻值尺重設 初始狀態時的值。 "^ <變化例> i 在圖4 (a)之記憶裝置中，在記錄與重設的期間施加以下脈 衝電壓。 在將資訊§己錄到記憶裝置之中時，對輸入/輸出端子9施加 記錄脈衝電壓（電壓：+2V及脈衝寬度：10ns)，且與記錄脈衝同 步地對電源端子7與8施加與記錄脈衝之極性相反的脈衝電壓（電 1 壓.2V及脈衡寬度.10ns)。在此情況中，對可變電阻器$之箭 號的箭頭（即對輸入/輸出端子9)施加正脈衝電壓（+4V)且對φ 可變電阻器6之箭號的箭頭（即對電源端子8)施加負脈衝電壓 (4V)。因此，電阻將呈類似於圖4 (b)所示之情況產生變化。 在重設中，對輸入/輸出端子9施加與記錄時之極性相反的 負極性之重設脈衝電壓（電壓：-2V及脈衝寬度^3ns)，且與重 s更脈衝同步地對電源端子7與8施加與重設脈衝之極性相反的脈 衝電壓（電壓：+2V及脈衝寬度：10ns)。在此情況中，對可變電 阻器5之箭號的箭頭（即對輸入/輸出端子9)施加負脈衝電壓 (-4V)且對可變電阻器6之箭號的箭頭（即對電源端子8)施加 正脈衝電壓（+4V)。因此，電阻將呈類似於圖6 (b)所示之情況 產生變化。 雀 (實施例2) <記憶裝置的構造> - 圖7 (a)顯示根據本發明之第二實施例的記憶裝置之構造。 記憶裝置之中的可變電阻器ό之初始電阻值係經由圖2與圖3所 . 示之初始化處理而設定在9Idl。當用以將電源端子8設定成正的 · 脈衝電壓施加於電源端子8與輸入/輸出端子9之間時，可變電 阻器6之電阻值係減小，且當用以將電源端子8設定成負的脈衝 電壓施加於之間時，其電阻值係增大。構造之中的其它元件係類 12 1363375 似於圖4 (a)所示者。 <記錄資訊到記憶裝置之中> 為了將資訊記錄在記憶裝置之中，故如圖7 (a)所示，對輸 ， 入/輸出端子9施加具有正脈衝（電壓：+2V及脈衝寬度：i〇ns)、 與負脈衝（電壓：-2V及脈衝寬度：i〇ns)的記錄脈衝電壓、與 記錄脈衝電壓同步地對電源端子7施加於具有兩個負脈衝（各脈 衝電壓.-2V及各脈衝寬度：i〇ns)的脈衝電壓、且與記錄脈衝 电壓同步地對電源端子8施加具有兩個正脈衝（各脈衝電麼：+2v 及各脈衝寬度· l〇ns)的脈衝電壓。如此一來，對可變電阻5 之箭號的箭頭（即對輸入/輸出端子9)施加正脈衝電壓（+4v) 且對可變電阻器6之箭號的箭頭（即對電源端子8)施加負脈衝電鲁 壓（-4V)。因此，如圖7 (b)所示，隨著所施加之脈衝數目的增 加，可變電阻器5的電阻值R係增大且可變電阻器6的電阻尺係 減小。依此方式，藉由施加脈衝電壓，兩個可變電阻器5與6之 電阻值R係各自姆與其初始值減之方向改變，藉以記錄資訊。 <從記憶裝置重現資訊> 如同第一實施例，在重現中，對電源端子7施加接地電壓GN〇 且，電源端子8施加低於記錄脈衝電壓的重現電壓（例如+lv)。 接著，從輪入/輸出端子9取出輸出電壓。此輸出電壓係類似於 圖5 (b)所示者。 、 〈記錄狀態的重設> 鲁 為了重圮憶裝置的記錄狀態，故對輸入/輸出端子9施加 具有正脈衝（電壓：+2V及脈衝寬度：版）與負脈衝（電壓： ~ V及脈衝寬度：1Gns)的重設崎電壓、與重設脈衝電顧步 電源端？ 7施加具有㈣正脈衝（各脈衝電壓：+2V及各脈 工度.10ns)的脈衝電壓、且與記錄脈衝電屢同步地對電源端 . 施加具有兩個負脈衝（各脈衝電壓：—2V及各脈衝寬度：腕） 入°如此一來’對可變電阻器5之箭號的箭頭（即對輸 /輸出端子9)施加負脈衝電壓（―4V)且對可變電阻器6之箭 13 1363375 .號的前頭（即對電源端子8)施加正脈衝電壓（+4V)。因此 =於，6 (h〇所不之情況，隨著所施加之脈賊目的增加， 電阻盜5之電阻值议係減小且可變電㈣6之電阻值以系增大。 施ί與記錄時相同之脈_的數目’就可將；變電 阻裔5與6之電阻值R重設成各自的初始狀態。 电 (實施例3 ) <記fe體陣列電路的電路構造> ^ 8顯示根據第三實施例之記憶體陣列電路的電路構造。 Ϊ路為將第二實施例（如圖7)所述之記憶裝置併入ΐ 曰曰體电路之中的例子。在記憶體陣列電路中，將複數之 = =〇0 列與行，亦即呈矩陣形態。將複數之字元線^、 ίί=2、Ρ1Ι?、...排列成列。除了顯示記憶體陣列電路3 :=之局:f_及電—= 電晶^=體_。
Pla之間的呈串聯連接。電晶體T1〇〇具有連接^ =鍍線 wi或W2的閘極。使可變電阻器6連接於互連節點4, = frT1、00與可變電阻器5 ’與相關之電鍍線m之間、; 的没極（或源極）、使電源端子7連接 g至電曰 初始化處㈣奴在刚Ω之初始電崎 子9，成正的脈衝韜施加於輸人/輸㈣ 之間時，可變電阻器5之電阻值係增大，；，鳊子7 端子9設定成負的脈衝電壓施加於之間時，二值二(輸出 變電阻器6具有經由圖2與圖3所示之初始; 1 11363375 之初始電阻值。當用以將輸入/輪屮 :加於輸入/輸出端子9與電源端子 電阻值係增大，且當用以將輸入/輪 器6之 壓施加於之間時，其電阻值係減小出端子9狄疋成負的脈衝電 <記憶體陣列電路的橫剖面結構> ，^示圖8之記憶體陣列電路的橫剖面 陣列電路中，將記憶單元MC100形成為以下型離。首 ，基板1001之中形成汲極職與源極職b f 間的閘極氧化膜1，形細極_而覆蓋板 ” 1其 ，=晶體。電晶體TI。。上=〇〇5= 在保蠖絕緣膜1005之上形成導電膜1〇〇7。藉由濺铲 料麵励7。導魏1⑽7無_係經由 接觸栓塞1006而互相連接。在可變電阻膜剛 馳與歷b。依此方式，即可形成記憶單元Mcl〇〇l成兩電極 當特定脈衝電壓施加於電極1009a與導電膜1〇〇7之 在電極1G·之正下方的可變電阻膜麵之局部（雷^ 1008a )的f阻值係增大//減小。當特定脈衝電壓施加於電極聊b ,、導電膜1GG7之間時，位_極1G()9b之正下方的可變電阻膜 1008之局部（可變電阻部1〇_)的電阻值係增減小 、 記憶單元MC100 + ’即可使用可變電阻部麵續1〇〇 憶裝置’俾利用可變電阻部10_與1〇_之電阻的變化^ 一個或更多位元之資訊（位元資料）。 :子 同時參見圖8，使汲極1002a連接至位元線B1。使閘極丨〇 連接至字元線W1或W2。接觸栓塞1〇〇6係相當於輸入/輪出 子9。位在電極l〇〇9a之正下方的可變電阻膜1〇〇8之局部 電阻部1008a)係相當於可變電阻器5。位在電極1〇〇%之正 的可變電阻膜1008之局部（可變電阻部1008b)係相當於 阻器6。 、J变·电 <尺寸> 15 1363375 保護絕緣膜1005之厚度僅需足以防止閘極ι〇〇4與導電膜 =07互相電連即可。導電膜1〇〇7之寬度應至少需足以使&觸检塞 1006與y變電阻部1008a與1〇〇8b互相電連。僅需在導電膜〗⑽7 之寬度範圍之内形成電極l〇〇9a與1009b即可。依此方式，導電 膜1007與電極i〇09a、1009b之間將產生電場。電極1〇〇93與1〇〇卯 僅需隔開足⑽止電極l_a與導電膜膽之騎產生的電場影 響到電極1009b的一距離即可。依此方式，可分別地對可變電阻 部1008a與l〇〇8b施加脈衝電壓。 士在此實施例中，圖9之各記憶單元Mcl〇〇的寬度為〇28μιη、 可變電阻冑1GG8的厚度為〇·05μιη、保護絕、賴励5的厚度為 〇.4μιη各電極i〇〇9a與l〇〇9b的寬度為〇.〇9μιη。導電膜1〇〇7的 寬度為0·28μηι，與記憶單元MC1〇〇的寬度相同。電極1〇〇9&盥 1009b之間的距離為〇.1μιη。 /、 <使用之材料> 在此實施例中’使用pr〇7Ca〇jMn〇3 (pCM〇)之CMR材料 作為可變電阻膜1008、使用Pt作為導電臈1〇〇7、且使用Ag作為 電極1009a與100%。此外，使用Si作為基板1〇(n、使用Si〇2 作為閘極氧化膜1003、使用多晶沿作為閘極1〇〇4、且使用w 作為接觸栓塞1006。 <記憶體陣列電路的操作> —記憶断舰路係具有記錄模式、重設模式與重現模式且將 一元或多值資訊（位元資料）記錄在記憶單元MC1〇〇之中。以 將詳細說明之。 <記錄模式> ▲以下參見圖10 (a)與圖1〇⑻，俾說明將資訊（位元 ^錄在圖8與圖9所示之記憶單元—⑽之中的記錄模式。 ，阻部1008a (可變電阻器5)具有經由圖2與圖3所示之初始化 處理而設定在100Ω之初始電阻值。㈣⑽導鎮聰設定 正的脈衝電壓施加於導電膜1〇〇7與電極1〇〇9a之間時，其電阻值 1363375 « 1007 吋，、電阻值係減小。可變電阻部1008b ( 由圖2 = 3所示之初始化處顧設定在船變之^電 用以將導電膜1007設定成正的脈衝電塵施加導^ 極讎之間時，其電阻值係增大，且當用以將導J= 成負，脈衝電壓施加於之間時，其電阻值係減小。、 ^先’對與供資訊記錄在其中之記憶單元MC1⑻有關的兩個 電鍍線加加辭的脈衝錢。詳言之，對兩個電麟之其中一個 (在ί匕Ϊ況下為Ph)施加具有兩個負脈衝（各脈衝電壓：-2V及 各脈衝寬度：IGns)的脈衝電壓，且對另外—個（在此情況下為 P1 b ),施加具有兩個正脈衝（各脈衝電壓：+2v及各脈衝寬度··丨〇出 的脈衝電壓。 其次，對與供資訊記錄在其申之記憶單元MC100有關的字元 線（在此情況下為wi)施加特定電壓，藉以使電晶體T1〇〇變成 導通。 接著，對與供資訊記錄在其中之記憶單元MC1⑻有關的位元 線（在此情況下為3】）施加具有正脈衝（電壓：+2v及脈衝寬度： 10ns)與負脈衝（電麼：—2v及脈衝寬度：i〇ns)的脈衝電塵，且 同步地對兩個電鍍線（Pla、plb)施加脈衝電壓。 ^施加於位元線B1的脈衝電壓係經由電晶體T100而施加於可 變電阻部1008a與1008b。可變電阻部i〇〇8a之電阻值R係依照所 施加之脈衝電壓而從1〇〇卩增大至9]ζΩ，且可變電阻部i〇〇8b之電 阻值R係依照所施加之脈衝電壓而從91^減小至1〇犯（從圖1〇 (b)所示之第一至第十個脈衝）。 依此方式，可變電阻部l〇〇8a與1〇〇8b之電阻值R係依照施 加於位元線B1之脈衝電壓所施加的數目（脈衝的數目）而呈階梯 式地增大/減小’藉以將資訊寫入記憶單元MC1〇〇之中。亦即， 可依照可變電阻部l〇〇8a與i〇〇8b之電阻值R而設定儲存狀態。 例如’假設：可變電阻部1008a之電阻值r為100Ω時的狀態相 17 1363375 於「1」可上008a之電阻值R為9kn時的狀態相當 」耵通，就忐夠儲存二元資訊。 <重設模式> 、 以下參見圖10 (a)與圖10 (b)，俾 2已寫人資訊的記憶單元MCHK) i重8假 記錄模式而使可變電 疋董叹模式。假叹·經由上述 1008b之電阻信R炎1Λ°ΛΡ 1〇〇8a之電阻值尺為91^且可變電阻部 時）。 為〇〇Ω (亦即在圖⑴（b)所示的第十個脈衝 電鍍之記憶單元Μ，有關的兩個 (在此情打。心之’對兩個魏線之其中一個 各脈衝賞声· 施加具有兩個正脈衝（各脈衝電壓：+2V及 ίΓίϋ)的脈衝電壓，且對另外—個（在此情況下為 的2衝電壓:有負脈衝（各脈衝電壓：一2V及各脈衝寬度：10ns) 繞與要從其巾職資訊之記憶單元MCIGG有關的字元 導通。^況下為wi)施加特定電壓，藉以使電晶體11〇〇變成 蠄m样、Ί、要從其中刪除資訊之記憶單元MC100有關的位元 ίη \ ^況下為施加具有正脈衝（電壓：+2V及脈衝寬度： J負脈衝（電UV及脈衝寬度：10ns)的脈衝電壓，且 δ 子兩個電鍍線（卩以與卩化）施加脈衝電壓。 施加於位元線B1的脈衝電壓係經由電晶體 T100而施加於可 =電P且部1叫與1()_。可變電阻部1()術之電阻值R係依照所 施加之脈衝電壓而從9kn減小至100Ω，且可變電阻部 1008b之電 阻值巧依照所施加之脈衝賴而從議_大至⑽（從圖1〇 (b)所示之第十一個至第二十個脈衝）。 依^方式’若對各可變電阻部1008a與1008b施加與記錄模 式中所施加之脈衝電壓相反極性之脈衝電壓達與記錄模式相同的 ·*人數時，則可重设寫入記憶單元Mci〇〇之中的資訊。亦即，可將 !363375 可變，Pf部1008a與1008b的儲存狀態重設成其初始狀態。 若每次十個脈衝地交替重覆進行前述記錄模式與重設模式的 話’可變電阻部l〇〇8a與i〇〇8b之電阻值r將如圖1〇 (b)所示 般地呈規律變化。 <重現模式> 以下說明讀出寫入圖8與圖9所示之記憶單元MC100之中的 資訊（位元資料）之重現模式。 首先，對與從其中讀出資訊之記憶單元Mcl〇Q有關的兩個電 鍍線之其中一個（在此情況下為pia)施加接地電壓。- 其次’對與從其中讀出資訊之記憶單元Mcl〇〇有關的字元線
(在此情況下4 W1)施加特定電壓，藉以使電晶體T1〇〇變成導 通0 ^者，對另外一個電鍍線（在此情況下為pib)施加重現電壓 於必須保持各個可變電阻部丨驗與丨祕之電阻值（儲 加之重贼壓v〇之絕對值（振幅）係小於在記 時施加於位元線bi的脈衝電壓(正或負脈衝) 加於電錢、線Plb之重現電壓vo施加於可變電阻部
臟之==康之^!^ L008b之電阻值R與可變電阻部 B1。假設可來的輸出龍偏輪出至位元線 驗，二電 電壓V⑽表示成VGUt=R^Ra+R^Q輸出至位喊的輸出 作用ΪΪ = 十次且接著重設模式中的脈衝 11 (a) 〇 ® η R ^ 係隨著可變編卩職與丨麵V〇ut 1363375 依此方S，在本實施例之記憶體陣列電路中，能夠以高分 能力重現不同之雄狀態，且不僅可記錄/重現—位元的資訊、 更多位元的資訊。例如，若當時可變電阻部（1〇〇8a、l〇〇8bj 電阻值R為（100Ω、9kQ)時的輸出電壓v〇ut相當於「〇 變電阻部⑽8a、1008b)之電阻值R為⑽、臟） 出電壓Vout相當於的話，就能夠讀出一位元的資訊。若使 依照脈衝的數目所決定之可變電轉（1_a、麵b)之電阻 在（100Ω、9kn)與（9kn、100Ω)之間的複數個狀態與複數之 位元聯繫在一起的話，就能夠記錄/重現多位元的資訊。 <可變電阻部之電阻變化較小的情況> 以下參見圖12 (a)與圖12(b)’俾說明可變電阻部1〇〇8a 與1008b之電阻值的變化較小的情況。 一般而言，記憶裝置之特性將隨著用於不同之記憶體陣列之 中而異，且設置在相同的記憶體陣列之中的記憶裝置之特性亦相 異。由於此種差異，故各個記憶裝置之電阻值並不會呈一致的變 化，亦即將存在「一個記憶裝置之電阻值的上限大於預期的電阻 值且另一個記憶裝置之電阻值的下限小於預期的電阻值」之情 況。依此方式，由於如記憶單元MC100之所在位置的因素，故構 成記憶單元MC100之可變電阻部i〇08a與1〇〇8b的電阻變化將較 小。在此情況下，若利用可變電阻部之電阻變化的特性儲存資訊 的話，過小的電阻變化將使分辨能力降低，故無法讀出寫入的 訊。另一方面，在本實施例之記憶單元MC1〇〇中，各個可變電阻 部1008a與l〇〇8b之電阻值的變化為互補型態，且將根據這些電 阻值之比例而來的電壓當作輸出電壓Vout加以輪出。如此一 &， 如圖12 (a)所示’例如，即使可變電阻部100%與i〇〇8b之電阻 值=僅分別為圖11 (a)所示之一半，但如圖12 (b)所示，輸出 電壓Vout仍實質與圖u (b)所示相同。依此方式，即使電阻變 p由於所在位置而異，但仍可以高分辨能力重現不同之記錄狀 態。利用此特性將允許進一步減小在寫入時所需施加之電脈衝的 1363375 電壓。 〈效果〉 上Ϊ述，林實關之記,隨_電路巾，寫續需的時 間極短，亦即10nsec，且寫入時所需的電壓可低至4乂，因此可 ίϊί技術所無法賴喊小寫人·與狀迷度與減的壽命 此外，兩個可變電阻器5 ( 1008a)與6 (l008b)呈串聯連接 值呈互補地變化。如此—來，可達成穩定操作而作為記 憶裝置且可大幅提高大量生產良率。
其本身當作記憶區域之可變電阻膜1〇〇8係以沉積之薄膜的形 匕^以使用且不須精細圖案化，因此相較於習知記憶裝置而古， 此薄膜適用於大量生產。 ° ι_ & ’僅需在導電膜1GG7之寬度的局部之上形成電極 a /、100%。如此一來，若在大區域之上形成導電膜1〇〇7時， 亦可擴大電極1009a與100%可形成的區域。因此，將更容易形 成電極。 又，利用電阻變化當作寫入資訊的技術時，將有利高密 之微小化不會造成嚴重問題。 <變化例>
在前述例子中，在重設時，施加具有與記錄時相同之絕對值 但相反之極性的電壓。又，在重設時可施加比上述電壓 壓。接著，可減小重設脈衝的數目。 就可變電阻膜_而言，可使用具有PrG7Ca〇3Mn〇3(PCM〇) 鈣鈦礦結構之氧化物。然而，亦可使用另一巨型磁阻材料、高溫 超㈣材料（例如 pri.xCaxMn〇3(； PCMC〇、LaS]rMn()3、⑽ae。&) 或具有鈦鐵礦結構之非線性光學材料（例如LiNb0 )。 ^^ 況中，皆可獲得相同的效果。 隹禋匱 使用具有詞鈇礦結構之PCMO材料的可變電阻膜1〇〇8係藉由 濺鍍加以形成。又’亦可使用其它的薄膜沉積方法（例如CVD、 21 1363375 MOCVD、旋塗法與雷射消蝕）。 此=’使用Pt作為導電膜1〇7的材料。然而，並不僅限於此 =，亦可使用由 Ag、Au、Ir、Ru、Ti、Ta』、Cu、Ru〇3、
Ru〇2 ' SrRu〇3 ' LaCo〇3 ' SrCo03 > LaSrCo03 ^ TiN ^ TiOx > ·Ύ3〇ΓIr〇2、TaSiN與MoN之其中一個所構成之材料或由上 述7G素之中的兩個或更多個所構成之材料。 又，使用Ag作為電極10〇93與1〇〇91)的材料。然而，並不僅 =於此材料，亦可使用由Cu、Ag、pt、Au、、Ru、ώ ^其巾-個所構成之材料或由上述元素之巾的兩個或更多個 所構成之材料。 (實施例4) 圖13顯示根據第四實施例之記憶斜列電路的橫剖面結構。 此記隐體陣列電路中，省略圖9之中位在可變電阻部與 1〇,之間的可變電阻膜1008之局部。此結構之其它元件與圖9 之中的其它元件相同。 在圖13之記憶體陣列電路中，各記憶單元Μα〇〇具有〇 25μιη •^度、可變電阻膜1_具有αΐμιη之厚度、保護絕緣膜腦 :有0.4μιη之厚度、且電極1〇〇9a與1〇〇%各具有〇 〇9μιη之寬度。 導電膜10〇7具有〇.25卿之寬度，而這與記憶單元Μα〇〇之寬度 相同，且，極1009a與100%之間的距離為〇〇7μιηβ 在此記憶體陣列電路中，可變電阻部1〇〇8a與1〇〇8b之間並 ，可變電阻膜1〇〇8,故電極聊績導電膜1〇〇7之間所產生的電 场並不會影響到電極l〇G9b。如此-來，相較於第三實施例而言， 電極1009a與100%之間的距離係縮短，故能縮小記憶單元MC1〇〇 的尺寸。 (實施例5) <記憶體陣列電路的電路構造> _根據第五實施例之記憶體陣列電路係包括圖M所示之記憶單 兀MC200 ’其取代圖8之記憶單元MC1〇〇。此構造之其它元件則 22 1363375 與圖8之記憶體陣列電路的其它元件相同。 記憶單元MC200係包括可變電阻器5與6及電晶體T1〇〇。 s己憶單TCMC200之可變電阻器6具有經由圖2與圖3所示之初始 化處理而設定在9kH之初始電阻值。#用崎電源端子8設定成 正的脈衝縣施加於電源端子8與輸人/輸出端子9之間時，可 變電阻器6之電阻健增大’且當用轉電源端子8設定成負的 脈衝電壓施加於之間時，其·值係減小。記憶單元Mc雇之盆 它兀件則與圖8所示之記憶單元“^㈨的其它元件相同。 〈記憶體陣列電路的橫剖面結構〉 圖^4之記憶體陣列電路的橫剖面結構與圖13之記憶體陣列 電路的橫剖面結構相同。可變電阻部1〇〇8a (變 經由圖2與圖3所示之初始化處理而設定在臟U電)阻值有 當用以將導電膜1007奴成正的脈衝電壓施加於導電膜刚7盘 電極jOO%之間時，可變電阻部1〇〇8a之電阻值係增大，且當用、 以將導電膜1GG7設定成貞的脈衝電壓施加於之間時，其電阻值 減小:可變$阻部lGG8b (可變電阻器6)具有經由圖2與圖3所 不之初始化處理而設定在9kn之初始電阻值。相以將導電膜 1007設定成負的脈衝電壓施加於導電膜1〇〇7與電極1〇獅、 可變電阻部1008b之電阻值係增大，且當用以將導電膜1〇〇7 設定成正的脈衝賴杨於之啊，其電贿係減小。 <§己憶體陣列電路的操作> -電路ΐ有記錄模式、_式與重現模式且將二 凡或多值貝訊（位元資料）記錄在記憶單元·· 將詳細說明之。 r <記錄模式> 以Z气，圖15 (&)與圖15⑻’俾說明將資訊（位元資料） 記錄ίΐ ί掛所示之記憶單元MC200之中的記錄模式。 β ^供資概錄在其巾之記料元MC2GG錢的兩個 電鍍線（在此情况下為Pla與Plb)施加接地電麼GND。 23 1363375 其次，對與供資訊記錄在其中之記憶單元MC2〇〇有關的字元 ，（在此情况下為wi)施加特定電壓，藉以使電晶體T1〇〇變成 導通。 接著，對與供資訊記錄在其中之記憶單元]^(：2〇〇有關的位元 線（在此情況下為Β1)施加正脈衝電壓（電壓：+4V及脈衝寬度： 10ns)。
施加於位兀線B1之脈衝電壓係經由電晶體T1〇〇而施加於可 ^電阻部1_3與1G_。可魏阻部1GG8a之電阻㈣係依照所 施加之脈衝電壓而從1〇〇Ω增大至9kQ，且可變電阻部1〇〇肋之電 P且值R係依照所施加之脈衝電壓而從9kQ減小至ι〇〇Ω (從圖15 (b)所示之第一至第十個脈衝）。 依此方式，可變電阻部與l〇〇8b之電阻值R係依照施 1 口 元，B1之脈衝電壓所施加的數目（脈衝的數目）而呈階梯 式地增大/減小，藉以將資訊寫入記憶單元MC2〇〇之中。亦即， 可依,¾可蜒電阻部1〇〇如與1〇〇81)之電阻值R而設定儲狀態。 <重設模式> ' 国下f見圖15(a)與圖15(b)，俾說明要將已寫入圖14(及 办w 之"己憶單元MC2〇〇之中的資訊加以刪除之重設模式。 0又=由上述記錄模式而使可變電阻部1008a之電阻值R為9kn
的：部1〇_之電阻值尺為1〇〇Ω (亦即在圖15 (b)所示 的第十個脈衝時）。 雷蚀H對Λ要從其中删除資訊之記憶單元mc200 *關的兩個 在此情況下為Pla與pib)施加接地電壓GN〇。 J :與要從其中刪除f訊之記憶單元MC2⑻有關的字元 情況下為Wl)施加特定電壓，藉以使電晶體™〇變成 雄ΓL對與要從其中刪除s訊之記憶單s MC2GG *關的位元 ; It情況下為B1 )施加負脈衝電壓（電愿：—4v及脈衝寬度： 1Uns)。 24 1363375 施加於位元線B1的脈衝電壓係經由電晶體T1〇〇而施加於 變電阻部1008a與1008b。可變電阻部1008a之電阻值尺係依照 施加之脈衝電壓而從9kQ減小至ι〇〇Ω，且可變電阻部10〇8b^^ 阻值R係依照所施加之脈衝電壓而從100Ω增大至9ka (從圖 (fc)所示之第十一個至第二十個脈衝θ 依此方式，若對各可變電阻部1008a與1008b施加與記錄模 式中所施加之脈衝電壓相反極性之脈衝電壓達與記錄模g相同的 次數時，則可重設寫入記憶單元厘(:200之中的資訊。亦即，可 可變，，部1008a與1008b的儲存狀態重設成其初始狀態。 二若每次十個脈衝地交替重覆進行前述記錄模式與重設模式的 活，可變電阻部l〇〇8a與1〇〇8b之電阻值R將如 般地呈規律變化。 j所不 <重現模式> 一次重現寫入在圖14(及圖π)之記憶單元MC2〇0中的資訊（位 元k料）的處理流程與第三實施例的處理流程相同的。 <變化例> 在圖14 (及圖π)所示之記憶體陣列電路中，在記錄與重設 的期間，藉由以下型態施加脈衝電壓。 一 ° 在將資訊記錄到記憶單元MC200之中時，對位元線Bi施加 f脈衝輕（電壓：+2V及脈衝寬度：1Gns)，且與記錄脈衝同 ，地，電鍍線Pla與Plb施加與記錄脈衝相反之極性的脈衝電壓 —電壓.2V及脈衝寬度：i〇ns)。接著，用以將導電膜1⑼7設 定成正的脈衝電壓（+4V)係施加於導電膜1〇〇7與電極1〇〇%之 ^ ^了I電阻部之電阻值係增大〇此外，用以將電極1〇〇外 e又疋成負的脈衝電壓（_4V)係施加於導電膜1〇〇7與電極1〇〇卯 之門且了I電阻部1008b之電阻值係減小。因此，電阻變化愔 況類似於圖15 (b)所示之情況。 ^ 在重σ又叫'’對位元線B1施加與記錄時相反之極性的負重設脈 衝電壓（電壓：—2V及脈衝寬度：ions)，且與重設脈制步地對 25 1363375 電鏡線Pla與Plb施加與重設脈衝相反之極性的脈衝電壓（電壓： +2V及脈衝寬度：l〇ns)。接著，用以將導電膜1〇〇7設定成負的 脈衝電壓（-4V)係施加於導電膜1007與電極1〇〇9a之間，且可 · 變電阻部1008a之電阻值係減小。此外，用以將電極i〇〇9b設定 成正的脈衝電壓（+4V)係施加於導電膜1〇07與電極1〇〇%之間， · 且可變電阻部1008b之電阻值係增大。因此，電阻變化情況類似 於圖15 (b)所示之情況。。 (實施例6) <背景> 山就使用圖1至圖3所示之可變電阻器的大容量之記憶體LSI 而s，習知揭露具有如圖16所示之交點式結構的記憶體lSI。圖鲁 16之^憶體LSI包括：複數之位元線BL ;及複數之電鍍線pL， 其正父於位元線BL。在各位元線bl之上設置位元線選擇電晶體 111且在各電鍍線PL之上設置電鍍線選擇電晶體112。在位元線 BL與電鍍線pl的各個交叉點設置記憶單元Mc。在各記憶單元 MC之中，使兩電極1〇1與1〇2連接至可變電阻器1〇〇。在記憶單 MC中，當用以將電極1〇2設定成相對於電極1〇1為正的電脈 衝施加於電極101與102之間時，可變電阻器1〇〇之電阻值係增 另一方面，若在可變電阻器1〇〇具有較大之電阻值的狀態下， =將電極102設定成相對於電極1〇1為負的電脈衝施加於電極 與102之間的話’則可變電阻器1〇〇之電阻值係減小。 9 然而，在具有圖16所示之交點式結構的記憶體LSI中，記錄 =間戶^施加之電脈衝將影響到麵之位元線BL與選擇之電錄線 乂又點之記憶單元以外的其它記憶單元’且在重現期間，重. 。號將&選擇之§己憶單元以外的其它記憶單元之中的可變電阻 阻值的影響’因而造成S/N變差。當半導體的尺寸縮小時，· 廷將以成記錄/重現時的錯誤增加。 〈吕己憶體LSI的整體構造> 圖口顯示根據本發明之第六實施例的記憶體LSI的整體構 26 1363375 造。此記憶體LSI600係包括：記憶區塊BKll、BK12、BK21與 BK22;列解碼器10;行解碼器20;電晶體TU、T12、T21與T22 ; 字元線WL11至WL14輿WL21至WL24 ;位元線BL1與BL2 ; 區塊選擇信號線BS11、BS12、BS21與BS22 ;及電鍍線PL1與 PL2。 將記憶區瑰BKll、BK12、BK21與BK22排列成列與行，亦 即呈矩陣形態。 將字元線WL11至WL14與WL21至WL24排列成行。使字 元線WL11至WL14與記憶區塊BK11與BK12聯繫在一起。使字 元線WL21至WL24與記憶區塊BK21與BK22聯繫在一起。 將位元線BL1與BL2排列成列。使位元線BL1與記憶區塊 BK11與BK21聯繫在一起。使位元線BL2與記憶區塊BK12與 BK22聯繫在一起。 ' 使電鍍線PL1與記憶區塊BK11與BK12聯繫在一起。使電 鍍線PL2與記憶區塊BK21與BK22聯繫在一起。 電晶體T11與記憶區塊BK11在位元線BL1之節點N1與電 鍍線PL1之節點N5之間呈串聯連接。使電晶體T11之閘極連接 至區塊選擇信號線BS11。電晶體T12與記憶區塊BK12在位元線 BL2之節點N2與電鍍線PL 1之節點N6之間呈串聯連接。使電晶 體T12之閘極連接至區塊選擇信號線BS12。電晶體T21與記憶區 塊BK21在位元線BL1之節點N3與電鍍線PL2之節點N7之^呈 串聯連接。使電晶體T21之閘極連接至區塊選擇信號線BS21。電 晶體T22與記憶區塊BK22在位元線BL2之節點N4與電鑛線PL2 之節點N8之間呈串聯連接。使電晶體T22之閘極連接至區&塊選擇 信號線BS22。 列解碼器10係從外界接收位址信號且啟動相關之區塊選擇 號線與字元線。 ° 在寫入時，行解碼器20係從外界接收位址信號且根據待寫入 到與位址信號有關的各個位元線與電鍍線之間的資料而増加^脈 27 1363375 衝。另一方面，在讀取時，行解碼器2〇盥 線加特定‘=== ，成記=值值而賴輸出到外界。 圖^^記憶區塊如1的内部構造。記憶區塊BK11 係包括記憶早το MCI至MC4。記憶單元Μα至腦
2=4電之綠節點N5之間呈串聯連接。使記憶單元L 體至MC4係包括可變電阻器刚、電極i〇i t 二 T!。，電阻器100係連接於電極1〇1與1〇2之間。可 1Ϊ加於_ 1〇1 * 102之間的電脈衝而改變 (增減小）之材料所構成。電晶體T1與電極ι〇ι旬 器100呈並聯連接。使電晶體T1之閑峨 T、跋2卜BK22之内部構造與圖18所示之記 憶區塊BK11之内部構造相同。 <可變電阻器1〇〇的特性> 1〇〇 ϋΓ明各記憶單元MC1至MC4之中所具有的可變電阻器 如圖19 (a)所示，在可變電阻器1〇〇之 ^ 在電極與1G2之間施加用以將It= 為正的電脈衝時（例如脈衝寬度：10〇ns及 振巾：V0=4V)，則可變電阻器1〇〇之電阻值尺從 ΐ電阻值R為較大之電阻值r2的狀態時，若在ΐ ^的雪晰施加用以將電極102設定成相對於電極101為 正的電脈衝時，則將保持較大之電阻值r2的狀態。 f 一方面，如圖19 (b)所示，在可變電阻器1〇〇之電阻 的狀態時，若在電極101與102之間施加用以 將電極102 ,又疋成相對於電極1〇1為負的電脈衝時（例如脈衝寬 28 1363375 度：100ns及振幅（-V0) =_4V)，則可 士 可變電阻器100之電阻值‘較小之電二1 =於電極IGi為負的電脈衝時，則將保持較小之電阻值η的狀 在圖19中’代表可變電阻器1〇〇之 電極101與102之間而用以膝埤妹付唬顯現出.施加於 1 n h na祖认」而用以將箭號的前頭設定成正（亦即將電極 Γ電^i1Q1為正）的電脈衝係、造成可變電二: 泸的箭頭执定^倉rtP &加於電極1〇1與102之間而用以將箭 的電脈衝係造成可變電阻器1〇〇之電阻值t j、 為） 將目前固定之可變電阻器觸的電 。如此-來，若較小之電阻值=較= 其中固相當於「G」且另外—個相當於「1」的話，m 裝置施例之裝置之操作就如同能夠儲存數位資訊之非依電^記憶 〈將 > 訊寫入記憶單元之中> 將資17所示之記憶體LSI_的寫入操作。以下，以 力 記憶區塊刪之中的記憶單元_之中的情況為例 ㈣卜界所提供顯示記憶區塊Βκη之中的記憶單錢ci之位 址與待寫入記憶單元MCI之中的資料。 且撒提供之位址’列解碼器10係啟動區塊選擇信號線肌1 2鮮=選擇信號線BS12、廳與BS22。列解碼器1〇係撤 一 WL11且啟動字元線ι12至wlm與121至^24。 鳇鑤/ ’電晶體T11係轉變成0N且電晶體T12、T2i與T22 孫鳇戀rFF。e憶區塊ΒΚ11之中的記憶單sMC1之電晶體T1 :曰躺0FFl記憶區塊BK11之中的記憶單元MC2至MC4之 電曰曰體τι轉變成0N。其中所具有之電晶體Tl為⑽的各記憶 29 1363375 單元MC2至MC4之中的電極101與1〇2之間的電阻值較小，此 乃由於此龟阻值受小於與其呈並聯連接之可變電阻器1〇〇的電阻 之電晶體T1的内部電阻所支配。另一方面，其中所具有之電晶體 T1為OFF的記憶單元MCI之中的電極101與1〇2之間的電阻值 較大，此乃由於此電阻值受可變電阻器1〇〇的電阻值所支配。 在此狀態下’行解碼器20係回應所提供之位址而在位元線 BL1與電鍍線PL1之間施加電脈衝。行解碼器2〇施加其極性由待 寫入之資料所決定的電脈衝。例如，相對於可變電阻器1〇〇之電 阻值R而言，若較小之電阻值rl相當於「〇」且較大之電阻值〇 相當於「1」的話，則施加具有以下極性之電脈衝。 在將資料「1」寫入記憶區塊BK11之中的記憶單元Me]之 中的情況’在位元線BL1與線PL1之間施加用以將位元線 BL1設定成相對於電鍍線pli為正的電脈衝(例如脈衝寬度：1〇〇耶 及振幅V0=4V)。如此一來，如圖19 (a)所示，對記憶區塊BKU 之中的記憶單元MCI之可變電阻器100施加用以將電極1〇2設定 成相對於電極101為正的電脈衝。因此，可變電阻器之電阻 值R係變成r2，這意謂··將資料Γ1」寫入記憶區塊BKU之中的 記憶單it MCI之t。在記_塊BK11之巾的各記憶單元赠 至MC4之中’電晶體T1為0N，故不會對可變電阻器i⑻施加 足以改變可變電阻器1〇〇之電阻值的電脈衝。 _另-方面’在將資料「〇」寫人記憶區塊BK11之中的記憶單 MCI之中的情況，在位元線BL1與電鍍線pu之間施加用以 ^立元線BL1設定成相對於電鍍線pu為負的電脈衝（例如脈衝 ，度· 100ns及振幅（-V0) =~4V)。如此一來，如圖19 (b)所 示，對s己憶區塊ΒΚΠ之中的記憶單元MC1之可變電阻器！⑻施 加用以將電極102設定成相對於電極1()1為負的電脈衝。因此， 可變電阻器100之電阻值R係變成rl，這意謂：將資料「〇」寫入 J憶區塊ΒΚΠ之中的記憶單元MC1之中。在記憶區塊BK1;之 中的各記鮮7GMC2iMC4之巾，電晶體T1為QN，故不會對 30 1363375 可變電阻器100施加足以改變可變電阻器100之電阻值的電脈 <從記憶單元讀出資訊> 以下說明圖17所示之記憶體LSI600的讀取操作。以下，以 . 從記憶區塊BK11之中的記憶單元MCI讀取資料的情況為例加以 說明。 由外界提供顯示記憶區塊BK11之中的記憶單元MC1之位 址0 回應所提供之位址，列解碼器1〇係啟動區塊選擇信號線&811 且，銷區塊選擇信號線BS12、BS21與BS22。列解碼器10係撤 : 銷字元線WL11且啟動字元線μ12至^14與^21至^'24。 如此一來’電晶體T11係轉變成on且電晶體τΐ2、T21與T22鲁 轉變成OFF。記憶區塊31〇1之中的記憶單元]^^之電晶體丁1 係轉變成OFF且記憶區塊BK11之中的記憶單元MC2至MC4 電晶體T1轉變成on。 在此狀態下，回應所提供之位址，行解碼器2〇在位元線BLl 與電鍍線PL1之間施加特定電壓vi (例如V1=1V)。如此一來， 電流係流過以下路徑：（位元線BL1)—(電晶體T11)—(記憶 區塊ΒΚ11之中的記憶單元]^(：1之可變電阻器1〇〇) _ (記憶區 塊BKlj之=的記憶單元MC2之電晶體11)—(記憶區塊Βκιι 之^的記憶單元MC3之電晶體丁丨）一（記憶區塊ΒΚ11之中的記 憶單之電晶體耵）—（電鍍線PL”。記憶區塊服^之 中^記憶單元MC2至Mc4之電晶體T11與電晶體T1的ON電阻 ,係實質相^，故流過上述路徑之電流值將隨著記憶區塊BK11之 記，單元MCI之可變電阻器ι〇〇的電阻值r而改變。例如，’ 當記憶气塊BK11之中的記憶單元MC1之可變電阻器1〇〇的電阻 值R為較小的電阻值rl時，則當可變電阻器1〇〇之電阻值尺為較 ’ 大的電阻值r2時，流過上述路徑之電流值n將大於流過上述路徑 之電流值12。 行解竭器2〇係細流過上述雜之電紐、味制值與特 31 定門檻值Th (例如I2<TWT1、 ’ 「1」輸出到外界而作為C照比較結果㈣資料「〇」或 值R而言，在較小31相對於可變電阻器励之電阻 當於「1」的情泥巾「0」且較大之電阻值〇相 若所偵測之電流值 輸出到外界而作為讀出資料。 卜“為門檀值’時’則將 』於門檀值Th時，騎資料「 <效果> 塊二卞所二在二己^ ^ Τ22,且盥包括右牲户兩/、服22炚置電晶體Til、Τ12、Τ21與 晶體係轉變成0N，塊有關之其中一個電 記憶單元之中的雷日妙、^ It體轉變成0FF。此外，待存取之 電晶體T1獅& (Txr 1倾&成WF且其它域單元之中的 %體1轉變成〇N。如此一來，施加 =====將 錯誤將遠小於習知具有』式憶=錄與重現時所生的 "I目ΐ於ΐΐί憶單，置用以選擇記憶單元之一個電晶體的 二1縮小§己憶单70尺寸，因此可藉由增大的密集度而 達成更大的容量。 <變化例> 在此實施例中，將四個記憶區塊Βκιι、ΒΚ12、ΒΚ21與ΒΚ22 排列成列與行"亦即呈矩陣形態。細，記憶區塊的數目並不僅 限於四個。紐更乡數目的記舰塊排職轉職*形成記憶 體陣列的話’則所形成之记憶體LSI ’相較於如快閃記憶體或鐵電 §己憶體專習知s己憶體而言，將達成高速操作及/或更大的容量。 在此實施例中’各記憶區塊BK11、BK12、BK21與BK22具 有四個5己憶早元（MCI至MC4)。然而，當然，記憶單元的數目 32 1363375 並不僅限於四個。 又’在此實施例中’藉由圖19所示之電脈衝而使記憶單元之 ，的可變電阻器100之電阻值尺改變成低電阻狀態rl或高電阻狀 態Γ2 ’且使其中一個狀態相當於「〇」及另外一個狀態相當於「1」， 藉以在各記憶單元進行使用一位元的數位記錄。然而，若調整所 ，加之電脈衝的脈衝寬度與脈衝振幅（脈衝電壓）的話，則記憶 ，元之中的可變電阻器100之電阻值尺將可變化成介於高電阻狀 態下，最大電阻值與低電阻狀態下的最小電阻值之間的值。例 如:若利用2°個（其中η=2、3、4…）不同之電阻值記錄/重現η 位元的資訊到/從記憶單元時，將可獲得具有更大容量之記憶裂 置。 (實施例7) <記憶體LSI的整體構造> 圖20顯示根據本發明之第七實施例的記憶體[si之整體構 造。此記憶體LSI700係包括：記憶區塊BK11、BK12、BK21與 BK22 ;列解碼器1〇 ;·行解碼器2〇 ;電晶體τΐΐ與T21 ;字元線 WL11至WL14與WL21至WL24 ;位元線BL1 ;區塊選擇信號線 BS11 與 BS21 ;及電鍍線 PLU、PL12、PL21 與 PL22。 使位元線BL1與記憶區塊BK11、BK12、BK21與BK22聯繫 在一起。 使電鍍線PL11與記憶區塊BK11聯繫在一起。使電鍍線PL12 與s己憶區塊BK12聯繫在一起。使電鍍線PL21與記憶區塊BK21 聯繫在一起。使電鍍線PL22與記憶區塊BK22聯繫在一起。 電晶體T11與記憶區塊BK11在位元線BL1之節點N1與電 鍍線PL11之節點N9之間呈串聯連接。記憶區塊BK12係連接於 用以連接電晶體T11與記憶區塊BK11的互連節點Nil與電鍵線 PL12之節點N10之間。電晶體T21與記憶區塊BK21在位元線 BL1之郎點N3與電鏟線PL21之節點N12之間呈串聯連接。記憶 區塊BK22係連接於用以連接電晶體T21與記憶區塊bK21的互 33 1363375 連節點N21與電鐘線PL22之節點N13之間。 〈記憶區塊ΒΚ11與ΒΚ12的内部構造> 圖21顯示圖20之記憶區塊ΒΚ11與ΒΚ12的内部構造。久夺 憶區塊ΒΚ11與ΒΚ12係包括記憶單元MC1至MC4。 = BK11之中的記憶單元MCI至MC4在節點Nil與電鍍線PU1之 節點N9之間呈串聯連接。將記憶區塊BK11之中的各記憶 MCI至MC4形成為：電極1〇1係設置朝向電鍍線pL1丨且電&⑴2 係設置朝向節點皿。記憶區塊BK12之中的記憶單元Mc MC4在節點Nl 1與電鍍線PL12之節點N1〇之間呈串聯連接。
記憶區塊BK12之中的各記憶單元Μα至MC4形成為：電極ι〇2 係設置朝向電鍍線PL12且電極係設置朝向節點^^}。 記憶區塊BK21的畴構造與記憶區塊BK11 _部構造相 同’且記憶區塊BK22的内部構造與記憶區塊]81〇2的内部構造相 同0 <將資訊寫入記憶單元之中>
以下說明圖20所示之記憶體LSI7〇〇的寫入操作。在此LSn〇〇 中，從記憶區塊BK11與BK12之中的記憶單元中，將一位元的資 訊儲存於與相同的字元線聯繫在—_ —對記憶單元之中（例如 記‘，區塊BK11之中的記憶單元體與記憶區塊服12之中的記 憶單兀MCI ’而兩者皆與字元線聯繫在一起）。依相同的方 式’從記憶區塊BK21與BK22之中的記憶單元中，將一位元的資 ，儲存於與相同的字元線聯繫在_起的—對記憶單元之中㈠列如 記區塊BK21之中的記憶單元體與記憶區塊BK22之中的記 ，j兀而兩者皆與字元線ι21聯繫在一起）。詳言之， ^-對記憶單元之其巾—個的可變電阻器⑽具有低電阻^且另 1 一個，可，電阻器100具有高電阻r2時的狀態相當於「〇」、且 前者的^憶單元之可變電阻器漏具有高電阻r2且後者的記憶單 凡之可1雜||具有低電㈣_狀態相當於4」的話，則可將 -位兀的資訊儲存於—對記憶單元之中。在此情況中，記憶區塊 34 1363375 BK11與BK21之中的記憶單元之可變電阻器100具有低電阻H 且記憶區塊ΒΚ12與ΒΚ22之中的記憶單元之可變電阻器1⑻具有 高電阻r2時的狀態係相當於「〇」、記憶區塊ΒΚ11與ΒΚ21之中 . 的記憶單元之可變電阻器100具有高電阻Γ2且記憶區塊ΒΚ12與 ΒΚ22之中的記憶單元之可變電阻器1〇〇具有低電阻d時的狀^ 係相¥於「1」、且將賓訊寫入由記憶區塊BK11之中的記憶單元 MCI與記憶區塊BK12之中的記憶單元MCI所構成的一對記情單 元之中。 由外界提供顯示由記憶區塊BK11之中的記憶單元MCI與記 憶區塊BK12之中的記憶單元MC1所構成的一對記憶單元之位址 及待寫入一對記憶單元之中的資料。 0 回應所提供之位址’列解碼器1〇係啟動區塊選擇信號線 且撤銷區塊選擇信號線BS21。列解碼器10係撤銷字元線wlu 且啟動字元線WL12至WL14與WL21至WL24。如此一來，電 晶體T11係轉變成ON且電晶體T21轉變成〇FFe此外，記憶區 塊BK11與BK12之中的記憶單元撕以電晶體们係轉變成〇FF 且記憶區塊BK11與BK12之中的記憶單元MC2至MC4之電 體T1轉變成〇]^ 在此狀態下，回應所提供之位址，行解碼器2〇在位元線8]^ 與電鑛線PLU、PL12之間施加電脈衝。由行解碼器2〇所施加之 電脈衝的極性係由待寫入之資料所決定。 φ 在將資料「1」寫入由記憶區塊BK11之中的記憶單元Μα 與記憶區塊ΒΚ12之中的記憶單元Μα所構成的一對記憶單元之 中的情況，如圖U所示，在位元線BL1與電鍍線pLU、pU2之 間施加用以將位兀線BL1設定成相對於電鍍線pui與pU2為正， 的電脈衝（例如脈衝寬度：100ns及振幅v〇=4v)。如此一來，如 圖22⑷所示，對記憶區塊BKU之中的記憶單元之可變電阻器 100施加用以將電極102設定成相對於電極1〇1為正的電且 可變電阻器_之電阻值R係變成。另―方面，如圖22 (b) 35 1363375 所示，對記憶區塊BK12之中的記憶單元MCI之可變電阻器loo 施加用以將電極1〇2設定成相對於電極1〇ι為負的電脈衝，且可 變電阻器1〇〇之電阻值r係變成rl。因此，記憶區塊BK11之中 的記憶單元MCI之可變電阻器100具有高電阻r2且記憶區塊 ^K12之中的記憶單元MCI之可變電阻器1〇〇具有低電阻rl，這 意謂：將資料「1」寫入由記憶區塊ΒΚ11之中的記憶單元MC1 與記憶區塊BK12之巾的記憶單元MCI所構成的-對記憶單元之 中。 另一方面，在將資料「0」寫入由記憶區塊3^：11之中的記憶 單元^4C1與記憶區塊BK12之中的記憶單元MC1所構成的一^ 3己憶單元之中的情況，在位元線bli與電鑛線plii、PL12之間 施加用以將位元線BL1設定成相對於電鐘線plii與pL12為負的 電脈衝（例如脈衝寬度：l〇0ns及振幅（_v〇)=_4V)。如此一來， 對記憶區塊BK11之中的記憶單元跑之可變電阻器薦施加用 j將電極102設定成相對於電極101為負的電脈衝，且可變電阻 器電阻值r係變成rl。另一方面，對記憶區塊Βκΐ2之中 的記憶單兀MCI之可變電阻器1〇〇施加用以將電極1〇2設定成相 對於電極101為正的電脈衝，且可變電阻器1〇〇之電阻值R係變 成r2。因此，§己憶區塊BK11之中的記憶單元MCI之可變電阻器 1〇〇具有低電阻η且記憶區塊BK12之中的記憶單元MC1之可^ 電阻器100具有高電阻r2，這意謂：將資料「〇」寫入由記憶區塊 BK11之中的記憶單元Μα與記憶區塊BK12之中的記憶 MCI所構成的一對記憶單元之中。 <從記憶單元讀出資訊> 以下說明圖20所示之記憶體LSI7〇〇的讀取操作。在以下例 子中’記憶區塊BK11與BK21之中的記憶單元之可變電阻器1〇〇 具有低電阻rl且記憶區塊BK12與BK22之中 電阻器應具有高電㈣時的狀態係相當於「〇」、記；早區塊bk= 與ΒΚ21之巾的記憶單元之可魏阻器丨⑻具有高電阻且記憶 36 1363375 區塊BK12與BK22之中的記憶單元之可變電阻器1〇〇具有低電阻 rl時的狀態係相當於「1」、及從由記憶區塊BKU之中的記憶單 兀MCI與記憶區塊BK12之中的記憶單元]^(：1所構成的一對記 憶單元之中讀出資料from。 。 由外界提供顯示由記憶區塊BK11之中的記憶單元MCI與記 憶區塊BK12 ^的記鮮元MC1賴成的_對織單元之位 址0 回應所提供之位址，列解碼器1 〇係啟動區塊選擇信號線BS i】 且撤銷區塊選擇信號線BS21。列解碼器10係撤銷字元線wu】 且啟動字元線WL12至WL14與WL21至WL24。如此一來，電
晶體T11係轉變成ON且電晶體T21轉變成〇FF。記憶區塊Βκιι ，ΒΚ12之中的記憶單元MC1之電晶體Ή係轉變成〇FF且記憶 區塊BK11與BK12之中的記憶單元河^至厘^之電晶體耵轉 變成ON。
在此狀態下，回應所提供之位址，如圖23所示，行解碼器2〇 在，鍍線PL11與電鍍線PL12之間施加特定電壓V1。接著，行解 碼器20係彳貞測位元線BL1上的電壓v〇ut、比較所偵測之電壓與 特定門檻值Th、且依照比較結果而將資料「〇」或「丨」輸出到外 界而作為讀出資料。記憶區塊3艮11與3尺12之中的記憶單元MC2 至MC4之電晶體T11與電晶體T1的ON電阻係實質相同，故位 元，BL1上的電壓v〇ut可隨著記憶區塊BK11與BK12之中的記 憶^元MCI之可變電阻器1〇〇的電阻值R而改變。如圖24 (心 所示，若§己憶區塊BK11之中的記憶單元MCI之可變電阻器1〇〇 f有低電阻rl且記憶區塊BK12之中的記憶單元MCI之可變電阻 器1〇〇具有高電阻r2的話，則將偵測出位元線BL1上的電壓 。此電壓voutl係高於門檻值Th，故行解碼器2〇將讀取資 料〇」且將資料輸出到外界而作為讀出資料。另一方面，如圖24 jb)所示，若記憶區塊Βκη之中的記憶單元MC1之可變電阻 态1〇〇具有高電阻r2且記憶區塊BK12之中的記憶單元MCI之可 37 1363375 變電阻器100具有低電阻rl的話，則職測出位元線BL1上的電 壓Vout2。此電壓Vout2係低於門檻值Th，故行解碼器20將讀取 資料「1」且將資料輸出到外界而作為讀出資料。 〈效果〉 · 如上所述’在第七實施例之記憶體Lsn〇〇中，將一位元的資 . 訊儲存在-對記憶單元之中’因此，相較於第六實施例之記憶體 LSI600而έ，將進一步減小記錄與重現期間的錯誤。 . <變化例> 在此實施例中’將四個記憶區塊Βκΐι、ΒΚ12、ΒΚ21與ΒΚ22 ：排列成列與行，亦即呈矩陣形態。然而，記憶區塊的數目並不僅 限於四個。 在此實施例中，各記憶區塊ΒΚ11、ΒΚ12、ΒΚ21與ΒΚ22之· 中具有四個記憶單元（MCI至MC4)。然、而，當然，記憶單元的 數目並不僅限於四個。 又，在此實施例中，一對記憶單元之其中一個的可變電阻器 100 ^气低電阻rl且另外一個的可變電阻器1〇〇具有高電阻r2時 的狀態係相當於「0」、且前者的記憶單元之可變電阻器具有 咼電阻r2且後者巧記憶單元之可變電阻器具有低電阻d時的狀態 係相當於「1」，藉以將一位元的資訊儲存於一對記憶單元之中。 然而，若調整所施加之電脈衝的脈衝寬度與脈衝振幅（脈衝電壓） 的話，則記憶單元之中的可變電阻器100之電阻值尺將可變化成鲁 -介於高電阻狀態下的最大電阻值與低電阻狀態下的最小電阻值之 間的值。例如’若利用2η個（其中η=2、3、4…）不同之電阻值 記錄/重現η位元的資訊到/從記憶單元時，將可獲得呈有更大 容量之記憶裝置。 〃 · (實施例8 ) . <記憶體LSI的整體構造> 圖25顯示根據本:發明之第八實施例的記憶體LS][之整體構 造。此記憶體LSI800係包括：記憶區塊BKn、BK]2、BK21與 38 1363375 丰元绩i1 碼器2 〇;電晶體T11、T12、T21與T2 2 ; 乳14與乳21至搬4 ;位元線BL1與BL2 ; &塊選擇仏姐BS11與BS21 ;及電錢線…、與PU。 料$=11與記憶區塊BK11在位元線BL1之節點N1與電 1 ί二點N:之間呈串聯連接。電晶體T12與記憶區塊BK12 ^位凡線BL2之即點N2與電鑛線PL1之節點N6之間呈串聯連 bsiV吏τΐ2之閘極連接至區塊選擇信號線 H 曰體I與憶區塊啦1在位元線既1之節點Ν3與 電鍍線L2之節點Ν7之間呈串聯連接。電晶體Τ2 ΒΚ22纽元線BL2之節點Ν4與電鑛線pL2之節點Ν8二二 聯連接。使電晶體T2WT22之閘極連接至區塊選擇信號線耶21。 己憶區塊BK11與BK12的内部構造〉 圖26顯示圖25之記憶區塊ΒΚ11與ΒΚ12的内部構造。各記 憶區塊ΒΚ11與B^C12係包括記憶單元MC1至MC4。記憶區塊 BK11之中的記憶單元MC1至妮4在電晶體TU與電鍍線pLii 之節點N5之間呈串聯連接。將記憶區塊BK1丨之中的各記憶單元 yci至MC4形成為.電極101係設置朝向電鐘線pL1且電極1〇2 係叹置朝向電晶體T11。記憶區塊BK12之中的記憶單元MCI至 MC4在電晶體T12與電鍍線PL1之節點N6之間呈串聯連接。將 s己憶區塊BK12之中的各記憶單元MCI至MC4形成為：電極ιοί 係設置朝向電鍍線PL1且電極〗〇2係設置朝向電晶體Τ12。 記憶區塊ΒΚ21的内部構造與記憶區塊Βκη的内部構造相 同’且記憶區塊ΒΚ22的内部構造與記憶區塊ΒΚ12的内部構造相 同。 <將資訊寫入記憶單元之中> 以下說明圖25所示之記憶體LSI800的寫入操作。在此LSI800 中，如同第七實施例，從記憶區塊ΒΚ11與ΒΚ12之中的記憶單元 中，將一位元的資訊儲存於與相同的字元線聯繫在一起的一對記 憶單元之中（例如記憶區塊ΒΚ11之中的記憶單元MCI與記憶區 39 1363375 塊如〒1'之中的記憶單元MC1 ’而兩者皆盘字元缘WLii跑榖产 =。_方式，__Κ2ι 與^ 兀中’將-位元的資訊儲存於與相 隐早 區塊ΒΚ22之t的記情的f憶單元MC1與記憶 在一起）。詳言之，元線_聯繫 1 對記L早疋之其中一個的可變電阻器1〇〇 走:相^卜;'個的可變電阻器100具有高電阻r2時的狀 龄」产，者的§己憶早70之可變電阻器100具有高電阻 之可變電阻器具有低電阻ri時的狀態相當於
如工」士的貝可將一位元的資訊儲存於一對記憶單元之中。在此 100且右^ΒΚη與Βκ21之中的記憶單元之可變電阻器 二有，電 記憶區塊ΒΚ12與ΒΚ22之中的記憶單元之
BkHU:具ί高1阻r2時的狀祕相纽「G」、記憶區塊 ^ ，、BK21之中的記憶單元之可變電阻器1〇〇具有高電阻r2 =憶區塊BK12與BK22之中的記憶單元之可變電阻器具有 低，阻^ 1時^狀態係相當於r i」、且將資訊寫入由記憶區塊β κ} i 2的記憶單元MCI與記憶區塊BK1；2之中的記憶單元Μα所 構成的一對記憶單元之中。
。由外界提供顯示由記憶區塊BK〗丨之中的記憶單元MC丨與記 憶區塊BK12之中的記憶單元妮丨所構成的一對記憶單元之&址 及待寫入一對記憶單元之中的資料。 回應所提供之位址，列解碼器丨0係啟動區塊選擇信號線BS j j 且撤銷區塊選擇信號線BS21。列解碼器1〇係撤銷字元線 WL11 且啟動字元線WL12至H4與WL21至WL24。如此一來，電 晶體T11與T12係轉變成on且電晶體T21與T22轉變成OFF。 此外，記憶區塊BK11與BK12之中的記憶單元MCI之電晶體T1 係轉變成OFF且記憶區塊BK11與BK12之中的記憶單元MC2至 MC4之電晶體ΤΓ1轉變成ON。 在此狀態下，回應所提供之位址，行解碼器20對各位元線 40 1363375 BL1與BL2及電鍍線PL1施加其極性由待寫入之資料所決定的電 脈衝。 、 、 在將資料「1」寫入由記憶區塊BK11之中的記憶單元MCI 與記憶區塊BK12之中的記憶單元MC1所構成的一對記恃輩亓之 中的情況，對各位元線BL1與BL2及電鍍· 示之電脈衝。如此一來，對記憶區塊BK11之中的記憶單元MC1 之可邊电阻器100施加用以將電極1〇2設定成相對於電極為 正的電脈衝’故如圖28 (a)所示，可變電阻器1〇〇之電阻值R 係變成r2。另一方面，對記憶區塊BK12之中的記憶單元]^1(：1之 可變電阻器100施加用以將電極;1〇2設定成相對於電極ιοί為負 的電脈衝’故如圖28 (b)所示，可變電阻器1〇〇之電阻值R係 # 變成rl。。因此，記憶區塊BK11之中的記憶單元MCI之可變電 阻器100具有高電阻r2且記憶區塊bk12之中的記憶單元MCI 之可變電阻器1〇〇具有低電阻rl，這意謂：將資料「丨」寫入由記 1區塊ΒΚ11之中的記憶單元MCI與記憶區塊ΒΚ12之中的記憶 單元MCI所構成的一對記憶單元之中。 另一方面’在將資料「〇」寫入由記憶區塊BK11之中的記憶 單元MCI與記憶區塊BK12之中的記憶單元MCI所構成的一對 汜憶單元之中的情況，從圖27所示之電脈衝，以施加於位元線 BL2的電脈衝取代施加於位元線BLi的電脈衝。如此一來，對記 憶區塊BK11之中的記憶單元MCI之可變電阻器1〇〇施加用以將 電極102設定成相對於電極ιοί為負的電脈衝，且可變電阻器1〇〇 阻值R係變成rl。另一方面，對記憶區塊BK12之中的記憶 單元MCI之可變電阻器1〇〇施加用以將電極1〇2設定成相對於電 · 極101為正的電脈衝’且可變電阻器1〇〇之電阻值r係變成r2。 因此’記憶區塊BK11之中的記憶單元Mci之可變電阻器1〇〇具 · 有低電阻rl且記憶區塊BK12之中的記憶單元MCI之可變電阻器 具有高電阻r2，這意謂：將資料「〇」寫入由記憶區塊BK11 之中的記憶單元MCI與記憶區塊BK12之中的記憶單元MCI所 41 1363375 構成的一對記憶單元之中。 <從記憶單元讀出資訊> 以下說明圖25所示之記憶體應00的讀取操作。在以下 子中，記憶區塊BK11與BK21之中的記憶單元之可變電阻器1〇〇 具有低電阻d且記憶區塊BK12與BK22之中的記憶單元^ 電阻器100具有高電阻r2時的狀態係相當於「〇」、記憶區塊肥！ 與BK21之中的記憶單元之可變電阻器1〇〇具有高電阻〇且 區塊BK12與BK22之中的記憶單元之可變電阻器⑽具有阻 Π時的狀態係相當於「丨」、及從由記憶區塊BK11之’巾記 ίBK12之中的記憶單元MC1所構成“ 憶早7G之中讀出資料from。 由外界提供顯示由記憶區塊BK11_^巾的記憶單元Μα 憶區塊BK12之中的記憶單元MC1所構成的一對記憶單^位 址。 回應所提供之位址，列解碼器10係啟動區塊選 且撤銷區塊選擇信號線刪。列解碼器1〇係撤銷字元^肌^1 且啟動子兀線WL12至WL14與WL21至WL24。如此-來，雷 晶體T11與T12係轉變成0N且電晶體T21與T22轉變 f。 記憶區塊ΒΚ11與ΒΚ12之中的記憶單元Μα之電晶體τ 變成OFF且s己憶區塊BK11與BK12之中的記憶單元MC2至Mc 之電晶體T1轉變成ON。 在此狀態下，回應所提供之位址’行解碼胃2〇在位元^ „ BL2之間施加特定電麼v卜接*，行解碼器2〇 J偵測 電鍍線PL1上的電壓Vout、比較所偵測之電壓與特定門檻、 J依照匕匕較結果而將資料「〇」或輸出到外界而作為讀 料。記憶區塊ΒΚ11與ΒΚ12之中的記憶單元妮2至妮4之 ίί Γ1與T1的〇N €阻係_，故健線…上的 Vout可隨者記憶區塊BKimBKl2之中的記憶單元體之 可變電阻器1〇〇的電阻值R而改變。如圖29 (a)所示，若記憶 42 1363375 區塊BKlli_的記憶單元MC1之可變電阻器.1〇〇具有低電阻ri 且記憶區塊ΒΚ12之中的記憶單元MCI之可變電阻器100具有高 電阻r2的話’則將偵測出電鍍線PL1上的電壓Voutl。此電壓ν〇ι^ 係高於門檻值Th，故行解碼器20將讀取資料「〇」且將資料輪出 到外界而作為讀出資料。另一方面，如圖29 (b)所示，若記憶區 塊BK11之中的記憶單元MC1之可變電阻器1〇〇具有高“二 且記憶區塊BK12之中的記憶單元MCI之可變電阻器1〇〇具有低 電阻rl的話’則將偵測出電鑛線pli上的電壓v〇ut2。此電壓v〇ut2 係低於門檻值Th，故行解碼器20將讀取資料「丨」且將資料輪出 到外界而作為讀出資料。 、 <效果> 如上所述’在第八實施例之記憶體LSI8〇〇中，將一位元的資 訊儲存在一對記憶單元之中，因此，相較於第六實施例之記憶體 LSI600而言，將進一步減小記錄與重現時的錯誤。 <變化例> 在此實施例中，將四個記憶區塊3尺11、；6尺12、31<：21與3&22 排列成列與行，亦即呈矩陣形態。細，記憶區塊的數目並 限於四個。 在此實施例中，各記憶區塊BK11、BK12、BK21與BK22之 :具，個記憶單元（MC1至MC4)d然而，當然，記憶單元的 數目並不僅限於四個。 碰在此實施例中’一對記憶單元之其中一個的可變電阻器 低電阻Γΐ且另外一個的可變電阻器100具有高電阻〇時 係相當於「〇」、且前者的記憶單元之可變電阻器100具有 二後者的§己憶單元之可變電阻器具有低電阻rl時的狀態 二虽」丨」，藉以將一位元的資訊儲存於一對記憶單元之中。 j ’ 了調整所施加之電脈衝的脈衝寬度與脈衝振幅（脈衝電屋） 記憶單元之中的可變電阻器之電阻值R將可變化成 於同電崎g下的最大電阻值與低電阻狀態下的最小電阻值之 43 1363375 間的值。例如，若利用2n個（其中n=2、3、^..)不同之電阻值 記錄/重現η位元的資訊到/從記憶單元時，將可獲得具有更大 容量之記憶裝置。 (實施例9 ) 圖30顯不根據本發明之第九實施例的系統LSI(嵌入式RAM) 之^^在系統LSI4〇〇 +，在晶片之上設置記憶電路3〇與邏 LSI4(K)使用記憶電路％作為㈣麵。記憶電 路第六至第八實施例所述之記憶體LSI6〇〇、7〇〇與8〇〇 之任-個，似的構造且喃似的方式操作。 路：ίί:以二:工的2, f輯電路4〇將記憶電 儲存資料之娜在辟模式。接者’邏輯電路4G將顯示供 輯電路40將上入之屮信f輸出到記憶電路3〇。隨後’邏 30以類似於第二至f到f電路30 ’ °之後’記憶電路 路4Q所輸出之資料寫J :二一個的方式操作’且將邏輯電 另一古 叶寫入6己憶電路30的記憶單元之中。 料之情況，雜路3G的記鮮元之中的資 式。接著，邏輯% π作模式設定在重現模 址之信號輸出到記憶電路30 m中^出資料之記憶單元的位 第任-個的方式操作且v二第六至 兀之中而雜出到邏輯電路 ^儲存於所選擇的記憶單 (實施例10) 刃貝枓。 LSI) 5⑻之日 = 十實，例的系統LSI (可重建之 60 ;及界面70。在系統LSI500中糸括田:，憶電路50 ;處理器 ROM。記憶電路5〇具盥丄使用§己憶電路50作為程式 LSI600、700與8〇〇之任一 ^ 至第八實施例所述之記憶體 ，理器60之操作所需 以構^且以類似的方式操作。將 係控制記憶電路50與界面電路5〇之中。處理器60 碩取儲存於記憶電路50之中的程 44 1363375 式Pm，俾依照程式進行處。兀 到記憶電路50。 ㈣/υ*從外界輸入程式P輪出 外界的程式Ρ寫人記憶電路％的情況，處理 作模式設定在儲存模式^^m 第六至第八實施例之任-個的方式操作且 將來自f面70的程式p寫入記憶單元之中。 、仟作且 處理^ 6〇方:取已寫入記憶電路50之中的程式Pm的情況， 讀出i中之^·Γρ路％之^作模*設定在重現模式且將顯示待 50。播1二m的此憶單元之位址的信號輸出到記憶電路 it iif的記憶單元之中的程式pm輸出到處理 i fu係基於輸入到其中的程式Pm而進行操作。 的程為可重寫非依電性記憶體，故可重寫儲存在其中 數二二切广於:（1可取代處理器6。所實現的功能。此外，將複 取代Γηm隐電路50之中’故可依照從其中讀出的程式而 取代處理态60所實現的功能。 ^上所述’在第十實施例中，可藉由單一⑶實現不同之功 月匕（亦即達成所謂的「可重建之LSI」）。 產業利用性 根據^發明之記憶裝置能夠有效地作為具有低功率、高速寫 /刪除操作與大容量的特性之非依電性記憶體使用。 吾人應注意到：上述各實施例僅為本發明之例子。本發明之 範圍並非僅限於上述實施例，只要在不脫離本發明之精神的情況 下，各種變化型式皆屬本發明之範圍。 【圖式簡單說明】 圖1為本發明之實施例中所使用之可變電阻器的例示性基本 45 ^63375 結構。 估从圖2⑻及_示當脈衝電壓施加於圖1之可變h 值的變化情況。 』燹電阻器時電阻 圖3⑻及(b)顯示可變電阻器之電阻特性與電 圖4⑻及(b)顯不根據第一實施例之記憶裝 =。 間所施加之電壓與可變電阻器之電_變化情況構&、記錄期 圖5(a)及(b)顯示第一實施例之記憶裝置 電壓與重現時的輪出變化情況。 重現時所施加之 圖6(a)及(b)顯不在第一實施例之記憶裝 之電壓與可變電阻器之電阻變化情況。. 重叹功間所鉍加 圖7(a)及(b)顯示根據第二實施例之 在、射㈣㈣之顿 路圖圖8 ㈣三實_找憶斜㈣路的構造之例示性電 Ξ 記憶體陣列電路的例示性橫剖面結構。 的變化情況^ n在記錄與重設的_可變電阻11之電阻值 電壓Ξ間1=b。)顯示重現模式期間之可變電阻的電阻值與輸出 關 #，可變電㈣之電阻值與輪出電壓之間的 係，其1f J夂冤阻态之電阻值為1/2。 四實施例之記憶體陣列電路的橫剖面結構。 圖15(a)及_百气實巧例之把憶單元的構造之電路圖。 的變化情況。”"員不在記錄與重設的期間可變電阻器之電阻值 圖16 f示具5交點式結構之記憶體LSI的例子。 圖’、、、根據第，、實施例之記憶體LSI的整體構造之例示性方 塊圖。 圖18顯示圖17之記憶區塊的内部構造。 46 1363375 圖19(a)及(b)顯示各記憶單元中所具有之可雙電阻器性。 圖20為根據第七實施例之記健LSI的整體構造之例示性 塊圖。 圖21為圖20之記憶區塊的内部構造。 圖22(a)及(b)為說明圖20之記憶體LSI的寫入操作之 圖形。 ， 圖23與圖24⑻及(b)為說明圖20之記憶體LSI的讀取極 例示性圖形。 ㈣㈣之 圖25為根據第八實施例之記憶體LSI的整體構造之例示 塊圖。 万 圖26顯示圖25之記憶區塊的内部構造。 圖27與圖28(a)及(b)為說明圖25之記憶體LSI的寫入捍作 例示性圖形。 ‘’、卞之 圖29(a)及(b)為說明圖25之記憶體LSI的讀取操作之圖带 圖30為根據第九實施例之系統LSI的構造之例示性方塊 圖31為根據第十實施例之系統LSI的構造之例示性方塊巴 元件符號說明： 1、101、102、1009a、100%、3 電極 10 列解碼器 100、5、6 可變電阻器 107、1007 導電膜 1001、4 基板 1002a 汲極 l〇〇2b 源極 1003 閘極氧化膜 1004 閘極 1005 保護絕緣膜 1006 接觸栓塞 1363375 1008 可變電阻膜 1008a、1008b、2a 可變電阻部 111 位元線選擇電晶體 112 電鍍線選擇電晶體 2 可變電阻材料 20 行解碼器 30 ' 50 記憶電路 40 邏輯電路 400 系統LSI (嵌入式RAM)
500 系統LSI (可重建之LSI) 60 處理器 600、700、800 記憶體 LSI 7、8 電源端子 70 界面 9 輸入/輸出端子 B卜BL、BU、BL2 位元線 BK11、BK12、BK21、BK21 記憶區塊 BS11、BS12、BS21、BS22 區塊選擇信號線 II、12 電流值 Th門檻值 MCI 至 MC4、MC100、MC200 記憶單元 N1至N13、N21節點 Pin、Pm程式 PL、PU、PLU、PL12、Pla、Plb、PL2、PL2卜 PL22 電鍍 線 n、Til、T12、T100、T2 卜 T22 電晶體 VO、VI、Voutl、Vout2 電壓 W1、W2、WL11 至 WL14、WL21 至 WL24 字元線 rl低電阻 48 1363375 r2高電阻

Claims (1)

1363375
2:=:端子與該第三端子之間之脈衝“之 .ΐίϋ可變電阻器連接該第三端子與該第二端子之間 對應 電阻值 始可變?阻器連接該第一端子與該第三端子之間 之極性其 對應 子之=力弟·:¾該之】第及；，端子與該第二端 藉此記％資訊 變該弟一及弟一可變電阻器之電阻值， 端子為第一電&狀態下，對該第三端子施加 藉_互減之方触_ 一及第二 2.如申請專利範1|第i項之記憶裝置，其中 位，且該第二電位為該接地電位以外的一電位。電位為接地電
3且1項之記憶裝置，其巾該第—電位為一正電位 位ΐ該IK負電位，或該第—電位為該負電位且該第二電 ^如υ利範圍第丨項之記憶裝置，其中，在—第—時間時，該 弟一極性之該第一脈衝電壓係施加於該第一端子與該第三端子， 且具有與該第—極性相反之極性的該第二脈衝電壓則施加於該第 二端子；且在一第二時間時，該第二脈衝電壓係施加於該第三端 子與該第二端子，且該第一脈衝電壓則施加於該第一端子。 1363375 _ 100年9月30曰修正替換頁 ' 93140507(無劃線） . 十一、圖式： 51
TW093140507A 2003-12-26 2004-12-24 Memory device, memory circuit and semiconductor integrated circuit having variable resistance TWI363375B (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003435269 2003-12-26
JP2004131542 2004-04-27
JP2004167223 2004-06-04

Publications (2)

Publication Number Publication Date
TW200531153A TW200531153A (en) 2005-09-16
TWI363375B true TWI363375B (en) 2012-05-01

Family

ID=34753490

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093140507A TWI363375B (en) 2003-12-26 2004-12-24 Memory device, memory circuit and semiconductor integrated circuit having variable resistance

Country Status (7)

Country Link
US (3) US7463506B2 (zh)
EP (1) EP1726017A1 (zh)
JP (2) JP4499740B2 (zh)
KR (3) KR100885365B1 (zh)
CN (1) CN1898749B (zh)
TW (1) TWI363375B (zh)
WO (1) WO2005066969A1 (zh)

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7800932B2 (en) 2005-09-28 2010-09-21 Sandisk 3D Llc Memory cell comprising switchable semiconductor memory element with trimmable resistance
TWI355661B (en) * 2003-12-18 2012-01-01 Panasonic Corp Method for using a variable-resistance material as
US7339813B2 (en) * 2004-09-30 2008-03-04 Sharp Laboratories Of America, Inc. Complementary output resistive memory cell
TWI431761B (zh) * 2005-02-10 2014-03-21 Renesas Electronics Corp 半導體積體電路裝置
US8270193B2 (en) * 2010-01-29 2012-09-18 Unity Semiconductor Corporation Local bit lines and methods of selecting the same to access memory elements in cross-point arrays
JP4552745B2 (ja) * 2005-05-10 2010-09-29 ソニー株式会社 記憶素子及びその製造方法
KR100937564B1 (ko) * 2005-06-20 2010-01-19 후지쯔 가부시끼가이샤 비휘발성 반도체 기억 장치 및 그 기입 방법
JP2009518843A (ja) 2005-12-07 2009-05-07 エヌエックスピー ビー ヴィ メモリマトリクスを有する電子回路
KR100818271B1 (ko) * 2006-06-27 2008-03-31 삼성전자주식회사 펄스전압을 인가하는 비휘발성 메모리 소자의 문턱 스위칭동작 방법
US7486537B2 (en) 2006-07-31 2009-02-03 Sandisk 3D Llc Method for using a mixed-use memory array with different data states
WO2008016419A2 (en) * 2006-07-31 2008-02-07 Sandisk 3D Llc Mixed-use memory array and method for use therewith
US7450414B2 (en) 2006-07-31 2008-11-11 Sandisk 3D Llc Method for using a mixed-use memory array
WO2008016420A2 (en) * 2006-07-31 2008-02-07 Sandisk 3D Llc Multi-use memory cell and memory array and method for use therewith
WO2008023637A1 (fr) * 2006-08-25 2008-02-28 Panasonic Corporation Élément de stockage, dispositif mémoire et circuit intégré à semi-conducteur
US20080073751A1 (en) * 2006-09-21 2008-03-27 Rainer Bruchhaus Memory cell and method of manufacturing thereof
US20080078983A1 (en) * 2006-09-28 2008-04-03 Wolfgang Raberg Layer structures comprising chalcogenide materials
KR100819099B1 (ko) * 2006-10-02 2008-04-03 삼성전자주식회사 가변저항 반도체 메모리 장치
JP5056847B2 (ja) * 2007-03-09 2012-10-24 富士通株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP4792108B2 (ja) * 2007-03-30 2011-10-12 株式会社東芝 情報記録再生装置
JP5201138B2 (ja) * 2007-06-15 2013-06-05 日本電気株式会社 半導体装置及びその駆動方法
JP5172269B2 (ja) * 2007-10-17 2013-03-27 株式会社東芝 不揮発性半導体記憶装置
US7961506B2 (en) * 2008-02-05 2011-06-14 Micron Technology, Inc. Multiple memory cells with rectifying device
US7826248B2 (en) * 2008-05-20 2010-11-02 Seagate Technology Llc Write verify method for resistive random access memory
JP4485605B2 (ja) * 2008-09-30 2010-06-23 パナソニック株式会社 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置
US8139391B2 (en) * 2009-04-03 2012-03-20 Sandisk 3D Llc Multi-bit resistance-switching memory cell
US8270199B2 (en) * 2009-04-03 2012-09-18 Sandisk 3D Llc Cross point non-volatile memory cell
CN102067234B (zh) 2009-04-27 2013-10-09 松下电器产业株式会社 电阻变化型非易失性存储元件的写入方法和电阻变化型非易失性存储装置
KR101097435B1 (ko) 2009-06-15 2011-12-23 주식회사 하이닉스반도체 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법
KR101043384B1 (ko) * 2009-06-24 2011-06-21 주식회사 하이닉스반도체 고온 초전도체를 이용한 자기저항 램
US8494430B2 (en) * 2009-09-10 2013-07-23 Xerox Corporation Apparatus and method for the registration and de-skew of substrate media
US8289749B2 (en) * 2009-10-08 2012-10-16 Sandisk 3D Llc Soft forming reversible resistivity-switching element for bipolar switching
JP2011146111A (ja) * 2010-01-18 2011-07-28 Toshiba Corp 不揮発性記憶装置及びその製造方法
US8848430B2 (en) * 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements
JP5121864B2 (ja) * 2010-03-02 2013-01-16 株式会社東芝 不揮発性半導体記憶装置
JP5023177B2 (ja) * 2010-03-24 2012-09-12 株式会社東芝 半導体記憶装置
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US8411485B2 (en) 2010-06-14 2013-04-02 Crossbar, Inc. Non-volatile variable capacitive device including resistive memory cell
JP5783174B2 (ja) * 2010-06-16 2015-09-24 日本電気株式会社 半導体装置及びその動作方法
US9013911B2 (en) 2011-06-23 2015-04-21 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
JP5092001B2 (ja) 2010-09-29 2012-12-05 株式会社東芝 半導体集積回路
US8315079B2 (en) 2010-10-07 2012-11-20 Crossbar, Inc. Circuit for concurrent read operation and method therefor
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
US8426306B1 (en) 2010-12-31 2013-04-23 Crossbar, Inc. Three dimension programmable resistive random accessed memory array with shared bitline and method
US8427203B2 (en) * 2011-02-25 2013-04-23 The United States Of America As Represented By The Secretary Of The Air Force Reconfigurable memristor-based computing logic
US8320160B2 (en) 2011-03-18 2012-11-27 Crossbar, Inc. NAND architecture having a resistive memory cell connected to a control gate of a field-effect transistor
JP5606390B2 (ja) 2011-05-16 2014-10-15 株式会社東芝 不揮発性抵抗変化素子
JP2012243359A (ja) * 2011-05-20 2012-12-10 Sony Corp 抵抗変化型メモリデバイスおよびその動作方法
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9059705B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Resistive random accessed memory device for FPGA configuration
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9058865B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Multi-level cell operation in silver/amorphous silicon RRAM
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US8958233B2 (en) 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
CN102368536A (zh) * 2011-11-25 2012-03-07 北京大学 一种阻变式存储器单元
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US9029829B1 (en) * 2012-05-02 2015-05-12 Adesto Technologies Corporation Resistive switching memories
US9001552B1 (en) 2012-06-22 2015-04-07 Crossbar, Inc. Programming a RRAM method and apparatus
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
WO2014112365A1 (ja) * 2013-01-18 2014-07-24 日本電気株式会社 スイッチング素子、および半導体スイッチング装置の製造方法
KR102033974B1 (ko) * 2013-02-28 2019-10-18 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US9007810B2 (en) 2013-02-28 2015-04-14 Sandisk 3D Llc ReRAM forming with reset and iload compensation
US9230641B2 (en) 2013-03-15 2016-01-05 Rambus Inc. Fast read speed memory device
US11984163B2 (en) 2013-03-15 2024-05-14 Hefei Reliance Memory Limited Processing unit with fast read speed memory device
EP2979269A4 (en) * 2013-03-27 2016-11-16 Hewlett Packard Entpr Dev Lp NON-VOLATILE MEMORY BASED SYNCHRONOUS LOGIC
JP2015018591A (ja) * 2013-07-12 2015-01-29 株式会社東芝 不揮発性半導体記憶装置
JP2015026998A (ja) 2013-07-26 2015-02-05 株式会社東芝 マルチコンテキストコンフィグレーションメモリ
WO2015059811A1 (ja) * 2013-10-25 2015-04-30 株式会社日立製作所 半導体装置
US20150213884A1 (en) * 2014-01-30 2015-07-30 University Of Dayton Partitioned resistive memory array
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9343133B1 (en) * 2014-10-27 2016-05-17 Micron Technology, Inc. Apparatuses and methods for setting a signal in variable resistance memory
WO2016186086A1 (ja) * 2015-05-15 2016-11-24 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路
US10157962B2 (en) 2015-06-01 2018-12-18 Winbond Electronics Corp. Resistive random access memory
US9412445B1 (en) * 2015-08-12 2016-08-09 Winbond Electronics Corp. Resistive memory apparatus and reading method thereof
CN105702287A (zh) * 2016-01-05 2016-06-22 哈尔滨工业大学深圳研究生院 基于多比特阻态阻变器件的rram阵列读写方法及系统
US20190013811A1 (en) * 2016-01-20 2019-01-10 Nec Corporation Reconfigurable circuit, reconfigurable circuit system, and method for operating reconfigurable circuit
JP6753104B2 (ja) * 2016-03-28 2020-09-09 日本電気株式会社 相補型スイッチユニットのプログラム方法、および半導体装置
US20170365643A1 (en) * 2016-06-17 2017-12-21 Altera Corporation Parallel configured resistive memory elements
TWI684979B (zh) * 2016-09-09 2020-02-11 東芝記憶體股份有限公司 記憶裝置
KR20180095978A (ko) * 2017-02-20 2018-08-29 에스케이하이닉스 주식회사 병렬 연결된 가변 저항기 및 트랜지스터를 가진 시냅스를 포함하는 뉴로모픽 소자
US10090840B1 (en) * 2017-06-29 2018-10-02 Intel Corporation Integrated circuits with programmable non-volatile resistive switch elements
WO2019019920A1 (en) * 2017-07-26 2019-01-31 The Hong Kong University Of Science And Technology FIELD EFFECT / HYBRID MEMORY TRANSISTOR MEMORY CELL AND ITS INFORMATION CODING SCHEME
JP6829733B2 (ja) * 2019-01-16 2021-02-10 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型ランダムアクセスメモリ
US10636842B1 (en) 2019-02-21 2020-04-28 Winbond Electronics Corp. Resistive random access memory and method for forming the same
US11295810B2 (en) 2019-06-07 2022-04-05 Nantero, Inc. Combinational resistive change elements
WO2021120136A1 (zh) * 2019-12-19 2021-06-24 浙江大学 存储计算阵列及模组、数据计算方法
US11244720B2 (en) * 2020-01-09 2022-02-08 Kookmin University Industry Academy Cooperation Foundation Electronic device and operating method of electronic device

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3831538C2 (de) * 1987-09-18 1996-03-28 Toshiba Kawasaki Kk Elektrisch löschbare und programmierbare Halbleiter-Speichervorrichtung
JP3890647B2 (ja) * 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置
US6278138B1 (en) 1998-08-28 2001-08-21 Sony Corporation Silicon-based functional matrix substrate and optical integrated oxide device
JP2000132961A (ja) * 1998-10-23 2000-05-12 Canon Inc 磁気薄膜メモリ、磁気薄膜メモリの読出し方法、及び磁気薄膜メモリの書込み方法
DE19942447C2 (de) 1999-09-06 2003-06-05 Infineon Technologies Ag Speicherzellenanordnung und Verfahren zu deren Betrieb
US6473336B2 (en) * 1999-12-16 2002-10-29 Kabushiki Kaisha Toshiba Magnetic memory device
JP3913971B2 (ja) * 1999-12-16 2007-05-09 株式会社東芝 磁気メモリ装置
JP2002043538A (ja) 2000-07-27 2002-02-08 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6331943B1 (en) * 2000-08-28 2001-12-18 Motorola, Inc. MTJ MRAM series-parallel architecture
US6653193B2 (en) * 2000-12-08 2003-11-25 Micron Technology, Inc. Resistance variable device
US6490194B2 (en) * 2001-01-24 2002-12-03 Infineon Technologies Ag Serial MRAM device
JP2002298572A (ja) * 2001-03-28 2002-10-11 Toshiba Corp 半導体記憶装置
US6473332B1 (en) 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6693821B2 (en) * 2001-06-28 2004-02-17 Sharp Laboratories Of America, Inc. Low cross-talk electrically programmable resistance cross point memory
US6737312B2 (en) * 2001-08-27 2004-05-18 Micron Technology, Inc. Method of fabricating dual PCRAM cells sharing a common electrode
JP2003142661A (ja) * 2001-11-05 2003-05-16 Sony Corp 強誘電体型不揮発性半導体メモリ
US6856536B2 (en) * 2002-08-02 2005-02-15 Unity Semiconductor Corporation Non-volatile memory with a single transistor and resistive memory element
US6583003B1 (en) 2002-09-26 2003-06-24 Sharp Laboratories Of America, Inc. Method of fabricating 1T1R resistive memory array
JP4355136B2 (ja) * 2002-12-05 2009-10-28 シャープ株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP4167513B2 (ja) * 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
US7009278B2 (en) * 2003-11-24 2006-03-07 Sharp Laboratories Of America, Inc. 3d rram
WO2005106955A1 (ja) * 2004-04-27 2005-11-10 Matsushita Electric Industrial Co., Ltd. 記憶素子
DE102004041907B3 (de) * 2004-08-30 2006-03-23 Infineon Technologies Ag Resistive Speicheranordnung, insbesondere CBRAM-Speicher
US7272040B2 (en) * 2005-04-29 2007-09-18 Infineon Technologies Ag Multi-bit virtual-ground NAND memory device
US7982252B2 (en) * 2006-01-27 2011-07-19 Hynix Semiconductor Inc. Dual-gate non-volatile ferroelectric memory
TW200808667A (en) * 2006-07-06 2008-02-16 Asahi Glass Co Ltd Apparatus for molding optical element, and method of molding optical element
TWI336128B (en) * 2007-05-31 2011-01-11 Ind Tech Res Inst Phase change memory devices and fabrication methods thereof
US8331127B2 (en) * 2010-05-24 2012-12-11 Macronix International Co., Ltd. Nonvolatile memory device having a transistor connected in parallel with a resistance switching device

Also Published As

Publication number Publication date
JP4499740B2 (ja) 2010-07-07
KR20080037705A (ko) 2008-04-30
KR20070121819A (ko) 2007-12-27
US7714311B2 (en) 2010-05-11
JP2010108595A (ja) 2010-05-13
KR100885365B1 (ko) 2009-02-26
KR20060109507A (ko) 2006-10-20
JP2007514265A (ja) 2007-05-31
US7463506B2 (en) 2008-12-09
CN1898749B (zh) 2012-01-18
CN1898749A (zh) 2007-01-17
US20070159867A1 (en) 2007-07-12
US20090079009A1 (en) 2009-03-26
KR100924402B1 (ko) 2009-10-29
EP1726017A1 (en) 2006-11-29
TW200531153A (en) 2005-09-16
US20100182821A1 (en) 2010-07-22
WO2005066969A1 (en) 2005-07-21

Similar Documents

Publication Publication Date Title
TWI363375B (en) Memory device, memory circuit and semiconductor integrated circuit having variable resistance
TWI337777B (zh)
TWI607441B (zh) 包含並列電晶體及雙端子切換裝置之反及閘陣列
TWI584282B (zh) 電阻性隨機存取記憶體之等化及感測
US11881263B2 (en) Method, system and device for integration of volatile and non-volatile memory bitcells
US11004479B2 (en) Method, system and device for integration of bitcells in a volatile memory array and bitcells in a non-volatile memory array
TWI492231B (zh) 可變電阻記憶體裝置及其驅動方法
TW200410368A (en) Common bit/common source line high density 1T1R R-RAM array
TW200845364A (en) Memory devices including multi-bit memory cells having magnetic and resistive memory elements and related methods
US7964869B2 (en) Memory element, memory apparatus, and semiconductor integrated circuit
WO2007046145A1 (ja) 不揮発性半導体記憶装置の書き込み方法
TW201113881A (en) Folding data stored in binary format into multi-state format within non-volatile memory devices
US7961529B1 (en) Processor including vertically stacked third-dimensional embedded re-writeable non-volatile memory and registers
US10741246B2 (en) Method, system and device for integration of volatile and non-volatile memory bitcells
JP2007533118A (ja) 可変抵抗を有するメモリデバイス
JP4903919B1 (ja) 抵抗変化型不揮発性記憶装置
Levisse et al. High density emerging resistive memories: What are the limits?
Mustafa Design and analysis of future memories based on switchable resistive elements
JP2010205853A (ja) 不揮発性可変抵抗素子を用いた半導体記憶装置、及びその製造方法
Manem Design approaches for nanoscale logic and memory architectures

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees