1249818 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種非揮發性半導體記憶裝置及其製造方 法，尤其係關於2條記憶胞行共用一根位元線，可進行高積 體化之非揮發性半導體記憶裝置及其製造方法。 【先前技術】 作為先前技術之一例，NAND型EEPROM相對於各NAND 行具有1根位元線。以位元線BLk作為寫入位元線，以位元 線BLk+ l/BLk-Ι作為寫入控制位元線時，於寫入時，賦予 特定之閘極電位Vsg至位元線BL側之選擇閘極電晶體 SG1，賦予充分低之電位VBLpgm至進行寫入之位元線BL。 上述Vsg對於VBLpgm設定為可足够接通選擇閘極電晶體 SG1之電位。另者，賦予足够高之電位VBLinhibit至控制寫 入之位元線BLk+ l/BLk_l。VBLinhibit設定為足够斷開上 述選擇閘極電晶體SG1之電位。賦予充分低之電位VBLpgm 至進行寫入之位元線BL的NAND記憶胞電晶體由於選擇閘 極電晶體SG1接通，VBLpgm傳至記憶胞電晶體，因此記憶 胞電晶體之通道電位充分降低而進行寫入。另者，賦予足 够高之電位VBLinhibi至控制寫入之位元線BLk + 1/BLk-lt 的NAND記憶胞電晶體由於選擇閘極電晶體SG1斷開，因此 記憶胞電晶體之通道電位藉由與控制閘極CG之電容結合 上升，故而不進行寫入。該狀態為寫入控制狀態（非專利文 獻1)。 【非專利文獻1】今宮他，“具有10兆字節/秒之程序速度 94819.doc 1249818 的125 mm2之十億位元NAND快閃記憶體”，美國電子電機 工程協會，固體電路期刊，第37卷，No.ll，2002年11月號， 1493-1501 頁（K.Imamiya，et.al·，“A 125-mm2 1-Gb NAND Flash Memory With 10-MBytes/s Program Speed,5?IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.37，NO.ll， NOVEMBER 20025pp. 1493-1 501) [發明所欲解决之問題] 作為先前技術之問題點，係將NAND型記憶胞電晶體之元 件區域的間距設為2F時，連接位元線BL與位元線BL側之選 擇閘極電晶體之擴散層的接點大小較大程度取决於曝光技 術，再考慮到偏差，則需要大於F。於此處，F表示最小加 工尺寸。因此，連接相鄰之位元線B L與位元線B L側之選擇 閘極電晶體之擴散層的位元線接點CB之間隔便小於F，故 而造成電性接觸之危險性較大。當然’位元線BL亦需要與 連接位元線BL側之選擇閘極電晶體之擴散層的位元線接點 CB分別連接，故而產生加工非常困難之問題。 本發明之目的在於提供一種非揮發性半導體記憶裝置及 其製造方法，尤其於NAND型EEPROM中，以2行NAND行 共用1根位元線BL，並可以NAND行間距之2倍間距配置連 接位元線BL與位元線BL側之選擇閘極電晶體之擴散層的 位元線接點CB，可實現NAND型EEPROM之高積體化。 【發明内容】 為達成上述目的，本發明之第1特徵之要旨為一種非揮發 性半導體記憶裝置，其包含（1)第一及第二記憶胞行，其係 94819.doc 1249818 串^接複數個以浮動間以及配置於浮動問之兩側的第 第一控制閘極作為閘極構造之記憶胞電晶體者；（2)第 -選擇閘極以體，其係連接於第—記憶胞行與位元線之 間者，及⑽二選擇閘極電晶體，其係連接於第二記憶胞 行與位it線之間者；⑷連接位元線與第—及第：選擇閑極 私晶體之擴散層的位元線接點以記憶胞行間距之2倍間距 配置。 本’:明之第2特徵之要旨為一種非揮發性半導體記憶裝 置之製k方法’其包含⑴於半導體基板上形成成為記憶胞 電晶體以及選擇閑極電晶體之閑極絕緣膜之第一絕緣膜的 製矛（）$成成為§己憶胞電晶體之浮動閘以及選擇閉極電 晶體之閘極之第-閘極’進而形成第二絕緣臈之製程，(3) 形成兀件刀離區域後，沉積成為記憶胞電晶體之浮動閘盥 ，制間極之層間絕緣膜之第三絕緣膜，形成成為記憶胞電 晶體，控制閑極與選擇閘極電晶體之閑極配線之第二閘極 的製知，及⑷全面層疊形成第四絕緣膜，並去除第二閑極 上與路出之半導體基板表面上之第四絕緣膜的製程。 本發明之弟3特徵之要旨為—種非揮發性半導體記憶裝 置之製造方法’其包含⑴於半導體基板上層疊形成成為記 憶胞電晶體之閑極絕緣膜之第八絕緣膜、成為控制問極之 弟二閘極以及第九絕緣膜之製程，⑺形成元件分離區域 後，钱刻半導體基板，形成浮動閘之形成預定部分的製程， ⑺進行熱處理後’沉積成為控制閑極與浮動閉間之層間絕 緣版之第十絕緣膜’形成記憶胞電晶體之通道輪廊後，進 94819.doc 1249818 二起作用作為穿隧絕緣膜之第十一絕緣膜形成部之開口的 製私（4)形成成為記憶胞電晶體之穿隧絕緣膜之第十一絕 緣膜之（5)全面層疊成為浮動閘之第四閘極，使用回 姓技術P牛低/予動問之高度的製程，⑹全面形成第十二絕 緣膜後，僅使第三閘極露出之製程，⑺選擇钱刻第三閑極 膜後’全面沉積第十三絕緣膜後，僅使第三問極露出之製 程’⑻選擇蝕刻第三開口區域内之第十二絕緣膜，使第四 閘極路出之製程’及（9)使用㈣技術，降低第三閘極之上 面H全面形成第十四絕緣膜後，於浮動閘上面形成 較閘極寬度狹窄之開口部之製程。 本發明之第4特徵之要旨為—種非揮發性半導體記憶裝 置之製造方法，其包含⑴於半導體基板上，形成成為穿隨 、巴緣膜之第絶緣膜、成為選擇間極電晶體之間極之第一 閘極以及第二絕緣膜後，藉由微影技術與㈣進行加工之 製程，（2)全面沉積第_閘極與控制閘極形成預定區域之間 之閘極間絕緣膜之製程，（3)於第—閘極之側面，藉由㈣ 技術與㈣剝離閘極間絕緣膜之製程，及⑷全面沉積成為 控制閘極以及選擇閘極電晶體之閘極配線的閘極膜後，使 第-閘極與成為控制閘極以及選擇閘極電晶體之閘極配線 的閘極膜電性接觸之製程。 [發明之效果] 依據本發明，可提供一種非揮發性半導體記憶裝置，於 NAND型EEPR0M中，2_娜行共有i根位元線虹，並可 以NAND行間距之2倍間距配置連接位元線]^舆位元線^1 94819.doc 1249818 側之選擇閘極電晶體之擴散層的位元線接點CB，可使 NAND型EEPROM高積體化。 【實施方式】 於NAND型EEPROM中，2行NAND行共有1根位元線BL， 並以NAND行間距之2倍間距配置連接位元線BL與位元線 BL側之選擇閘極電晶體之擴散層的位元線接點CB。 [實施例1] 本發：明之實施例1之非揮發性半導體記憶裝置具有如圖 1(a)、（b)所示之電路構造以及元件剖面構造。記憶胞MC具 有側壁控制閘極型構造，具有控制閘極（CG)2夾有浮動閘 (FG)8之兩側之構成。串聯連接此種記憶胞MC，構成記憶 胞行。此種記憶胞行於與位元線BLk之間具備選擇閘極電晶 體SG1或SG2，2根選擇閘極線SGD1、SGD2平行連接於控 制閘極線CG0〜CG8。此處，於圖1之例中，例示有8NAND 行之例。連接於一根NAND行之記憶胞電晶體之數量並非限 定為8個，如圖4所示，亦可為16NAND行。進而，亦可為 32NAND行。此等數量為設計事項，並非有所限定。另，由 於單位記憶胞電晶體具有側壁控制閘極構造，因此亦很清 楚控制閘極線CG之根數，於8NAND行之情形時為9根，於 16NAND行之情形時為17根，於32NAND行之情形時為33 根。又，於此種記憶胞行與源極線SL之間具備選擇閘極電 晶體SG3，1根選擇閘極線SGS平行連接於控制閘極 CG0〜CG8 〇記憶胞行介以相鄰連接於CG8之選擇閘極電晶 體SG1或SG2連接至位元線BLk。同樣，介以相鄰連接於於 94819.doc 1249818 CGO之選擇閘極電晶體SG3連接至源極線SL。對於此等選擇 閘極電晶體SGI、SG2、SG3之各閘極配線有選擇閘極線 SGD1、SGD2以及SGS。由圖l(a)所明示，2條記憶胞行藉 由具備以每1個互相錯開之方式連接之位元線側選擇閘極 電晶體SG1或SG2，而共用一根位元線BLk，因此可節約位 元線接點CB之空間，其結果可實現提高積體度。如圖丨（匕) 所示，記憶胞行之位元線BL側介以位元線側選擇閘極電晶 體SG1或SG2之選擇閘極線SGD1或SGD2連接至位元線接 點區域14，記憶胞行之源極線SL側介以源極線側選擇閘極 電晶體SG3之選擇閘極線SGS連接至源極線接點區域“。對 於5己憶胞行進而將甚至包含此種源極側選擇閘極電晶體 SG1或SG2以及位元線側之選擇閘極電晶體SG3之構成稱為 「記憶胞單位」或「記憶胞組塊」。圖1(a)之構成由於記憶 胞行串耳外連接於N AND §己憶胞構成，因此可稱為「nand記 憶胞單位」或「NAND記憶胞組塊」。由此，於圖1(a)之電 路構成中，明顯表示有2行NAND記憶胞單位，且具有共用j 根位元線BLk之構成。 圖1(b)之構造，相當於於圖l(a)之電路構成内，模式性表 不1根NAND記憶胞單位部分之剖面構造，並且於後述之圖 2(b)之平面樣式圖中表示有沿^線之模式性剖面構造 井或形成於矽半導體基板26内之n型擴散層18係記憶胞電 晶體之源極、沒極區域，形成於夾於源極、沒極區域之通 道區域上介以絕緣膜，配置浮動閘（FG)8。 於上述例中，展示位元線側選擇閘極線為2根（sgdi、 948l9.doc -10- 1249818 ΓΓ)要源極側選擇開極線為1根（sgs)之例，但並非僅限 構L要點在於只要為減少位元線接點數，節約接點數之 I7可。因此，位元線側選擇閘極線之根數為3根亦可， 進而增加根數亦可。關於源極側選擇間極線，亦並非僅限 於1根’如下所述，亦可為2根。進而增加根數亦可。 圖2(a)、（b)係表示本發明之實施例k非揮發性半導體紀 憶裝置之模式性電路構成圖與模式性平面樣式圖者。圖 J ) (^)以刀別對應方式緣製，位元線接點 思I單位/、用1個，因此位元線BLk緣製有可以2根 記憶胞單位配置1根之形態。圖2⑻中沿Η線、㈣線、 ΙΠ_ΠΙ線之元件剖面構造分別如圖3⑷、圖3(b)、圖3(c)所 不進而’沿IV-IV線之元件剖面構造如圖1(b)模式性所示。 如圖3⑷所明#，與每根位元線均配置位元線接點CB之情 形相比，可於位元線接點CB間之空間留有空餘。尤其於55 nm規模等之微細非揮發性半導體記憶裝置中，位元線接點 CB之配置上，接點孔之間之尺寸微細，無充分對準空間， 故而存在製造良率降低之問題。藉由本發明之實施例【之構 成，可解决此等之問題。 由圖3(b)所明示，沿圖2(b)之之剖面構造為浮動間 (FG)8部分之剖面構造。於作為穿隧閘極絕緣膜動作之第一 閘極絕緣膜30上配置有浮動閘（FG)8。通道區域與口井26為 共通區域，夹於元件分離區域28而形成。於浮動閘上 形成第二絕緣膜32，進而整體覆蓋有第五絕緣膜52。 如圖3(c)所明示，沿圖2(b)2m_In線之剖面構造為控制 948l9.doc -11 - 1249818 广極(CG)2部&之剖面構造。於作為閘極絕緣膜動作之第三 “緣膜40上g己置有控制閘極（CG)2。n型擴散層以為記憶胞 電晶體之源極、汲極區域，但夹於元件分離區域咖形成。 ;制閘極（CG)2上形成金屬石夕化物膜49，進而整體覆蓋於 第五絕緣膜52。另，於圖18等，如下所述，第三絕緣膜4〇 料閘極間絕緣膜婦揮功能。於圖3⑷中，為簡化說明， 名略形成於控制閘極2之側壁部的閘極間絕緣膜4〇。實際 上於下述之製造方法中，就構造加以詳細的說明。又， 表不於圖2(b)之源極線接點（^電性共通連接於源極線几， 因此於源極線接點cs相互間不存在位元線接點cb相互間 之電性分離之問題點。 本發明之實施例1之非揮發性半導體記憶裝置之矩陣電 路構成，例如，如圖4所示，包含6根NAND記憶胞單位 24&〜24卜控制閘極線(：〇}1〜(：：〇17，選擇閘極線犯〇1〜％〇3， 位元線BLk_l ’ BLk，BLk+ 1，源極線sl，位元線驅動電路 1 ’控制閘極線驅動電路2〇，選擇閘極線驅動電路2丨，以及 源極線驅動電路22。NAND記憶胞單位24a〜24f於圖4之例 中，包含16個串聯連接之記憶胞電晶體，丨個位元線側選擇 問極電晶體SG1或SG2，其具備鄰接於控制閘極線 置之選擇閘極線SG01或SG02，1個源極線側選擇閘極電晶 體SG3 ’其具備鄰接於控制閘極線CG1配置之選擇閘極線 SG03 ’介以上述選擇閘極電晶體分別連接於位元線bl、源 極線SL。又’於圖4中，例如，藉由挾於2根控制閘極線 CG12、CG13之整個記憶胞電晶體23，亦可定義於頁模式中 94819.doc -12- 1249818 相當於1頁份之記憶胞的一列份。 (動作模式） 以下，使用圖5(a)、（b)〜圖8(a)、（b)，說明本發明之實施 例1之非揮發性半導體記憶裝置的動作方法。於此處，為便 於說明，分別將圖4之NAND記憶胞單位24a〜24f稱為NAND 行1〜N AND行6。於圖5(a)、（b)〜圖8(a)、（b)之各圖中，表示 有位元線BLK-1、BLk、BLk + 1之電壓波形、選擇閘極電晶 體SGI、SG2、SG3之閘極電壓波形、選擇以及非選擇字元 φ 線（控制閘極線）WL之電壓波形。 (寫入動作模式） 向NAND行3之某記憶胞進行寫入時之動作波形示於圖 5(a)。又，向NAND行4之某記憶胞進行寫入時之動作波形 示於圖5(b)。 將NAND行3作為寫入NAND記憶胞，將NAND行1、2、4、 5、6作為寫入控制NAND行。 如圖5(a)所示，藉由賦予至位元線BL側之選擇閘極電晶 % 體SG1、2之閘極電壓波形，Vdd-Vth(SG)自位元線BL傳送 至NAND行1、2、3、4、5、6,提升通道電位後，如圖5(a) 所示，藉由賦予至位元線BLk與選擇閘極電晶體SG1之電壓 波形，NAND行3之記憶胞電晶體之通道電位充分降低，進 行寫入。其中，Vsgd對於Vbl設定為足够斷開之電壓。另 者，NAND行1、2、4、5、6之記憶胞電晶體由於選擇閘極 電晶體SGI、SG2斷開，因此記憶胞電晶體之通道電位除 Vdd-Vth(SG)，又與控制閘極CG電容結合，藉此進而上升， 94819.doc -13- 1249818 不進行寫入。 (讀出動作模式） (使用位元線遮罩時） 使用圖6(a)、（b)以及圖7(a)、（b)說明使用位元線遮罩時 的頊出動作。並使用圖8(a)、（b)說明不使用位元線遮罩時 之讀出動作。 言買出NAND行3之某記憶胞電晶體時之動作波形示於圖 6(a)。又，讀出NAND行4之某記憶胞電晶體時之動作波形 示於圖6(b)。 於圖6(a)中，顯示A表示位元線BLk上之充電狀態，顯示 B表示於選擇記憶胞為寫入完成記憶胞之情形時，將選擇閘 極電晶體SG3設為開放狀態（Vsg)，位元線BLk上之放電狀 態。又，位元線BLk上之非放電時之波形如虛線所示。 於圖6(b)中，顯示c表示位元線BLk上之充電狀態，顯示 D表示於續出記憶胞為寫入完成記憶胞之情形時，將選擇閘 極電晶體SG3設為開放狀態（Vsg)，位元線BLk上之放電狀 態。又，位元線BLk上之非放電時之波形如虛線所示。 讀出NAND行2、6之某記憶胞時之動作波形示於圖7(a)。 又’續出NAND行1、5之某記憶胞時之動作波形示於圖7(b)。 於圖7(a)中’顯示E表示位元線BLk>l上之充電狀態，顯 示F表示於選擇記憶胞為寫入完成記憶胞之情形時，將選擇 閘極電晶體SG3設為開放狀態（Vsg)，位元線BLk-Ι上之放電 狀態。又，顯示G表示位元線BLk + 1上之充電狀態，顯示η 表示於選擇記憶胞為寫入完成記憶胞之情形時，將選擇閘 94819.doc -14- 1249818 極電晶體SG3設為開放狀態（Vsg)，位元線BLk+ 1上之放電 狀態。又，位元線BLk-1上之非放電時之波形如虛線所示。 又，位元線BLk+Ι上之非放電時之波形如虛線所示。 於圖7(b)中，顯示I表示位元線BLk-Ι上之充電狀態，顯示 J表示於選擇記憶胞為寫入完成記憶胞之情形時，將選擇閘 極電晶體SG3設為開放狀態（Vsg)，位元線BLk>l上之放電狀 態。又，顯示K表示位元線BLk + 1上之充電狀態，顯示l表 示於選擇記憶胞為寫入完成記憶胞之情形時，將選擇閘極 電晶體SG3設為開放狀態（Vsg)，位元線BLk+ 1上之放電狀 怨。又，位元線BLk-1上之非放電時之波形如虛線所示。又， 位元線BLk + 1上之非放電時之波形如虛線所示。 (不使用位元線遮罩時） 使用圖8(a)、（b)，就不使用位元線遮罩時之讀出動作加 以說明。 讀出配置於NAND行1、3、5之某記憶胞時之動作波形示 於圖8(a)。又，讀出配置於NAND行2、4、6之某記憶胞時 之動作波形示於圖8(b)。由於不使用位元線遮罩，因此如圖 8之動作波形所明示，相鄰之位元線同時進行讀出動作。 於圖8(a)中，顯示a表示位元線BLk上之充電狀態，顯示 B表示於選擇記憶胞為寫入完成記憶胞之情形時，將選擇閘 極電晶體SG3設為開放狀態（Vsg)，位元線BLk上之放電狀 態。又，位元線BLk上之非放電時之波形如虛線所示。顯示 E表示位元線脱]上之充電狀態，顯示F表示於選擇記憶胞 為寫入完成記憶胞之情形時，將選擇閘極電晶體s g 3設為開 94819.doc -15· 1249818 放狀態（Vsg)，位元線BLk-l上之放電狀態。又，顯示G表示 位元線BLk+Ι上之充電狀態，顯示Η表示於選擇記憶胞為 寫入完成記憶胞之情形時，將選擇閘極電晶體SG3設為開放 狀態（Vsg)，位元線BLk+ 1上之放電狀態。又，位元線BLk-1 上之非放電時之波形如虛線所示。又，位元線BLk+ 1上之 非放電時之波形如虛線所示。 於圖8(b)中，顯示C表示位元線BLk上之充電狀態，顯示 D表示於讀出記憶胞為寫入完成記憶胞之情形時，將選擇閘 極電晶體SG3設為開放狀態（Vsg)，位元線BLk上之放電狀 態。又，位元線BLk上之非放電時之波形如虛線所示。顯示 I表示位元線BLk-Ι上之充電狀態，顯示J表示於選擇記憶胞 為寫入完成記憶胞之情形時，將選擇閘極電晶體SG3設為開 放狀態（Vsg)，位元線BLk-Ι上之放電狀態。又，顯示K表示 位元線BLk + 1上之充電狀態，顯示L表示於選擇記憶胞為 寫入完成記憶胞之情形時，將選擇閘極電晶體SG3設為開放 狀態（Vsg)，位元線BLk+ 1上之放電狀態。又，位元線BLk-1 上之非放電時之波形如虛線所示。又，位元線BLk + 1上之 非放電時之波形如虛線所示。於不使用位元線遮罩之情形 時，於控制相鄰之位元線之間的相互干擾之動作範圍中， 可使記憶胞陣列有效動作。又，於不使用位元線遮罩之情 形時，又存在對於位元線可隨機施加電壓之優點。 (實施例1之變形例）
本發明之實施例1之非揮發性半導體記憶裝置之變形 例，如圖9所示，包含NAND記憶胞陣列24，其包含NAND 94819.doc -16- 1249818 記憶胞單位24a〜24f，2根位元線側選擇閘極線SGOl、 SG02，2根源極線側選擇閘極線sg〇3、SG04，作為例示之 位元線BLk-1、BLk、BLk + 1，位元線驅動電路1，控制閘 極線驅動電路2〇，選擇閘極線驅動電路21，以及源極線驅 動電路22。於圖8之構成中，係區別表示非選擇控制閘極線 CG與選擇控制閘極線cG，但其分別連接於控制閘極線驅動 電路20之點與圖4同樣。 於貫施例1之變形例中，如圖9所示，與圖4所示之實施例 _ 1相比，其特徵在於增加一根源極側選擇閘極線，配置有2 根SG03、SG04。藉由如此之構成，於電路構成上，可大致 對稱的構成位元線側與源極線側，容易構成樣式布局。又， 亦可增加電路動作上之自由度，如下所述，例如，具有可 縮短寫入時間之優點，又有可降低對於導線干擾之負荷的 優點。 (動作模式） 以下’使用圖10(a)、（b)〜圖13(a)、（b)，就本發明之實施 _ 例1之變形例之非揮發性半導體記憶裝置的動作方法加以 說明。於圖10(a)、（b)〜圖13(a)、（b)之各圖中，表示有位元 線BLK-1、BLk、BLk + 1之電壓波形、選擇閘極電晶體sgi、 SG2、SG3、SG4之閘極電壓波形、選擇及非選擇字元線（控 制閘極線）WL之電壓波形以及共通源極線SL之電壓波形。 (寫入動作模式） 向NAND行3之某記憶胞進行寫入時之動作波形示於圖 10(a)。又，向NAND行4之某記憶胞進行寫入時之動作波形 94819.doc -17- 1249818 示於圖1 0(b)。 如圖10(a)所示，藉由賦予至位元線BL側之選擇閘極電晶 體SG1之閘極電壓波形，Vdd-Vth(SG)自位元線BL傳送至 NAND行2、6，0 V自位元線BL傳送至NAND行3。藉由賦予 至共通源極線SL側之選擇閘極電晶體SG3之閘極電壓波 形，Vdd-Vth(SG)自共通源極線SL傳送至NAND行1、4、5。 如圖10(b)所示，藉由賦予至位元線BL側之選擇閘極電晶 體SG2之閘極電壓波形，Vdd-Vth(SG)自位元線BL傳送至 NAND行1、5，0V自位元線BL傳送至NAND行4。藉由賦予 至共通源極線SL側之選擇閘極電晶體SG4之閘極電壓波 形，Vdd-Vth(SG)自共通源極線SL傳送至NAND行2、3、6。 於具有圖4所示之電路構成之實施例1中，為防止誤寫 入，於寫入之前，傳送作為Vdd-Vth(SG)之電壓至禁止寫入 記憶胞所在之NAND行，升高通道電位。其結果為，寫入記 憶胞之某NAND行需要先使已充電之Vdd-Vth(SG)之電壓放 電，降低通道電位之動作。相對於此，於具有圖9所示之電 路構成之實施例1之變形例中，將源極側之選擇閘極線設為 2根，與位元線側之選擇閘極線相加合計設為4根，藉此可 同時向禁止寫入記憶胞之所在的NAND行傳送Vdd-Vth(SG) 之電壓，並向寫入記憶胞之所在NAND行傳送0 (V)，因此 可縮短寫入時間。 (讀出動作模式） 讀出NAND行3之某記憶胞時之動作波形示於圖11(a)。 又，讀出NAND行4之某記憶胞時之動作波形示於圖11(b)。 94819.doc -18- 1249818 於圖11(a)中，顯示A表示位元線BLk上之充電狀態，顯示 B表示於選擇記憶胞為寫入完成記憶胞之情形時，將選擇閘 極電晶體SG4設為開放狀態（Vsg)，位元線BLk上之放電狀 態。即，藉由賦予至源極線側選擇閘極線SG04之動作波形， 使自位元線BLk充電至NAND行3之電位放電於共通源極線 SL。又，位元線BLk上之非放電時之波形如虛線所示。 於圖11(b)中，顯示C表示位元線BLk上之充電狀態，顯示 D表示於選擇記憶胞為寫入完成記憶胞之情形時，將選擇閘 極電晶體SG3設為開放狀態（Vsg)，位元線BLk上之放電狀 態。即，藉由賦予至源極線側選擇閘極線SG03之動作波形， 使自位元線BLk充電至NAND行4之電位放電於共通源極線 SL。又，位元線BLk上之非放電時之波形如虛線所示。 讀出NAND行2、6之某記憶胞時之動作波形示於圖 12(a)。又，讀出NAND行1、5之某記憶胞時之動作波形示 於圖12(b)。 於圖12(a)中，顯示E表示位元線BLk-Ι上之充電狀態，顯 示F表示於選擇記憶胞為寫入完成記憶胞之情形時，將選擇 閘極電晶體SG4設為開放狀態（Vsg)，位元線BLk-1上之放電 狀態。又，顯示G表示位元線BLk+ 1上之充電狀態，顯示Η 表示於選擇記憶胞為寫入完成記憶胞之情形時，將選擇閘 極電晶體SG4設為開放狀態（Vsg)，位元線BLk+ 1上之放電 狀態。即，藉由賦予至源極線側選擇閘極線SG04之動作波 形，使自位元線BLk充電至NAND行2、6之電位放電於共通 源極線SL。又，位元線BLk-1上之非放電時之波形如虛線所 94819.doc -19- 1249818 示。又，位元線BLk + 1上之非放電時之波形如虛線所示。 於圖12(b)中，顯示I表示位元線BLk-Ι上之充電狀態，顯 示J表示於選擇記憶胞為寫入完成記憶胞之情形時，將選擇 閘極電晶體SG3設為開放狀態（Vsg)，位元線BLk-Ι上之放電 狀態。又，顯示K表示位元線BLk + 1上之充電狀態，顯示L 表示於選擇記憶胞為寫入完成記憶胞之情形時，將選擇閘 極電晶體SG3設為開放狀態（Vsg)，位元線BLk + 1上之放電 狀態。即，藉由賦予至源極線側選擇閘極線SG03之動作波 形，使自位元線BLk充電至NAND行1、5之電位放電於共通 源極線SL。又，位元線BLk-1上之非放電時之波形如虛線所 示。又，位元線BLk+Ι上之非放電時之波形如虛線所示。 於具有圖4所示之電路構成之實施例1中，共通源極線SL 之電位0(V)於源極側選擇閘極電晶體SG3之開放時（Vsg)全 部向NAND行傳送，其結果為所有之NAND行的通道電位變 為0(V)，對於導線干擾之負荷增高。其中，若於非讀出NAND 行選擇寫入記憶胞之控制閘極線（control gate線）CG(OV)， 自源極側選擇閘極線SG03至該記憶胞為止之通道電位變為 0(V)。相對於此，於具有圖9所示之電路構成之實施例1之 變形例中，將源極側之選擇閘極線設為2根，加上位元線側 之選擇閘極線合計設為4根，藉此，於源極線側選擇閘極線 (SG03或SG04)開放時傳送0(V)之NAND行可减少為半數之 NAND行，又連接於非選擇選擇閘極線（SG03或SG04)之 NAND行的通道電位成為浮動狀態，因此可降低相對於導線 干擾之負荷。 948l9.doc -20- 1249818 另，於圖11及圖12所示之讀出動作中，係就使用位元線 遮罩之情形加以說明，然而很清楚即使於不使用位元線遮 罩之情形時，亦可與上述之圖8之說明同樣進行。動作與圖 8所不之波形相同，因此省略說明。於不使用位元線遮罩之 情形時，於控制相鄰位元線之間之相互干擾之動作範圍 中，可使記憶胞陣列有效動作。又，於不使用位元線遮罩 之情形時，又存在對於位元線可隨機施加電壓之優點。 [實施例2] 使用圖13至圖48，以平面樣式圖、j _ j方向剖面圖、π_π 方向剖面圖、ΙΙΙ-ΙΙΙ方向剖面圖說明作為本發明之實施例2 之非揮發性半導體記憶裝置，NAND型EEPR〇M之記憶胞區 域1〇、選擇閘極電晶體區域12、以及位元線BL形成之製造 首先，於矽半導體基板％上形成第一絕緣膜30 , 其作為記憶胞電晶體之穿隨氧化膜 體之閘極氧化膜，全面沉籍你盔 並成為選擇閘極電晶
28，之後， ，之後，使用微影技術與蝕刻技術， 全面沉積元件分離 形成元件分離區域 形成圖1 3至圖16所 94819.doc -21 - 1249818 示之構造。 (b )之後，沉積作為記憶胞電晶體之浮動閘8與控制 閑極2之間之層間絕緣膜的第三絕緣⑽，沉積作為記憶胞 電晶體之控制閘極2與選擇閘極電晶體之閘極配線的第二 閘電極2之膜，使用CMp技術，形成圖17至圖2〇所示之構造。 (c )繼而，作為形成選擇閘極電晶體區域12之製程之 一部分，使用微影技術與韻刻技術，形成圖21至圖24所示 之構造。 (d )繼而，全面叠層形成作為金屬矽化物膜4 9之矽化 物控制膜使用之第四絕緣膜48，使用選擇蝕刻技術，去除 第二閘電極2之膜上面與露出之矽半導體基板26表面之第 四絕緣膜48，形成圖25至圖28所示之構造。於第四絕緣膜 48之選擇中，考慮選擇可獲得與第_閘電極8之膜與第二間 電極2之膜之姓刻選擇比的絕緣膜。 (e ) 繼而，使用微影技術與蝕刻技術，去除第一開口 區域50内之第二絕緣膜32。此時，亦同樣去除第一開口區 域50内之第一、纟巴緣膜4〇，並於後述之金屬石夕化物製程中， 介以第一開口區域50内之第三絕緣膜4〇鄰接之第一閘電極 8之膜Μ第一閘電極2之膜介以金屬石夕化物膜49可電性連 接。之後，全面形成金屬薄膜並進行加熱，藉由將第二絕 緣膜32與第四絕緣膜48作為矽化物控制膜使用，可僅於第 二閘電極2之膜上面、第一開口區域5〇内之第一閘電極8之 膜上面、以及露出之矽半導體基板26表面形成金屬矽化物 膜49(圖29至圖32) 94819.doc -22- 1249818 (f) 繼而，作為層間絕緣膜全面叠層第五絕緣膜52， 使用CMP技術或化學乾蝕刻（CDE)技術進行平坦化，全面叠 層第六絕緣膜54。之後，使用微影技術與蝕刻技術，形成 第一接點溝56與第二接點溝58，形成圖33至圖36所示之構 造0 C g) 繼而，如圖37至圖40所示，使用微影技術與蝕刻 技術，僅去除第六絕緣膜54之一部分，形成第一配線溝與 第二配線溝後，全面沉積第一金屬膜6〇，使用CMp技術， 研磨至第六絕緣膜54為止，形成第一接點62、第二接點料、 第一配線66以及第二配線68。此時，連接於第一接點“之 相鄰的浮動閘8介以第-接點62電性連接。第—接點62與第 一配線66電性連接。第二接點64與連接於第二接點64之選 擇閘極電晶體之擴散層電性連接，其結果為，相鄰之兩根 AND行電f生連接。第二接點64與第二配線μ電性連接。此 才、第接點62與第一配線66,與第二接點64與第二配線 68為電性獨立（圖37至圖4〇)。 …繼而’如圖41至圖44所示’全面沉積作為神 :膜之第七絕緣膜72後，使用微影技術與钱刻技術，形7 第：接點溝7〇 ’沉積第二金屬膜74 ’使用CMP技術，研』 至第七絕緣膜72為止，形成包含第二金屬卵之第三接莲 7〇。此時，第三接點7〇電性連接於第二配線⑽。 " ⑴繼而，全面沉積第三金屬膜76，使用微影技㈣ 蝕刻技術，形成圖45至圖48所示之第三配線78。此時， 二配線78與包含第二金屬膜74之第三接點電性連接。第一 94819.doc -23- 1249818 配線78介以包含第二金屬膜74之第三接點7〇、第二配線68 以及第二接點64，電性連接於兩根NANI^t。第三配線78 成為位το線BL。藉由以上製程，如圖1(a)、圖2(a)、圖4以 及圖9之電路構成圖所示，2rnand行共用丨根位元線， 亚可以NAND行間距之2倍間距配置位元線接點CB，其連接 位元線BL自身與位元線BL與位元線BL側之選擇閘極電晶 體之擴散層。 [實施例3 ] 使用圖49至圖68，以平面樣式圖、j j方向剖面圖、π_π 方向剖面圖、in_n][方向剖面圖說明作為本發明之實施例3 之非揮發性半導體記憶裝置，NAND型 EEpR〇M之記憶胞區 域10 k擇閘極電晶體區域12、以及位元線BL形成之製造 方法。 (a) 圖49至圖52所示之構造相當於實施例1之圖25至 圖28。與實施例丨之不同在於2根選擇閘極電晶體之配線均 以第二閘電極2之膜形成。 (b) 繼而，如圖53至圖56所示，使用微影技術與蝕刻 技術，去除第一開口區域5〇内與第二開口區域8〇内之第二 、、巴緣膜32。此時，亦同樣去除第一開口區域50、及第二開 口區域80内之第三絕緣膜4〇，以後述之金屬矽化物製程， ;丨以第一開口區域50、及第二開口區域80内之第三絕緣膜 4〇鄰接之第-閘電極8之膜與第二閘電極2之膜可介以金屬 夕化物膜49電性連接。繼而，全面形成金屬薄膜並進行加 ”、、藉由使用第二絕緣膜32與第四絕緣膜48作為矽化物控 94819.doc 1249818 制膜，可僅於第二閘電極2之膜上面、第一開口區域5〇及第 二開口區域80内之第一閘電極8之膜上面，與露出之矽半導 體基板26表面形成金屬矽化物膜49(圖53至圖56)。 (c ) 繼而，全面叠層第五絕緣膜52作為層間絕緣膜， 使用CMP技術或化學乾蝕刻（CDE)技術進行平坦化，使用微 影技術與蝕刻技術形成第二接點溝58，從而形成圖刃至圖 6 0所示之構造。 (d) 繼而，全面沉積第一金屬膜60,使用CMP技術， 研磨至第五絕緣膜52為止，形成圖61至圖64所示之第二接 點64。此時，第二接點64與連接於第二接點料之選擇閘極 電晶體之擴散層電性連接，相鄰之兩根NAND行電性連接。 (e) 繼而，如圖65至圖68所示，全面沉積第三金屬膜 76，使用微影技術與蝕刻技術，形成包含第三金屬膜”之 第三配線78。此時，第三配線78與第二接點64電性連接。 第二配線78介以第二接點64，電性連接於兩根NAND行。第 二配線78成為位元線BL。藉由以上製程，如圖1(勾、圖2(勾、 圖4以及圖9之電路構成圖所示，2行NAND行共用丨根位元線 BL ’並可以NAND行間距之2倍間距配置位元線接點CB，其 連接位το線BL自身與位元線BL與位元線3]1側之選擇閘極 電晶體之擴散層。尤其，於實施例3中，與實施例2相比， 可省略第一配線66以及第二配線68與第三接點7〇，亦具有 製造製程簡單之優點。 [實施例4] 使用圖69至圖92,以平面樣式圖、ΙβΙ方向剖面圖、π_π 94819.doc -25- 1249818 方向剖面圖、ΙΙΙ-ΠΙ方向剖面圖說明作為本發明之實施例4 之非揮發性半導體記憶裝置，NAND型EEPROM之記憶胞區 域10、選擇閘極電晶體區域12、以及位元線形成之製造方 法0 (a) 圖69至圖72所示之構造相當於實施例2之圖乃至 圖28,或實施例3之圖49至圖52。與實施例2或實施例3之不 同在於，2根選擇閘極電晶體之配線均以第一配線66形成。 (b) 繼而，如圖73至圖76所示，全面形成金屬薄膜， 進行加熱，藉由使用第二絕緣膜32與第四絕緣膜48作為矽 化物控制膜，可僅於第二閘電極2之膜上面與露出之矽半導 體基板26表面形成金屬石夕化物膜49。 (Ο 繼而，全面叠層第五絕緣膜52作為層間絕緣膜， 使用CMP技術或CDE技術進行平坦化，全面叠層第六絕緣 膜54。之後，使用微影技術與钱刻技術，形成第一接點溝 56與第二接點溝58,形成圖77至圖8〇所示之構造。“ U)、繼而’如圖81至圖84所示，使用微影技術與㈣ 技術，僅去除第六絕緣膜54之—部分，形成第一配線溝斑 第二配線溝之後’全面沉積第一金相6〇，使用cMp技術， 研磨至第六絕緣膜54為止，形成第一接點以、第二接點料、 第-配線66以及第二配線68。此時，連接於第一接點以之 相鄰的浮動閘8介以第-接點62電性連接。第一接點Μ盘第 一配線66電性祕。第二接點6續連接於第：接點64之選 擇閑極電晶體之擴散層電性連接。其結果為，㈣之兩根 行電性連接，第二接點64與第二配線㈣性連接。 94819.doc -26- 1249818 e)繼而，如圖85至圖88所示，全面沉積成為層間絕 ，膜之第七絕緣膜72後，使用微影技術與蝕刻技術，形= =三接點溝，沉積第二金屬膜74，使用CMp技術，研磨至 第七絕緣膜72為止，形成包含第二金屬膜74之第三接點 82 °此時，第三接點82電性連接於第二配線68。 (〇 繼而，如圖89至圖92所示，全面沉積第三金屬膜 76，使用微影技術與蝕刻技術，形成包含第三金屬膜”之 =三配線78。此時，第三配線78與第三接點82電性連接。 弟三配線78介以第三接點82、第二配線68以及第二接點 64,電性連接於兩根NANDr。其結果為，第三配線π成為 位元線BL。 藉由以上製程，如圖1(a)、圖2(a)、圖4以及圖9之電路構 成圖所示，2行NAND行共用1根位元線BL，並可wNand 仃間距之2倍間距配置位元線接點CB，其連接位元線^[自 身與位元線BL與位元線BL側之選擇閘極電晶體之擴散 層。與實施例2相比，可省略形成圖29所示之第一開口區域 Μ之製程，亦具有製造製程簡單之優點。 [實施例5] 使用圖93至圖140，以平面樣式圖、j 1方向剖面圖、㈣ 方向剖面圖、ΠΗΠ方向剖面圖說明作為本發明之實施例$ 之非揮發性半導體記憶裝置，NAND型EEpR〇M之記憶胞區 域1〇、選擇閘極電晶體區域12、以及位元線形成之製造方 法。 首先於矽半導體基板26上全面叠層作為記憶胞 94819.doc -27- 1249818 電晶體之閘極絕緣膜之第八昭络 弟八絕緣膜83，作為控制閘極之第 三閘電極8 5之膜，以及第六紹絲 弟九、、、巴緣膑84。於第九絕緣膜84之 選擇中，最低條件為可獲得與第三閘電簡之㈣選擇 比’更好的是可獲得與後述之元件分㈣域则之絕緣膜 與第四閘電極8 9之C M P製程中之研磨選擇比的絕緣膜。之 後，使用微影技術與蝕刻技術形成元件分離溝，全面沉積 70件刀離區域28用之絕緣膜後，使用CMp技術形成元件分 離區域28。之後’使用微影技術與蝕刻技術，形成浮動閘 89之形成預&部分（圖93至圖96)。此時’進行料導體基板 26之蝕刻，直至浮動閘89之形成預定部分為適當深度，較 好的是元件分離區域28藉由選㈣刻，以使丧人絕緣膜幾 乎不被I虫刻。 (b) 繼而，進行適當熱處理後，沉積作為控制閘極85 與）于動閘89間之層間絕緣膜的第十絕緣膜86，進行記憶胞 電晶體之通道分布之形成，作為穿隧絕緣膜發揮機能的第 十一絕緣膜87形成部之開口。當然可藉由以記憶胞形成區 域之井内雜質分布與挖掘深度調整記憶胞電晶體之臨限 值，從而省略通道分布之形成製程。繼而，形成作為記憶 胞電晶體之穿隧氧化膜之第十一絕緣膜87，形成圖97至圖 100所示之構造。 (c) 繼而，全面叠層作為浮動閘89之第四閘電極89 之膜，使用回蝕技術，降低浮動閘89之高度，形成圖1〇1 至圖104所示之構造。圖101至圖1〇4所示之控制閘極以之上 面較好的是，控制於自後述之CMP製程中形成之浮動閘89 94819.doc -28- 1249818 上面至可獲得適當之絕緣耐性之距離為止所相隔之位置。 此時，由於提南控制閘極85高度之控制性，因此藉由CMp 技術，將第十絕緣膜87作為掩模材使第四電極89之膜平坦 化之後’亦可進行上述钱刻。 (d ) 繼而，為絕緣控制閘極8 5 ,於全面形成第十二絕 緣膜90之後，使用CMP技術，僅露出第三閘電極85，形成 圖105至圖108所示之構造。此時，第十二絕緣膜9〇之最低 條件為可獲得與第三閘電極85之姓刻選擇比。 (e) 繼而，作為形成選擇閘極電晶體之製程之一，使 用微影技術與蝕刻技術，選擇蝕刻第三閘電極85之後，全 面沉積第十二絕緣膜91之後，使用CMP技術，僅露出第三 閘電極85，形成圖1〇9至圖112所示之構造。 (f )繼而，使用微影技術與蝕刻技術，選擇蝕刻圖丨j 3 所不之第二開口區域11〇内之第十二絕緣膜9〇，露出第四閘 電極89，形成圖113至圖116所示之構造。 (g) 繼而，使用蝕刻技術，降低第三閘電極85之膜上 面的高度，全面形成第十四絕緣膜92後，使用蝕刻技術， 於、子動閘89之上面形成較控制閘極寬度狹窄之開口部，形 成圖117至圖12〇所示之構造。於此處形成之第十四絕緣膜 92為充分確保耐鄰接控制閘極85之壓力，較好的是設定為 適當膜厚。 ^ (h)繼而，全面沉積金屬膜後，使用微影技術與蝕刻 技# ’電性連接作為控制閘極發揮機能之第三閘電極85之 膜與金屬冑’形成作為字元線，並成為選擇閘極電晶體之 94819.doc -29- 1249818 間極配線的第四配線93，沉積作為層間絕緣膜之第十五絕 緣膜94形成圖121至圖124所示之構造。該方法例如全面 形成金屬膜後，藉由選擇蝕刻形成第四配線93之方法，或 形成絕緣膜後挖溝嵌入金屬，並藉由CMp形成第四配線93 之方法，等通常之形成配線的方法等，使用任一通常形成 配線之方法均可形成。於用以形成此等配線之微影時會產 生對準偏移，但藉由於上述控制閘極85上面以自我整合之 方式設置的開口部，可充分確保鄰接之字元線間的耐壓。 又，由於降低控制閘極85與上述第四配線93之配線材之接 觸電阻，因此於形成第四配線93之前當然亦可進行矽化物 製程。 U)繼而，全面沉積第十六絕緣膜95後，使用微影技 術與蝕刻技術，形成第四接點溝96與第五接點溝97，形成 圖125至圖128所示之構造。 (j) 繼而，使用微影技術與蝕刻技術，僅去除第十六 絕緣膜95之一部分’於形成第五配線溝與第六配線溝: 後，全面沉積金屬膜，使用CMp技術，研磨至第十六絕續 膜95為止，形成圖129至圖132所示之第四接點1〇1、第五插 點⑽、第五配線99以及第六配線⑽。此時，連心^ 接點UH之相鄰的第四閉電極89介以第四接點ι〇ι 接。第四配線93成為選擇閘極電晶體之閘極配 點102與連接於第五接點102之選摆 ^ f & 、 選擇閘極電晶體之擴散層！ ‘連接。其結果為，相鄰之兩根NAND行電性連接 點102與第六配線⑽電性連接。此時，第五接點m與^ 94819.doc -30 1249818 配線99，與第四接點ι〇1與第六配線1〇〇電性獨立。 ⑴ϋ而’全面沉積作為層間絕緣膜之第十七絕緣膜 1〇3後，使心影技術與姓刻技術，形成第六接點溝，沉積 金屬膜，使用CMP技術，研磨至第十七絕緣膜⑻為止，形 成圖133至圖136所示之第六接點1()4。此時，第六接點⑽ 電性連接於第六配線1 00。 ⑴ m全面沉積金屬膜’使用微影技術與钮刻技 術，形成圖m至圖140所示之第七配線1〇6。此日寺，第七配 線1〇6與第六接點104電性連接。第七配線1〇6介以第六接點 104、第A配線⑽以及第五接點1()2電性連接於兩根NAND 行。其結果為，第七配線106成為位元線BL。 藉由以上製程，兩行NAND行共用丨根位元線8[，並可以 NAND行間距之2倍間距配置位元線接點cb，其連接位元線 BL與位元線BL側之選擇閘極電晶體之擴散層。 [實施例6] 使用圖141至圖145,以平面樣式圖、J 方向剖面圖、 Π-ΙΙ方向剖面圖、ni_m方向剖面圖說明作為本發明之實施 例6之非揮發性半導體記憶裝置，nand型EEpR〇M之記憶 胞區域10、選擇閘極電晶體區域12、以及位元線形成之製 造方法。 a 圖14 1所示之構造相當於實施例5之圖113至圖 116。與貫施例5之不同在於，設有第三開口區域丨丨〇、第四 開口區域120,並以第四配線93作為第一、第二選擇閘極電 晶體之閘極配線。 94819.doc •31 - 1249818 (b)圖⑷至圖145中所示為相當於實施例5之圖i37 ^圖140之構造。與實施例2與實施例3之不同同樣，可省略 第五配線99、第六配線100與第四接點1〇1，以及第五接點 102。 [實施例7] 使用圖146至圖150 ’以平面樣式圖、I-Ι方向剖面圖、 II-II方向剖面圖、m_m方向剖面圖說明作為本發明之實施 例7之非揮發性半導體記憶裝置，NAND型eepr〇m之記憶 胞區域10、選擇閘極電晶體區域12、以及位元線形成之製 造方法。 (a) 圖I46所示之構造相當於實施例5之圖125至圖 128。與實施例5或實施例6之不同在於，無需設置第三開口 區域110、或第四開口區域i 20 ,以第五配線99作為第一、 第二選擇閘極電晶體之閘極配線。 (b) 圖ΙΟ至圖150中所示為相當於實施例5之圖137 至圖140之構造。與實施例2與實施例3之不同同樣，可省略 形成第三開口區域11〇 ,或者第四開口區域12〇之製程。 [實施例8] 使用圖1 5 1至圖154，作為本發明之實施例8之非揮發性半 導體記憶裝置，使用部分之剖面構造圖說明Nand型 EEPROM之尤其是選擇閘極電晶體區域12之製造方法。圖 151至圖154與上述實施例2及實施例3相關，尤其為控制閘 極2與洋動閘8附近之放大剖面構造圖。其特徵點在於剝離 側壁部分之部分閘極間絕緣膜13〇，直接使浮動閘8與控制 94819.doc -32- 1249818 閘極2電性連接之構造。另，於圖151至圖154中，係矽半導 體基板之上之部分的放大圖，省略了碎半導體基板。 (a ) 藉由微影與钱刻加工作為浮動閘或選擇閘極電 晶體之閘電極的第一閘電極8之膜後之剖面構造如圖151所 示，包含藉由穿隧氧化膜形成之第一絕緣膜3〇、第一閘電 極8以及第二絕緣膜3 2。 (b )鉍而，全面儿積第一閘電極8與控制閘極2之間的 閘極間絕緣膜130後之剖面構造如圖152所示，於圖151中之 側壁部分亦以大致均-之方式沉積有間極間絕緣膜13〇。 ⑴’繼而’於第―閉電極8之側面藉由微影與姓刻剝 離上述閘極間絕緣膜13〇後之剖面構造如圖153之部分_ 示’於閘極間絕緣膜13〇剝離時去除第—間電極8上之間極 間絕緣膜13G之-部分亦可。或又如圖153之_分所示，剝 離部分為弟-閘電極8之側面之部分亦可。又或者剝離部分 為第-問電極8之側面之全部亦可。只要實現第一閑電極8 與作為選擇閘極電晶體之選擇間極配線(SG)之控制閘極 (CG)2可電性連接之構造即可。 U)繼而，全面沉積作為控制閘極（CG)以及選擇閘極 電晶體之閘極配線（SG)的閘電極職，如圖丨54所示，電性 連接第閘電極8與作為控制閘極（CG)2以及選擇閘極電晶 體：選擇問極配線(SG)的問電極膜。之後的製程與㈣ 及““列3同樣。其中，無需剝離第一閘電極 材之製程。 田l優模 [實施例9] 94819.doc -33- 1249818 將本發明之實施例1至實施例8之非揮發性半導體記憶裝 置之應用例作為本發明之實施例9示於圖155。圖155係本發 明之快閃記憶體裝置及系統主要構成要素之概略性方塊 圖。如圖所示，快閃記憶體系統142包含主機平臺144以及 通用串列匯流排（USB)快閃裝置146。 主機平堂144介以USB電纜148,連接於本發明之USB快閃 裝置146。主機平臺144介以USB主機連接器15〇連接於usb 電k 148，USB快閃裝置146介以USB快閃裝置連接器152連 接於USB電纜148。主機平臺144具有控制USB匯流排上封包 傳送的USB主機控制器154。 USB快閃裝置146包含USB快閃裝置控制器156，其控制 USB决閃裝置146之其他要件，且控制訪問USB快問裝置146 之USB匯流排之介面，USB快閃裝置連接器丨“，以及以本 發明之實施例1至實施例8之非揮發性半導體記憶裝置構成 之至少一個快閃記憶體模組158。 USB决閃t置146連接於主機平臺144後，開始標準 歹J牛處理。於此處理中，主機平臺144判別USB快閃裝置 146’並選擇與刪快閃裝置146之通訊模式，介以稱為端 點之存儲傳送資料的FIF〇緩衝器進行與USB快閃裝置丨46 =間的貝料收發。主機平臺144介以其他端點識別usb快閃 I置146之拔插等物理性 '電性狀態之變化，若有應接收之 封包便接收。 主機平$ 144藉由向USB主機控制器154發送請求封包， 自USB快閃裝置！ 46獲得服務。刪主機控制器w發送封包 94819.doc -34- 1249818 至USB電纜丨48上。USB快閃裝置丨私若為具有已接受此請求 封包之柒點的裝置，便可藉由USB快閃裝置控制器156接受 此專請求。 、、’塵而，USB快閃裝置控制器丨56自快閃記憶體模組丨58， 或向快閃記憶體模組158進行資料之讀出、寫入或删除等各 種操作。並且支持USB位址取得等之基本usb功能。usb 陕門衣置控制益1 56介以控制快閃記憶體模組} 58之輸出的 控制線160，又，例如，介以/CE等各種其他訊號或讀取寫 入訊號控制快閃記憶體模組158，又，快閃記憶體模組158 亦可藉由位址資料匯流排i 62連接於USB快閃裝置控制器 156。位址資料匯流排162對於快閃記憶體模組158傳送讀 出、寫入或刪除命令，以及快閃記憶體模組158之位址及資 料。 為將主機平臺144所請求之各種操作的結果以及狀態通 知主機平臺，USB快閃裝置146使用狀態端點（端點〇)發 送狀態封包。於此處理中，主機平臺144檢查有無狀態封包 (牙孔）’於不存在新狀恝汛息之封包之情形時，UsB快閃裝 置146返回空封包或狀態封包本身。 以上，可實現USB快閃裝置之各種功能。亦可省略上述 USB電纜，直接連接連接器之間。 如上所述，本發明係藉由實施例進行揭示，但不應理解 為本發明僅限定於作為此揭示内容之一部分的論述以及圖 式。很清楚由此揭示，該業者可引申各種代替實施例以及 運用技術。因此，本發明之技術範圍係自上述說明僅由妥 94819.doc -35- 1249818 切之申請專利範圍之發明特定事項而决定者。 此外，於不脫離本發明之主旨之範圍内，可實施各種變 形。另，上述各實施例可分別組合實施。如此，本發明當 然亦包含此處未揭示之各種實施例等。 [產業上之可利用性] 依據本發明之非揮發性半導體記憶裝置，2行ναν〇行共 用1根位兀線BL，可實現NAND型EEPROM之高積體化，因 此，不僅圯憶卡、1C卡，並存有車載用系統、硬碟驅動器、 灯動電話、高速網絡用數據機機器等廣泛之產業上的可利 用性。 【圖式簡單說明】 圖1係本發明之實施例丨之非揮發性半導體記憶裝置之（心 模式性電路構成圖，（b)對應於⑷，且沿圖2(b)之iy_rv線之 模式性元件剖面構造圖。 “圖2係本發明之實施例丨之非揮發性半導體記憶裝置之Q) 模式性電路構成®，⑻對應於⑷之模式性元件平面樣式構 成圖。 、圖3係本發明之實施例丨之非揮發性半導體記憶裝置之模 式性7G件剖面構造圖，⑷係圖2(b)之工_工上之剖面構造 圖’（b)係圖2(b)之ΙΙ-Π上之剖面構造目，⑷係圖2⑻之 πι-m上之剖面構造圖。 圖4係本發明之實施例i之非揮發性半導體記憶裝置之模 式性矩陣電路構成圖。 、 圖5⑷係於圖4中，向NAND行3之某記憶胞進行寫入時之 94819.doc -36· 1249818 動作波形圖，（b)係於圖4中 寫入時之動作波形圖。 向NAND行4之某記憶胞進行 圖:係關於使用位元線遮罩時之讀出動作，⑷係於圖4 貝#出NAND/f了3之某§己憶胞時之動作波形圖，⑻係於圖 中’項出NAND行4之某記憶胞時之動作波形圖。 圖:係關於使用位元線遮罩時之讀出動作，⑷係於圖4 ，項出NAND行2、6之某記憶胞時之動作波形圖，⑻係 於圖4中，讀出NAND行卜5之某記憶胞時之動作波形圖。 圖8係關於不使用位元線遮罩時之讀出動作，⑷係於圖4 中’讀出配置漏侧行卜3、5之某記憶胞時之動作波形 圖’⑻係於圖4中，讀出配置於ΝΑ·行2、4、6之某記憶 胞時之動作波形圖。 〜 圖9係本發明之實❹!丨之變_之非揮發性半導體記憶 裳置的模式性方塊電路構成圖，於位元線BL#j以及源極線 儿側分別具有2根選擇閘極線之例的模式性方塊電路構成 圖。 圖10(a)係於圖9中，向NAND行3之某記憶胞進行寫入時 之動作波形圖，（b)係於圖9中，向NANDr4之某記憶胞進 行寫入時之動作波形圖。 圖11(a)係於圖9中，讀出NAND行3之某記憶胞時之動作 波形圖，（b)係於圖9中，讀出NAND行4之某記憶胞時之動 作波形圖。 圖12係（a)係於圖9中，讀出NAND行2、6之某記憶胞時之 動作波形圖，（b)係於圖9中，讀出NAND行1、5之某記情胞 948l9.doc -37- 口 49幻 8 日奢之動作波形圖。 圖13係本發明之實施例2之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 ，圖14係沿圖13之I - I線之模式性剖面構成圖。 圖15係沿圖132η_π線之模式性剖面構成圖。 圖16係沿圖13iIn_In線之模式性剖面構成圖。 圖17係本發明之實施例2之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖18係沿圖π之I _ I線之模式性剖面構成圖。 圖19係沿圖17in_n線之模式性剖面構成圖。 圖20係沿圖17之ΠΙ_ΙΙΙ線之模式性剖面構成圖。 圖21係本發明之實施例2之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖22係沿圖21之I _ I線之模式性剖面構成圖。 圖23係沿圖21之π_π線之模式性剖面構成圖。 圖24係沿圖212ΠηΠ線之模式性剖面構成圖。 圖25係本發明之實施例2之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖26係沿圖25之I - I線之模式性剖面構成圖。 圖27係沿圖25之IMI線之模式性剖面構成圖。 圖28係沿圖25之ΙΙΙ-ΠΙ線之模式性剖面構成圖。 圖29係本發明之實施例2之非揮發性半導體記憶裝置之 • 製造方法的一個製程中之模式性平面樣式構成圖。 - 圖30係沿圖29之I - I線之模式性剖面構成圖。 94819.doc -38- 1249幻8 圖31係沿圖29之IMI線之模式性剖面構成圖。 圖32係沿圖29之ΙΙΙ-ΙΠ線之模式性剖面構成圖。 圖33係本發明之實施例2之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構造圖。 圖34係沿圖33之I - I線之模式性剖面構成圖。 圖35係沿圖33之IMI線之模式性剖面構成圖。 圖36係沿圖33之m_ln線之模式性剖面構成圖。 圖37係本發明之實施例2之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖38係沿圖37之I-Ι線之模式性剖面構成圖。 圖39係沿圖37之π-η線之模式性剖面構成圖。 圖40係沿圖37之πηη線之模式性剖面構成圖。 圖41係本發明之實施例2之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖42係沿圖41之j - I線之模式性剖面構成圖。 圖43係沿圖41iIMI線之模式性剖面構成圖。 圖44係沿圖41im_ln線之模式性剖面構成圖。 圖45係本發明之實施例2之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖46係沿圖45之I]線之模式性剖面構成圖。 圖47係沿圖45之IMI線之模式性剖面構成圖。 圖48係沿圖45之ΙΠ-ΙΠ線之模式性剖面構成圖。 圖49係本發明之實施例3之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 94819.doc -39- 1249818 圖50係沿圖49之I - I線之模式性剖面構成圖。 圖51係沿圖49之Π-Π線之模式性剖面構成圖。 圖52係沿圖49之ΙΙΙ-ΙΠ線之模式性剖面構成圖。 圖53係本發明之實施例3之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖54係沿圖53之I - I線之模式性剖面構成圖。 圖55係沿圖53之IMI線之模式性剖面構成圖。 圖56係沿圖53之ΙΙΙ-ΙΠ線之模式性剖面構成圖。 圖57係本發明之實施例3之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖58係沿圖57之I - I線之模式性剖面構成圖。 圖59係沿圖57之IMI線之模式性剖面構成圖。 圖60係沿圖57之ΙΙΙ-ΙΠ線之模式性剖面構成圖。 圖61係本發明之實施例3之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖62係沿圖61之I - I線之模式性剖面構成圖。 圖63係沿圖61之Π-Π線之模式性剖面構成圖。 圖64係沿圖61iIII-ni線之模式性剖面構成圖。 圖65係本發明之實施例3之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖66係沿圖65之I - I線之模式性剖面構成圖。 圖67係沿圖65之11-；[1線之模式性剖面構成圖。 圖68係沿圖65iln_ln線之模式性剖面構成圖。 圖69係本發明之實施例4之非揮發性半導體記憶裝置之 94819.doc -40- 1249818 製造方法的一個製程中之模式性平面樣式構成圖。 圖70係沿圖69之I - I線之模式性剖面構成圖。 圖71係沿圖69之IMI線之模式性剖面構成圖。 圖72係沿圖69之III-ΠΙ線之模式性剖面構成圖。 圖73係本發明之實施例4之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖74係沿圖73之I _ I線之模式性剖面構成圖。 圖75係沿圖73之II-II線之模式性剖面構成圖。 圖76係沿圖73之m_In線之模式性剖面構成圖。 圖77係本發明之實施例4之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖78係沿圖77之I - I線之模式性剖面構成圖。 圖79係沿圖線之模式性剖面構成圖。 圖80係沿圖77之ΠΙ-ΠΙ線之模式性剖面構成圖。 圖81係本發明之實施例4之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖82係沿圖81之I — I線之模式性剖面構成圖。 圖83係沿圖81之π-ll線之模式性剖面構成圖。 圖84係沿圖81之πΐ-ΙΠ線之模式性剖面構成圖。 圖85係本發明之實施例4之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖86係沿圖85之I — I線之模式性剖面構成圖。 圖87係沿圖852Π_Π線之模式性剖面構成圖。 圖88係沿圖85之111_111線之模式性剖面構成圖。 94819.doc -41 - 1249818 圖89係本發明之實施例4之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖90係沿圖89之I _ Ϊ線之模式性剖面構成圖。 圖91係沿圖89之n-n線之模式性剖面構成圖。 圖92係沿圖89之in-in線之模式性剖面構成圖。 圖93係本發明之實施例5之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖94係沿圖93之I _ ϊ線之模式性剖面構成圖。 圖95係沿圖93之Π-ΙΙ線之模式性剖面構成圖。 圖96係沿圖93之Ill-πι線之模式性剖面構成圖。 圖97係本發明之實施例5之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖98係沿圖97之I _ I線之模式性剖面構成圖。 圖99係沿圖97之ΙΙ-Π線之模式性剖面構成圖。 圖100係沿圖97之ΙΙΙ-ΠΙ線之模式性剖面構成圖。 圖101係本發明之實施例5之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖102係沿圖1 〇 1之I - I線之模式性剖面構成圖。 圖103係沿圖ιοί之π-ΙΙ線之模式性剖面構成圖。 圖104係沿圖ιοί之ΙΠ_ΙΠ線之模式性剖面構成圖。 圖105係本發明之實施例5之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖106係沿圖1〇5之I - I線之模式性剖面構成圖。 圖107係沿圖1〇5之ΙΙ—ΙΙ線之模式性剖面構成圖。 948l9.doc -42- 1249818 圖108係沿圖i〇5之m-πι線之模式性剖面構成圖。 圖109係本發明之實施例5之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖110係沿圖109之I - I線之模式性剖面構成圖。 圖111係沿圖109之ΙΙ-ΙΙ線之模式性剖面構成圖。 圖112係沿圖1〇9之m-πι線之模式性剖面構成圖。 圖113係本發明之實施例5之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖114係沿圖113之I - I線之模式性剖面構成圖。 圖U5係沿圖in之Π-Π線之模式性剖面構成圖。 圖116係沿圖in之ΙΠ_ΠΙ線之模式性剖面構成圖。 圖117係本發明之實施例5之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖118係沿圖in之I - I線之模式性剖面構成圖。 圖119係沿圖in之ΙΜΙ線之模式性剖面構成圖。 圖120係沿圖117之ΐπ_ιπ線之模式性剖面構成圖。 圖121係本發明之實施例5之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖122係沿圖121之I - I線之模式性剖面構成圖。 圖123係沿圖121之Π-Π線之模式性剖面構成圖。 圖124係沿圖121之ΙΙΙ-ΙΠ線之模式性剖面構成圖。 圖125係本發明之實施例5之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖126係沿圖125之I - I線之模式性剖面構成圖。 94819.doc •43- 1249818 圖127係沿圖125之II-II線之模式性剖面構成圖。 圖128係沿圖125之ΙΙΙ-ΙΙΙ線之模式性剖面構成圖。 圖129係本發明之實施例5之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖130係沿圖129之I - I線之模式性剖面構成圖。 圖131係沿圖129之ΙΙ-ΙΙ線之模式性剖面構成圖。 圖132係沿圖129之ΙΙΙ-ΙΙΙ線之模式性剖面構成圖。 圖133係本發明之實施例5之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖134係沿圖133之I - I線之模式性剖面構成圖。 圖135係沿圖133之ii-π線之模式性剖面構成圖。 圖136係沿圖133之ΙΙΙ-ΙΠ線之模式性剖面構成圖。 圖137係本發明之實施例5之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖138係沿圖137之I - I線之模式性剖面構成圖。 圖139係沿圖137之ΙΙ-ΙΙ線之模式性剖面構成圖。 圖140係沿圖137之ΙΠ_ΙΠ線之模式性剖面構成圖。 圖141係本發明之實施例6之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖142係本發明之實施例6之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖143係沿圖142之I - I線之模式性剖面構成圖。 圖144係沿圖142之ΙΙ-Π線之模式性剖面構成圖。 圖145係沿圖142之ΙΙΙ-ΠΙ線之模式性剖面構成圖。 94819.doc -44- 1249818 圖146係本發明之實施例7之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖147係本發明之實施例7之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性平面樣式構成圖。 圖I48係沿圖147之1 線之模式性剖面構成圖。 圖149係沿圖線之模式性剖面構成圖。 圖150係沿圖147之ΙΠ_ΙΠ線之模式性剖面構成圖。 ，圖151係本發明之實施例8之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性剖面構成圖。 圖152係本發明之實施例8之非揮發性半導體記憶裝置之 製造方法的一個製程中之模式性剖面構成圖。 圖153係本發明之實施例8之非揮發性半導體記憶裝置之 製造方法的-個製程中之模式性剖面構成圖。 圖1 54係本發明之實施例8之非揮發性半導體記憶裝置之 製造方法的-個製程中之模式性剖面構成圖。 圖155為本發明之實施例9,係本發明之實施例丨至實施例 8之非揮發性半導體記憶裝置之應用例。 【主要元件符號說明】 1 位元線驅動電路 2 控制閘極（第二閘電極） 4，6 選擇閘極 8 浮動閘（第一閘電極） 10 β己憶胞區域 12 選擇閘極電晶體區域 94819.doc -45- 1249818 18 擴散層 20 21 22 23 24 24a〜24f 26 28 30 32 40 控制閘極線驅動電路 選擇閘極線驅動電路 源極線驅動電路 夾於2根控制閘極線間之整體記憶 胞電晶體 NAND記憶胞陣列 NAND記憶胞單位 ρ井或秒半導體基板 元件分離區域 第一絕緣膜 第二絕緣膜 第三絕緣膜 * 46 側壁絕緣膜 48 第四絕緣膜 49 金屬石夕化物膜 50 52 54 56 58 60 62 第一開口區域 第五絕緣膜 第六絕緣膜 第一接點溝 第二接點溝 第一金屬膜 第一接點 64 第二接點 94819.doc -46 - 1249818 66 第一配線 68 弟·配線 70，82 第三接點 72 第七絕緣膜 74 第二金屬膜 76 第三金屬膜 78 第三配線（BL) 80 第二開口區域 83 第八絕緣膜 84 第九絕緣膜 85 控制閘極（第三閘電極） 86，88 第十絕緣膜（側壁絕緣膜） 87 第十一絕緣膜 89 浮動閘（第四閘電極） 90 第十二絕緣膜 91 第十三絕緣膜 92 第十四絕緣膜 93 第四配線 94 第十五絕緣膜 95 第十六絕緣膜 99 第五配線 100 弟六配線 101 第四接點 102 第五接點 94819.doc -47- 1249818 103 第十七絕緣膜 104 弟六接點 106 第七配線 108 第八配線 109 弟八接點 110 第三開口區域 120 第四開口區域 130 閘極間絕緣膜 144 主機平臺 146 USB快閃裝置 148 USB電纜 150 ， 152 USB連接器 154 USB主機控制器 158 快閃記憶體模組 160 控制線 162 位址資料路徑 A〜N 顯示 BL，BLk， 位元線 BLK-1，BLk+1 CB 位元線接點 CGO，CGI， 控制閘極線（con CG2...CG8， • ••CG17，WL CS 源極線接點 94819.doc -48 - 1249818 MC，MCl.k， 記憶胞 MC2.k...MC8.k， MCl.k+1，MC2.k+l y ··· MC 8 .k+1 SG01，SG02， 選擇閘極線 SG03，SG04， SGD1，SGD2，SGS SGI，SG2，SG3， 選擇閘極電晶體 SG4 Vdd 電源電壓 Vbl，VBLpgm， 賦予至位元線之電壓 VBLinhibit Vread 讀出電壓 Vsg ， Vsgd 賦予至選擇閘極電晶體之電壓 Vth(SG) 選擇閘極電晶體之臨限值電壓 Vpgm 寫入電壓 Vpass 中間電壓 94819.doc -49-