KR19980087184A - 비휘발성 반도체 메모리 장치 - Google Patents

비휘발성 반도체 메모리 장치 Download PDF

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KR19980087184A
KR19980087184A KR1019980017965A KR19980017965A KR19980087184A KR 19980087184 A KR19980087184 A KR 19980087184A KR 1019980017965 A KR1019980017965 A KR 1019980017965A KR 19980017965 A KR19980017965 A KR 19980017965A KR 19980087184 A KR19980087184 A KR 19980087184A
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히로유끼 고바따께
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

본 발명의 반도체 메모리 장치는 기입 회로에 결합된 비트선 및 기입 회로를 갖는다. 기입 회로로부터의 출력은 전송 게이트에 의해서 대응하는 비트선으로 전송된다. 데이터 기입 기간 동안, 0 을 기입 하는 경우 기입 전압이 비트선으로 인가되고 1 을 기입하는 경우 제로 전압이 비트선으로 인가된다. 따라서, 0 또는 1 중 어느 하나를 기입하는 경우 비트선은 플로팅 상태가 되지 않는다. 잡음에 기인하는 비트선의 발생 전압 전위가 발생하지 않기 때문에, 데이터 기입 에러가 제거된다.

Description

비휘발성 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 복수의 바이트를 동시에 기입하는 것이 가능한 비휘발성 반도체 메모리 장치에 관한 것이다.
일본국 특개평 제 5-159586 호 공보에 개시된 복수의 바이트를 동시에 기입하는 비휘발성 반도체 메모리 장치를 도 8 에 도시한다. 메모리 장치는 매트릭스 형태로 열과 행으로 배치되어 기입 및 소거가 가능한 메모리셀 (M00-M33) 을 포함한 메모리셀 어레이 (1) 로 이루어진다. 복수의 비트선 (BL0 내지 BL3) 은 메모리셀 (M00 내지 M33) 에 대응하는 열에 배치된 메모리셀의 드레인에 접속된다. 메모리셀 어레이 (1) 는 메모리셀 (M00 내지 M33) 에 대응하는 라인에 배치된 메모리셀의 제어 게이트에 접속된 복수의 워드선 (WL0 내지 WL3) 을 포함한다. Y 디코더 (2) 는 어드레스 신호를 디코드하여 비트선 (BL0 - BL3) 중 하나를 선택한다. Y 선택기 (3) 는 비트선 (BL0-BL3) 에 대응하도록 장착된 Y 디코더 (2) 의 출력이 게이트에 입력되는 N 채널 MOS 트랜지스터들 (NY0-NY3) 을 구비한다. X 디코더 (4) 는 어드레스 신호를 디코드하여 워드선 (WL0-WL3) 중 하나를 선택한다. 센스 증폭기 (5) 는 Y 디코더 (2), Y 선택기 (3) 및 X 디코더 (4) 로 선택된 메모리셀에 저장된 데이터를 판독한다. 기입 회로 (LA0-LA3) 는 데이터선 (6) 으로부터 데이터를 래치하고 기입 전압을 출력하여 래치로부터의 데이터 입력에 의거한 메모리셀상에 데이터를 기입하는 각 래치를 각각 포함한다.
도 9 에 나타낸 바와 같이, 기입 회로 (LA0-LA3) 는 래치 (7) 와 데이터선 (6) 사이에 접속되고 어드레스 (Y) 에 응답하는 N 채널 MOS 트랜지스터 (2) 로 이루어진 전송 게이트를 각각 구비한다. 래치 (7) 는 인버터 (64 및 65) 로 이루어진 전송 게이트, 래치 신호 (DL) 가 로우인 경우 피드백하는 P 채널 MOS 트랜지스터 (54) 및 N 채널 MOS 트랜지스터 (53) 를 구비한다. 또한, 래치 (7) 는 래치 신호 (DL) 가 하이인 경우의 수행용 P 채널 MOS 트랜지스터 (52) 및 N 채널 MOS 트랜지스터 (51) 로 이루어진 전송 게이트를 구비한다. 기입 회로 (LA0-LA3) 는 기입 신호 (PR0) 가 하이인 경우 수행하는 P 채널 MOS 트랜지스터 (56) 및 N 채널 MOS 트랜지스터 (55) 로 이루어진 전송 게이트를 구비한다. 또한, 기입 회로는 접지 전압 (GND) 과 프로그램 하이 전압 전원 (Vpp) 사이에 직렬로 접속된 P 채널 MOS 트랜지스터 (58) 및 N 채널 MOS 트랜지스터 (59) 로 이루어진 인버터를 포하고, 상기 인버터는 기입 신호 (PRO) 에 의해서 제어되는 전송 게이트로부터의 출력이 입력된다. 게다가, 기입 회로는 그의 소오스에 전원 (Vpp) 이 접속되고, 그의 게이트에 인버터의 출력이 접속되고, 그의 드레인에 인버터의 입력이 접속된 P 채널 MOS 트랜지스터 (57) 를 포함한다. 또한, N 채널 MOS 트랜지스터 (60) 는 기입 회로에 포함되어 기입 신호 (PRO0) 가 로우인 경우 인버터의 입력을 풀다운시킨다. 또한 기입 회로는 소오스가 비트선 (BL) 에 접속되고, 게이트가 인버터의 출력에 접속되고, 드레인은 전압 (VH) 이 인가되어 메모리셀상에 필요 데이터를 기입하는 N 채널 MOS 트랜지스터 (61) 를 포함한다.
도 11a 는 도 8 에 따른 메모리셀의 예를 나타내고, 도 11b 는 메모리셀의 소거, 기입 및 판독 동작 방법을 나타낸다. 예를 들면, 메모리셀을 소거하기 위해서, 도 11b 에 나타낸 전압이 인가되어 전자가 F-N 터널 메카니즘에 의해서 p 채널 기판 (10) 으로부터 플로팅 게이트 (11) 로 주입되기 때문에, 메모리셀 문턱 전압은 하이 전압 (예를들면 6 볼트) 으로 이동한다. 그러나, 기입 동안, 전자는 F-N 터널 메카니즘에 의해 플로팅 게이트 (11) 로부터 p 채널 기판 (10) 으로 유도되어, 메모리셀 문턱 전압은 로우값 (예를 들면 1 볼트) 으로 이동된다.
종래 기술의 비휘발성 반도체 메모리 장치의 기입 동작을 도 10 을 이용하여 설명한다. 데이터 판독 동안, 래치 (LA0-LA3) 에 대응하는 어드레스 (Y) 는 연속하여 선택되고, 선택 어드레스에 대응하는 데이터는 데이터 입력선에 인가되고 데이터는 각 래치에 설정된다. 동시에, P 채널 MOS 트랜지스터 (58) 및 N 채널 MOS 트랜지스터 (59) 로 이루어진 인버터의 입력은 하이의 기입 신호 (PRO0) 로 제로 전압으로 풀다운되어 출력은 하이 (Vpp) 로 설정되고 N 채널 트랜지스터 (61) 가 턴온된다. 더욱이, 기입 전압 (VH) 을 제로 전압으로 절환하고, 전압 전위를 제로 전압으로 설정하여 비트선 (BL0-BL3) 을 초기화한다.
비트선을 제로 전압으로 초기화시, 도 10 에 점선으로 나타낸 바와 같이 이전에 기입이 수행되고 비트가 하이 전위 (예를 들면 5 볼트) 로 유지된 경우, 기입 기간 동안에도 하이 전위 (예를들면 5 볼트) 가 유지되며, 기입이 수행되지 않은 메모리셀 (M01 및 M03) 도 기입 상태로 설정되어 기입 에러가 방지된다. 이들 기입 에러는 로우 기입 전류 (예를들면 1 피코 암페어) 로 F-N 터널 메카니즘에 의해서 기입된 메모리셀에서 부분적으로 발생하는 경향이 있다.
다음으로, 데이터 기입 동안, 기입 신호 (PRO0) 는 하이 레벨로부터 로우 레벨로 변경되고 신호 (PRO) 는 로우 레벨로부터 하이 레벨로 변경된다. 더욱이, 전압이 로우 전압으로부터 하이 전압 (예를들면, 5 볼트) 로 변경된다. 따라서, 각 비트선에 대한 데이터에 대응하는 각 전압은 (예를들면, BL0=BL2=5 볼트, BL1=BL3=0 볼트임) 각 비트선에 인가되고, 목적 데이터는 X 디코더 (4) 에 의해서 선택된 워드선 (예를 들면 WL0) 에 인가된 -10 볼트 및 다른 비선택 워드선 (예를들면 WL1 내지 WL3) 에 인가된 제로 전압 바이어스로 F-N 터널 매카니즘에 의해서 기입된다. 본 예에서는, 소거 상태에서 메모리셀 (M00 및 M02) 에 대한 문턱 전압은 로우값 (예를들면 1 볼트) 으로 이동하고, 메모리셀 (M01 및 M03) 에 대한 문턱 전압은 하이 전압 (예를 들면 6 볼트) 으로 유지된다.
도 9 의 종래 기술에 나타낸 바와 같이, 트랜지스터 (61) 의 게이트는 래치 (7) 로부터 출력 신호에 의해 구동되고, 데이터 1 이 래치 (7) 에 기입되기 때문에, N 채널 MOS 트랜지스터 (61) 가 턴온된 경우 하이 전압 (VH) 이 비트선에 인가된다. 즉, 데이터 0 이 래치 (7) 에 래치되어 N 채널 MOS 트랜지스터 (61) 가 턴오프된 경우, 비트선은 플로팅 상태가 되고, 초기화된 비트선의 전압 전위는 제로 볼트의 전압으로 보존된다.
이런 경우, 비트선이 플로팅 상태가 되기 때문에, 도 10 의 비트선 (BL1) 의 가상선으로 예를들어 나타낸 바와 같이 비트선 전압 전위가 잡음에 기인하여 상승하는 경우, 종래 기술은 극히 낮은 기입 전류에 기인하여 하이 전압이 유지되기 때문에 오류에 의해서 0 이 기입되는 단점이 있다.
종래 기술의 다른 문제점은 도 10 에 나타낸 바와 같이 비트선을 제로 볼트로 변경하는데 필요한 초기화 기간이다. 여기에서, 기입 전압 (VH) 은 본래 전압 (예를 들면 5 볼트) 으로부터 초기화를 위한 제로 볼트의 전압으로 변경되어야 한다. 본 단계는 초기화를 수행하는 전압과 기입 전압을 절환하는 회로가 제공될 필요가 있다.
따라서, 본 발명의 목적은 상기 문제에 기인하는 기입 오류 없이 안정적인 프로그램 동작을 갖는 비휘발성 반도체 메모리 장치를 제공하는데 있다.
도 1 은 본 발명의 제 1 실실예의 비휘발성 반도체 메모리 장치에 이용되는 래치 및 전송 게이트를 나타낸 회로도.
도 2a 및 2b 는 도 1 의 실시예의 동작을 나타낸 타이밍 차트.
도 3 은 본 발명의 제 2 실시예를 나타낸 회로도.
도 4 는 본 발명의 제 3 실시예를 나타낸 회로도.
도 5 는 본 발명의 제 4 실시예를 나타낸 회로도.
도 6 은 본 발명의 제 5 실시예를 나타낸 회로도.
도 7 은 본 발명의 제 6 실시예를 나타낸 회로도.
도 8 은 통상적인 비휘발성 반도체 메모리 장치를 나타낸 회로 블록도.
도 9 는 종래 비휘발성 반도체 메모리 장치에 이용되는 기입 회로를 나타낸 회로 블록도.
도 10 은 종래 비휘발성 메모리 장치의 기입 동작을 나타낸 타이밍도.
도 11a 는 비휘발성 반도체 메모리셀의 구조를 나타낸 도면.
도 11b 는 도 11a 에 나타낸 구조에 대응하는 각종 MOS 트랜지스터 소거, 기입 및 판독 전압을 나타낸 표.
도 12a 는 다른 비휘발성 반도체 메모리셀의 구조를 나타낸 도면.
도 12b 는 도 12a 에 나타낸 구조에 대응하는 트랜지스터 소거, 기입 및 판독 전압을 나타낸 표.
도면의 주요 부분에 대한 부호의 설명
12 : 제 1 인버터 13 : 제 2 인버터
14 : 데이터 입력선 15 : 인버터
16 : 메모리셀 어레이 17 : X 디코더
18 : Y 디코더 19 : Y 선택기
20 : 센스 증폭기 21 : 에러 정정 회로
본 발명의 반도체 메모리 장치는 기입이 가능한 메모리셀, 메모리셀에 결합된 비트선, 및 어느 데이터 (하이 또는 로우) 가 메모리셀에 기입되는 것과 무관하게 데이터 기입 기간동안 기입 데이터를 래치하고 래치 회로의 기입 데이터에 대응하는 전압을 비트선으로 전달하는 래치 회로를 갖는 기입 회로를 포함한다.
게다가, 기입 회로로부터의 출력은 전송 게이트에 의해서 비트선에 접속된다.
따라서, 데이트 기입 기간 동안, 0 을 기입하는 경우 기입 전압 (VH) 이 비트선에 인가되고, 1 을 기입하는 경우 제로 전압이 비트선에 인가된다. 0 또는 1 중 어느 하나를 기입하는 경우 이들 비트선이 플로팅 상태로 되지 않기 때문에 기입 전류가 극히 작은 (예를 들면 약 1 피코 암페아) F-N 터널 메카니즘으로 메모리셀을 기입하는 경우에도, 비트선의 전압 전위는 잡음에 의해서 발생되지 않고 기입 에러가 발생하지 않는다.
더욱이, 1 을 기입하는 경우 제로 전압이 전송 게이트에 의해서 비트선에 인가되기 때문에, 비트선을 제로 전압으로 리셋시킬 필요가 없다. 따라서, 기입 전압과 초기화 전압사이를 변경할 필요는 없다.
본 발명의 상술한 목적 및 다른 목적, 이점 및 형태는 이하 첨부한 도면을 참조한 상세한 설명으로부터 명백해질 것이다.
본 발명의 제 1 실시예를 도 1, 도 2, 및 도 8 를 참조하여 설명한다. 본 발명의 제 1 실시예가 이용되는 반도체 메모리 장치의 구조는 도 8 에 나타낸 구조와 일치하기 때문에, 설명을 생략한다.
도 1 은 본 발명의 제 1 실시예의 비휘발성 반도체 메모리 장치에 이용되는 기입 회로 (LA0-LA3) 를 나타낸 도면이다.
제 1 실시예의 기입 회로의 래치 (LA0-LA3) 중 하나는 기입 전압 (VH) 과 접지 (GND) 사이에 P 채널 MOS 트랜지스터 (P01) 및 N 채널 MOS 트랜지스터 (N01) 로 이루어진 제 1 인버터 (12), 및 P 채널 MOS 트랜지스터 (P02) 및 N 채널 MOS 트랜지스터 (N02) 로 이루어진 제 2 인버터를 구비한다. 제 1 인버터 (12) 의 출력은 제 2 인버터 (13) 의 입력에 접속되고, 제 2 인버터 (13) 의 출력은 제 1 인버터의 입력에 접속된다.
더욱이, 제 1 실시예의 기입 회로의 전송 게이트는 제 1 인버터 (12) 의 출력에 접속된 드레인과 데이터 입력선 (14) 에 접속된 게이트를 갖는 N 채널 MOS 트랜지스터 (N03), 및 제 2 인버터 (13) 의 출력에 접속된 드레인을 가지며 게이트는 데이터 입력선 (14) 으로부터의 신호를 반전한 신호가 인버터 (15) 에 의해서 공급되는 N 채널 MOS 트랜지스터 (N04) 를 구비한다. GND 에 접속된 소오스와 N 채널 MOS 트랜지스터 (NO3 및 N04) 의 소오스에 접속된 드레인을 갖는 N 채널 MOS 트랜지스터 (N05) 는 그의 게이트에서 어드레스 (Y) 를 수신한다. N 채널 MOS 트랜지스터 (N06) 는 제 2 인버터 (13) 의 출력과 비트선 (BL) 사이에 접속되고, 그의 게이트에는 기입 (프로그램) 신호 (PR0) 가 공급된다.
다음으로, 도 11a 및 도 11b 의 메모리셀 (M00-M33) 에 의한 예의 동작을 설명한다.
소거 주기에서, 도 2a 에 나타낸 바와 같이, 모든 워드선 (WL0-WL3) 은 하이값 (예를 들면 18 볼트) 로 설정되고 비트선 (BL0-BL3) 은 플로팅 상태로 설정되기 때문에, 메모리셀 (M00-M33) 의 문턱 전압은 하이값 (예를 들면 6 볼트) 로 이동하여 데이터가 소거된다.
기입 동작 주기에서, 데이터 판독 주기 동안, 래치 (LA0-LA3) 에 대응하는 어드레스 (Y) 가 연속하여 선택된경우, 선택된 어드레스에 대응하는 데이터가 데이터 입력선 (14) 에 인가되어 각 래치에 데이터가 설정된다. 따라서, 데이터 입력선 (14) 로부터의 데이터에 응답하여 N 채널 MOS 트랜지스터 (N03) 가 턴온됨과 동시에 N 채널 MOS 트랜지스터 (N05) 가 턴온되고, 제 1 인버터 (12) 의 출력이 접지 전위로 풀다운되거나, 또는, N 채널 MOS 트랜지스터 (N04) 가 턴온되어 제 2 인버터 (13) 의 출력이 접지 전위로 설정되기 때문에 소망하는 데이터가 각 래치에 설정된다.
다음으로, 데이터 기입 기간 동안, 기입 신호 (PR0) 는 로우 레벨로부터 하이 레벨로 변경되고, 각 기입 회로 (LA0-LA3) 에 래치된 데이터에 대응하는 전압 (본 예에서는 BL0 = BL2 = 5 볼트, BL1 = BL3 = 0 볼트) 이 각 비트선에 인가되고, X 디코더 (4) 에 의해서 선택된 워드선 (본 예에서는 WL0) 및 나머지 선택되지 않은 (예를들면, 제로 볼트) 워드선 (본 예에서는 WL1 내지 WL3) 에 대응하는 각 메모리셀 (M00 내지 M03) 에 데이터가 10 볼트로 기입되기 때문에, 소망하는 데이터가 F-N 터널 메카니즘에 의해 기입되다. 본 예에서는, 소거 상태에서 메모리셀 (M00 및 MO2) 에 대한 문턱 전압은 로우값 (예를 들면 1 볼트) 으로 이동하고, 메모리셀 (M01 및 M03) 에 대한 문턱 전압은 하이값 (예를 들면 6 볼트) 으로 유지된다.
기입 신호 (PR0) 가 하이 레벨인 경우, 전송 게이트 (NO6) 는 턴온되고, 래치의 출력과 비트선 (BL) 이 접속되고, 각 비트선은 소망하는 데이터로 설정되기 때문에, 예를 들면, 데이터가 이전 데이터 기입시부터 데이터선에 유지되는 경우에도, 도 2b 에 나타낸 바와 같이, 각 데이터에 대응하는 정정 전압 레벨이 각 비트선에 설정된다.
따라서, 각 비트선을 리셋시킬 필요는 없으며, 기입 전압 (VH) 을 리셋시키기 위한 절환 전압이 불필요하다. 더욱이, 데이터 기입 기간 동안 전송 게이트 (N06) 가 턴온되어 래치 출력이 비트선 (BL) 에 접속되기 때문에, 비트선은 플로팅 상태가 되지 않고, 잡음이 회로에 인가되는 경우에도, 비트선 전압은 요동되지 않으며 기입 오류가 발생하지 않는다.
판독 기간 동안, Y 선택기 (3) 를 구비한 소망하는 N 채널 MOS 트랜지스터는 Y 디코더에 의해서 턴온되어 선택된 비트선과 센스 증폭기 (5) 를 접속시킨다. X 디코더 (4) 에 의해서 선택된 워드선은 예를 들면 3 볼트로 바이어스되고 나머지 선택되지 않은 선은 제로 볼트로 바이어스되기 때문에, 로우 문턱 전압 (예를들면 1 볼트) 이 기입된 메모리셀이 선택된 경우, 메모리셀에 전류가 도통되어 예를 들면 0 을 판독한다. 그러나, 하이 문턱 전압 (예를 들면 6 볼트) 을 갖는 선택된 메모리셀은 전류가 도통되지 않아 예를들면 1 이 센스 증폭기 (5) 로부터 판독된다.
도 3 은 본 발명의 제 2 실시예의 비활성 반도체 메모리 장치에 이용되는 기입 회로 (LA0-LA3) 의 래치 및 전송 게이트를 나타낸 회로도이다.
도 3 에 나타낸 회로는 제 1 실시예 (도 1 에 도시함) 의 NO6 트랜지스터와 병렬로 접속된 P 채널 MOS 트랜지스터 (P03) 를 포함하고, 반전된 PRO 신호인 PRO_B 신호가 인가된다.
도 1 의 래치에서, 소망하는 기입 전압 (VH : 예를 들면 5 볼트 또는 0 볼트) 을 전송 게이트에 의해 비트선 (BL) 으로 전송하기 위해서는 VH+N16 문턱 전압 의 전압 또는 보다 큰 전압 (예를 들면 7 볼트) 을 갖는 하이 레벨의 기입 신호 (PR0) 가 요구되기 때문에, 예를들면 부가적인 7 볼트 전원의 제공이 필요하다. 그러나, 도 3 에 나타낸 제 2 실시예의 구조는 트랜지스터 (P03) 의 게이트에 공급된 제로 전압으로서의 로우 레벨 반전 기입 신호 (PRO_B) 때문에 그의 문턱 전압에 기인하는 전압 (VH) 의 전압 강하를 트랜지스터 (P03) 가 생성하지 않기 때문에 소망되는 전압 (VH 또는 제로 전압) 을 비트선에 전송할 수 있어, 다른 전원 (예를 들면 7 볼트) 은 불필요하다.
다른 부분들은 도 1 에 나타낸 본 발명의 제 1 실시예의 래치와 동일하고, 동일한 참조 번호를 가지므로 그에 대한 설명을 생략한다.
도 4 는 본 발명의 제 3 실시예를 나타낸 블록도이다. ECC (에러 정정 회로: error correcting circuit) 가 비활성 반도체 메모리 장치에 장착되어 저장 데이터의 일부가 소실되거나 또는 손상을 입더라도, 도 1 및 도 3 에 나타낸 래치를 포함하는 기입 회로로 정정 데이터가 재저장될 수 있다.
비휘발성 반도체 메모리 장치에 ECC (error correcting circuit) 를 장착하여 신뢰성을 향상시킨 수단은 일본국 특개평 제 8-31196 호 공보에 개시되어 있다. 도 4 에 예로 나타낸 바와 같이, 메모리 장치는 비트 0 내지 비트 7 에 대한 메모리셀 블록 및 에러 비트 데이터를 정정하는 용장 데이터를 저장하는 용장 비트 0 내지 비트 3 에 대한 메모리셀 블록으로 이루어진 메모리셀 어레이 (16), 메모리셀 어레이 (16) 내로부터 소망하는 메모리셀을 선택하는 X 디코더 (17), Y 디코더 (18) 및 Y 선택기 (19), 및 선택 메모로셀에 저장된 데이터의 판독용 센스 증폭기 (20) 를 구비한다. 에러 정정 회로 (ECC : 21) 는 8 비트 기입 데이터로부터 4 비트 용장 데이터를 생성하고, 에러가 센스 증폭기 (20) 로부터 판독된 용장 비트를 포함하는 12 비트 데이터에 존재하면, 그후, ECC (21) 는 8 비트 데이터를 정정한다.
도 4 의 기입 회로는 도 1 또는 도 3 중 어느 하나에 나타낸 바에 따른 복수의 래치를 포함하고, 8 비트 기입 데이터는 데이터선에 의해서 비트 0 내지 비트 7 에 대응하는 래치로 인가된다. ECC (21) 에서 생성된 4 비트 용장 데이터는 용장 데이터선에 의해서 용장 비트 0 내지 비트 3 에 대응하는 래치로 인가된다. 도 2b 에 나타낸 바와 같이, 기입 데이터 및 용장 데이터는 어드레스 (Y) 에 의해서 연속적으로 선택되는 대응 래치상에 기입된다.
도 4 에 나타낸 본 발명의 제 3 실시예에 의해서, 잡음의 영향에 의거하는 기입 에러가 발생하지 않고 ECC (21) 에 의해서 제공된 데이터 정정 기능을 이용하기 때문에, 신뢰성이 극히 높은 비휘발성 반도체 메모리 장치가 제공될 수 있다.
도 5 는 본 발명의 제 4 실시예를 나타낸 블록 회로도이다. 본 실시예는 방전 신호 (DIS) 가 그의 게이트에 인가되고 그의 소오스를 통해 접지 (GND) 에접속된 N 채널 MOS 트랜지스터 (ND0 내지 ND3) 로 이루어진 비트선 리셋 회로 (22) 를 구비한다. 다른 부분들은 도 1 에 나타낸 본 발명의 제 1 실시예와 동일하고 동일한 참조번호를 가지기 때문에 그들의 설명은 이하 생략한다.
다음으로, 도 6 을 참조하여 기입 동작을 설명한다. 데이터 판독 기간 동안, N 채널 MOS 트랜지스터 (ND0 내지 ND3) 는 하이로 설정하는 방전 신호 (DIS) 에 의해서 턴온되어 비트선 (BL0 내지 BL3) 을 제로 볼트로 리셋시키는 비트 리셋회로를 구비한다. 데이터 기입 기간 동안, 비트선 (BL0 내지 BL3) 은 기입 데이터를 정합시키는 전압으로 설정된다.
비트 리셋 회로 (22) 가 없는 경우에, 기입 신호 (PR0) 가 다소 지연되면, 도 2b 에 점선을 나타낸 바와 같이, 워드선에 대한 전압이 우선 설정되고 (예를 들면, -10 볼트가 워드선 (WL0) 에 설정됨), 그후, 직선으로 나타낸 전압이 비트선 (BL0 내지 BL3) 에 설정된다. 비트선 (BL0 내지 BL3) 에 접속된 선택된 셀 (제어 게이트는 -10 볼트로 바이어스되고, 본 실시예에서는 메모리셀 (M01 내지 MO3) 임) 은 이 지연 기간에 따라 기입되기 때문에, 기입 에러가 발생하는 경향이 있으며 문제를 야기시킨다.
그러나, 도 5 에 나타낸 바와 같이 비트선 리셋 회로 (22) 가 부가된 경우에, 비트선 (BL0 내지 BL3) 은 데이터 기입 기간에 앞서 제로 볼트로 리셋된다. 도 6 에 나타낸 바와 같이, 기입 신호 (PR0) 가 지연되는 경우에도, 지연은 기입 전압을 인가한 비트선 (예를들면, 비트선 (BL0 및 BL2)) 에만 응답하고, 기입이 수행되지 않은 메모리셀에 접속된 비트선 (예를 들면, 비트선 (BL1 및 BL3)) 은 제로 전압 레벨로 계속 유지되기 때문에 기입 에러가 발생하지 않는다. 즉, 기입 신호 (PR0) 가 지연되는 경우에도, 각 메모리셀의 드레인에 0 볼트가 인가되기 때문에 (도 11b 에 도시한 바와 같이 5 볼트가 인가되지 않음) 선택된 워드선에 대응하는 메모리셀은 기입 상태가 되지 않는다.
따라서, 본 발명의 제 4 실시예는 X 디코더 (4) 및 기입 회로 (LA0 내지 LA3) 의 정밀한 제어 신호 타이밍용 회로를 가질 뿐만 아니라 신뢰성이 높은 비활성 반도체 메모리 장치를 제공한다.
도 7 은 본 발명의 제 5 실시예를 나타낸 블록도이다. 센스 증폭기 및 비트선은 2 개의 단계, 즉, Y 선택기 (31) 및 Y 선택기 (32) 에 의해서 비트선 (BL0 내지 BL3) 에 접속된다. 도 1 또는 도 3 에 나타낸 회로 구성을 갖는 기입 회로 (LA0 및 LA1) 의 출력은 전송 게이트에 의해서 Y 선택기 (31) 의 출력에 접속된다. 비트선 리셋 회로 (22) 는 대응하는 비트선의 각각에 접속된 N 채널 MOS 트랜지스터 (ND01 내지 ND03) 를 구비한다.
Y 선택기 (31) 는 Y 디코더 (Y00) 의 출력이 게이트에 인가되는 N 채널 MOS 트랜지스터 (NY00 및 NY02) 를 구비하며, 또한, Y 디코더 (Y01) 의 출력이 그의 게이트에 인가되는 N 채널 MOS 트랜지스터 (NY01 및 NY03) 를 구비한다. Y 선택기 (32) 는 Y 디코더 (Y10) 의 출력이 게이트에 인가되는 N 채널 MOS 트랜지스터 (NY10) 를 구비하며, 또한, Y 디코더 (Y11) 의 출력이 게이트에 인가된 N 채널 MOS 트랜지스터 (NY11) 를 구비한다. 비트선 리셋 회로 (22) 를 구비한 N 채널 MOS 트랜지스터 (ND00 및 ND02) 는 NOR 게이트 (24) 에 의해서 반전된 Y 디코더 출력 (Y00) 으로부터의 신호가 그의 게이트로 공급된다. N 채널 MOS 트랜지스터 (ND01 및 ND03) 의 게이트는 NOR 게이트 (23) 에 의해서 각각 반전된 Y 디코더 출력 (Y01) 이 인가된다. NOR 게이트 (23 및 24) 의 다른 입력은 기입 신호 (PRO_B) (반전된 PRO) 가 인가된다. N 채널 MOS 트랜지스터 (ND00 및 ND03) 는 데이터 기입 기간외의 시간에는 턴오프된다.
도 7 의 데이터 기입 기간에서, 기입 회로 (LA0 및 LA1) 의 출력은 Y 선택기 (31) 에 의해서 선택된 비트선으로 전송되고, 예를 들면 Y00 는 Y 디코더 (2) 에 의해서 선택되고, N 채널 MOS 트랜지스터 (NY00 및 NY02) 가 턴온되고 동시에 NOR 게이트 (24) 의 출력이 로우로 되어 N 채널 MOS 트랜지스터 (ND00 및 ND02) 가 턴오프되고 기입 회로 (LA0) 의 출력은 비스선 (BL0) 으로 전송되고, 기입 회로 (LA1) 의 출력은 비트선 (BL2) 으로 전송된다. 한편, 비트선 (BL1 및 BL3) 은 Y 디코더 (Y01) 의 출력에서 비선택 상태가 되기 때문에, N 채널 MOS 트랜지스터 (NY01 및 NY03) 는 턴오프되고, 비트선은 플로팅 상태로 설정되고, NOR 게이트 (23) 의 출력이 하이 레벨로 설정되기 때문에, N 채널 MOS 트랜지스터 (ND01 및 ND03) 는 턴온되고 비트선은 접지 볼트 전위로 설정된다.
따라서, 제 5 실시예의 구성에서, 래치의 수는 감소될 수 있고 모든 비트선이 리셋된다.
도 7 에서, 메모리셀 어레이 및 X 디코더는 생략되지만 다른 설명은 도 1 에 대한 것과 동일하다.
상술한 바와 같이 구성되는 경우, 데이터 기입 기간 동안 전송 게이트가 온되고 래치 출력이 비트선에 접속되기 때문에, 비트선은 플로팅 상태에 도달하지 않고 잡음이 회로에 발생하는 경우에도 비트선 전압 레벨은 요동되지 않아, 기입 에러가 발생하는 것을 방지하고 안정된 기입 동작으로 갖는 비활성 반도체 메모리 장치를 제공한다.
명세서로부터 본 발명은 상기 실시예에 한정된 것이 아니라 본 발명의 취지 및 범주로부터 벗어나지 않고 수정 변경될 수 있는 것이 명백하다. 예를들면, 본 발명의 실시예에 대한 설명은 설명을 위해 도 11 의 메모리셀이 이용되었지만, 도 12 에 나타낸 선택 게이트를 갖는 메모리셀 또는 다른 적절한 비활성 반도체 메모리셀이 이용되어 상술한 동일한 효과를 얻을 수 있어, 본 발명의 메모리셀은 도 11 에 나타낸 메모리셀로 한정될 필요는 없다.
이상의 설명에 따르면, 본 발명은 종래 문제에 기인하는 기입 오류 없이 안정적인 프로그램 동작을 하는 비휘발성 반도체 메모리 장치를 제공한다.

Claims (16)

  1. 반도체 메모리 장치에 이용되는 기입 회로에 있어서, 기입 데이터를 래치하는 래치 회로, 및 상기 래치 회로의 상기 기입 데이터에 대응하는 전압을 신호에 응답하여 상기 반도체 메모리 장치의 신호선으로 전송하는 게이트 회로를 구비하는 것을 특징으로 하는 기입 회로.
  2. 제 1 항에 있어서, 상기 신호는 데이터 기입 기간동안 활성화되는 기입 신호인 것을 특징으로 하는 기입 회로.
  3. 제 1 항에 있어서, 상기 게이트 회로는 상기 신호가 인가되는 게이트를 갖는 제 1 채널 트랜지스터를 구비하며, 상기 제 1 채널 트랜지스터의 소오스와 드레인중 하나가 상기 래치 회로에 접속되고, 상기 소오스와 상기 드레인중 다른 하나는 상기 비트선에 접속되는 것을 특징으로 하는 기입 회로.
  4. 제 3 항에 있어서, 상기 게이트 회로는 상기 제 1 채널 트랜지스터와 병렬로 접속되고 상기 신호가 반전되어 인가되는 게이트를 갖는 제 2 채널 트랜지스터를 더 구비하는 것을 특징으로 하는 기입 회로.
  5. 제 1 항에 있어서, 상기 래치 회로는 제 1 입력 노드와 제 1 출력 노드를 갖는 제 1 인버터 회로, 및 상기 제 1 출력 노드에 접속된 제 2 입력 노드와 상기 제 1 입력 노드에 접속된 제 2 출력 노드를 갖는 제 2 인버터 회로를 구비하며, 상기 제 1 입력 노드는 상기 기입 데이터에 대응하는 전압이 인가되고 상기 제 2 입력 노드는 상기 기입 데이터의 반전에 대응하는 전압이 인가되고, 상기 제 2 출력 노드는 상기 게이트 회로에 결합되는 것을 특징으로 하는 기입 회로.
  6. 제 5 항에 있어서, 상기 제 1 및 상기 제 2 입력 노드중 하나의 노드와 소오스 공급원 사이에 결합되고 상기 기입 데이터에 대응하는 상기 전압이 인가되는게이트를 갖는 제 1 트랜지스터, 및 상기 제 1 및 상기 제 2 입력 노드중 다른 하나의 노드와 상기 소오스 공급원 사이에 결합되고 상기 기입 데이터의 반전에 대응하는 상기 전압이 인가되는 게이트를 갖는 제 2 트랜지스터를 더 구비하는 것을 특징으로 하는 기입 회로.
  7. 메모리셀, 상기 메모리셀에 결합된 비트선, 및 어떠한 데이터의 논리 레벨이 상기 메모리셀에 기입되는 것과 무관하게 데이터 기입 동안 기입 데이터를 래치하고, 상기 기입 데이터에 대응하는 전압을 상기 비트선으로 전달하는 기입 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 기입 회로는 상기 기입 데이터를 래치하는 래치 회로, 및 상기 래치 회로의 출력 단자와 상기 비트선사이에 결합되고 기입 신호가 인가된 제어 게이트를 갖는 게이트 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 게이트 회로는 소오스 및 드레인 전극이 상기 래치 회로의 상기 출력 단자와 상기 비트선에 접속되고 게이트 전극은 상기 기입 신호가 인가되는 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7 항에 있어서, 상기 비트선과 전원선 사이에 결합된 트랜지스터를 포함하고 방전 신호가 인가되는 제어 게이트를 갖는 비트선 리셋 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1 및 제 2 메모리셀, 상기 제 1 메모리셀에 결합된 제 1 비트선, 상기 제 2 메모리셀에 결합된 제 2 비트선, 기입 데이터를 래치하는 래치 회로를 가지며, 어떤 데이터의 논리 레벨이 상기 제 1 비트선과 상기 제 2 비트선중 하나에 대응하는 메모리셀에 기입되는 것과 무관하게 데이터 기입 기간 동안 상기 래치 회로의 상기 기입 데이터에 대응하는 전압을 상기 제 1 비트선과 상기 제 2 비트선 중 상기 하나로 전송하는 기입 회로, 상기 제 1 비트선과 상기 제 2 비트선중 하나를 선택하여 상기 기입 데이터를 상기 제 1 메모리셀과 상기 제 2 메모리셀중 하나의 메모리셀로 기입하는 선택기, 및 상기 제 1 비트선과 상기 제 2 비트선중 상기 하나가 상기 선택기에 의해서 선택된 경우 상기 제 1 비트선과 상기 제 2 비트선중 다른 하나를 리셋시키는 비트선 리셋 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 비트선, 및 기입 전압과 접지 전압이 인가되고 기입 데이터를 래치하고 출력 노드를 갖는 래치 회로를 가지며, 상기 기입 데이터에 대응하는 상기 기입 전압과 상기 접지 전압중 하나를 출력하고, 데이터 기입 기간동안 상기 래치 회로의 상기 출력 노드가 상기 비트선에 전기적으로 접속되는 기입 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 기입 회로는 상기 래치 회로의 상기 출력 노드와 상기 비트선 사이에 결합되고 데이터 기입 신호가 인가되는 제어 게이트를 갖는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 기입 회로로부터 독립되어 형성되고 상기 비트선을 리셋시키는 비트선 리셋 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 비트선, 및 기입 데이터를 래치하는 래치 회로 및 상기 기입 데이터에 대응하는 전압을 출력하는 출력 노드를 가지며, 데이터 기입 기간 동안 상기 래치 회로의 상기 출력 노드가 상기 비트선에 전기적으로 접속되는 기입 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 기입 회로는 상기 래치 회로의 상기 출력 노드와 상기 비트선 사이에 형성된 전류 경로를 갖는 트랜지스터, 및 제어 신호가 인가되는 제어 게이트를 갖는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100329950B1 (ko) * 1998-12-25 2002-03-27 니시무로 타이죠 반도체 기억 장치 및 그 기억 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6256224B1 (en) * 2000-05-03 2001-07-03 Hewlett-Packard Co Write circuit for large MRAM arrays
JP4499982B2 (ja) * 2002-09-11 2010-07-14 株式会社日立製作所 メモリシステム
JP2006065968A (ja) * 2004-08-27 2006-03-09 Oki Electric Ind Co Ltd 半導体記憶装置のデータ書き込み回路およびデータ書き込み方法
JP2009140564A (ja) * 2007-12-06 2009-06-25 Toshiba Corp Ｎａｎｄ型フラッシュメモリおよびメモリシステム
JP2009253529A (ja) * 2008-04-03 2009-10-29 Sharp Corp ラッチ機能付きレベルシフタ回路、表示素子駆動回路および液晶表示装置
JP6666105B2 (ja) * 2015-10-13 2020-03-13 ラピスセミコンダクタ株式会社 半導体装置および選択回路
US10803928B2 (en) * 2018-06-18 2020-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Low voltage memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313420A (en) * 1987-04-24 1994-05-17 Kabushiki Kaisha Toshiba Programmable semiconductor memory
US4980859A (en) * 1989-04-07 1990-12-25 Xicor, Inc. NOVRAM cell using two differential decouplable nonvolatile memory elements
JP2900523B2 (ja) * 1990-05-31 1999-06-02 日本電気株式会社 不揮発性半導体メモリ装置の書込回路
KR940005694B1 (ko) * 1990-09-19 1994-06-22 삼성전자 주식회사 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 프로그램 최적화회로 및 방법
JPH05159586A (ja) * 1991-11-29 1993-06-25 Mitsubishi Electric Corp フラッシュｅｅｐｒｏｍ
JPH06103781A (ja) * 1992-09-21 1994-04-15 Sharp Corp メモリセル回路
US5452251A (en) * 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
JPH07226097A (ja) * 1994-02-15 1995-08-22 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH09265791A (ja) * 1996-03-28 1997-10-07 Nec Corp 半導体記憶装置
US5768208A (en) * 1996-06-18 1998-06-16 Microchip Technology Incorporated Fail safe non-volatile memory programming system and method therefor
JPH1083689A (ja) * 1996-09-10 1998-03-31 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5877979A (en) * 1997-06-26 1999-03-02 Xilinx, Inc. Single-sided RAM cell and method of accessing same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100329950B1 (ko) * 1998-12-25 2002-03-27 니시무로 타이죠 반도체 기억 장치 및 그 기억 방법

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Publication number Publication date
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