KR970051328A - 분리된 소오스 라인을 가지는 비휘발성 기억소자 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야
비휘발성 기억소자
2. 발명이 해결하려고 하는 기술적 과제
메모리 셀의 스트레스를 감소시킬 수 있는 방법 및 분리된 소오스 라인을 가지는 비휘발성 기억소자를 제공함에 있다.
3. 발명의 해결방법의 요지
소오스, 드레인, 콘트롤 게이트, 및 전자의 축적이 가능한 프로팅 게이트를 각기 가지는 다수의 셀 트랜지스터들이 서로 직렬로 연결되고, 상기 셀 트랜지스터들과 비트라인 사이에 하나 이상의 스트링 선택 트랜지스터가 연결되며, 상기 셀 트랜지스터들과 소오스라인 사이에 하나 이상의 소오스 선택 트랜지스터가 연결되어 하나의 셀 스트링을 형성하며, 상기 셀 스트링이 복수로 모여 메모리 셀 어레이를 구성하고 있는 비휘발성 기억소자는; 상기 셀 스트링들의 각각의 소오스라인이 전기적으로 분리되어 상기 기억소자의 프로그램 및 리드동작시 대응 비트라인의 선택 및 비 선택유무에 따라 각기 서로 다른 전압을 받는 구조로 된것을 특징으로 한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 분리된 소오스 라인을 가지는 비휘발성 기억소자에서의 메모리 셀들간의 연결을 등가적으로 보여주는 회로도.
Claims (9)
- 소오스, 드레인, 콘트롤 게이트, 및 전자의축적이 가능한 플로팅 게이트를 각기 가지는 다수의 셀 트랜지스터들이 서로 직렬로 연결되고, 상기 셀 트랜지스터들과 비트라인 사이에 하나 이상의 스트링 선택 트랜지스터가 연결되며, 상기 셀 트랜지스터들과 소오스라인 사이에 하나 이상의 소오스 선택 트랜지스터가 연결되어 하나의 셀 스트링을 형성하며, 상기 셀 스트링이 복수로 모여 메모리 셀 어레이를 구성하고 있는 비휘발성 기억소자에 있어서; 상기 셀 스트링들의 각각의 소오스라인이 전기적으로 분리되어 상기 기억소자의 프로그램 및 리드동작시대응 비트라인의 선택 및 비 선택유무에 따라 각기 서로 다른 전압을 받는 구조로 된 것을 특징으로 하는 비휘발성 기억소자.
- 전자를 주입할 수 있는 플로틸 게이트가 있는 셀 트랜지스터들이 서로 직렬연결되어 있고, 상기 셀 트랜지스터들과 비트라인 사이에 한개 이상의 스트링 선택 트랜지스터가 연결되어 있고, 상기 셀 트랜지스터들과 소오스라인 사이에 한개 이상의 소스 선택 트랜지스터가 연결되어 한개의 셀 스트링을 형성하며, 상호 인접한 비트라인에 연결된 스트링의 소오스라인들이 전기적으로 분리되어 구성되는 비 휘발성 기억소자의 동작전압 제공방법에 있어서; 상기 소오스 라인을 디코딩하여 선택된 소오스라인과 비선택된 소오스라인에 인가되는 전압을 차별화하여 제공하는것을 특징으로 하는 방법.
- 제2항에 있어서, 상기 동작중 프로그램시에 비선택된 소오스라인에는 전원전압 또는 전원전압 이상을 인가하고, 선택된 소오스라인에는 그라운드 전압 또는 전원전압 이하의 전압을 인가하는 것을 특징으로 하는 방법.
- 제2항에 있어서, 상기 동작중 프로그램시 선택된 소오스 선택 라인에 전원전압 또는 전원전압 이상의 전압을 가하여 비선택된 소오스라인에 인가된 전압을 비선택된 스트링 내부로 전달시키고, 선택된 스트링 내부에는 선택된 소오스라인에 인가된 전압을 전달시키는 것을 특징으로 하는 방법.
- 제2항에 있어서, 상기 동작중 리드시에 비선택 소오스라인에 비선택된 비트라인에 인가된 전압과 동일한 전압을 인가하고, 선택된 소오스라인에는 그라운드 전압을 인가하는 것을 특징으로 하는 방법.
- 제2항에 있어서, 상기동작중 스탠 바이시 모든 비트라인에 전원전압 또는 그라운드 전압 이상의 특정전압을 인가하고, 스트링 선택라인 및 소오스 선택라인은 그라운드 전압을 인가하는 것을 특징으로 하는 방법.
- 제2항에 있어서, 스탠 바이시 모든 라인을 플로팅으로 하여 동작시키는 방법.
- 다수의 선택 트랜지스터들 및 메모리 트랜지스터들이 하나의 낸드셀 스트링을 구성하며, 상기 메모리 트랜지스터들은 행 방향의 워드라인과 열방향의 비트라인에 매트릭스 형태로 배열되어 메모리 셀 어레이를 형성하고 있는 불 휘발성 반도체 메모리의 셀 스트레스 감소를 위한 소오스 라인 전압 인가방법에 있어서; 상기 메모리 셀 어레이내의 메모리 트랜지스터를 프로그램시 미리 설정된 제1전압을 상기 선택 트랜지스터중 그라운드 선택 트랜지스터의 소오스 단자에 인가하고 상기 제1전압과는 다른 제2전압을 비선택된 상기 낸드셀 스트링 내의 그라운드 선택 트랜지스터의 소오스 단자에 구별적으로 인가하여 프로그램을 수행하는 것을 특징으로 하는 방법.
- 제8항에 있어서, 상기 제2전압은 상기 제1전압보다 높은 전압임을 특징으로 하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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| KR100390944B1 (ko) * | 2000-12-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 플래쉬 메모리 장치 |
| KR100496797B1 (ko) * | 1997-12-29 | 2005-09-05 | 삼성전자주식회사 | 반도체메모리장치의프로그램방법 |
| KR100816755B1 (ko) * | 2006-10-19 | 2008-03-25 | 삼성전자주식회사 | 플래시 메모리 장치 및 그 제조방법 |
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