KR970029863A - 플래시 동작시의 어레이-소스 라인, 비트라인 및 워드라인 시퀀스 - Google Patents

플래시 동작시의 어레이-소스 라인, 비트라인 및 워드라인 시퀀스 Download PDF

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Abstract

각 메모리 셀은 비트라인에 결합된 드레인을 가지며, 각 섹터의 각 메모리 셀은 공통 어레이-소스 라인에 결합된 소스를 가지며, 제1 섹터의 행 내의 각 메모리 셀은 워드라인에 결합된 제어 게이트를 가지며, 또 다른 섹터 내의 행의 각 메모리 셀은 그 워드라인에 결합딘 제어 게이트를 가지는 다중-섹터 불휘발성 메모리 어레이에 있어서, 상기 메로리 어레이의 하나의 섹터 내의 메모리 셀은 프로그램하는 방법은 상기 적어도 제2공통 어레이-소스 라인을 위의 또 다른 섹터 태의 메모리 셀들의 열들의 드레인들에 결합된 각 비트라인에 접속시키는 단계와, 그 후 공통 어레이-소스 라인과, 또 다른 섹터의 열들 내의 메모리 셀들의 드레인들에 결합된 비트라인들 모드를 양의 전압으로 바이어스시키는 단계와 그 후 제1 섹티 내의 선택된 셀의 제어 게이트에 결합된 선택된 워드라인에 프로그래밍 전압을 인가하는 단계를 포함한다. 소거 방법은 워드라인들을 기준 전압에 접속시키는 단계와, 적어도 하나의 비선택된 공통 어레이-소스 라인을 비선택된 섹터 내의 메모리 셀들의 열들의 드레인들에 결합된 각 비트라인에 접속시키는 단계와, 그 후 비선택된 공통 어레이-소스 라인과, 비선택된 섹터의 열들 내의 메모리 셀들의 드레인들에 결합된 위의 비트라인을 모두를 양의 전압으로 바이어스시키는 단계와 그 후 선택된 섹터의 위의 공통 어레이-소스 라인에 양의 소거 전압을 인가하는 단계를 포함한다.

Description

플래시 동작시의 어레이-소스 라인, 비트라인 및 워드라인 시퀀스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 메모리 셀 어레이의 인접한 섹터들을 도시한 개략도로서, 어레이-소스 라인들과 비트 라인들을 접속시키는 N-채녈 통과-게이트 트랜지스터(N-channel pass-gate transistor)들을 포함하고 있다.
제2도는 도1의 개략도와 함께 사용하기 위한 이 발명의 어레이-소스 라인 논리 회로를 도시하고 있다.

Claims (13)

  1. 불휘발성 메모리 어레이의 제1섹터 내의적어도 하나의 선택된 메모리 셀을 프로그램하는 방법에 있어서, 상기 어레이는 적어도 제2섹터를 가지며, 상기 제1 및 제2섹터들은 행들(rows)과 열들(columns)로 배열된 메모리 셀들로 이루어지며, 각 열의 각 메모리 셀은 비트라인에 결합된 드레인을 가지며, 상기 제1섹터의 각 메모리 셀은 제1 공통 어레이-소스 라인에 결합된 소스를 가지며, 상기 제2 섹터의 각 메모리 셀은 제2 공통 어레이-소스 라인에 결합된 소스를 가지며, 상기 제1 섹터내의 행의 각 메모리 셀은 워드라인에 결합된 제어 게이트를 가지며, 상기 제2 섹터내의 행의 각 메모리 셀은 상기 워드라인에 결합된 제어 제어 게이트를 가지고, 상기 방법은적더도 상기 제2 공통 어레이-소스 라인을 상기 제2 섹터 내의 메모리 셀들의 열들의 드레인들에 결합된 각비트라인들에 접속시키는 단계; 상기 제2 공통 어레이-소스 라인과, 상기 제2 섹터의 열들 내의 메모리 셀들의 드레인들에 결합된 상기 비트라인을 모두를 제1양의 전압(positive voltage)으로 바이어스시키는 단계; 및 상기 선택된 셀의 제어 게이트에 결합된 선택된 워드라인에 프로그래밍 전압을 인가하는 단계를 포함하는 방법.
  2. 제1항 있어서, 적어도 제2 공통 어레이-소스 라인을 상기 제2 섹터의 열들의 메모리 셀들의 드레인들에 결합된 각 비트라인에 접속시키는 상기 단계는 상기 제1 공통 어레이-소스 라인을 상기 제1 섹터의 열들 내의 메모리 셀들의 드레인들에 결합된 각 비트라인에 접속시키는 상기 단계는 상기 제1 공통 어레이-소스 라인을 상기 제1 섹터의 열들 내의 메모리 셀들의 드레인들을 결합된 각 비트라인에 접속시키는 단계를 포함하며, 상기 제2 공통 어레이-소스 라인과, 상기 제2 섹터의 열들 내의 메모리 셀들의 드레인들에 결합된 상기 비트라인들 모두를 양의 전압으로 바이어스시키는 상기 단계 후에, 상기 제1 및 제2 공통 어레이-소스 라인들을 상기 제1 및 제2 섹터의 열들 내의 메모리 셀들의 드레인들에 결합된 상기 비트라인들로부터 분리시키는 단계를 더 포함하는 방법.
  3. 제1항 있어서, 상기 선택된 메모리 셀의 드레인에 결합된 비트라인에 제2 양의 전압을 인가하는 단계를 더 포함하는 방법.
  4. 제1항 있어서, 상기 선택된 메모리 셀의 드레인에 결합된 비트라인에 제7 볼트를 인가하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서, 상기 메모리 셀의 드레인에 결합된 비트라인에 양의 전압을 인가하는 단계; 상기 선택된 비트라인을 그라운드 레벨로 방전시키고 상기 선택된 워드라인을 전원 전압 레벨로 올리는 단계; 상기 제2 어레이-소스 라인과, 상기 제2 섹터의 메모리 셀들의 열들을 연결하는 비트라인들을 그라운드 레벨로 방전시키는 단계; 및 상기 제2 어레이-소스 라인을 상기 제2 섹터의 메모리 셀들의 열들을 연결하는 비트라인들로부터 분리시키는 단계;를 더 포함하는 방법.
  6. 제1항에 있어서, 상기 프로그래밍 전압은 약 12볼트인 방법.
  7. 제1항에 있어서, 상기 제2 섹터의 메모리 셀들의 연결하는 상기 비트라인들은 공통 게이트 접속(common gate connection)을 갖는 전계 효과 트랜지스터(field-effect transistor)들에 의해 상기 제2 어레이-소스 라인에 결합되는 방법.
  8. 제1항에 있어서, 상기 제1 양의 전압은 약 1.5볼트의 방법.
  9. 불휘발성 메모리 어레이의 제1섹터를 소거하는 방법에 있어서, 상기 어레이는 적어도 제2섹터를 가지며, 상기 제1 및 제2섹터들은 행들(row)과 열들(column)로 배열된 메모리 셀들로 이루어지며, 각 열의 각 메모리 셀은 비트라인에 결합된 드레인을 가지며, 상기 제1섹터의 각 메모리 셀은 제1 공통 어레이-소스 라인에 결합된 소스를 가지며, 상기 제2 섹터의 각 메모리 셀은 제2 공통 어레이-소스 라인에 결합된 소스를 가지며, 상기 제1 섹터내의 행의 각 메모리 셀은 상기 워드라인에 결합된 제어 게이트를 가지고 상기 방법은 상기 워드라인들을 기준 전압에 접속시키는 단계 상기 제2 공통 어레이-소스 라인을 상기 제2 섹터 내의 메모리 셀들의 열들의 드레인들에 결합된 각 비트라인들에 접속시키는 단계; 상기 제2 공통 어레이-소스 라인과, 상기 제2 섹터의 열들 내의 메모리 셀들의 드레인들에 결합된 상기 비트라인을 모두를 제1양의 전압으로 바이어스시키는 단계; 및 상기 제1 어레이-소스 라인에 양의 소거 전압을 인가하는 단계를 포함하는 방법.
  10. 제9항에 있어서, 적어도 상기 제2 공통 어레이-소스 라인을 상기 제2 섹터의 열들 내의 메모리 셀들의 드레인들에 결합된 각 비트라인에 접속시키는 상기 단계는 상기 제1공통 어레이-소스 라인을 상기 제1섹터의 열들내의 메모리 셀들의 드레인들에 결합된 각 비트라인에 접속시키는 단계를 포함하는 방법.
  11. 제9항에 있어서, 모든 어레이-소스 라인들과 모든 비트라인들을 상기 기준 전압으로 방전시키는 단계; 및 상기 제1 및 제2 공통 어레이-소스 라인들을 상기 제1 및 제2 섹터들의 열들 내의 메모리 셀들의 드레인들에 결합된 상기 비트라인들로부터 분리시키는 단계를 더 포함하는 방법.
  12. 제9항에 있어서, 상기 양의 전압 바이어스는 약 1.5 볼트인 방법.
  13. 제9항에 있어서, 상기 양의 소거 전압은 약 12 볼트인 방법.
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