JPH0415952A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0415952A JPH0415952A JP2120756A JP12075690A JPH0415952A JP H0415952 A JPH0415952 A JP H0415952A JP 2120756 A JP2120756 A JP 2120756A JP 12075690 A JP12075690 A JP 12075690A JP H0415952 A JPH0415952 A JP H0415952A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、不揮発性半導体記憶装置、特にフラッシュ
ＥＥＰＲＯＭＫ関するものである。
ＥＥＰＲＯＭＫ関するものである。
［従来の技術］
第３図は、従来の不揮発性半導体記憶装置のアレイ構成
を示す説明図である。図において、（１）はロウデコー
ダ、（２）はアレイソーススイッチ、Ｖはメモリトラン
ジスタ、ＢＬはビット線、ＷＬｉｊ：７−ド線、ＳＬは
ソース線である。セルアレイはｍ行ＸＤ列で構成される
。メモリトランジスタＭ１１ないし１１のドレインはビ
ット線ＢＬ、に接続されメモリトランジスタＶ＋Ｚない
しＭｎ２のドレインはビットｆｉＢＬ２に接続され、メ
モリトランジスタＶ、ｒｌないしＭ１□のドレインはビ
ット線ＢＬゎに接続される。メモリトランジスタｖ１１
ないしＭｌゎのコントロールゲートはワード線Ｗ１１に
接続され、メモリトランジスタＭ２１ないしＭ２ｒｌの
コントロールゲートはワード線ＷＬ２に接続され、メモ
リトランジスタＩｌ［ｍ−１１ないしり。−１１のコン
トロールゲートはワード線ＷＬｍ 、に接続され、メモ
リトランジスタＭｍ、ないしＭＩ！ｌりのコントロール
ゲートはワード線ＷＬａ、に接続される。ワード線ＷＬ
、ないしＷＬ、はロウデコーダ（１）に接続される。す
べてのメモリトランジスタＭ１．ないしＭ工のソースは
、共通にソースＭＳＬに接続され、ソース線ＥＩＬは、
アレイソーススイッチ（２）忙接続される。アレイソー
ススイッチ（２）は、接地電圧あるいは消去用高電圧ｙ
１）Ｐｉをソース線ＳＬに供給する、 次に動作について説明する。
を示す説明図である。図において、（１）はロウデコー
ダ、（２）はアレイソーススイッチ、Ｖはメモリトラン
ジスタ、ＢＬはビット線、ＷＬｉｊ：７−ド線、ＳＬは
ソース線である。セルアレイはｍ行ＸＤ列で構成される
。メモリトランジスタＭ１１ないし１１のドレインはビ
ット線ＢＬ、に接続されメモリトランジスタＶ＋Ｚない
しＭｎ２のドレインはビットｆｉＢＬ２に接続され、メ
モリトランジスタＶ、ｒｌないしＭ１□のドレインはビ
ット線ＢＬゎに接続される。メモリトランジスタｖ１１
ないしＭｌゎのコントロールゲートはワード線Ｗ１１に
接続され、メモリトランジスタＭ２１ないしＭ２ｒｌの
コントロールゲートはワード線ＷＬ２に接続され、メモ
リトランジスタＩｌ［ｍ−１１ないしり。−１１のコン
トロールゲートはワード線ＷＬｍ 、に接続され、メモ
リトランジスタＭｍ、ないしＭＩ！ｌりのコントロール
ゲートはワード線ＷＬａ、に接続される。ワード線ＷＬ
、ないしＷＬ、はロウデコーダ（１）に接続される。す
べてのメモリトランジスタＭ１．ないしＭ工のソースは
、共通にソースＭＳＬに接続され、ソース線ＥＩＬは、
アレイソーススイッチ（２）忙接続される。アレイソー
ススイッチ（２）は、接地電圧あるいは消去用高電圧ｙ
１）Ｐｉをソース線ＳＬに供給する、 次に動作について説明する。
まず、書き込みについて説明する。メモリトランジスタ
’＋１１１に書き込む場合を考える。この場合ロウデコ
ーダ（１）により、ワードＪｉｌｊ！Ｗ馳には書き込み
用ワード線高電圧Ｖ ｐｐ＋が印加され、ワード線ＷＬ
２ないしＷＬａｌは接地される。ビットＭＢＬ＋には書
き込み用ビット線高電圧ｖｐｐ２が印加され、ビット線
ＢＬ２ないしＢＬ□は接地される。ソース線ＳＬは、ア
レイソーススイッチ（２）によって接地されもすると、
メモリトランジスタＭｌｌのドレイン近傍で７パランシ
エ降伏が起こり、それによって生じたホットエレクトロ
ンがフローティングゲートに注入されて、しきい値は高
くなる。
’＋１１１に書き込む場合を考える。この場合ロウデコ
ーダ（１）により、ワードＪｉｌｊ！Ｗ馳には書き込み
用ワード線高電圧Ｖ ｐｐ＋が印加され、ワード線ＷＬ
２ないしＷＬａｌは接地される。ビットＭＢＬ＋には書
き込み用ビット線高電圧ｖｐｐ２が印加され、ビット線
ＢＬ２ないしＢＬ□は接地される。ソース線ＳＬは、ア
レイソーススイッチ（２）によって接地されもすると、
メモリトランジスタＭｌｌのドレイン近傍で７パランシ
エ降伏が起こり、それによって生じたホットエレクトロ
ンがフローティングゲートに注入されて、しきい値は高
くなる。
次に、消去について説明する。消去はすべてのメモリト
ランジスタＭｌｌないしＭ。ｒ３に対して一括して行な
われる。消去ではロウデコーダ（１）によりすべてのワ
ード＃ｉＷＬ＋ないしＷＬｔＯは接地される。
ランジスタＭｌｌないしＭ。ｒ３に対して一括して行な
われる。消去ではロウデコーダ（１）によりすべてのワ
ード＃ｉＷＬ＋ないしＷＬｔＯは接地される。
ま九、すべてのビット＆ＩＢＬ、ないしＢＬｌ、ｌはフ
ローティングにされる。ソースＪｉｌｌＳＬはアレイソ
ーススイッチ（２）によって消去用高電圧Ｖｐｐ３が印
加される。それによってフローティングゲートからソー
スに電子が引き抜かれ、しきい値は低くなる。九だし、
しきい値は負にならないように制御され＆次に、Ｈみ出
しについて説明する。メモリトランジスタＭｌｌから読
み出す場合を考える。この場合、ロウデコーダ（１）に
より、ワード線Ｗ Ｌ ＋には読み出し用電圧ｖｒが印
加され、ワード線ＷＬ２ないしＷＬ、は接地される。読
み呂し電圧Ｖｒは、メモリトランジスタが書き込み状態
にある場合と消去状態にある場合のしきい値の中間の電
圧である。ピッ）ＭＢＬ＋に接続される非選択のメモリ
トランジスタ１２１ないしＶ。１は、オフしている。ソ
ースＭＳＬは、アレイソーススイッチ（２）によって接
地される。メモリトランジスタＭｌ＋は、書き込み状態
にあるとオフのままでありビット１ｍ ＢＬＩには電流
が流れないが、消去状態にあるとオンしてビット線ＢＬ
Ｉに電流が流れる。読み出しは、ビット線ＢＬ。
ローティングにされる。ソースＪｉｌｌＳＬはアレイソ
ーススイッチ（２）によって消去用高電圧Ｖｐｐ３が印
加される。それによってフローティングゲートからソー
スに電子が引き抜かれ、しきい値は低くなる。九だし、
しきい値は負にならないように制御され＆次に、Ｈみ出
しについて説明する。メモリトランジスタＭｌｌから読
み出す場合を考える。この場合、ロウデコーダ（１）に
より、ワード線Ｗ Ｌ ＋には読み出し用電圧ｖｒが印
加され、ワード線ＷＬ２ないしＷＬ、は接地される。読
み呂し電圧Ｖｒは、メモリトランジスタが書き込み状態
にある場合と消去状態にある場合のしきい値の中間の電
圧である。ピッ）ＭＢＬ＋に接続される非選択のメモリ
トランジスタ１２１ないしＶ。１は、オフしている。ソ
ースＭＳＬは、アレイソーススイッチ（２）によって接
地される。メモリトランジスタＭｌ＋は、書き込み状態
にあるとオフのままでありビット１ｍ ＢＬＩには電流
が流れないが、消去状態にあるとオンしてビット線ＢＬ
Ｉに電流が流れる。読み出しは、ビット線ＢＬ。
に電流が流れるか否かを検知することによって行なわれ
る。
る。
従来の不揮発性半導体記憶装置は、以上のように構成さ
れているので、書き込み時にメモリトランジスタのドレ
インに高電圧がかかると容量結合によってフローティン
グゲー）Ｋ電圧が誘起され、それによって非選択のメモ
リトランジスタがオンして電流が流れ、ドレイン−ソー
ス間のリーク電流になり、書き込み効率が低下するとい
うドレイン電圧誘起リーク電流の問題があった。
れているので、書き込み時にメモリトランジスタのドレ
インに高電圧がかかると容量結合によってフローティン
グゲー）Ｋ電圧が誘起され、それによって非選択のメモ
リトランジスタがオンして電流が流れ、ドレイン−ソー
ス間のリーク電流になり、書き込み効率が低下するとい
うドレイン電圧誘起リーク電流の問題があった。
また、従来の不揮発性半導体記憶装置は、−括消去型で
あるため、セクタ単位の書き換えが不可能であるという
問題点があった。
あるため、セクタ単位の書き換えが不可能であるという
問題点があった。
この発明は、上記のような問題点を解決するためになさ
れた本ので、ドレイン電圧誘起リーク電流を除去あるい
は低減するとともに、セクタ単位で書き換えが可能な不
揮発性半導体記憶装置を得ることを目的とする。
れた本ので、ドレイン電圧誘起リーク電流を除去あるい
は低減するとともに、セクタ単位で書き換えが可能な不
揮発性半導体記憶装置を得ることを目的とする。
この発明に係る不揮発性半導体記憶装置は、メモリトラ
ンジスタのソースを、ワード線方向に共通してソース線
デコーダを設けたものである。
ンジスタのソースを、ワード線方向に共通してソース線
デコーダを設けたものである。
［作用］
この発明における不揮発性半導体記憶装置は、メモリト
ランジスタのソースを、ワード線方向に共通にしてソー
ス線デコーダを設けたことにより、書き込み時に非選択
のメモリトランジスタのソースをフローティングにする
ことができ、ドレイン誘起電圧リーク電流が流れるのを
防止することができる。また、ソース線デコーダによっ
て選択されるソース線に共通に接続される複数のメモリ
トランジスタを、１つの単位（セクタ）として消去を行
なうことができる。
ランジスタのソースを、ワード線方向に共通にしてソー
ス線デコーダを設けたことにより、書き込み時に非選択
のメモリトランジスタのソースをフローティングにする
ことができ、ドレイン誘起電圧リーク電流が流れるのを
防止することができる。また、ソース線デコーダによっ
て選択されるソース線に共通に接続される複数のメモリ
トランジスタを、１つの単位（セクタ）として消去を行
なうことができる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による不揮発性半導体記憶装置
のプレイ構成を示す説明図である。
図はこの発明の一実施例による不揮発性半導体記憶装置
のプレイ構成を示す説明図である。
図において、（１）はロウデコーダ、（３）はソース線
デコーダ、Ｖはメモリトランジスタ、ＢＬはビット線、
ＷＬはワード線、ＳＬはソース線である。セルアレイは
ｍ行ｘ！ｌＩ列で構成される。メモリトランジスタＭｌ
＋ないしＭｒｎ、のドレインはビット線ＢＬ＋に４１Ｈ
ｔｉ２され、メモリトランジスタＭ１２ないしＶｏ１２
のドレインはビットＭＢＬ２に接続され、メモリトラン
ジスタＭ、ｒ３ないしＭ。、ｒｌのドレインはビット＠
ＢＬゎに接続される。メモリトランジスタｕｎないしＭ
ｌ、のコントロールゲートはワード線ＷＬ、に接続され
、メモリトランジスタＭ２１ ないＬ Ｍ２Ｄのコント
ロールゲートはワード線ＷＬ２４Ｃ接続され、メモリト
ランジスタＭＱ、−１１ないしＭｌｌｆｌ−、ゎのコン
トロールゲートはワード線ＷＬｏ１−１に接続され、メ
モリトランジスタＭｍ、ないしり。ｒｌのコントロール
ゲートはワード線ＷＬｔｌｌｌＫ接続される。ワード線
ＷＬ１ないしＷＬＩ、１は、ロウデコーダ（１）に接続
される。メモリトランジスタＭ１１ないしＩｉ！、ｒｌ
のソースは共通にソースＭ ＳＬ＋に接続され、メモリ
トランジスタＭ２１ないしＭ２．のソースは共通にソー
ス線ＳＬ２に接続され、メモリトランジスタ％１（Ｂ−
＋＋ すいＬＭ。−１１のソースは共通にソースＭｉ
ＳＬｍ−１に接続され、メモリトランジスタＭ１．１１
ないしＭｌｎｒｌのソースは共通にソース線ＳＬＩ、１
に接続される。ソース線ＳＬＩないしＳＬａ、は、ソー
ス線デコーダ（３）に接続される。ソース線デコーダ（
３）は、動作（書き込み、消去、読み出し）に応（；て
所定の電圧を選択ソース線に印加し、非選択ソース線を
フローティングにする。
デコーダ、Ｖはメモリトランジスタ、ＢＬはビット線、
ＷＬはワード線、ＳＬはソース線である。セルアレイは
ｍ行ｘ！ｌＩ列で構成される。メモリトランジスタＭｌ
＋ないしＭｒｎ、のドレインはビット線ＢＬ＋に４１Ｈ
ｔｉ２され、メモリトランジスタＭ１２ないしＶｏ１２
のドレインはビットＭＢＬ２に接続され、メモリトラン
ジスタＭ、ｒ３ないしＭ。、ｒｌのドレインはビット＠
ＢＬゎに接続される。メモリトランジスタｕｎないしＭ
ｌ、のコントロールゲートはワード線ＷＬ、に接続され
、メモリトランジスタＭ２１ ないＬ Ｍ２Ｄのコント
ロールゲートはワード線ＷＬ２４Ｃ接続され、メモリト
ランジスタＭＱ、−１１ないしＭｌｌｆｌ−、ゎのコン
トロールゲートはワード線ＷＬｏ１−１に接続され、メ
モリトランジスタＭｍ、ないしり。ｒｌのコントロール
ゲートはワード線ＷＬｔｌｌｌＫ接続される。ワード線
ＷＬ１ないしＷＬＩ、１は、ロウデコーダ（１）に接続
される。メモリトランジスタＭ１１ないしＩｉ！、ｒｌ
のソースは共通にソースＭ ＳＬ＋に接続され、メモリ
トランジスタＭ２１ないしＭ２．のソースは共通にソー
ス線ＳＬ２に接続され、メモリトランジスタ％１（Ｂ−
＋＋ すいＬＭ。−１１のソースは共通にソースＭｉ
ＳＬｍ−１に接続され、メモリトランジスタＭ１．１１
ないしＭｌｎｒｌのソースは共通にソース線ＳＬＩ、１
に接続される。ソース線ＳＬＩないしＳＬａ、は、ソー
ス線デコーダ（３）に接続される。ソース線デコーダ（
３）は、動作（書き込み、消去、読み出し）に応（；て
所定の電圧を選択ソース線に印加し、非選択ソース線を
フローティングにする。
次に動作について説明する。
まず、書き込みについて説明する。メモリトランジスタ
Ｍｌｌに書き込む場合を考える。この場合ロウデコーダ
（１）によ快、ワード線ＷＬ、には書き込み用ワード線
高電圧”９ｐｐ＋が印加され、ワード線ＷＬ２ないしＷ
Ｌｌｌｎは接地される。ビット線ＢＬＩには書き込み用
ビット線高電圧”ｐＩ）２が印加され、ビット線ＢＬ２
ないしＢＬｒ、は接地される。また、ソース線デコーダ
（３）によ抄、ソース線ＳＬ、は接地され、’／−、ス
線ＳＬ２ないし５Ｌｒｎはフローティングにされる。す
ると、メモリトランジスタＭｌｌのドレイン近傍でアバ
ランシェ降伏が起こり、それによって化シタホットエレ
クトロンがフローティングゲートに注入されて、しきい
値は高くなる。このとき非選択のメモリトランジスタＭ
２１ないしＭｌ、１１のソースはフローティングにされ
ているので、ドレイン誘起電圧リーク電流は流れない。
Ｍｌｌに書き込む場合を考える。この場合ロウデコーダ
（１）によ快、ワード線ＷＬ、には書き込み用ワード線
高電圧”９ｐｐ＋が印加され、ワード線ＷＬ２ないしＷ
Ｌｌｌｎは接地される。ビット線ＢＬＩには書き込み用
ビット線高電圧”ｐＩ）２が印加され、ビット線ＢＬ２
ないしＢＬｒ、は接地される。また、ソース線デコーダ
（３）によ抄、ソース線ＳＬ、は接地され、’／−、ス
線ＳＬ２ないし５Ｌｒｎはフローティングにされる。す
ると、メモリトランジスタＭｌｌのドレイン近傍でアバ
ランシェ降伏が起こり、それによって化シタホットエレ
クトロンがフローティングゲートに注入されて、しきい
値は高くなる。このとき非選択のメモリトランジスタＭ
２１ないしＭｌ、１１のソースはフローティングにされ
ているので、ドレイン誘起電圧リーク電流は流れない。
次に、消去について説明する。消去は、１本のワード線
単位で行なわれる。ワード線ＷＬＩに接続されるメモリ
トランジスタ’１１１＋１ないしＭａｎ ’ｋ 消去す
る場合を考える。この場合、ロウデコーダ（１）により
、すべてのワード線ＷＬ、ないしＷＬｌ、ｌは接地され
る。また、すべてのビット線ＢＬ、ないしＢＬゎはフロ
ーティングにされるうソース線デコーダ（３）ニより、
ソース線ＳＬ＋ Ｋは消去用高電圧ＶＰＰ３が印加され
、ソース１ａＳＬ２ないしＳＬＩ！ｌはフローティング
にされる。すると、メモリトランジスタＭｌ＋ないＬＭ
＋ｒｌのフローティングゲートからソースに電子が引き
抜かれ、しきい値は低くなる。ただし、しきい値は負に
ならないように制御される。
単位で行なわれる。ワード線ＷＬＩに接続されるメモリ
トランジスタ’１１１＋１ないしＭａｎ ’ｋ 消去す
る場合を考える。この場合、ロウデコーダ（１）により
、すべてのワード線ＷＬ、ないしＷＬｌ、ｌは接地され
る。また、すべてのビット線ＢＬ、ないしＢＬゎはフロ
ーティングにされるうソース線デコーダ（３）ニより、
ソース線ＳＬ＋ Ｋは消去用高電圧ＶＰＰ３が印加され
、ソース１ａＳＬ２ないしＳＬＩ！ｌはフローティング
にされる。すると、メモリトランジスタＭｌ＋ないＬＭ
＋ｒｌのフローティングゲートからソースに電子が引き
抜かれ、しきい値は低くなる。ただし、しきい値は負に
ならないように制御される。
以上は、ワード線単位で消去を行なう場合について説明
したが、ソース線デコーダ（３）によす、スべてのソー
スＭＳＬ＋ないしＳＬｍに消去用電圧ＶＰｐ’を印加す
ることにより一括消去が可能になる。
したが、ソース線デコーダ（３）によす、スべてのソー
スＭＳＬ＋ないしＳＬｍに消去用電圧ＶＰｐ’を印加す
ることにより一括消去が可能になる。
次に、読み出しについて説明する。メモリトランジスタ
！１１１１から読み出す場合を考える。この場合、ロウ
デコーダ（１）によ抄、ワード線ＷＬ、には読み出し用
電圧Ｖｒが印加され、ワード線ＷＬ２ないしＷＬａ、は
接地される。読み出し電圧Ｖｒは、メモリトランジスタ
が書き込み状態にある場合と消去状態にある場合のしき
い値の中間の電圧である。ピッ）＆ｌ！ＢＬ、に接続さ
れる非選択のメモリトランジスタＭ２１ないしり。１は
、オフしている。ソース線デコーダ（３）により、ソー
ス線ＳＬ＋は接地され、ソース線ＳＬ２ないし５Ｌｌｌ
Ｏはフローティングにされる。
！１１１１から読み出す場合を考える。この場合、ロウ
デコーダ（１）によ抄、ワード線ＷＬ、には読み出し用
電圧Ｖｒが印加され、ワード線ＷＬ２ないしＷＬａ、は
接地される。読み出し電圧Ｖｒは、メモリトランジスタ
が書き込み状態にある場合と消去状態にある場合のしき
い値の中間の電圧である。ピッ）＆ｌ！ＢＬ、に接続さ
れる非選択のメモリトランジスタＭ２１ないしり。１は
、オフしている。ソース線デコーダ（３）により、ソー
ス線ＳＬ＋は接地され、ソース線ＳＬ２ないし５Ｌｌｌ
Ｏはフローティングにされる。
メモリトランジスタＭ１１は、書き込み状ＯＫあるとオ
フのままであ抄ビット線ＢＬ、には電流が流れないが、
消去状態にあるとオンしてビット線ＢＬ。
フのままであ抄ビット線ＢＬ、には電流が流れないが、
消去状態にあるとオンしてビット線ＢＬ。
に電流が流れる。読み呂しは、ピッ）＃ｉ［ＢＬｌに電
流が流れるか否かを検知することＫよって行なわれる。
流が流れるか否かを検知することＫよって行なわれる。
前記の説明では、ソース線ＳＬ＋を接地し、ソース＠
８Ｌ２ないしＳＬｍをフローティングにしたが、すべて
のソースＪｉｌ ＳＬ、ないしＳＬｌ！ｌを接地しても
よい。
８Ｌ２ないしＳＬｍをフローティングにしたが、すべて
のソースＪｉｌ ＳＬ、ないしＳＬｌ！ｌを接地しても
よい。
第２図は、この発明の他の実施例である不揮発性半導体
記憶装置のアレイ構成を示す図である。
記憶装置のアレイ構成を示す図である。
図において、セルアレイは山付ＸＤ列で構成される。メ
モリトランジスタ１１１ないしＶ。１１のドレインはビ
ットＭ ＢＬ、に接続され、メモリトランジスタＭ１２
ないし１ｍ２のドレインはビット＠ ＢＬ２に接続され
、メモリトランジスタＭ１ｒｌないＬＭ。、ゎノドレイ
ンはビット線ＢＬｒｌに接続される。メモリトランジス
タＭｌｌないしＭｌつのコントロールゲートはワードＪ
ＩＩＷＩ、１に接続され、メモリトランジスタＶ２１な
いしＭ２□のコントロールゲートはワード線ＷＬ２に接
続され、メモリトランジスタＭｒｎ−１ｒ ｆｋ イｌ
。
モリトランジスタ１１１ないしＶ。１１のドレインはビ
ットＭ ＢＬ、に接続され、メモリトランジスタＭ１２
ないし１ｍ２のドレインはビット＠ ＢＬ２に接続され
、メモリトランジスタＭ１ｒｌないＬＭ。、ゎノドレイ
ンはビット線ＢＬｒｌに接続される。メモリトランジス
タＭｌｌないしＭｌつのコントロールゲートはワードＪ
ＩＩＷＩ、１に接続され、メモリトランジスタＶ２１な
いしＭ２□のコントロールゲートはワード線ＷＬ２に接
続され、メモリトランジスタＭｒｎ−１ｒ ｆｋ イｌ
。
’ｍ−１ｒ＋のコントロールゲートはワードＪｉＩＷＬ
ｌ、ｌｌ−蔦に接続され、メモリトランジスタＭ。、１
ないＬＭ。、ゎのコントロールゲートはワード線ＷＬａ
ｌｌＫ接続される。
ｌ、ｌｌ−蔦に接続され、メモリトランジスタＭ。、１
ないＬＭ。、ゎのコントロールゲートはワード線ＷＬａ
ｌｌＫ接続される。
ワード線ＷＬ、ないしＷＬｒｎは、ロウデコーダ（１）
に接続される。メモリトランジスタＭ１１ないしＭＪｒ
ｌとメモリトランジスタＭ２．ないしＭ２ｒ＋のソース
は共通ニソースＪｉｌＳＬ＋に接続され、メモリトラン
ジスタＭｍ−１１ないしＭｏ１−１とメモリトランジス
タＭ＋、、１ないシＭｍゎのソースは共通にソース線Ｓ
Ｌｋに接続される。ここで、ｋはｍの半分の値である。
に接続される。メモリトランジスタＭ１１ないしＭＪｒ
ｌとメモリトランジスタＭ２．ないしＭ２ｒ＋のソース
は共通ニソースＪｉｌＳＬ＋に接続され、メモリトラン
ジスタＭｍ−１１ないしＭｏ１−１とメモリトランジス
タＭ＋、、１ないシＭｍゎのソースは共通にソース線Ｓ
Ｌｋに接続される。ここで、ｋはｍの半分の値である。
ソース線ＳＬ＋ないしＳＬｋは、ソース線デコーダ（３
）Ｋ接続される。ソース線デコーダ（３）は、動作（書
き込み、消去、読み出し）に応じて所定の電圧を選択ソ
ース線に印加し、非選択ソース線を７０−ティングにす
るう 次に動作について説明する。
）Ｋ接続される。ソース線デコーダ（３）は、動作（書
き込み、消去、読み出し）に応じて所定の電圧を選択ソ
ース線に印加し、非選択ソース線を７０−ティングにす
るう 次に動作について説明する。
まず、書き込みについて説明する。メモリトランジスタ
Ｍｎに書き込む場合を考える。この場合ロウデコーダ（
１）により、ワード線ＷＬ、には書き込み用ワード線高
電圧Ｖ ｐｐｌが印加され、ワード線ＷＬ２ないしｌ？
ｌＬ、は接地される。ビット＃ｉ！ＢＬ＋には書き込み
用ビット線高電圧Ｖｐｐ２が印加され、ビット＃ＪＩＢ
Ｌ２ないしＢＬ□は接地される。また、ソース線デコー
ダ（３）Ｋより、ソース線ＳＬ＋は接地され、ソースＡ
ｌ５Ｌ２ないしＳＬｋはフローティングにされる。する
と、メモリトランジスタＭｌｌのドレイン近傍でアバラ
ンシェ降伏が起こり、それによって生じたホットエレク
トロンがブローティングゲートに注入されて、しきい値
は高くなる。このとき、非選択のメモリトランジスタＭ
ａｌ ｌｋいシＭ［ｌｌｌ■ノソースはブローティング
にされているので、ドレイン誘起電圧リーク電流は低減
される。
Ｍｎに書き込む場合を考える。この場合ロウデコーダ（
１）により、ワード線ＷＬ、には書き込み用ワード線高
電圧Ｖ ｐｐｌが印加され、ワード線ＷＬ２ないしｌ？
ｌＬ、は接地される。ビット＃ｉ！ＢＬ＋には書き込み
用ビット線高電圧Ｖｐｐ２が印加され、ビット＃ＪＩＢ
Ｌ２ないしＢＬ□は接地される。また、ソース線デコー
ダ（３）Ｋより、ソース線ＳＬ＋は接地され、ソースＡ
ｌ５Ｌ２ないしＳＬｋはフローティングにされる。する
と、メモリトランジスタＭｌｌのドレイン近傍でアバラ
ンシェ降伏が起こり、それによって生じたホットエレク
トロンがブローティングゲートに注入されて、しきい値
は高くなる。このとき、非選択のメモリトランジスタＭ
ａｌ ｌｋいシＭ［ｌｌｌ■ノソースはブローティング
にされているので、ドレイン誘起電圧リーク電流は低減
される。
次に、消去について税引する。消去は、２木のワード線
単位で行なわれる。ワード＆１ｗＬ、ないしＷＬ２ＧＣ
接続されるメモリトランジスタＭｒ＋ ｆｘいしシｌゎ
とメモリトランジスタＭａｌないしＭ卸を消去する場合
を考える。この場合、ロウデコーダ（１）により、すべ
てのワード線Ｗ Ｌ １ないしｗＬｒｎは接地される。
単位で行なわれる。ワード＆１ｗＬ、ないしＷＬ２ＧＣ
接続されるメモリトランジスタＭｒ＋ ｆｘいしシｌゎ
とメモリトランジスタＭａｌないしＭ卸を消去する場合
を考える。この場合、ロウデコーダ（１）により、すべ
てのワード線Ｗ Ｌ １ないしｗＬｒｎは接地される。
また、すべてのビット線ＢＬ、ないしＢＬｎはフローテ
ィング圧される。ソース線デコーダ（３）Ｋよ抄、ソー
ス線Ｓ Ｌ ＋には消去用高電圧Ｖｐｐ３が印加され、
ソースＪｉｌＳＬ２ないしＳＬｋはフローティングにさ
れる。すると、メモリトランジスタＭ１１ないしＭ＋１
ト）ヲンジスタＭ２１ないしＭ２ｒｌのフローティング
ゲートからソースに電子が引き抜かれ、しきい値は低く
なる。ただし、しきい値は負にならないように制御され
る。
ィング圧される。ソース線デコーダ（３）Ｋよ抄、ソー
ス線Ｓ Ｌ ＋には消去用高電圧Ｖｐｐ３が印加され、
ソースＪｉｌＳＬ２ないしＳＬｋはフローティングにさ
れる。すると、メモリトランジスタＭ１１ないしＭ＋１
ト）ヲンジスタＭ２１ないしＭ２ｒｌのフローティング
ゲートからソースに電子が引き抜かれ、しきい値は低く
なる。ただし、しきい値は負にならないように制御され
る。
以上は、２本のワード線単位で消去を行なう場合につい
て説明したが、ソース線デコーダ（３）により、すべて
のソース線ＳＬ、ないしＳＬｋに消去用高電圧ＶＰＰ３
を印加することＫよね一括消去が可能になる。
て説明したが、ソース線デコーダ（３）により、すべて
のソース線ＳＬ、ないしＳＬｋに消去用高電圧ＶＰＰ３
を印加することＫよね一括消去が可能になる。
次に、読み出しについて説明する。メモリトランジスタ
Ｍ口から読み出す場合を考える。この場合、ロウデコー
ダ（１）により、ワードＡＩＷＬＩには読み出し用電圧
Ｖｒが印加され、ワードＭＷＬ２ないしＷＬＩ！ｌは接
地さする。読み出し電圧Ｖｒは、メモリトランジスタが
書き込み状態にある場合と消去状態にある場合のしきい
値の中間の電圧である。ビット線ＢＬ、に接続される非
選択のメモリトランジスタＭ２１ないしＭｍ１ハ、オフ
している。ソース線デコーダ（３）により、ソース線Ｓ
Ｌ、は接地され、ソース線ＳＬ２ないしＳＬｋは７０−
ティングにされる。
Ｍ口から読み出す場合を考える。この場合、ロウデコー
ダ（１）により、ワードＡＩＷＬＩには読み出し用電圧
Ｖｒが印加され、ワードＭＷＬ２ないしＷＬＩ！ｌは接
地さする。読み出し電圧Ｖｒは、メモリトランジスタが
書き込み状態にある場合と消去状態にある場合のしきい
値の中間の電圧である。ビット線ＢＬ、に接続される非
選択のメモリトランジスタＭ２１ないしＭｍ１ハ、オフ
している。ソース線デコーダ（３）により、ソース線Ｓ
Ｌ、は接地され、ソース線ＳＬ２ないしＳＬｋは７０−
ティングにされる。
メモリトランジスタＭ１１は、書き込み状態にあるとオ
フのままであリビッ）＃ｊ！ＢＬ＋には電流が流れない
が、消去状態にあるとオンしてビット＠ＢＬ。
フのままであリビッ）＃ｊ！ＢＬ＋には電流が流れない
が、消去状態にあるとオンしてビット＠ＢＬ。
Ｋ電流が流れる。読み出しは、ピッ）＆１！ＢＬ＋に電
流が流れるか否かを検知することによって行なゎれる。
流が流れるか否かを検知することによって行なゎれる。
前記の説明では、ソース線ＳＬ、を接地し、ソースＭＳ
ＬｚないしＳＬｋをフローティングにしたが、すべての
ソース線ＳＬ、ないしＳＬｋを接地してもよいつ 以上、第１図に示す不揮発性半導体記憶装置は１本のワ
ード線に接続されたメモリトランジスタのソースを共通
にして、１本のワード線単位で消去を行ない、第２図に
示す不揮発性半導体記憶装置は、２本のワード線に接続
されたメモリトランジスタのソースを共通にして、２本
のワード線単位で消去を行なうが、複数のワード線に接
続さｉたメモリトランジスタのソースを共通にして、こ
れらを１つの単位（セクタ）として消去を行なってもよ
い。
ＬｚないしＳＬｋをフローティングにしたが、すべての
ソース線ＳＬ、ないしＳＬｋを接地してもよいつ 以上、第１図に示す不揮発性半導体記憶装置は１本のワ
ード線に接続されたメモリトランジスタのソースを共通
にして、１本のワード線単位で消去を行ない、第２図に
示す不揮発性半導体記憶装置は、２本のワード線に接続
されたメモリトランジスタのソースを共通にして、２本
のワード線単位で消去を行なうが、複数のワード線に接
続さｉたメモリトランジスタのソースを共通にして、こ
れらを１つの単位（セクタ）として消去を行なってもよ
い。
以上のように、この発明によればメモリトランジスタの
ソースをワード線方向に共通にしてソース線デコーダを
設けたので、書き込み時のドレイン誘起電圧リーク電流
が除去あるいは低減できて、低消費電力のものが得られ
るという効果がある。
ソースをワード線方向に共通にしてソース線デコーダを
設けたので、書き込み時のドレイン誘起電圧リーク電流
が除去あるいは低減できて、低消費電力のものが得られ
るという効果がある。
また、セクタ単位で消去が可能とな抄、高機能のものが
得られるという効果がある。
得られるという効果がある。
第１図は、この発明の一実施例である不揮発性半導体記
憶装置のアレイ構成を示す説明図、第２図は、この発明
の他の実施例である不揮発性半導体記憶装置のアレイ構
成を示す説明図、第３図は従来の不揮発性半導体記憶装
置のアレイ構成を示す説明図である。 図において、（１）はロウデコーダ、（３）はソース線
デコーダ、Ｖはメモリトランジスタ、ＢＬはビット線、
ＷＬはワード線、ＳＬはソース線である。 なお、図中、同一符号は同一、または相当部分を示す。
憶装置のアレイ構成を示す説明図、第２図は、この発明
の他の実施例である不揮発性半導体記憶装置のアレイ構
成を示す説明図、第３図は従来の不揮発性半導体記憶装
置のアレイ構成を示す説明図である。 図において、（１）はロウデコーダ、（３）はソース線
デコーダ、Ｖはメモリトランジスタ、ＢＬはビット線、
ＷＬはワード線、ＳＬはソース線である。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 フローティングゲートを有するメモリトランジスタを
行方向およぶ列方向に沿つて複数個配列したメモリセル
アレイを備えた不揮発性半導体記憶装置であつて、 上記メモリトランジスタのソースを行方向に共通に接続
するソース線と、書き込み、消去、読み出し動作に応じ
て所定の電圧を選択ソース線に印加し、非選択ソース線
をフローティングにするためのデコード手段を設けたこ
とを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120756A JPH0415952A (ja) | 1990-05-09 | 1990-05-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120756A JPH0415952A (ja) | 1990-05-09 | 1990-05-09 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0415952A true JPH0415952A (ja) | 1992-01-21 |
Family
ID=14794215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2120756A Pending JPH0415952A (ja) | 1990-05-09 | 1990-05-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0415952A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471617B1 (ko) * | 1995-11-20 | 2005-06-08 | 텍사스 인스트루먼츠 인코포레이티드 | 플래시동작시의어레이-소스라인,비트라인및워드라인시퀀스 |
-
1990
- 1990-05-09 JP JP2120756A patent/JPH0415952A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471617B1 (ko) * | 1995-11-20 | 2005-06-08 | 텍사스 인스트루먼츠 인코포레이티드 | 플래시동작시의어레이-소스라인,비트라인및워드라인시퀀스 |
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