CN1628358A - 电荷注入方法 - Google Patents

电荷注入方法 Download PDF

Info

Publication number
CN1628358A
CN1628358A CNA028272501A CN02827250A CN1628358A CN 1628358 A CN1628358 A CN 1628358A CN A028272501 A CNA028272501 A CN A028272501A CN 02827250 A CN02827250 A CN 02827250A CN 1628358 A CN1628358 A CN 1628358A
Authority
CN
China
Prior art keywords
programming
volts
memory cell
bit
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA028272501A
Other languages
English (en)
Other versions
CN100433193C (zh
Inventor
D·汉密尔顿
T·瑟格特
J·S·Y·王
M·K·韩
N·德拉科比安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cypress Semiconductor Corp
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/050,483 external-priority patent/US6567303B1/en
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of CN1628358A publication Critical patent/CN1628358A/zh
Application granted granted Critical
Publication of CN100433193C publication Critical patent/CN100433193C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供了一种在相当高的临界电压(VT)改变值(delta VT)下编程一内存阵列(68)的双位存储单元(10，82，84，86，88)的第一位(C0，C2，C4，C6)及第二位(C1，C3，C5，C7)的系统及方法。该相当高的VT保证：在相当长的一段时间中经过较高的温度应力及(或)客户操作之后，该内存阵列(68)仍能一贯地保持所编程的资料并能擦除资料。在大致较高的VT改变值下，对存储单元(10，82，84，86，88)的第一位(C0，C2，C4，C6)的编程会使对第二位(C1，C3，C5，C7)的编程因较短的信道(8)长度而变得较不易改变且较快速。因此，本发明在编程第一位(C0，C2，C4，C6)及第二位(C1，C3，C5，C7)期间，采用了经过选择的栅极及漏极电压、以及编程脉冲宽度，此种方式保证了受到控制的第一位VT，并减缓了对第二位(C1，C3，C5，C7)的编程。此外，该等经过选择的编程参数可在不使电荷耗损变差的情形下保持较短的编程时间。

Description

电荷注入方法
技术领域
本发明系大致有关内存系统，尤系有关一种在使用虚拟接地(virtualground)架构，且在具有双位存储晶体管单元的电子闪存装置中，用来编程及擦除数个位区段的系统及方法。
背景技术
闪存是一种可被重新写入且可在没有供电的情形下保持其内容的电子内存媒体。闪存装置通常具有10万次至30万次写入周期的使用寿命。与可擦除单一字节的动态随机存取内存(Dynamic Random AccessMemory；简称DRAM)及静态机存取内存(Static Random AccessMemory；简称SRAM)的内存芯片不同，通常系以固定多个位的区块或区段为单位对闪存进行擦除及写入。闪存系由可在原位置进行擦除的电气可擦除可程序只读存储器(Electrically Erasable ProgrammableRead Only Memory；简称EEPROM)进展而来，闪存具有较低的成本及较高的组件密度。此种新的EEPROM类型已发展成一种结合了EPROM的高组件密度及EEPROM的可以电气擦除这两项优点的重要的非挥发性内存。
传统的闪存系以一种将单一位的信息储存在每一存储单元的存储单元结构来建构。在此种单一位内存架构中，每一存储单元通常包含一金属氧化物半导体(Metal Oxide Semiconductor；简称MOS)晶体管结构，该结构具有在一基材或P型井中的一源极、一漏极、及一信道，以及覆盖在该信道之上的堆栈式栅极结构。该堆栈式栅极可进一步包含在该P型井的表面上形成的薄栅极介质层(有时被称为隧道氧化物)。该堆栈式栅极亦包含覆盖在该隧道氧化物之上的多晶硅浮接栅极，及覆盖在该浮接栅极之上的多晶硅间介质层。该多晶硅间的介质层通常是一多层绝缘体例如具有两个氧化物层而在其间夹入一个氮化物层的氧化物-氮化物-氧化物(Oxide-Nitride-Oxide；简称ONO)层。最后，一多晶硅控制栅极系覆盖于该多晶硅间的介质层之上。
该控制栅极系连接到与一列与此种存储单元相关联的一字线，以便以典型的NOR组态而形成若干区段的此种存储单元。此外，漏极区该等存储单元系由一导电位线而的连接在一起。存储单元的信道根据该堆栈式栅极结构在该信道中产生的电场，而在源极与漏极之间传导电流。在该NOR组态中，单一行内的各晶体管的每一漏极端系连接到相同的位线。此外，每一快闪存储单元系使其堆栈式栅极端连接到不同的字线，而阵列中所有的快闪存储单元系使其源极端连接到共同源极端。在作业中，个别的快闪存储单元系利用周边的译码器及控制电路而经由各别的位线及字线而加以寻址，以便执行编程(写入)、读取、或擦除功能。
此种单一位的堆栈式栅极快闪存储单元系将一电压施加到控制栅极，并将源极接地，且将漏极连接到高于该源极电位的预定电位，而加以编程。跨越隧道氧化物两端所形成的高电场会导致一种被称为″Fowler-Nordheim″穿隧效应的现象。在该过程中，在中心存储单元信道区的电子穿过栅极氧化物而进入浮接栅极，且被困陷在浮接栅极中，这是因为浮接栅极被多晶硅间的介质及隧道氧化物所包围。由于该等被困陷的电子，所以该存储单元的临界电压提高了。由被困陷的电子产生的存储单元临界电压的改变(及因而造成的信道导电系数的改变)使得该存储单元被编程。
为了要擦除一典型的单一位堆栈式栅极快闪存储单元，将一电压施加到源极，并将控制栅极保持在一负电位，同时可让漏极浮接。在这些条件下，在介于浮接栅极与源极之间的隧道氧化物两端产生了一电场。原先被困陷在浮接栅极中的电子朝向浮接栅极中覆盖在源极区之上的部分流动，并群集在该部分中，且自浮接栅极粹取出来并在Fowler-Nordheim穿隧效应下经由隧道氧化物而进入源极区。当自浮接栅极移开该等电子时，即擦除了该存储单元。
在传统的单一位闪存装置中，要执行一擦除确认，以便决定是否已正确地擦除了一区块或一组此种存储单元中的每一存储单元。目前的单一位擦除确认方法提供了确认位或存储单元的擦除，并将补充擦除脉冲施加到个别的存储单元，此种方法无法通过初始的确认。然后再度确认该已擦除的存储单元的状态，继续执行该程序，直到成功地擦除了该存储单元或位或者该存储单元被标示为不能再用为止。
最近，已采用了双位快闪存储单元，此种快闪存储单元可将两位的信息储存在单一存储单元中。在单一位堆栈式栅极架构中采用的传统的编程及擦除确认方法不适用于此种双位装置。最近，已采用了并不使用多晶硅浮接栅极的双位闪存结构，例如一种在ONO层之上采用一多晶硅层以便提供字线连接的ONO闪存装置。传统的技术从未提及与这类装置相关联的特性。因此，本技术领域中非常需要新的改良式编程及擦除方法及系统，此类新的改良式编程及擦除方法及系统将可确保正确地编程及擦除双位内存虚拟接地架构中的资料位，并可应付此种架构的结构特性。
发明内容
本发明提供了一种在一相当高的电压差(delta VT)之下编程一内存阵列的双位存储单元的第一及第二位的系统及方法。该相对较高的VT保证在相当长的一段时间中经过较高的温度应力及(或)客户操作之后，该内存阵列仍能一贯地保持所编程的资料并能擦除资料。在一相对较高的电压差的，对存储单元的第一位的编程会使对第二位的编程因较短的信道长度而变得较不易改变且较快速。因此，本发明在编程第一及第二位期间，采用了经过选择的栅极及漏极电压、以及编程脉冲宽度，此种方式保证了一受到控制的第一位VT，并减缓了对第二位的编程。此外，该等经过选择的烧录参数可在不使电荷耗损变差的情形下保持较短的编程时间。
本发明可进行有效率且彻底的编程、擦除、及确认，因而尽量减少了类似于一ONO双位存储单元架构中会产生的资料保持及过度擦除问题。当以与利用一ONO架构形成的双位存储单元相关联的方式采用本发明时，本发明提供了显著的优点。然而，我们当了解，本发明在与双位存储单元架构相关联的方面有其效用，且本发明并不限于任何特定的双位存储单元使用的施行或组态。虽然与编程双位存储单元中的单一位相关联的电荷被隔离了，但是该电荷将使对相关联的存储单元的编程变得较不易改变，而使得该存储单元较难以被擦除。例如，残留的电荷可能聚积在存储单元的中央区，因而无法以正常单独擦除位的方式来擦除该存储单元。因此，本系统及方法包含对存储单元的在同一ONO晶体管的两相对端的正常位及互补位(complimentary bit)的编程、确认、及擦除。该擦除包括将一组擦除脉冲施加到一单一的双位存储单元中的该正常位及互补位。该组擦除脉冲系由施加到该晶体管的两端的一个两端擦除脉冲、接着由施加到一端的一单端擦除脉冲、以及施加到另一端的一单端擦除脉冲(所构成)。
在本发明的一个实施例中，提供了一种用来确认一内存阵列的双位快闪存储单元的擦除的系统及方法。该系统及方法包括：预先编程各正常行位置及互补行位置中的位；然后确认各正常及互补位行位置中的位的擦除。该确认擦除要求在移到次一地址之前，每一位地址的位置先通过该擦除确认。另外，可对I/O或字线的位执行擦除确认，以便在移到次一I/O或字线之前，I/O的正常位及互补位都必须通过擦除确认。如果地址的位置并非低于用来界定空白状态的最大VT，则施加一组擦除脉冲。该组擦除脉冲包括在指定的持续时间(例如10毫秒)中施加到正常及互补行位置中的位的一个两端擦除脉冲、接着在指定的持续时间(例如1毫秒)中施加到正常行位置及互补行位置中的一种行位置中的位的一第一单端擦除脉冲、以及在一指定的持续时间(例如1毫秒)中施加到正常行位置及互补行位置中的另一种行位置中的位的第二单端擦除脉冲。重复该等确认及擦除步骤，直到一区段中的每一正常位及互补位低于用来界定一空白存储单元的最大VT为止。然后针对每一区段而重复该等步骤。
然后评估该等位，以便决定该等位是否已被过度擦除或低于用来界定一空白存储单元的最小VT。将一软式程序脉冲提供给经决定已被过度擦除的该等位。该软式程序确认应包括低位准的源极电压，以便关掉来自同一行上的其它存储单元的漏电流。对正常行位置及互补行位置中的位执行第二或最后确认擦除程序，以便保证该软式程序脉冲并未使该等位上升到用来界定一空白存储单元的最大VT之上。
为了达到前文所述的及相关的目的，本发明包含了在本文中完整说明且于申请专利范围中明确指出的特征。下文中的说明及附图详细述及了本发明的某些例示面向及实施例。然而，这些面向及实施例只是象征了可采用本发明原理的各种方式中的一些方式。若参照下文中对本发明的详细说明，并配合各图式，将可易于了解本发明的其它目的、优点、及创新特征。
附图说明
第1图是可实施本发明的各种面向的一例示双位存储单元的一侧视剖面图；
第2图是用来解说将一已编程的电荷储存在双位存储单元的一正常区及一互补区的双位存储单元侧视剖面图；
第3图是用来解说由于双位存储单元的编程后第二位的过度编程而将不均匀的电荷积聚在该存储单元的中央区的双位存储单元侧视剖面图；
第4图是用来解说在只使用单端擦除或两端擦除而擦除存储单元之后残留电荷停留在接近阵列边缘的存储单元的中央区的双位存储单元侧视剖面图；
第5图是用来解说在擦除根据本发明的双位存储单元之后移开了停留在接近阵列边缘的存储单元的中央区的残留电荷的双位存储单元侧视剖面图；
第6图是适于实施本发明的各种面向的系统的方块示意图；
第7图是根据本发明而具有16字组的16位内存的双位闪存阵列的一64K区段的一部分俯视图；
第8图是根据本发明的双位存储单元的一列的一部分的示意图；
第9图是根据本发明一面向的一第一位VT改变值与第二位编程时间之间的关系图；
第10图是根据本发明面向的VT改变值电荷耗损与编程及擦除周期间的关系图；
第11图是用来决定一相当高的VT改变值及选择的编程参数以便编程根据本发明一面向的双位存储单元的第一及第二位的方法的流程图；
第12图是用来对根据本发明一面向的一阵列的双位存储单元执行擦除确认的方法的流程图；
第13图是用来在执行根据本发明一面向的第12图所示擦除确认方法之后对该双位存储单元阵列的存储单元执行软式编程的方法的流程图；以及
第14图是用来在执行根据本发明一面向的第13图所示软式编程方法之后对该双位存储单元阵列的存储单元执行确认擦除的方法的流程图。
具体实施方式
下文是参照各附图而对本发明所作的详细说明。本发明提供了用来编程(写入)、确认(读取)、及正确地擦除在双位模式下工作的双位存储单元的方法及系统。可配合闪存装置中的芯片擦除或区段擦除作业而使用本发明。此外，本发明提供了用来正确地配置并维护在双位模式下工作的一阵列中的双位存储单元的方法及系统。虽然后文中系以与将每一存储单元的两个位用于资料储存的ONO双位存储单元架构相关联的方式示出及说明本发明，但是我们当了解，亦可将本发明应用于其它类型的架构及其它的双位架构使用体系。
现在请参阅各图式，第1图标出可实施本发明的各种面向中的一个或多个面向的一例示双位存储单元(10)。存储单元(10)包含氮化硅层(16)，该氮化硅层(16)系夹在上二氧化硅层(14)与下二氧化硅层(18)之间，而该等三层构成ON层(30)。一多晶硅层(12)系设于该ON层(30)之上，且提供了存储单元(10)的一字线连接。第一位线(32)系设于第一区(4)的下的该ON层(30)的下，且第二位线(34)系设于第二区(6)的下的该ON层(30)的下。位线(32)及(34)系由导电部分(24)及可自由选择的氧化物部分(22)所构成。在每一位线(32)及(34)的两端上设有硼离子核心植入物(20)，且该等位线系在该等两端处接触下二氧化硅层(18)或沿着整个晶体管。该等硼离子核心植入物的掺杂浓度高于P型基材的掺杂浓度，且有助于控制存储单元(10)的VT。该存储单元(10)系设于P型基材区(9)上，且系利用N+砷离子植入物形成位线(32)及(34)的导电部分(24)，因而跨越该P型基材之间形成了一信道(8)。存储单元(10)系由一单一的晶体管构成，该晶体管具有由该N+砷离子植入部(24)所形成的可交换源极的漏极，该N+砷离子值入部(24)系与一形成为多晶硅字线(12)的一部份的栅极共同设于该P型基材区(9)之上。
虽然第一及第二位线(32)及(34)系相对于导电部分(24)及可自由选择的氧化物部分(22)所图标，但是我们当了解，亦可只利用导电部分形成该等位线。此外，虽然第1图在氮化硅层(16)中示出若干间隙，但是我们当了解，亦可以没有间隙而以单一条或单一层的方式来制造该氮化硅层(16)。
氮化硅层(16)形成一电荷困陷层。该存储单元的编程系将电压施加到漏极与门极，并将源极接地而完成的。该电压沿着该信道而产生电场，而使电子加速，并自基材层(9)跳进该氮化物，而此种现象被称为热电子注入(hot electron injection)。因为该等电子在漏极上得到大部分的能量，所以该等电子被困陷在且保持储存在接近漏极的氮化物层处。存储单元(10)通常是均匀的，且漏极及源极是可交换的。因为该氮化硅不导电，所以可使第一电荷(26)注入氮化物(16)中接近中央区(5)的第一端处，并可使第二电荷(28)注入氮化物(16)中接近中央区(5)的第二端处。因此，如果该等位并未移动，则每一存储单元可以有两个位，而非一个位。
如前文所述，可使该第一电荷(26)储存在氮化物层(16)中的中央区(5)第一端处，并可使该第二电荷(28)储存在氮化物层(16)中的中央区(5)第二端处，因而每一存储单元(10)可存在有两个位。该双位存储单元(10)一般说来是对称的，因而漏极及源极是可交换的。因此，当编程左方位C0时，第一位线(32)可用来作为漏极端，且第二位线(34)可用来作为源极端。同样地，当编程右方位C1时，第二位线(34)可用来作为漏极端，且第一位线(32)可用来作为源极端。第1表示出用来对具有第一位C0及第二位C1的双位存储单元(10)执行读取、编程、及单端擦除的一组特定的电压参数。
表1
作业 存储单元 栅极 位线0 位线1 注释
读取 C0 Vcc 0伏 1.2伏 额外行
读取 C1 Vcc 1.2伏 0伏 正常行
编程 C0 9.25至9.5伏 5至5.5伏 0伏 热电子
编程 C1 9.25至9.5伏 0伏 5至5.5伏 热电子
单端擦除 C0 -3至-6伏 5至6伏 浮接 热电子注入
单端擦除 C1 -3至-6伏 浮接 5至6伏 热电子注入
两端擦除 C1，C0 -3至-6伏 5至6伏 5至6伏 热电子注入
可根据本发明的一个或多个面向而实现双位存储单元架构的各种实施例。本发明尤其适用于将一个双位存储单元的两个位用于资料或信息储存的内存装置。本发明的发明人已发现：编程及擦除此种存储单元中的一个位(例如位C0)时，将造成该位的相关联位(例如位C1)的烧录及(或)擦除。例如，对存储单元(10)的位C1的重复编程可能造成位C0中的电荷积聚，反的亦然。此外，将擦除电压脉冲重复地施加到位C1可能造成位C0的过度擦除。相关联的位C0中的这些现象又会造成正常作业中该等位的作业的性能下降(例如，有效地读取、写入/编程、及(或)擦除一个或两个位的能力)。本发明藉由选择性地编程、确认、擦除、及重新确认此种存储单元的个别位，以便进一步确保在闪存装置中的诸如区块或区段擦除作业时对存储单元有正确的擦除，而解决了与双位存储单元技术有关的上述这些问题。
第2图标出对存储单元(10)中的两个位的编程。为了便于解说，将一个位称为正常位(Normal Bit；简称NB)，而将相关联的位称为互补位(Complimentary Bit；简称CB)。在读取作业期间，最接近被读取的存储单元的接面是接地端，而该晶体管的另一端是漏极。此种方式被称为反向读取。在编程及擦除期间，该漏极被转换到最接近的接面，而此时该最接近的接面的电压是漏极电压而非接地，此种方式系用于读取及确认作业。
可将双位存储单元(10)视为一起动作的三个部分，这三个部分是一互补位区(40)、中央区(42)、及正常位区(44)。互补位区(40)及中央区(42)接近漏极/源极接面，且于编程及擦除作业期间可修改局部的VT。中央区(42)应接近存储单元(10)的制程中所产生的自然VT。来自ON堆栈(30)的氮化硅(16)系用于将第一电荷(38)储存在正常位区(44)，并将第二电荷(39)储存在额外位区(40)。因为氮化物并非一导体，所以在编程及擦除作业期间加入或移开的电荷本身应不会重新分布，而是应停留在原先被注入的位置。亦即，该晶体管的每一端可以有与另一端几乎无关的不同的电荷及不同的VT。例如，如果该CB及NB的自然或擦除/空白VT大约为1.2伏，而且如果该NB被编程到约为3.8伏的VT，则该CB应仍然接近空白状态。此外，如果两个位被编程到3.8伏的VT，然后擦除该NB，则该CB应大约在3.8伏，且该NB应大约在1.2伏。
此外，在该NB的读取作业期间，应由一漏极空乏区覆盖接近该CB位线的电荷的一部分，这是因为源极(接地点)必然是在最接近被确认的存储单元的接面。该作业被称为反向读取作业，这是因为被确认的存储单元的接面系接地的。虽然该反向读取法覆盖了接近另一位的接面的电荷的某些部分，但是在信道中央中的任何电荷将修改该CB及该NB的有效VT。当该等区域中的一个区域的VT变得较高或较低时，另一区域也可能受到影响，这是因为该等区域都是同一晶体管的一部分。第3图标出：在已经以类似的编程参数对该CB进行编程之后，对该NB所执行的将电荷(38)编程到NB区(44)的编程作业如何将使一积聚的电荷(46)部分地脱离而进入中央区(42)。该有效的较短信道是由于接近在该第二位的编程期间接地的接面的该第一位上储存的电荷。由于被充电的该第一位所造成的较短的信道长度，所以对第二位的编程将比对该第一位的编程快许多。因为系以较不易改变的方式编程该第二位，所以该第二位的擦除要比该第一位的擦除缓慢。本发明藉由选择可用来以一致的方式编程及擦除两个位并消除编程及擦除周期中积聚的残留电荷的编程参数，而解决了该第二位的较不易改变的编程所产生的问题。
如第4图所示，积聚的电荷(46)可能停留在存储单元(10)中，并改变存储单元(10)在每一周期中的编程及擦除特性。该额外的第二位编程电荷(46)的位置将改变CB区(40)及NB区(44)的有效VT，并使擦除时间随着编程及擦除周期的次数增加而增加。两端及单端擦除步骤的组合提供了一种用来控制阵列的存储单元中的一般及最外部位的双位擦除的稳定方法。阵列的存储单元中的最外部位通常有不同的信道长度或宽度，且只使用两端擦除法时会很缓慢地进行擦除，但是两端擦除脉冲对一般的存储单元有最佳的效果。因此，加入了一个单端擦除，以便保持该阵列的存储单元的最外部位的擦除速度。
因此，重要的是要确定对NB区(44)、中央区(42)、及CB区(40)的VT进行监视，并将该等区的VT保持在已知的位准，以便正确地操作该存储单元。通常是在擦除(后文中称为″双位擦除″)期间执行监视并控制CB及NB的VT的程序。因此，在本发明中，选择编程参数，以便确保该等位不会因残留电荷而被过度编程，且执行擦除，以便确保中央区(42)中的残留电荷受到控制。藉由控制编程及擦除期间的VT分布，在编程及擦除周期的擦除及编程时间将会保持稳定。第5图标出采用本发明的双位编程及擦除方法的存储单元(10)在编程及擦除周期之后的情形。
许多闪存设有命令逻辑及嵌入式状态机，用以自动执行复杂的编程及擦除作业。静态随机存取内存(SRAM)模块组件可包含用来控制命令逻辑及内存系统的作业而由一微控制器实施的程序。当一系统开机时，通常系将这些程序加载一SRAM中。可利用一总线将控制命令自一处理器传送到命令逻辑装置，并将自该闪存装置读取的资料或写入该闪存装置的资料与该命令逻辑及一主处理器交换。该闪存装置的该等嵌入式状态机产生用于详细作业的命令逻辑控制，例如执行编程、读取、及擦除作业所需的的各种个别步骤。该状态机因而系用来减少通常与一包含闪存的微芯片相关联地使用的一处理器(图中未示出)所需的资源耗用。
现在请参阅第6图，其中提供了一系统(60)，该系统(60)系用来对一采用本发明的双位存储单元的内存阵列(68)执行编程、确认、软式编程、及擦除。在本例子中，内存阵列(68)系由复数个64K区段(69)所构成。闪存阵列的一区段(69)包含内存阵列(68)的一部分，其中包含经由共享相同的区段地址的所有字线而聚集在一起的所有存储单元。该区段地址通常是用来寻址到该内存阵列中的一个或多个存储单元的地址位信号的n个(例如六个)最高有效地址位，其中n是一整数。例如，可由8个IO构成每一64K区段(69)，其中一IO是具有4个正常位及4个互补位的4个存储单元或4个双位存储单元构成的一列。我们当了解，内存阵列(68)可以是任何数目的不同组态，例如，可由在8个存储单元上的8个正常位及8个互补位构成128K区段。此外，可采用任何数目的区段，且只受限于应用的大小、及采用闪存阵列(68)的装置的大小。
系统(60)包含一连接到闪存阵列(68)的地址译码器(62)，用以在对阵列(68)执行的各种作业(例如编程、读取、确认、擦除)期间将各IO译码。该地址译码器自一系统控制器(图中未示出)或类似的装置接收地址总线信息。
一命令逻辑组件(64)包含一内部状态机(65)。该命令逻辑组件(64)系连接到地址内存阵列(68)。该命令逻辑及状态机自连接到一系统控制器或类似装置的一数据总线接收命令或指令。该等命令或指令呼叫命令逻辑(64)及状态机(65)中所嵌入的算法。该等算法执行将于本文中说明的各种编程、读取、擦除、软式编程、及确认方法。一电压产生器组件(66)亦系连接到内存阵列(68)以及命令逻辑(64)及状态机(65)。电压产生器组件(66)系由命令逻辑(64)及状态机(65)所控制。电压产生器组件(66)可工作而产生用来编程、读取、擦除、软式编程、及确认内存阵列(68)的该等存储单元所需的电压。
第7图是例示64K区块(70)的部分存储单元布局的俯视或平视图。本范例系参照由16位I/O所构成的64K区块而显示。我们当了解，各区块(block)可以由8位、32位、64位、或更多位的I/O所构成，且不限于64K(例如，可以是128K、256K等)。该64K区块(70)可以是一区段(sector)、或一区段的一部分。例如，具有连接到共同金属位线的接点的一个或多个区块可构成一区段。ONO堆栈条或层(72)延伸到该内存阵列的长度，且包含区块(70)。区块(70)包含16个I/O或行(76)的群组。每一″字″或I/O的群组系由八个晶体管或八个正常位及八个互补位所构成。每一I/O包含一多晶硅字线(74)，用以寻址到该等列的存储单元。复数条位线系设于ONO堆栈条层(72)之下，以便起动对该等存储单元的个别位的读取、写入、及擦除。每一位线系在一组的十六列的一端上连接到一第一接点(78)及各金属位线(图中未示出)，并在该组的另一端上连接到一第二接点(79)。在图7所示的例子中，示出了五条位线，因而一位线系连接到一行中的每隔一个的晶体管的一端，且利用两个选择晶体管来选择两个晶体管的四个位，以便执行读取、写入、及擦除。
第8图是利用若干选择晶体管及三条位线而寻址到一列中的前四个双位存储单元以便读取、写入、及擦除各位的示意图。第一双位存储单元(82)包含第一位C0及第二位C1，第二双位存储单元(84)包含第一位C2及第二位C3，第三双位存储单元(86)包含第一位C4及第二位C5，以及第四双位存储单元(88)包含第一位C6及第二位C7。这四个双位存储单元可构成一个8位的字。设有选择栅(88)(Sel0)及选择栅(90)(Sel1)，用以起动对双位存储单元(82)的位C0、C1、以及双位存储单元(84)的位C2、C3的读取、写入、及擦除。设有选择栅(92)(Sel2)及选择栅(94)(Sel3)，用以起动对双位存储单元(86)的位C4、C5、以及双位存储单元(88)的位C6、C7的读取、写入、及擦除。第一开关(96)系连接到第一位线BL0，第二开关(98)系连接到一第二位线BL1，以及第三开关(100)系连接到第三位线BL2。该第一、第二、及第三开关系将对应的位线耦合于电源(VDD)与接地点(GND)之间。藉由提供下表2所示的不同电压组态，即可读取该等双位存储单元的任何位。在第8图所示的例子中，正在读取双位存储单元(82)的位C0。
                                     表2
存储单元 WL A B C sel0 sel 1 sel 2 Sel 3 BL 0 BL 1 BL 2
C0  Vgate H L x L H L L GND VD X
C1  Vgate L H x L H L L VD GND X
C2  Vgate H L x H L L L GND VD X
C3  Vgate L H x H L L L VD GND X
C4  Vgate x H L L L L H X GND VD
C5  Vgate x L H L L L H X VD GND
C6  Vgate x H L L L H L X GND VD
C7  Vgate x L H L L H L X VD GND
在双位编程期间，选择一较高的VT改变值，以便补偿后周期的电荷耗损。在这些较高的VT改变值下，该晶体管上的第一位系以比编程晶体管上的第二位慢很多的速率下编程。这种情况不会在编程电压低很多的时候发生。第9图标出第二位的编程时间与第一位的VT改变值间的关系图(110)。因为对第二位的编程呈现较不易改变及较快速的情况，所以第二位决定了双位擦除时间及可用来擦除双位的方法。重要的是要选择使第二位编程后的VT接近第一位编程后的VT的编程条件，否则双位的擦除可能会非常缓慢，且编程后的第一位将会被过度擦除。一般而言，最关键的是控制编程第一位期间的漏极电压，以便限制第一位的VT范围。为了控制第一位的VT，将两个位于编程期间的栅极电压选择为大约9.25伏至大约9.5伏，将漏极电压选择为大约5.0伏至大约5.5伏，并将编程脉冲的脉冲宽度减小至0.5微秒。这些条件有助于维持一较严格的第一位VT，并减缓对第二位的编程。
ONO双位存储单元的一关键性特性是：在加速高温烘烤(摄氏75至200度)期间的电荷耗损是编程及擦除周期的次数的一强函数。第10图标出以电压表示的电荷耗损与编程及擦除(Program and Erase；简称PE)周期的次数间的一关系图(120)。该图呈现可能的可靠性问题，这是因为电荷耗损量随着编程及擦除周期的次数增加到10,000次而增加。该晶体管的单一位编程后状态(当编程该晶体管的一端，但另一端是空白的或未被编程的，即发生此种状态)出现了在较大的周期次数时有较大的电荷耗损的问题。两个位都被编程的情形所耗损的电荷小于10或01状态所耗损的电荷。因此，VT改变值系将编程选择在介于2至2.5伏之间，以便补偿因循环使用而造成的电荷耗损。
考虑到前文所示出及说明的该等例示系统，请参阅第11至14图的流程图，将可更易于了解可根据本发明而实施的一方法。为了顾及说明的简洁，虽然第11至14图的方法系以循序执行的方式而示出及说明，但是我们当了解，本发明并不受限于所示的顺序，因某些步骤可根据本发明而以不同的顺序来执行，且(或)可与本文示出及说明的其它步骤同时执行。此外，并不是所有示出的步骤都是实施根据本发明的一方法所必需的。
本发明的闪存阵列中的双位存储单元的一关键性特性是：在加速高温烘烤(75至200□C)期间的电荷耗损是烧录及擦除周期的次数的一强函数。此种现象呈现可能的可靠性问题，这是因为电荷耗损量随着编程及擦除周期的次数增加到10,000次而增加。该晶体管的单一位1至0或0至1状态(当编程该晶体管的一端，但另一端是空白的或未被编程的，即发生此种状态)出现了在较大的周期次数时有较大的电荷耗损的问题。在250□C的烘烤温度下，存储单元晶体管的行为不是高斯(Gaussian)型。在250□C之下，由于氮化物中电荷的重新分布、以及在接近较大多晶硅间隙处的局部性增强被困陷的氮化物电荷，所以接近较大字线(中心部分的多晶硅栅极)间隙的存储单元晶体管耗损较多的电荷。我们发现：当所有装置经过相同周期次数的循环使用之后，每个存储单元晶体管晶粒在相同数据型样下的电荷耗损分布是会重复出现的。在循环使用次数超过1000周期之后，循环使用期间的编程及擦除条件呈现对电荷耗损与周期次数间的关系图的影响很小的现象。
为了应付在100k周期之后的电荷耗损，增加编程VT改变值(例如，使VT改变值等于2至2.5伏)，以便确保在闪存阵列的使用寿命后期中编程后的存储单元可维持有效的VT。我们决定：可选择特定的编程参数(例如，在Vgate＝9.25至9.5伏，且Vdrain＝5.0至5.5伏下，每一字的编程脉冲施加0.5微秒)，而将双位存储单元编程到一较高的VT(2.0伏至2.5伏)，且仍然在双位作业中保持极短的编程时间。我们决定：在较高的温度(例如250□C)下，电荷耗损是PE周期次数的一函数。用来修正此类与循环使用相关的电荷耗损问题的方法是：将各存储单元编程到2.0伏至2.5伏间的一VT改变值，并以较慢的速率来编程该等位(例如，在Vgate＝9.25至9.5伏，且Vdrain＝5.0至5.5伏下，每一字的编程脉冲施加0.5微秒)，以便对与双位编程相关联的互补位干扰效应有较佳的控制。
第11图标出一种用来决定根据本发明的一个面向而在双位模式下操作的内存阵列的一个双位存储单元的VT电压改变值的特定方法。本方法开始于步骤(200)，其中决定对于一批在一阵列中的存储单元的正常空白或未经编程VT。在步骤(205)中，以各种编程VT改变值对该批中的该阵列执行若干次编程及擦除周期，然后执行一高温加速烘烤(100至250□C)。然后在步骤(210)中，决定该等存储单元的电荷耗损。在步骤(215)中，根据电荷耗损量而增加编程VT改变值。在步骤(220)中，选择编程参数(例如，在Vgate＝9.25至9.5伏，且Vdrain＝5.0至5.5伏下，每一字的编程脉冲施加0.5微秒)，以便保证在该增加的VT改变值下能够控制第一位的VT，并减缓对第二位的编程。在步骤(225)中，使用所选择的该等编程参数对该批的另一阵列执行若干编程及擦除周期，然后执行加速烘烤。在步骤(230)中，本方法决定步骤(225)中执行的该等编程及擦除周期的结果是否为可接受的。如果该等编程及擦除周期的结果是不可接受的(″否″分支)，则本方法回到步骤(220)。如果该等编程及擦除周期的结果是可接受的(″是″分支)，则在步骤(235)中将命令逻辑及状态机设定成使用该VT改变值及所选择的漏极与门极电位来编程该等双位存储单元的两个位。
我们当了解，不只是在正常的编程状况下可采用使用较高VT改变值的编程，而且在双位擦除方法中的预先编程或编程阶段亦可采用上述的编程方式。第12图标出一种使用所选择的编程参数(例如，在Vgate＝9.25至9.5伏，Vdrain＝5.0至5.5伏，VT改变值介于2伏与2.5伏之间下，施加0.5微秒的编程脉冲)的方法。
第12至14图所示的双位擦除方法包含一存储单元擦除程序，用以控制每一存储晶体管的互补位端及正常位端在空白或被擦除状况下的VT临界值上限及下限(例如，最小VT＝1.0伏，最大VT＝1.8伏)。此外，该双位擦除方法包含软式编程程序，用以避免可能造成较长编程时间对存储单元的过度擦除，而控制编程时间。该软式编程也可能影响到循环使用后的电荷耗损量。最后，该双位擦除程序可包含第二擦除程序，用以保证任何存储单元并未因该软式编程程序而被编程。第12至14图所示的该双位方法改善了在延伸循环使用期间(例如100,000次的编程及擦除(PE)周期)工作的本发明的闪存阵列的编程及擦除特性。
第12图标出一种在接近正常位及互补位的高电压漏极接面处利用热电洞注入的擦除方法。对一位的重度编程程序会造成积聚的残留电荷，而单端擦除或传统的擦除法在可接受的电压位准及(或)可接受的擦除时间范围内都无法触及此种残留电荷。本双位擦除方法在每一周期中藉由确认及修改后的擦除法，而确保对正常位及互补位的空白VT的控制。因此，本双位擦除方法在每一脉冲期间将一系列的擦除条件或序列施加到单一存储单元内的互补位及其相关联的正常位。每一脉冲的第一擦除序列是一两端或两个漏极的擦除脉冲，该脉冲使所有存储单元晶体管的源极及漏极成为高电压(例如4至7伏)。容许互补位及其相关联的正常位放电。然后将一单端擦除脉冲施加到互补位(例如，互补位端的漏极变为高电压，而另一晶体管接面则是浮接)，然后将一单端擦除脉冲施加到正常位(例如，正常位端的漏极变为高电压，而另一晶体管接面则是浮接)。不论所要确认的位为何，该等单端脉冲的顺序是可以交换的。当该两端擦除脉冲的时间是总擦除脉冲时间的大约75％至95％时，在ONO双位架构中达到了显著改善的结果。
第12图标出一种用来对根据本发明的一个面向而具有双位存储单元的闪存阵列执行编程及擦除的特定方法。该方法开始于步骤(300)，此时呼叫擦除程序。例如，可将一命令自控制器传送到设于闪存装置上的状态机，而呼叫该擦除程序。在步骤(305)中，将正常行位置及额外行位置中的位编程到VT改变值。所选择的编程电压参数是：在Vgate＝9.25至9.5伏，Vdrain＝5.0至5.5伏，VT改变值介于2伏与2.5伏之间下，施加0.5微秒的脉冲。本方法然后进入步骤(310)，此时将指向该阵列的内存地的地址计数器设定为第一地址。本方法然后进入步骤(315)。在步骤(315)中，本方法对一区段中的一地址位置执行确认擦除。该地址位置可以是单一位位置的一内存址、或区段的II/O或字位置的内存地址。如果该地址位置的确认擦除失败了，则本方法继续进入步骤(320)。在步骤(320)中，本方法决定是否已达到最大脉冲计数。如果已达到最大脉冲计数(″是″分支)，则本方法继续进入步骤(325)，此时指示该装置为确实失败。如果尚未达到最大脉冲计数(″否″分支)，则本方法进入步骤(330)，以便施加擦除脉冲。
在步骤(330)中，本方法在8至12毫秒的一段持续时间中将一个两端擦除脉冲施加到该区段的各互补行位置及正常行位置(例如一个10毫秒的脉冲)。在一段放电时间之后，在0.5至2毫秒(例如1毫秒)的一段持续时间中将一第一单端脉冲施加到互补行位置中的位，然后在0.5至2毫秒(例如1毫秒)的一段持续时间中将一第二单端脉冲施加到正常行位置中的位。本方法然后回到步骤(315)，以便确认目前地址位置的擦除。如果目前地址位置的确认擦除通过了，则本方法继续进入步骤(335)，以便决定目前位或I/O地址是否为最大地址位置。如果目前存储单元或I/O地址不是最大地址位置(″否″分支)，则在步骤(340)中将地址计数器的地址位置递增到次一地址位置。本方法然后回到步骤(315)，以便执行对该次一地址位置的擦除的确认。如果在步骤(335)中决定已达到了最大地址(″是″分支)，则本方法进入第13图所示的软式编程程序，以便确保存储单元并未被过度擦除。
在第12图所示的擦除方法之后，利用一种软式编程方法来控制空白状态的最小(被过度擦除的)正常位及互补位VT。被过度擦除的存储单元是VT低于空白状态的最小值的和存储单元，并不是传统的行漏电位。虽然将被困陷的电洞储存在氮化物层中并不被认为是可能的，但是用来擦除存储单元的电场是极高的，且可能将存储单元的局部VT降低到低于自然状态。当发生此种情形时，被过度擦除的存储单元的正常位及互补位的其中的一或两种位的编程时间将会增加。因此，执行第13图所示的软式编程方法，以便消除被过度擦除的存储单元，并维持循环使用期间的稳定编程时间。
第13图标出一种用来对闪存阵列执行软式编程以便确保闪存的存储单元部不会被过度擦除的特定方法。在步骤(400)中，开始该软式编程程序。例如，可将一命令自控制器传送到设于闪存装置上的状态机，而呼叫该软式编程程序。在替代实施例中，该软式编程程序可以是整体擦除程序的一部分，且系在完成第12图所示的方法之后，开始该软式编程程序。本方法然后进入步骤(405)，此时将地址计数器设定为第一地址。本方法然后继续进入步骤(410)。在步骤(410)中，本方法对该第一地址位置的软式编程执行确认。该确认应包含较低的源极电压，用以抑制任何次临界漏电流(subthreshold leakage current)。如果对该地址位置的确认软式编程失败了，则本方法继续进入步骤(415)，以便决定是否已到达最大脉冲计数(例如5个脉冲)。如果已到达了最大脉冲计数(″是″分支)，则在步骤(425)中指示为确实失败。如果尚未到达最大脉冲计数(″否″分支)，则本方法进入步骤(420)，以便将一软式编程脉冲施加到该地址位置，并回到步骤(410)，以便确认该地址位置是否已通过该软式编程确认条件。如果该区段的该地址位置在步骤(410)中通过了，则本方法继续进入步骤(430)，此时决定是否已达到该区段的最大地址。如果尚未到达该最大区段地址(″否″分支)，则在步骤(435)中将该地址计数器的地址位置移到次一地址位置，且本方法回到步骤(410)，以便重复对该内存阵列中的该次一地址位置执行软式编程确认的该等步骤。如果在步骤(430)中决定已到达了最大地址位置(″是″分支)，则本方法进入第14图所示的第二擦除程序。
第14图标出一种根据本发明一面向对闪存阵列执行第二擦除程序以便确保该软式编程程序并未过度编程该存储单元的特定方法。该方法开始于第二擦除程序的步骤(500)。例如，可将一命令自控制器传送到设于闪存装置上的状态机，而呼叫该第二擦除程序。在替代实施例中，该第二擦除程序可以是整体擦除程序的一部分，且系在完成第12及13图所示的方法之后，开始该第二擦除程序。本方法然后进入步骤(505)，此时将地址计数器设定为第一地址位置。本方法然后继续进入步骤(510)。在步骤(510)中，本方法对该内存阵列的一区段中的地址位置执行确认擦除。该地址位置可以是单一位位置的内存地址、或该区段的I/O或字位置的内存地址。如果该地址位置的确认擦除失败了，则本方法继续进入步骤(520)。在步骤(520)中，本方法决定是否已到达了最大脉冲计数。如果已到达了最大脉冲计数(″是″分支)，则本方法继续进入步骤(530)，此时指示该装置的一确实失败。如果尚未到达最大脉冲计数(″否″分支)，则本方法进入步骤(525)，以便施加擦除脉冲。
在步骤(525)中，本方法在8至12毫秒的一段持续时间中将一擦除脉冲施加到该区段的各互补行位置及正常行位置(例如一个10毫秒的脉冲)。在一段放电时间之后，在0.5至2毫秒(例如1毫秒)的一段持续时间中将单端脉冲施加到互补行位置中的位，然后在0.5至2毫秒(例如1毫秒)的一段持续时间中将一单端脉冲施加到正常行位置中的位。本方法然后回到步骤(510)，以便确认目前地址位置的擦除。如果目前地址位置的确认擦除通过了，则本方法继续进入步骤(535)，以便决定目前位或I/O地址是否为最大地址位置。如果目前存储单元或I/O地址不是最大地址位置(″否″分支)，则在步骤(540)中将地址计数器的地址位置递增到次一地址位置。本方法然后回到步骤(510)，以便执行对该次一地址位置的擦除的确认。如果在步骤(535)中决定已达到了最大地址(″是″分支)，则本方法结束，且该装置回到正常作业。
为达成本发明前述及其它目的，本发明包括有后叙的申请专利范围中所完整叙述及特别指出的特征，但是对此项技术具有一般知识者当可了解，本发明的许多进一步的组合及变更也是可能的。因此，本发明将包含在最后的申请专利范围的精神及范围内的所有此类改变、修改、及变化。此外，虽然可以只参照数种实施例中的一种实施例而揭示本发明的特定特征，但是可将此种特征与任何特定应用可能需要及有利的其它实施例的一个或多个其它特征结合。

Claims (10)

1.一种用来编程在双位模式中工作的ONO双位存储单元(10，82，84，86，88)中的位的方法，该方法包含下列步骤：
将编程脉冲施加到该双位存储单元(10，82，84，86，88)的至少一个位，其方式为将电压施加到该至少一个位的漏极，且同时将电压施加到该至少一个位的栅极；
确认该至少一个位的VT改变值是在大约2.0伏至大约2.5伏的范围内；以及
重复施加编程脉冲的步骤，直到该至少一个位的该VT改变值是在大约2.0伏至大约2.5伏的范围内。
2.如权利要求1所述的方法，其中施加编程脉冲的该步骤包含下列步骤：将范围为大约5伏至大约5.5伏的一电压施加到该漏极，且同时将范围为大约9.25伏至大约9.5伏的一电压施加到该栅极。
3.如权利要求1所述的方法，其中该ONO双位存储单元(10，82，84，86，88)系在双位模式中工作，其中该ONO双位存储单元(10，82，84，86，88)具有正常位及一互补位，其中该正常位及该互补位被编程。
4.一种用来决定编程参数以便编程双位模式中工作的一个ONO双位存储单元阵列(68)的位的方法，该方法包含下列步骤：
对一批中的至少一个阵列执行一预定次数的编程及擦除周期，然后执行加速烘烤；
在该等编程及擦除周期及加速烘烤之后，决定该至少一个阵列的至少一个位的一电荷耗损；
决定VT改变值的一增加，以便调和该批中的若干额外阵列的至少一个阵列的至少一个位的电荷耗损；以及
决定若干编程参数，以便可在可接受的时间范围内在该增加的VT改变值下编程该等存储单元，该等编程参数包含一编程脉冲宽度、在该位的一栅极上的该编程脉冲的一电位、以及在该位的漏极上的该编程脉冲的一电位。
5.如权利要求4所述的方法，其中该编程脉冲宽度在大约9.25伏至大约9.5伏的栅极电位上及在大约5.0伏至大约5.5伏的漏极电位上是大约为0.5微秒。
6.如权利要求5所述的方法，进一步包含下列步骤：
设定命令逻辑(64)及状态机(65)，以便利用所选择的该漏极与门极电位而编程到该增加的VT改变值。
7.一种用来编程在双位模式中工作的ONO双位存储单元阵列(68)的系统，该系统包含：
双位快闪存储单元阵列(68)；
耦合到该ONO双位快闪存储单元阵列(68)的地址译码器组件(62)，该地址译码器组件(62)系适于提供对该等ONO双位快闪存储单元的位的存取；
电压产生器(66)，该电压产生器(66)适于提供适当的电压，以便对该等ONO双位快闪存储单元的位执行编程及擦除；以及
包含状态机(65)的命令逻辑组件(64)，该命令逻辑组件(64)及状态机(65)系耦合到该阵列及该地址译码器组件(62)，且系可作业而控制该电压产生器(66)，该命令逻辑组件(64)及状态机(65)系适于编程至少一个位，其编程方式为：选择该至少一个位；施加一编程脉冲，该编程脉冲将第一电压施加到该至少一个位的一漏极，并将第二电压施加到该至少一个位的栅极；确认该至少个位的VT改变值是在大约2.0伏至大约2.5伏的范围内；以及重复施加一编程脉冲的该步骤，直到该至少一个位的该VT改变值是在大约2.0伏至大约2.5伏的范围内。
8.如权利要求7所述的系统，其中施加到该漏极的电压系在大约5.0伏至大约5.5伏的范围，且施加到该栅极的电压系在大约9.25伏至大约9.5伏的范围。
9.如权利要求8所述的系统，其中该编程脉冲具有大约0.5微秒的一持续时间。
10.如权利要求7所述的方法，其中该ONO双位存储单元阵列(68)系在双位模式中工作，其中每一该等ONO双位存储单元具有正常位及互补位，其中该正常位及该互补位被编程。
CNB028272501A 2002-01-16 2002-12-17 电荷注入方法 Expired - Lifetime CN100433193C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/050,483 US6567303B1 (en) 2001-01-31 2002-01-16 Charge injection
US10/050,483 2002-01-16

Publications (2)

Publication Number Publication Date
CN1628358A true CN1628358A (zh) 2005-06-15
CN100433193C CN100433193C (zh) 2008-11-12

Family

ID=27609070

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028272501A Expired - Lifetime CN100433193C (zh) 2002-01-16 2002-12-17 电荷注入方法

Country Status (8)

Country Link
JP (1) JP2005516330A (zh)
KR (1) KR20040071322A (zh)
CN (1) CN100433193C (zh)
AU (1) AU2002367512A1 (zh)
DE (1) DE10297641T5 (zh)
GB (1) GB2400709B (zh)
TW (1) TWI260639B (zh)
WO (1) WO2003063167A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101809672B (zh) * 2007-08-21 2014-03-19 美光科技公司 电荷损失补偿方法和设备

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967873B2 (en) * 2003-10-02 2005-11-22 Advanced Micro Devices, Inc. Memory device and method using positive gate stress to recover overerased cell
US7307878B1 (en) 2005-08-29 2007-12-11 Spansion Llc Flash memory device having improved program rate
US7957204B1 (en) 2005-09-20 2011-06-07 Spansion Llc Flash memory programming power reduction
US8358543B1 (en) 2005-09-20 2013-01-22 Spansion Llc Flash memory programming with data dependent control of source lines
US7433228B2 (en) 2005-09-20 2008-10-07 Spansion Llc Multi-bit flash memory device having improved program rate
KR100666223B1 (ko) * 2006-02-22 2007-01-09 삼성전자주식회사 메모리셀 사이의 커플링 노이즈를 저감시키는 3-레벨불휘발성 반도체 메모리 장치 및 이에 대한 구동방법
CN111863086B (zh) * 2019-04-29 2022-07-05 北京兆易创新科技股份有限公司 一种控制编程性能的方法和装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5675537A (en) * 1996-08-22 1997-10-07 Advanced Micro Devices, Inc. Erase method for page mode multiple bits-per-cell flash EEPROM
US5870335A (en) * 1997-03-06 1999-02-09 Agate Semiconductor, Inc. Precision programming of nonvolatile memory cells
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6044022A (en) * 1999-02-26 2000-03-28 Tower Semiconductor Ltd. Programmable configuration for EEPROMS including 2-bit non-volatile memory cell arrays
US6396741B1 (en) * 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
US6456533B1 (en) * 2001-02-28 2002-09-24 Advanced Micro Devices, Inc. Higher program VT and faster programming rates based on improved erase methods
US6307784B1 (en) * 2001-02-28 2001-10-23 Advanced Micro Devices Negative gate erase
US6512701B1 (en) * 2001-06-21 2003-01-28 Advanced Micro Devices, Inc. Erase method for dual bit virtual ground flash

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101809672B (zh) * 2007-08-21 2014-03-19 美光科技公司 电荷损失补偿方法和设备

Also Published As

Publication number Publication date
TWI260639B (en) 2006-08-21
GB0417770D0 (en) 2004-09-15
GB2400709B (en) 2005-12-28
DE10297641T5 (de) 2005-01-05
JP2005516330A (ja) 2005-06-02
WO2003063167A3 (en) 2003-12-04
CN100433193C (zh) 2008-11-12
WO2003063167A2 (en) 2003-07-31
GB2400709A (en) 2004-10-20
KR20040071322A (ko) 2004-08-11
AU2002367512A1 (en) 2003-09-02
TW200302486A (en) 2003-08-01

Similar Documents

Publication Publication Date Title
CN100538897C (zh) 动态参考编程的算法
CN1182538C (zh) 以软编程来紧缩vt分布的斜坡栅技术
EP0819308B1 (en) Flash programming of flash eeprom array
CN100470679C (zh) 使用预先擦除步骤擦除闪存的方法
CN1174430C (zh) 在快擦写eeprom中编程及过擦除更正模式中弱化位线漏电流的电路装置
CN100390963C (zh) P沟道电荷捕捉存储元件及其编程与擦除方法
CN1647215A (zh) 使用双动态参考的用于多位闪存读取的系统和方法
CN1849670A (zh) 用于闪存的升压衬底/槽编程
JPH09162314A (ja) 不揮発性半導体記憶装置および記憶方法
CN1449054A (zh) 对虚拟接地非易失内存阵列编程而不干扰相邻单元的设备及方法
CN101015020A (zh) 改良具有虚拟字线的闪存阵列的擦除电压分布的方法
KR100558004B1 (ko) 게이트 전극과 반도체 기판 사이에 전하저장층을 갖는비휘발성 메모리 소자의 프로그램 방법
KR100286728B1 (ko) 비휘발성반도체메모리장치
CN1665019A (zh) 操作电可写和可擦除存储单元的方法及用于电存储的存储装置
CN100433193C (zh) 电荷注入方法
JP2001057089A (ja) フラッシュ互換ｅｅｐｒｏｍ
CN1647214B (zh) 用于动态页编程的更新设计
CN1226782C (zh) 非易失性存储器元件的操作方法
US6888753B2 (en) Memory cell array comprising individually addressable memory cells and method of making the same
US6011717A (en) EEPROM memory programmable and erasable by Fowler-Nordheim effect
CN101515475A (zh) 双位非易失快闪存储单元及其操作方法
CN1776822A (zh) 非易失性记忆体的编程方法及装置
CN1929030A (zh) 保护非易失性存储器单元免于过度擦除的方法和装置
CN1208836C (zh) 电可擦可编程的内存装置及其制造方法
CN1306597C (zh) 操作存储单元以及元件的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SPANSION CO.,LTD.

Free format text: FORMER OWNER: ADVANCED MICRO DEVICES INC.

Effective date: 20070413

Owner name: SPANSION CO., LTD.

Free format text: FORMER OWNER: SPANSION CO.,LTD.

Effective date: 20070413

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20070413

Address after: California, USA

Applicant after: Spanson Co.

Address before: California, USA

Applicant before: ADVANCED MICRO DEVICES, Inc.

Effective date of registration: 20070413

Address after: California, USA

Applicant after: SPANSION LLC

Address before: California, USA

Applicant before: Spanson Co.

C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160411

Address after: California, USA

Patentee after: CYPRESS SEMICONDUCTOR Corp.

Address before: California, USA

Patentee before: SPANSION LLC

CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20081112