JPWO2002073623A1 - 不揮発性半導体記憶装置 - Google Patents
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Abstract
Description
本発明は、不揮発性半導体記憶装置に関し、特に、電気的書き換えが可能なフラッシュメモリ等の不揮発性半導体記憶装置に関する。
背景技術
電気的書き換えが可能な不揮発性半導体記憶装置のうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性,耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器のファイル(記憶装置)として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が重要な要素であり、たとえば、1996年1月10日、応用物理学会発行、「応用物理」第65巻11号、p1114〜p1124に記載されているように、これを実現する様々なメモリセル方式が提案されている。
発明の開示
上記の他のメモリセル方式として、本発明者等の発案による3層ポリシリコンゲートを用いた仮想接地型のメモリセルがある(特願平11−200242)。
このメモリセルを図1に示す。なお、(a)は平面図であり、(b),(c)及び(d)は、各々、(a)におけるA−A’,B−B’及びC−C’線断面図である。
このメモリセルは半導体基板100の主面に形成されたウェル101中のソース/ドレイン拡散層205,第1ゲート(浮遊ゲート)103b,第2ゲート(制御ゲート)111aおよび第3ゲート107aを有する。各メモリセルの制御ゲート(第2ゲート)111aは行方向(x方向)に接続され、ワード線WLを形成している。
浮遊ゲート(第1ゲート)103bとウェル101はゲート絶縁膜(第1絶縁膜)102により、浮遊ゲート103bと第3ゲート107aは絶緑膜(第3絶縁膜)106aにより、浮遊ゲート103bとワード線(制御ゲート)111aは絶縁膜(第2絶緑膜)110aにより、第3ゲート107aとワード線111aは絶緑膜108aにより、それぞれ分離されている。
ソース/ドレイン拡散層205はワード線111aの延在方向(x方向)に垂直な方向(y方向)に延在して配置され、列方向(y方向)のメモリセルのソース/ドレインを接続するローカルソース線およびローカルデータ線として機能する。すなわち、本不揮発性半導体記憶装置は、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のアレイから構成される。この拡散層105に垂直な方向(x方向)にチャネルが形成される。また、ソース/ドレイン拡散層205は、ソース/ドレインを形成する1対の拡散層205が浮遊ゲートパターン103aに対し非対象の位置関係にあり、1つの拡散層が浮遊ゲートと第3ゲートの双方とオーバーラップする構造となっている。
第3ゲート107aの2つの端面は、前記浮遊ゲート103bの端面のうちワード線111aおよびチャネルとそれぞれ垂直な2つの端面と、それぞれ絶縁膜106aを介して対向して存在する。
また、第3ゲート107aはワード線111aおよびチャネルと垂直な方向(y方向)に存在する浮遊ゲート103bの隙間に埋込まれて存在する。さらに、浮遊ゲート103bが第3ゲート107aに対し対称に、また前記第3ゲート107aが浮遊ゲート103bに対し対称に存在する。
このような構造では、浮遊ゲート103aと制御ゲート111a以外の第3ゲート107aが存在する場合であっても、ワード線WL方向(x方向)、およびローカルデータ線方向(y方向)のピッチを最小加工寸法の2倍とすることができる。従って、メモリセル面積をクロスポイント型のアレイでは最小の4F2(F:最小加工寸法)に縮小することが可能となる。
上記メモリセルは、微細化だけでなく、高速な書込みを可能とする。図2の(a)にメモリセル書込み時の電圧印加条件を、(b),(c)に動作方式を示す。図2の(b)に示したように、時刻t0のタイミングで選択メモリセルMのドレインとなる拡散層Dnに例えば5V程度の正の電圧を印加し、時刻t1のタイミングで選択メモリセルMのワード線WLnに例えば12V程度の正の電圧を印加し、時刻t2のタイミングで選択メモリセルMの第3のゲートAGeに第3のゲートによって構成されるMOSトランジスタのしきい値程度の電圧、例えば0.6V程度を印加する。選択メモリセルMのソースとなる拡散層Dn−1,ウェル,非選択ワード線WLn+1は0Vに保持される。上記動作により、浮遊ゲートと第3のゲートの境界部下のチャネルに大きな横方法及び縦方向の電界が形成される。これによりホットエレクトロンの発生及び注入効率が増大し、チャネル電流が小さいにもかかわらず、高速の書込みが可能となる。これにより、1mA程度の電流供給能力を有する内部電源を用いても、キロバイト以上のメモリセルの並列書込みが可能となる。上記動作は、図2の(c)にしめすように、選択メモリセルのワード線WLnと拡散層Dnと第3ゲートAGeの電圧印加タイミングを入れ替えても可能である。
しかし、上記したメモリセルの書込み方式ではいくつかの問題が生じることになる。まず、上記書込み方式では、第3のゲートAGに、第3のゲートによって構成されるMOSトランジスタのしきい値程度の電圧を印加して動作させるため、第3のゲートAGの寸法ばらつきや、印加電圧のばらつきがメモリセルの書込み特性に大きく影響する。図3は第3のゲートに印加する電圧と、チャネル電流,ゲート電流の関係を表したものである。図3に示すように、動作時の第3のゲートAGの電圧約0.6V付近で、ゲート電流Igが指数関数的に変化していることがわかる。例えば、第3のゲートAG電圧が±0.1Vばらついた場合、ゲート電流Igは1.3桁程度ばらつくことになる。
また、チャネル電流を供給するための内部電源が書込み時に動作しているため、第3のゲートAG電圧が内部電源からのノイズを受けて変化してしまう可能性が考えられる。上記の通り、メモリセルの書込み特性は第3のゲートAG電圧に大きく影響を受けるため、内部電源からの微小な駆動ノイズでも、特性の変動を生じる可能性がある。
書込み動作は、同時に書込みを行う複数のメモリセルのしきい値全てが所望の値になるまで、書込みバイアスの印加と、しきい値の検証を繰り返すことで行っている。このため、メモリセルの特性にばらつきが存在すると、上記書込みバイアスの印加としきい値検証の繰り返し回数が増大し、書込み時間が長くなる。したがって、第3のゲートAGの寸法ばらつきや、第3のゲートAGに印加される電圧のばらつき、内部電源からの駆動ノイズの影響によって、メモリの書込み時間が増大することが予想される。
さらに、1つのメモリセルあたり2ビット以上のデータを蓄えることのできる多値メモリを実現するためには、各データに対応するしきい値電圧分布幅を小さく抑える必要があるため、上記の書込み特性のばらつきが、メモリの書込み時間を大幅に増大させることになる。
本発明は、微細化に好適で、動作速度が速いメモリセルに付随する書込み特性ばらつきを吸収し、高速な書込み速度を実現する不揮発性半導体記憶装置を提供することにある。
上記課題は以下の手段により解決可能である。図3に示したとおり、ゲート電流IgはAGバイアスによって大きく影響を受けるが、注入効率γはゲート電流ほどAGの影響を受けないことがわかる。例えば、動作時のAG電圧約0.6V付近でAGが±0.1Vばらついた場合、注入効率のばらつきは0.3桁程度である。そこで、一定の容量に電荷を蓄えておき、その容量に蓄えられた電荷のみをメモリセルに流して書込みを行えば、書込み特性のばらつきを注入効率のばらつき程度に抑制することが可能である。同様に、メモリセルを介して一定の容量に電荷を蓄えていくことで書込みを行えば、書込み特性のばらつきを注入効率のばらつき程度に抑制することが可能である。
本発明のポイントのいくつかを、以下に列記して示す。
メモリセルを介して電荷を容量から放電或いは容量に充電しホットエレクトロンをメモリセルの電荷蓄積部に注入して、書込みまたは消去を行う。これにより、メモリセルへの書込み動作または消去動作の高速化を達成することができる。
また、容量として拡散層のpn接合容量を含むビット線の寄生容量を用いることにより、不揮発性半導体記憶装置の構造を特別に変更することなく、上記高速化を達成することができる。
また、前記電荷蓄積部に電荷を注入する際、ビット線に印加する電圧を発生させるための内部電源回路を不活性状態とすることによって、内部電源起因の動作ノイズによる特性変動を抑制することが可能となる。
また、書込みまたは消去の動作を複数回繰り返した後に、前記メモリセルのしきい値検証動作を行ない、さらには、書込みまたは消去の動作の繰り返し回数をしきい値検証動作毎に増加させることにより、上記高速化をより顕著なものとすることができる。
発明を実施するための最良の形態
以下、図面を用いて本発明の実施例を詳細に説明する。
<実施例1>
図4から図7を用いて、本発明の第1の実施例を説明する。図4は図2で示したメモリアレイ構成の中の1つのメモリセルに着目した回路図であり、図5は本実施例における書込み動作方式を示している。図5に示したように、時刻t0のタイミングでチャネル電流を供給する内部電源PROGを5Vに立ち上げ、時刻t1のタイミングで選択メモリセルのソース側とドレイン側のスイッチングMOSであるSTS,STDをON状態とし、時刻t2のタイミングで選択メモリセルのワード線WLに書込み電圧12Vを印加する。次に、メモリセルのドレイン側のノードNDが5Vに充電されると、時刻t3のタイミングでドレイン側のスイッチMOSであるSTDをOFF状態とし、内部電源PROGと切り離す。時刻t4のタイミングで選択メモリセルの第3のゲートAGに0.6V程度を印加することで、ノードNDに蓄積された電荷がメモリセルを介してソース側に流れ始める。この時メモリセルのチャネル領域で発生するホットエレクトロンが浮遊ゲートに注入されることによって書込みが起こる。ドレイン側のノードNDはチャネル電流が流れるのにしたがって電位が低下するが、ホットエレクトロンの発生に十分な高い水平電界をチャネル部に生成している間は書込みが起こる。
本実施例を図6および図7を用いてさらに具体的に説明する。図6は、図1で示したメモリアレイ構成の一例であり、図7は本実施例における書込み動作を示したものである。図6において、メモリセルのソースとドレインに相当するノードD00〜03およびD10〜13は拡散層配線で形成されており、同一の拡散層配線には例えば128個のメモリセルが並列に配置されている。また、上記拡散層配線はメタルで形成されたビット線DL0、DL1と選択トランジスタを介して接続されており、前記選択トランジスタはST00,ST01,ST12,ST13の信号により制御されている。さらに、上記拡散層配線は共通ソース線SSと選択トランジスタを介して接続されており、前記選択トランジスタはST02,ST03,ST10,ST11の信号により制御されている。共通ソース線SSは、拡散層配線あるいは拡散層配線をメタルでシャントし配線抵抗を低減したものが用いられる。図6では、2個の選択トランジスタによって2本の拡散層配線が1本のメタルビット線に接続されているが、N個の選択トランジスタによってN個の拡散層配線が1本のメタルビット線に接続されても構わない。同様に、図6では2個の選択トランジスタによって2本の拡散層配線が1本の共通ソース線に接続されているが、N個の選択トランジスタによってN本の拡散層配線が1本の共通ソース線に接続されていても構わない。メタルのビット線DL0,DL1は、それぞれスイッチMOSを介して制御回路PC0,PC1に接続される。
図7のタイミング波形を用いて本実施例の動作を説明する。ここで書込みを行うメモリセルはワード線WL00と仮定する。まず、書込みコマンドと書込みデータが入力されると、時刻t0のタイミングで共通ソース線SSを5V程度まで立ち上げる。次に、時刻t1のタイミングでTRを立ち上げて制御回路とビット線を接続する。この際、制御回路は書込みデータに応じた電圧をビット線に出力する。例えば、書込み選択メモリセルに対応するビット線には0V、書込み非選択メモリセルに対応するビット線には1Vをそれぞれ出力する。この後、時刻t2のタイミングで選択トランジスタのゲート信号ST03をHigh状態とし、拡散層配線D02、D04を5Vまで充電する。次に、時刻t3のタイミングで選択トランジスタのゲート信号ST01をHigh状態とし、ビット線DL0,DL1をそれぞれ拡散層配線D01,D03に接続する。ここで、D01,D03は書込み選択の場合0V、書込み非選択の場合1Vである。さらに時刻t4のタイミングで選択ワード線WL00を書込み電圧例えば12Vまで立上げた後、時刻t5のタイミングで選択トランジスタのゲート信号ST03をLOWとして、拡散層配線D02,D04を共通ソース線から切り離す。この後、選択AGゲートであるAG01に書込み電圧、例えば0.6V程度を印加する。メモリセルM01が書込み選択セルの場合、D01は0V、D02は5V、ワード線WL00は12V、AGゲートは0.6Vとなるため、浮遊ゲートへの電子注入が発生する。この際、D02は5Vに充電された後、フローティング状態となっているため、メモリセルM01にチャネル電流が流れるのにしたがい、電位が低下して最終的には0Vとなる。この際、D02の電位がホットエレクトロン発生に十分なバイアスである間、浮遊ゲートに電子の注入が起こる。一方、メモリセルM01が書込み非選択の場合、D01は1V、D02は5V、ワード線WL00は12Vとなっており、AG01が0.6V程度であるため、チャネル電柱が流れず、浮遊ゲートへの電子注入も起こらない。拡散層配線の容量は主にpn接合容量であり、本実施例のアレイ構成では、0.3pF程度である。
次に、時刻t7のタイミングでAG01を、時刻t8のタイミングでWL00とSSをそれぞれ立下げる。さらに時刻t9のタイミングでTRを立下げて、制御回路とビット線の接続を断ち、ビット線と拡散層配線を0Vにディスチャージすることで浮遊ゲートへの電子注入動作を終了する。
この後、しきい値が所望の値に到達しているか否かの検証動作を行い、所望のしきい値に到達していないメモリセルについては、続けて上記電子注入動作を行う。書込みを行うべき全てのメモリセルが所望のしきい値電圧に到達した時点で書込みを終了する。
これにより、AGバイアスの変動による書込みばらつきを低減することが可能となり、書込み検証回数を低減できるため、書込みに要する時間を短縮可能である。
また、書込み中は書込みバイアスの5Vを供給する内部電源は起動しておく必要がないため、これを不活性状態としておくことにより、内部電源の動作ノイズによる書込み特性の変動を抑制することが可能であるとともに、消費電力を低減することが可能となる。
上記説明では、しきい値を上昇させる動作を書込みとして説明を行ったが、しきい値を上昇させる動作を消去とした場合にも適用可能である。
また、メモリセルが2つ以上のしきい値状態を取り得る、いわゆる多値メモリであった場合、本方式の効果は更に顕著となる。多値メモリでは、データに対応したしきい値を高精度に制御する必要があるため、書込みばらつきが大きいと、しきい値検証回数が増大し、書込み速度が低下する問題がある。本方式では、書込みばらつきを低減できるため、しきい値検証回数を抑制することができ、書込み速度を高速化することが可能である。
なお本実施例における電荷蓄積ノードが、ポリシリコン膜の代わりに、シリコン窒化膜または、シリコン窒化膜とシリコン酸化膜の積層膜で形成されているメモリセルであっても同様の効果を得ることが可能である。
さらに、上記電荷蓄積ノードが、ポリシリコン膜の代わりに、ドット状に形成された複数のポリシリコン球で形成されているメモリセルであっても同様の効果を得ることが可能である。
さらには、電荷蓄積部として上記シリコン窒化膜やドット状のポリシリコン球を用いる場合、その電荷蓄積部の両側にシリコン酸化膜を介して前記第3のゲートと同様の機能を有するポリシリコンゲートを備えるメモリセルであっても同様の効果を得ることができる。この場合、電荷蓄積部はそれぞれ隣接するポリシリコンゲートに近い2箇所に電荷を離散的に保持することが可能であり、電荷の蓄積場所の違いによって多値記憶を実現することができる。
<実施例2>
図6および図8を用いて、本発明の第2の実施例を説明する。図8は、図6に示したアレイ構成における、本実施例の書込み動作方式を示している。図6のアレイ構成に関しては実施例1で示した通りであり、書込みを行うメモリセルはワード線WL00と仮定する。
まず、書込みコマンドと書込みデータが入力されると、時刻t0のタイミングでST02を立上げ、拡散層配線D01,D03を共通ソース線に接続する。次に時刻t1のタイミングでTRをHigh状態とし、制御回路PC0,PC1とメタルのビット線DL0,DL1をそれぞれ接続する。この時、制御回路は書込み選択メモリセルに対応するビット線には書込み電圧例えば5Vを、書込み非選択メモリセルに対応するビット線には0Vをそれぞれ出力するものとする。書込み選択のビット線が5Vに充電された後、時刻t2のタイミングで選択トランジスタのゲート信号ST00をON状態として、ビット線と拡散層配線を接続する。この動作により、拡散層配線D02およびD04は、書込み選択の場合5V、書込み非選択の場合0Vに充電される。この後、時刻t3のタイミングで選択ワード線WL00が12Vに立上げられ、時刻t4のタイミングでTRをOFF状態として、制御回路とビット線との接続を断ち、ビット線をフローティング状態とする。次に時刻t5のタイミングで選択AGゲートAG01を書込み電圧例えば0.6Vとして、選択メモリセルにチャネル電流を流す。
例えば、メモリセルM01が書込み選択セルの場合、D01は0V、D02は5V、ワード線WL00は12V、AGゲートは0.6Vとなるため、浮遊ゲートへの電子注入が発生する。この際、D02およびビット線DL0は5Vに充電された後、フローティング状態となっているため、メモリセルM01にチャネル電流が流れるのにしたがい、電位が低下して最終的には0Vとなる。この際、D02およびビット線DL0の電位がホットエレクトロン発生に十分なバイアスである間、浮遊ゲートに電子の注入が起こる。一方、メモリセルM01が書込み非選択の場合、D01は0V、D02は0V、ワード線WL00は12Vとなっており、AG01が0.6V程度であるため、チャネル電流が流れず、浮遊ゲートへの電子注入も起こらない。第1の実施例では電荷を蓄積するノードが拡散層配線部であったのに対して、本実施例では拡散層配線部とビット線部になるため、より多くの電荷を蓄積することができる。例えば、ビット線部の寄生容量は1.0pF程度あり、拡散層配線部と合わせると1.3pF程度となる。このため、第1の実施例と比較して、より多くの電荷を蓄積することができ、1回の電子注入動作でより多くの電子を浮遊ゲートに注入することが可能となる。
次に、時刻t6のタイミングでAG01を、時刻t7のタイミングでWL00をそれぞれ立下げる。さらに時刻t8のタイミングでST03を立上げて、拡散層配線D02,D04を共通ソース線SSと接続して、0Vにディスチャージすることで浮遊ゲートへの電子注入動作を終了する。
この後、しきい値が所望の値に到達しているか否かの検証動作を行い、所望のしきい値に到達していないメモリセルについては、続けて上記電子注入動作を行う。書込みを行うべき全てのメモリセルが所望のしきい値電圧に到達した時点で書込みを終了する。
これにより、AGバイアスの変動による書込みばらつきを低減することが可能となり、書込み検証回数を低減できるため、書込みに要する時間を短縮可能である。
また、書込み中は書込みバイアスの5Vを供給する内部電源は起動しておく必要がないため、これを不活性状態としておくことにより、内部電源起因の動作ノイズによる書込み特性の変動を抑制することが可能である。
上記説明では、しきい値を上昇させる動作を書込みとして説明を行ったが、しきい値を上昇させる動作を消去とした場合にも適用可能である。
また、メモリセルが2つ以上のしきい値状態を取り得る、いわゆる多値メモリであった場合、本方式の効果は更に顕著となる。多値メモリでは、データに対応したしきい値を高精度に制御する必要があるため、書込みばらつきが大きいと、しきい値検証回数が増大し、書込み速度が低下する問題がある。本方式では、書込みばらつきを低減できるため、しきい値検証回数を抑制することができ、書込み速度を高速化することが可能である。
さらに、実施例1の場合と比較して、より多くの電荷を蓄積することが可能となり、1回の電子注入動作でより多くの電子を浮遊ゲートに注入できるという利点がある。
なお、本実施例における電荷蓄積ノードが、ポリシリコン膜の代わりに、シリコン窒化膜または、シリコン窒化膜とシリコン酸化膜の積層膜で形成されているメモリセルであっても同様の効果を得ることが可能である。
さらに、上記電荷蓄積ノードが、ポリシリコン膜の代わりに、ドット状に形成された複数のポリシリコン球で形成されているメモリセルであっても同様の効果を得ることが可能である。
さらには、電荷蓄積部として上記シリコン窒化膜やドット状のポリシリコン球を用いる場合、その電荷蓄積部の両側にシリコン酸化膜を介して前記第3のゲートと同様の機能を有するポリシリコンゲートを備えるメモリセルであっても同様の効果を得ることができる。この場合、電荷蓄積部はそれぞれ隣接するポリシリコンゲートに近い2箇所に電荷を離散的に保持することが可能であり、電荷の蓄積場所の違いによって多値記憶を実現することができる。
<実施例3>
図6,図9から図11を用いて、本発明の第3の実施例を説明する。図9は図2で示したメモリアレイ構成の中の1つのメモリセルに着目した回路図であり、図10は本実施例における書込み動作方式を示している。図10に示したように、時刻t0のタイミングでチャネル電流を供給する内部電源PROGを5Vに立ち上げ、時刻t1のタイミングで選択メモリセルのソース側とドレイン側のスイッチングMOSであるSTS、STDをON状態とし、時刻t2のタイミングで選択メモリセルのワード線WLに書込み電圧12Vを印加する。次に、時刻t3のタイミングでソース側のスイッチングMOSであるSTSをOFF状態とし、ノードNSをフローティング状態とする。その後、時刻t4のタイミングで選択メモリセルのAGに0.6V程度を印加することで、内部電源PROGから、スイッチングMOSであるSTDを介して、メモリセルに電流が流れはじめる。この時メモリセルのチャネル領域で発生するホットエレクトロンが浮遊ゲートに注入されることによって書込みが起こる。ドレイン側のノードNDは書込み電圧例えば5Vで一定であるが、チャネル電流が流れるのにしたがってソース側のノードNSの電位は上昇する。ノードNSの電位が上昇し、AGゲート部で構成されるMOSがOFF状態になると、書込みが停止する。
先に述べた実施例1および実施例2では、蓄積しておいた電荷をメモリセル流す際に発生するホットエレクトロンで書込みを行うのが特徴であったが、本実施例ではメモリセルを介して一定の容量に電荷を蓄積し、その際発生するホットエレクトロンで書込みを行うことを特徴とする。
本実施例を図6および図11を用いて、さらに具体的に説明する。図11は、図6に示したアレイ構成における、本実施例の書込み動作方式を示している。図6のアレイ構成に関しては実施例1で示した通りであり、書込みを行うメモリセルはワード線WL00と仮定する。まず、書込みコマンドと書込みデータが入力されると、時刻t0のタイミングでST02を立上げ、拡散層配線D01,D03を共通ソース線に接続する。次に、時刻t1のタイミングでTRをHigh状態とし、制御回路PC0,PC1とビット線DL0,DL1をそれぞれ接続する。この時、制御回路は書込み選択メモリセルに対応するビット線には書込み電圧例えば5Vを、書込み非選択メモリセルに対応するビット線には0Vをそれぞれ出力するものとする。書込み選択のビット線が5Vに充電された後、時刻t2のタイミングで選択トランジスタのゲート信号ST00をON状態として、ビット線と拡散層配線を接続する。この動作により、拡散層配線D02およびD04は、書込み選択の場合5V、書込み非選択の場合0Vに充電される。この後、時刻t3のタイミングで選択ワード線WL00を12Vに立上げ、時刻t4のタイミングでST02をOFF状態として、共通ソース線と拡散層配線D01およびD03との接続を断つ。次に、時刻t5のタイミングで選択AGゲートAG01を書込み電圧例えば0.6Vとして、選択メモリセルにチャネル電流を流す。例えば、メモリセルM01が書込み選択セルの場合、D01は0V、D02は5V、ワード線WL00は12V、AGゲートは0.6Vとなるため、浮遊ゲートへの電子注入が発生する。この際、D01はメモリセルM01にチャネル電流が流れるのにしたがい、電位が上昇して、AGゲート部で構成されるMOSがOFF状態になると、書込みが停止する。一方、メモリセルM01が書込み非選択の場合、D01は0V、D02は0V、ワード線WL00は12Vとなっており、AG01が0.6V程度であるため、チャネル電流が流れず、浮遊ゲートへの電子注入も起こらない。次に、時刻t6のタイミングでAG01を、時刻t7のタイミングでWL00とTRをそれぞれ立下げる。さらに時刻t8のタイミングでST01,ST02,ST03を立上げて、ビット線と拡散層配線を0Vにディスチャージすることで浮遊ゲートへの電子注入動作を終了する。
この後、しきい値が所望の値に到達しているか否かの検証動作を行い、所望のしきい値に到達していないメモリセルについては、続けて上記電子注入動作を行う。書込みを行うべき全てのメモリセルが所望のしきい値電圧に到達した時点で書込みを終了する。
これにより、AGバイアスの変動による書込みばらつきを低減することが可能となり、書込み検証回数を低減できるため、書込みに要する時間を短縮可能である。
上記説明では、しきい値を上昇させる動作を書込みとして説明を行ったが、しきい値を上昇させる動作を消去とした場合にも適用可能である。
また、メモリセルが2つ以上のしきい値状態を取り得る、いわゆる多値メモリであった場合、本方式の効果は更に顕著となる。多値メモリでは、データに対応したしきい値を高精度に制御する必要があるため、書込みばらつきが大きいと、しきい値検証回数が増大し、書込み速度が低下する問題がある。本方式では、書込みばらつきを低減できるため、しきい値検証回数を抑制することができ、書込み速度を高速化することが可能である。
なお、本実施例における電荷蓄積ノードが、ポリシリコン膜の代わりに、シリコン窒化膜または、シリコン窒化膜とシリコン酸化膜の積層膜で形成されているメモリセルであっても同様の効果を得ることが可能である。
さらに、上記電荷蓄積ノードが、ポリシリコン膜の代わりに、ドット状に形成された複数のポリシリコン球で形成されているメモリセルであっても同様の効果を得ることが可能である。
さらには、電荷蓄積部として上記シリコン窒化膜やドット状のポリシリコン球を用いる場合、その電荷蓄積部の両側にシリコン酸化膜を介して前記第3のゲートと同様の機能を有するポリシリコンゲートを備えるメモリセルであっても同様の効果を得ることができる。この場合、電荷蓄積部はそれぞれ隣接するポリシリコンゲートに近い2箇所に電荷を離散的に保持することが可能であり、電荷の蓄積場所の違いによって多値記憶を実現することができる。
<実施例4>
図6および図12を用いて、本発明の第4の実施例を説明する。図12は、図6に示したアレイ構成における、本実施例の書込み動作方式を示している。図6のアレイ構成に関しては実施例1で示した通りであり、書込みを行うメモリセルはワード線WL00と仮定する。
まず、書込みコマンドと書込みデータが入力されると、時刻t0のタイミングで共通ソース線SSを5V程度まで立ち上げる。次に、時刻t1のタイミングでTRを立ち上げて制御回路とビット線を接続する。この際、制御回路は書込みデータに応じた電圧をビット線に出力する。例えば、書込み選択メモリセルに対応するビット線には0V、書込み非選択メモリセルに対応するビット線には1Vをそれぞれ出力する。この後、時刻t2のタイミングで選択トランジスタのゲート信号ST03をHigh状態とし、拡散層配線D02,D04を5Vまで充電する。次に、時刻t3のタイミングで選択トランジスタのゲート信号ST01をHigh状態とし、ビット線DL0,DL1をそれぞれ拡散層配線D01,D03に接続する。ここで、D01,D03は書込み選択の場合0V、書込み非選択の場合1Vである。
さらに、時刻t4のタイミングで選択ワード線WL00を書込み電圧例えば12Vまで立上げた後、時刻t5のタイミングでTRをLOW状態として、ビット線DL0とDL1を制御回路から切り離す。この後、選択AGゲートであるAG01に書込み電圧例えば0.6V程度を印加する。メモリセルM01が書込み選択セルの場合、DL0およびD01は0V、D02は5V、ワード線WL00は12V、AGゲートは0.6Vとなるため、浮遊ゲートへの電子注入が発生する。この際、ビット線DL0はフローティング状態となっているため、メモリセルM01にチャネル電流が流れるのにしたがい電荷が充電されて電位が上昇し、AGゲート部で構成されるMOSがOFF状態になると、書込みが停止する。実施例3では電荷を充電するノードが拡散層配線部であったのに対して、本実施例では拡散層配線部とビット線部になるため、より多くの電荷を充電することができる。例えば、ビット線部の寄生容量は1.0pF程度あり、拡散層配線部と合わせると1.3pF程度となる。このため、第1の実施例と比較して、より多くの電荷を蓄積することができ、1回の電子注入動作でより多くの電子を浮遊ゲートに注入することが可能となる。
一方、メモリセルM01が書込み非選択の場合、D01およびDL0は1V、D02は5V、ワード線WL00は12Vとなっており、AG01が0.6V程度であるため、チャネル電流が流れず、浮遊ゲートへの電子注入も起こらない。
次に、時刻t7のタイミングでAG01を、時刻t8のタイミングでWL00とSSをそれぞれ立下げる。さらに、時刻t9のタイミングでST00を立上げて、ビット線と拡散層配線を0Vにディスチャージすることで浮遊ゲートへの電子注入動作を終了する。
この後、しきい値が所望の値に到達しているか否かの検証動作を行い、所望のしきい値に到達していないメモリセルについては、続けて上記電子注入動作を行う。書込みを行うべき全てのメモリセルが所望のしきい値電圧に到達した時点で書込みを終了する。
これにより、AGバイアスの変動による書込みばらつきを低減することが可能となり、書込み検証回数を低減できるため、書込みに要する時間を短縮可能である。
上記説明では、しきい値を上昇させる動作を書込みとして説明を行ったが、しきい値を上昇させる動作を消去とした場合にも適用可能である。
また、メモリセルが2つ以上のしきい値状態を取り得る、いわゆる多値メモリであった場合、本方式の効果は更に顕著となる。多値メモリでは、データに対応したしきい値を高精度に制御する必要があるため、書込みばらつきが大きいと、しきい値検証回数が増大し、書込み速度が低下する問題がある。本方式では、書込みばらつきを低減できるため、しきい値検証回数を抑制することができ、書込み速度を高速化することが可能である。
さらに、実施例3の場合と比較して、より多くの電荷を充電することが可能となり、1回の電子注入動作でより多くの電子を浮遊ゲートに注入できるという利点がある。
なお、本実施例における電荷蓄積ノードが、ポリシリコン膜の代わりに、シリコン窒化膜または、シリコン窒化膜とシリコン酸化膜の積層膜で形成されているメモリセルであっても同様の効果を得ることが可能である。
さらに、上記電荷蓄積ノードが、ポリシリコン膜の代わりに、ドット状に形成された複数のポリシリコン球で形成されているメモリセルであっても同様の効果を得ることが可能である。
さらには、電荷蓄積部として上記シリコン窒化膜やドット状のポリシリコン球を用いる場合、その電荷蓄積部の両側にシリコン酸化膜を介して前記第3のゲートと同様の機能を有するポリシリコンゲートを備えるメモリセルであっても同様の効果を得ることができる。この場合、電荷蓄積部はそれぞれ隣接するポリシリコンゲートに近い2箇所に電荷を離散的に保持することが可能であり、電荷の蓄積場所の違いによって多値記憶を実現することができる。
<実施例5>
図13から図15を用いて、本発明の第5の実施例について説明する。図13は、本実施例における回路構成を示したものである。図中のメモリアレイMAは、例えばIEEE ELECTRON DEVICE LETTERS,VOL.21,NO.7,JULY 2000,p359〜p361に示された、SST型メモリセルとして知られている、電気的書換え可能なメモリセルをアレイ状に配置したものである。前記メモリセルの書込みはウェルに0V、制御ゲートに2V程度、ドレインに0.5V程度、ソースに10V程度の電圧を印加し、SSI方式(SSI:Source Side Injection:ソースサイドインジェクション)で浮遊ゲートに電子を注入することで行う。また、消去動作は制御ゲートに12V程度、ソース、ドレイン、ウェルに0Vを印加して、浮遊ゲートに蓄積された電子を制御ゲートに引き抜くことで行う。さらに、読出し動作は制御ゲートに3V程度、ドレインに2V程度、ソースとウェルに0Vを印加してメモリセル電流を測定することで行う。
本メモリセルにおける書込み動作では、制御ゲートに制御ゲート部で構成されるMOSトランジスタのしきい値程度の電圧を印加して動作させるため、制御ゲートの寸法ばらつきや、印加電圧のばらつきがメモリセルの書込み特性に大きく影響する。これは、実施例1〜4で記述したAGゲート付きメモリセルの場合と同じである。本実施例は、上記メモリアレイ構成において、書込み時のばらつきを低減することにあり、書込み制御回路と各メモリセルとの間に容量素子を備えることを特徴とする。以下、図13および図14を用いて本実施例の具体的な説明を行う。書込み選択セルはM00とする。まず、書込みコマンドと書込みデータが入力されると、時刻t0のタイミングでソース線SS0,SS1を10V程度に立ち上げる。次に、時刻t1のタイミングで書込み制御回路50から書込みデータに対応した電圧がビット線に出力される。ビット線DL0を選択ビット線、ビット線DL1を非選択ビット線と仮定すると、DL0には0.5Vが印加され、DL1には2Vが印加される。ビット線への充電が完了すると、書込み制御回路50とビット線との接続を断ち、この後、時刻t2のタイミングで選択制御ゲートWL0を2Vに立ち上げる。選択メモリセルM00には、制御ゲートに2V、ソースに10V、ドレインに0.5V、ウェルに0Vが印加されるため、浮遊ゲートへの電子注入が起こる。一方、書込み非選択のメモリセルM10には、制御ゲートに2V、ソースに10V、ウェルに0V印加されているが、ドレインに2V印加されているため、メモリセルにチャネル電流が流れず書込みは起こらない。この際、DL0には容量素子C0が接続されており、メモリセルM00にチャネル電流が流れるのにしたがって、前記容量C0に電荷が蓄積される。C0に電荷が蓄積されてDL0の電位がある一定の電圧まで上昇すると、メモリセルM00がOFF状態になって書込みが停止する。その後、時刻t3のタイミングで制御ゲートWL0を立下げ、時刻t4のタイミングでソース線SS0、SS1、ビット線DL0、DL1を0Vにディスチャージして電子注入動作を終了する。
この後、しきい値が所望の値に到達しているか否かの検証動作を行い、所望のしきい値に到達していないメモリセルについては、続けて上記電子注入動作を行う。書込みを行うべき全てのメモリセルが所望のしきい値電圧に到達した時点で書込みを終了する。
これにより、制御ゲートバイアスの変動による書込みばらつきを低減することが可能となり、書込み検証回数を低減できるため、書込みに要する時間を短縮可能である。
上記効果は、図15のように、複数のビット線をデコードするデコーダ回路51と、書込み制御回路との間に書込み用の容量Cを設置する構成においても実現可能である。本構成の場合、複数のビット線で共有するために前記書込み用容量値を大きく設定することが可能となる。
また、上述した容量素子は、メタルで構成されるビット線の寄生容量であっても構わない。また、メタル間に絶縁膜を挟んだMIM(Metal−Insulator−Metal)の構成であっても良いし、通常の回路構成でも良く用いられるMOS容量の構成であっても構わない。
なお、上記説明では、しきい値を上昇させる動作を書込みとして説明を行ったが、しきい値を上昇させる動作を消去とした場合にも適用可能である。
また、メモリセルが2つ以上のしきい値状態を取り得る、いわゆる多値メモリであった場合、本方式の効果は更に顕著となる。多値メモリでは、データに対応したしきい値を高精度に制御する必要があるため、書込みばらつきが大きいと、しきい値検証回数が増大し、書込み速度が低下する問題がある。本方式では、書込みばらつきを低減できるため、しきい値検証回数を抑制することができ、書込み速度を高速化することが可能である。
本実施例における電荷蓄積ノードが、ポリシリコン膜の代わりに、シリコン窒化膜または、シリコン窒化膜とシリコン酸化膜の積層膜または、ドット状に形成された複数のポリシリコン球で形成されているメモリセルであっても同様の効果を得ることが可能である。
さらには、電荷蓄積部として上記シリコン窒化膜やドット状のポリシリコン球を用いる場合、その電荷蓄積部の両側にシリコン酸化膜を介して前記第3のゲートと同様の機能を有するポリシリコンゲートを備えるメモリセルであっても同様の効果を得ることができる。この場合、電荷蓄積部はそれぞれ隣接するポリシリコンゲートに近い2箇所に電荷を離散的に保持することが可能であり、電荷の蓄積場所の違いによって多値記憶を実現することができる。
さらにここでは、SST型メモリセルについて説明してきたが、特許第2694618号公報に示されたような3層ポリシリコンゲートを用いた仮想接地型メモリセルや、一般的なNOR型メモリセルについても同様に本実施例を適用することが可能である。ただし、NOR型メモリセルは一般的に注入効率が10−5から10−6程度と小さいため、前記書込み用容量の値を大きくとることが必要となり、できれば、100pFから1nF程度の容量を設置することが望ましい。これらの容量は、拡散層容量やビット線の寄生容量では通常の場合実現できず、前記記載のMIM構成による容量やMOS容量、チップ外部の外付け容量によって実現可能である。
<実施例6>
図16から図20を用いて、本発明の第6の実施例について説明する。図16は、本実施例におけるメモリセルの断面図である。このメモリセルは、シリコン基板600中のウェル601、ウェル中のソース拡散層領域606とドレイン拡散層領域607、及びウェル上に形成されたシリコン酸化膜602,シリコン窒化膜603,シリコン酸化膜604と、さらにその上に形成された第1のゲートとなるポリシリコンゲート605を持ち、上記第1のゲートおよびウェル上にシリコン酸化膜608を介して形成された第2のゲートとなるポリシリコンゲート609から構成される。図17を用いて、前記メモリセルの基本的な動作を説明する。図17は、前記メモリセルを実施例5と同様のアレイ構成に配置したものであり、同時に消去,書込み,読出しの動作を示したものである。図17(a)に示す通り、書込み動作は選択セルの第1のゲートには8V程度、第2のゲートには2V程度を印加し、ソースには6V程度、ドレインには0.5V程度を印加して、その際発生するホットエレクトロンを電荷蓄積部であるシリコン窒化膜に注入し、電子をトラップさせてしきい値を上昇させることにより行う。また消去動作は図17(b)に示したように、選択セルの第1のゲートに12V程度、第2のゲートに6V程度を印加し、シリコン窒化膜にトラップされた電子を第1のゲートに放出させてしきい値を低くすることにより行う。さらに、読出し動作は図17(c)に示したように、ドレインに2V程度、ソースおよび第1のゲートに0V、第2のゲートに2V程度を印加し、メモリセルに流れる電流量によってデータの判別を行う。書込み状態のメモリセルでは、電荷蓄積部であるシリコン窒化膜中のトラップに電子が捕獲されているため電流は小さいが、消去状態のメモリセルは上記電荷蓄積部に電子が捕獲されていないため、書込み状態のメモリセルよりも大きな電流が流れることになる。
本メモリセルにおける書込み動作では、第2のゲート部に第2のゲート部で構成されるMOSトランジスタのしきい値程度の電圧を印加して動作させるため、第2のゲートの寸法ばらつきや、印加電圧のばらつきがメモリセルの書込み特性に大きく影響する。これは、実施例1〜4で記述したAGゲート付きメモリセルの場合と同じである。本実施例は、上記メモリアレイ構成において、書込み時のばらつきを低減することにあり、書込み制御回路と各メモリセルとの間に容量素子を備えることを特徴とする。
以下、図18および図19を用いて本実施例の具体的な説明を行う。書込み選択セルはM00とする。まず、書込みコマンドと書込みデータが入力されると、時刻t0のタイミングでソース線SS0,SS1を6V程度に立ち上げる。次に、時刻t1のタイミングで書込み制御回路60から書込みデータに対応した電圧がビット線に出力される。ビット線DL0を選択ビット線,ビット線DL1を非選択ビット線と仮定すると、DL0には0.5Vが印加され、DL1には2Vが印加される。ビット線への充電が完了すると、書込み制御回路60とビット線との接続を断ち、この後時刻t2のタイミングで選択制御ゲートWL0を2Vに立ち上げる。選択メモリセルM00には、制御ゲートに2V、ソースに6V、ドレインに0.5V、ウェルに0Vが印加されるため、浮遊ゲートへの電子注入が起こる。一方、書込み非選択のメモリセルM10には、制御ゲートに2V、ソースに6V、ウェルに0V印加されているが、ドレインに2V印加されているため、メモリセルにチャネル電流が流れず書込みは起こらない。この際、DL0には容量素子C0が接続されており、メモリセルM00にチャネル電流が流れるのにしたがって、前記容量C0に電荷が蓄積される。C0に電荷が蓄積されてDL0の電位がある一定の電圧まで上昇すると、メモリセルM00がOFF状態になって書込みが停止する。その後、時刻t3のタイミングで制御ゲートWL0を立下げ、時刻t4のタイミングでソース線SS0,SS1、ビット線DL0,DL1を0Vにディスチャージして電子注入動作を終了する。
この後、しきい値が所望の値に到達しているか否かの検証動作を行い、所望のしきい値に到達していないメモリセルについては、続けて、上記電子注入動作を行う。書込みを行うべき全てのメモリセルが所望のしきい値電圧に到達した時点で書込みを終了する。
これにより、第2のゲートに印加するバイアス変動による書込みばらつきを低減することが可能となり、書込み検証回数を低減できるため、書込みに要する時間を短縮可能である。
上記効果は、図20のように、複数のビット線をデコードするデコーダ回路61と、書込み制御回路60との間に書込み用の容量Cを設置する構成においても実現可能である。本構成の場合、複数のビット線で共有するために前記書込み用容量値を大きく設定することが可能となる。
また、上述した容量素子は、メタルで構成されるビット線の寄生容量であっても構わない。
なお、上記説明では、しきい値を上昇させる動作を書込みとして説明を行ったが、しきい値を上昇させる動作を消去とした場合にも適用可能である。
また、メモリセルが2つ以上のしきい値状態を取り得る、いわゆる多値メモリであった場合、本方式の効果は更に顕著となる。多値メモリでは、データに対応したしきい値を高精度に制御する必要があるため、書込みばらつきが大きいと、しきい値検証回数が増大し、書込み速度が低下する問題がある。本方式では、書込みばらつきを低減できるため、しきい値検証回数を抑制することができ、書込み速度を高速化することが可能である。
さらに、本実施例における電荷蓄積ノードが、シリコン窒化膜の代わりに、ドット状に形成された複数のポリシリコン球で形成されているメモリセルであっても同様の効果を得ることが可能である。
さらには、電荷蓄積部として上記シリコン窒化膜やドット状のポリシリコン球を用いる場合、その電荷蓄積部の両側にシリコン酸化膜を介して前記第2のゲートと同様の機能を有するポリシリコンゲートを備えるメモリセルであっても同様の効果を得ることができる。この場合、電荷蓄積部はそれぞれ隣接するポリシリコンゲートに近い2箇所に電荷を離散的に保持することが可能であり、電荷の蓄積場所の違いによって多値記憶を実現することができる。
<実施例7>
図21および図22を用いて本発明の第7の実施例について説明する。図6で示したアレイ構成では、読出し非選択のメモリセルが負のしきい値を持つと、非選択ワード線電圧が0Vの場合に非選択メモリセルが導通し、選択メモリセルのしきい値を正しく読み出せなくなる。このため、メモリセルのしきい値は常に0V以上にしておく必要がある。
メモリセルのしきい値を低下させて消去動作を行う場合、たとえば消去対象のワード線に負の高電圧たとえば−18Vを印加して、ワード線単位でメモリセルのしきい値を低下させる方法がある。このとき図21に示したように、消去対象の全てのメモリセルのしきい値がVE1以下になるまで、前記消去バイアスの印加としきい値の検証動作を繰返し行う。その結果、消去後のメモリセルのしきい値は図21に示す分布1のようになり、一部のメモリセルのしきい値は0V以下となる可能性がある。前記のとおり、0V以下のしきい値を持つメモリセルが存在すると、正常な読出しができなくなるため、消去に引き続いて、しきい値を0V以上にするポストイレーズ動作が必要となり、ここでは消去を行った全メモリセルのしきい値がVE2以上になるように設定することで行う。
このポストイレーズ動作では、過剰にしきい値を増大させると書込み状態と判別がつかなくなる可能性が生じるため、ポストイレーズ後のしきい値分布2を、読出し電圧VREADより低い電圧であるVE3以下に抑える必要がある。ポストイレーズ特性のばらつきが大きいと、偶発的にしきい値がVE3以上になるメモリセルが発生したり、また、VE2とVE3の間にしきい値を狭帯化するのに繰返しバイアス印加としきい値検証を要するため消去全体の速度が低下する。
そこで、しきい値を低下させて消去を行った後、しきい値を上昇させてポストイレーズを行う際に実施例1〜6の方式を用いれば、書込みばらつきを低減できるため、前記偶発的エラーの発生やポストイレーズ速度の低下を抑制することが可能である。上記ポストイレーズ動作を図22に示すフローチャートを用い、実施例2に基づいて以下説明する。
まず、消去命令が入力されると、選択ワード線に−18Vが印加され、メモリセルのしきい値を低下させる。その後しきい値の検証を行い、消去対象の全メモリセルのしきい値がVE1以下であるかどうか判断し、NGであれば再度消去パルスを印加してメモリセルのしきい値を下げる。この時、繰返し回数が所定値KMAXを超えると、消去不良としてFailフラグを外部へ出力し、消去を終了する。全てのしきい値がVE1以下になると、次にポストイレーズ動作を行う。まず電源とビット線を接続し、ビット線を5Vまで充電する。次に電源とビット線を切り離し、ビット線をフローティング状態とする。その後選択ワード線を12Vまで立上げ、補助ゲートを0.6Vまで立上げると、浮遊ゲートへの電子注入が起こる。一定時間の後、ワード線ならびに補助ゲートの電圧を立ち下げて、ポストイレーズ動作を停止し、しきい値の検証を行う。ポストイレーズ対象の全メモリセルのしきい値がVE2以上になっていなければ、VE2以下のメモリセルについてのみ、ポストイレーズバイアスを再度印加する。この時、繰返し回数が所定値NMAXを超えると、消去不良としてFailフラグを外部へ出力して、ポストイレーズ動作を終了する。
ポストイレーズ対象の全メモリセルのしきい値電圧がVE2以上になると、そのメモリセルのしきい値がVE3以下であるかどうかの検証を行う。VE3以上のしきい値を持つメモリセルが存在すると、消去不良としてFailフラグを外部へ出力し、ポストイレーズ動作を終了する。よって、ポストイレーズ後のしきい値がVE2以上かつVE3以下であれば、消去動作を正常に終了することになる。
なお、Failフラグを出力する際には、事前に消去対象の全メモリセルのしきい値を所定の電圧以上に設定しておくことが望ましい。
以上、実施例2に基づいて説明を行ったが、実施例1ならびに実施例3〜6においても同様に適用することが可能である。
<実施例8>
図23および図24を用いて本発明の第8の実施例について説明する。実施例1〜7で示した方式によりメモリセルのしきい値を上昇させて書込みを行う際、メモリセルへの書込みが進行してしきい値が上昇する程、浮遊ゲートへの電子注入効率が低下する。そのため、書込みの早いメモリセルが所望のしきい値以上に書き込まれ過ぎないようにバイアスを設定すると、書込みの遅いメモリセルが所望のしきい値に達するまでの間に、繰返しパルス印加としきい値検証と行う必要が生じ、全体として書込み速度が低下する。
そこで、書込みパルス毎にメモリセルに印加するバイアスを増大させ、電子注入効率を一定に保持することが必要となる。図23はその一例を示したものであり、書込みパルス回数の増大にしたがって、選択ワード線に印加する電圧をVW1,VW2,VW3・・・と増大させる方式である。浮遊ゲートへの電子注入効率はワード線電圧が大きいほど増大するため、VW1,VW2,VW3・・・をメモリセル特性に合わせて適切に設定することにより、注入効率を一定にしたまま書込みを行うことが可能となる。
また、図24のように、書込みパルス回数の増大にしたがって、ドレインに印加する電圧をVWD1,VWD2,VWD3・・・と増大させる方式も有効である。浮遊ゲートへの電子注入効率はドレイン電圧が大きいほど増大するため、VWD1,VWD2,VWD3・・・をメモリセル特性に合わせて適切に設定することにより、注入効率を一定にしたまま書込みを行うことが可能となる。
<実施例9>
図25および図26を用いて本発明の第9の実施例について説明する。これまで、実施例1〜8では、蓄積した電荷をメモリセルに流して書込みを行う方式と、メモリセルを介して一定容量を充電して書き込みを行う方式について述べてきたが、これらはいずれも図25に示すように、1回の電子注入動作に対してしきい値の検証動作を行うことを繰り返すものであった。この方法では、1回の電子注入動作で起こるしきい値の変動値が不充分な場合、上記繰り返し回数が多くなり、結果として書込み速度の低下を招く恐れがある。本実施例の特徴は、電子注入動作を少なくとも1回以上行った後、しきい値検証を行うことを繰り返すことで、書込み速度の低下を防止することである。図26は本実施例における書込み方式である。
図26を用いて、本実施例を説明する。電子注入動作をN=f(k)回(ここでkはしきい値検証の回数、f(k)はkの関数)繰り返した後、しきい値検証を行う動作を、書込み対象メモリセルが全て書込み終了となるか、あるいはしきい値検証回数が規定値Kmax回に達するまで繰り返すことで書込みを行う。Nはkの関数であり、メモリセルの特性に応じて任意に設定することが可能である。例えば、しきい値の上昇にしたがって、浮遊ゲートへの電子注入は困難となるため、しきい値検証回数の増加にしたがって、電子注入動作の繰り返し回数を増加させることで、しきい値増加分をできるだけ一定に保つように設定することも可能である。
<実施例10>
図27から図31を用いて本発明第9の実施例について説明する。これまで実施例1〜9では、1つのメモリセルが1ビットの情報を持つ場合について説明してきたが、本実施例では1つのメモリセルが3つ以上のしきい値状態を持つ多値メモリについて説明する。図27は2ビット/セルの多値メモリについて、しきい値状態とデータとの対応を示したものである。メモリセルのしきい値を第1の状態から第4の状態のいずれかに設定することにより、それぞれ“01”,“00”,“10”,“11”の2ビットを記憶させることが可能であり、ビットコストの低減を実現することができる。図27では第4の状態が消去状態に相当する。
図27および図28と用いて、2ビット/セルフラッシュメモリにおける一般的な書込み方式の一例を示す。図28におけるフラッシュメモリは図27に示したしきい値状態を取り得るものとする。まず外部から書込み命令が入力されると、書込みデータがチップ内部のデータバッファに取り込まれる。次に、第1状態に書込むメモリセルに対応するビット線を電源と接続して、約5Vに立上げる。その後、選択ワード線を12V程度に立上げ、選択AGを0.6V程度に立上げると、メモリセルのチャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択ワード線および選択AGを立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第1状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にVpref1を印加し、メモリセルがON状態になるか否かで判定を行う。この書込み動作と検証動作は、第1状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
第1状態への書込みが終了すると、第2状態の書込みが開始される。まず、第2状態に書込むメモリセルに対応するビット線を電源と接続して、約5Vに立上げる。その後、選択ワード線を12V程度に立上げ、選択AGを0.6V程度に立上げると、メモリセルのチャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択ワード線および選択AGを立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第2状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にVpref2を印加し、メモリセルがON状態になるか否かで判定を行う。この書込み動作と検証動作は、第2状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
第2状態への書込みが終了すると、第3状態の書込みが開始される。まず、第3状態に書込むメモリセルに対応するビット線を電源と接続して、約5Vに立上げる。その後、選択ワード線を12V程度に立上げ、選択AGを0.6V程度に立上げると、メモリセルのチャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択ワード線を立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第3状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にVpref3を印加し、メモリセルがON状態になるか否かで判定を行う。この書込み動作と検証動作は、第3状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
以上のように、浮遊ゲートへの電子注入と検証動作を、しきい値状態毎に繰り返し行うことで、多値メモリの書込みが実施される。しかしながら、前記したように、メモリセルの書込み特性にばらつきが存在すると、上記繰り返し回数(以降、ベリファイ回数)は増大する。例えば、メモリセルの書込み特性に1.3桁程度のばらつきが存在する場合、ベリファイ回数は状態毎に12回程度必要となり、3つの状態では36回にも達する。このように特に多値メモリにおいて、メモリセルの書込み特性にばらつきが存在すると、ベリファイ回数が増加し、書込み時間が増大するという問題が顕著となる。
実施例2で述べた書込み方式を、2ビット/セルに適用した場合のフローチャートを図29に示す。まず外部から書込み命令が入力されると、書込みデータがチップ内部のデータバッファに取り込まれる。次に、第1状態に書込むメモリセルに対応するビット線を電源と接続して約5Vに立上げ、選択ワード線を12Vに立上げた後、電源と切り離してフローティング状態とする。その後、選択AGを0.6V程度に立上げることで、ビット線の寄生容量に蓄積されていた電荷がメモリセルを介して放電され、その際チャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択AGおよび選択ワード線を立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第1状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にVpref1を印加し、メモリセルがON状態になるか否かで判定を行う。この書込み動作と検証動作は、第1状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
第1状態の書込みが終了すると、第2状態の書込みが開始される。まず、第2状態に書込むメモリセルに対応するビット線を電源と接続して約5Vに立上げ、選択ワード線を12Vに立上げた後、電源と切り離してフローティング状態とする。その後、選択AGを0.6V程度に立上げることで、ビット線の寄生容量に蓄積されていた電荷がメモリセルを介して放電され、その際チャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択AGおよび選択ワード線を立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第2状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にVpref2を印加し、メモリセルがON状態になるか否かで判定を行う。この書込み動作と検証動作は、第2状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
第2状態の書込みが終了すると、第3状態の書込みが開始される。まず、第3状態に書込むメモリセルに対応するビット線を電源と接続して約5Vに立上げ、選択ワード線を12Vに立上げた後、電源と切り離してフローティング状態とする。その後、選択AGを0.6V程度に立上げることで、ビット線の寄生容量に蓄積されていた電荷がメモリセルを介して放電され、その際チャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択AGおよび選択ワード線を立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第3状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にVpref3を印加し、メモリセルがON状態になるか否かで判定を行う。この書込み動作と検証動作は、第3状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
以上のように、ビット線の寄生容量という一定容量に蓄積された電荷のみをメモリセルに流して書込みを行えば、書込み特性のばらつきを0.3桁程度に抑制することが可能となる。この場合、ベリファイ回数は状態毎に3回程度まで低減することができ、3つの状態を合わせても10回以下で実施できる。このため、多値フラッシュメモリで問題となる書込み速度の低下を抑制可能である。
上記説明では、第1から第3状態の書込みにおけるメモリセル印加電圧を同じとしているが、図30のように、第1状態書込み時の選択ワード線電圧Vw1を、第2状態書込み時の選択ワード線電圧Vw2よりも高く、また、VW2を第3状態書込み時の選択ワード線電圧Vw3よりも高く設定しても良い。この場合、しきい値を大きく変動させる必要のあるメモリセルほど、より高い電圧が印加されるため、効率的な書込みが行うことができる。
また、図31のように、第1状態書込み時の選択ビット線電圧Vd1を、第2状態書込み時の選択ビット線電圧Vd2よりも高く、また、Vd2を第3状態書込み時の選択ビット線電圧Vd3よりも高く設定しても良い。この場合、しきい値を大きく変動させる必要のあるメモリセルほど、より高い電圧が印加されるため、効率的な書込みが行うことができる。
以上は実施例2記載の書込み方式を2ビット/セルの不揮発性メモリに適用した場合について記述したものであるが、3ビット/セル以上の多値メモリに関しても同様に適用することが可能である。また、実施例1および実施例3から6で記述した方式に関しても同様に2ビット/セル以上の多値メモリに適用することが可能であることは言うまでもない。
<実施例11>
図32は、実施例9とは別の多値書込み方式を示したものである。一般に図6で示されるアレイ構成においては、メモリセルのしきい値に信頼性以外の上限はない。したがって、図27中の第1の状態は、その分布幅をしきい値が高い側に大きく設定することが可能である。このため第1状態への書込みでは、しきい値を高精度に制御する必要がなく、書込みパルスの幅または電圧を大きく設定することによって、特性ばらつきに関係なく1回のパルスで書込みを完了させることが可能となる。
第1状態への書込みでは、第1状態への書込みを行うメモリセルに対応するビット線を電源と接続して5V程度とし、その後、選択ワード線を12V程度に、選択AGを0.6V程度に立上げることにより、メモリセルのチャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入される。この際、選択ワード線に印加する高電圧パルス幅を10μs以上とするか、または選択ワード線電圧を15V程度と十分高く設定することによって、1回の書込みパルスで第1状態への書込みを完了することが可能となる。
第1状態への書込みが終了すると、第2状態への書込みが開始される。第2状態以降の書込みフローは実施例2と同一であり、ビット線寄生容量に蓄積された電荷のみをメモリセルに流すことによって、書込みを行う。まず、第2状態に書込むメモリセルに対応するビット線を電源と接続して約5Vに立上げ、選択ワード線を12Vに立上げた後、電源と切り離してフローティング状態とする。その後、選択AGを0.6V程度に立上げることで、ビット線の寄生容量に蓄積されていた電荷がメモリセルを介して放電され、その際チャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択AGおよび選択ワード線を立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第2状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にVpref2を印加し、メモリセルがON状態になるか否かで判定を行う。この書込み動作と検証動作は、第2状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
第2状態の書込みが終了すると、第3状態の書込みが開始される。まず、第3状態に書込むメモリセルに対応するビット線を電源と接続して約5Vに立上げ、選択ワード線を12Vに立上げた後、電源と切り離してフローティング状態とする。その後、選択AGを0.6V程度に立上げることで、ビット線の寄生容量に蓄積されていた電荷がメモリセルを介して放電され、その際チャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択AGおよび選択ワード線を立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第3状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にVpref3を印加し、メモリセルがON状態になるか否かで判定を行う。この書込み動作と検証動作は、第3状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
本実施例のように、最上位のしきい値分布に相当する状態を、1回の書込みパルスで形成することにより、ベリファイ回数を7回程度まで低減することが可能となる。
以上は実施例2記載の書込み方式を2ビット/セルの不揮発性メモリに適用した場合について記述したものであるが、3ビット/セル以上の多値メモリに関しても同様に適用することが可能である。また、実施例1および実施例3から6で記述した方式に関しても同様に2ビット/セル以上の多値メモリに適用することが可能であることは言うまでもない。
<実施例12>
図33は、実施例10、11とは別の多値書込み方式を示したものである。図中70は読出し書込み制御回路であり、第1状態への書込みの際にはSVD1を活性化させてMOSトランジスタMVD1をON状態とし、第1の電源VD1とビット線BLとを接続するものである。同様に、第2状態への書込みの際には、SVD2を活性化させて、第2の電源VD2とビット線BLとを接続する機能ならびに、第3状態への書込みの際には、SVD3を活性化させて、第3の電源VD3とビット線BLとを接続する機能を持つ。ここで、第1の電源は第2の電源よりも電圧が高く、第2の電源は第3の電源よりも電圧が高く設定されている。例えば、第1の電源は6V、第2の電源は5V、第3の電源は4Vである。
図34は、図33の回路構成を用いた場合の書込みフローである。書込み命令ならびに書込みデータが入力されると、ビット線は書込みデータに対応した電源と接続され、所望の電位まで充電される。例えば、第1状態への書込みが選択されているメモリセルのビット線は6Vに、第2状態への書込みが選択されているメモリセルのビット線は5Vに、第3状態への書込みが選択されているビット線は4Vに、それぞれ充電される。この後、各電源とビット線との接続を断ち、ビット線をフローティング状態とする。選択ワード線を書込み電圧である12V程度まで立上げ、選択AGを0.6V程度まで立上げることにより、各ビット線に充電された電荷がメモリセルによって放電され、この際発生したホットエレクトロンが浮遊ゲートに注入される。この時、より高いしきい値状態へ設定すべきメモリセルほど、ビット線に蓄積されている電荷量が多く、浮遊ゲートへの注入電荷量も大きい。選択ワード線を立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、各状態への書込みが終了したか否かの検証を行う。この書込み動作と検証動作は、第1状態から第3状態までメモリセル全てが、それぞれ所定のしきい値電圧に到達するまで繰り返し行われる。前記、第1から第3の電源電圧値を適切に設定することにより、3状態の書込みをほぼ同時に完了することが可能である。
本方式では、3つの状態への書込みと検証を同時に行うため、必要なベリファイ回数は3回程度となる。
<実施例13>
図35は、本発明の実施例1から12によるフラッシュ不揮発メモリが取り込まれたコンピュータシステムを示し、このシステムはシステムバスを介して相互に接続されたホストCPUと、入出力装置,RAM,メモリカードとから構成されている。
メモリカードは例えばハードディスク記憶装置の置換用途として数十ギガバイトの大容量記憶のフラッシュ不揮発性メモリを含み、本発明の実施例によるフラッシュ不揮発性メモリの利点である高速書込み速度を享受するので、最終製品である記憶装置としても十分な産業的利点を有するものである。
なお、本発明は厚さの比較的薄いメモリカードに限定されるものではなく、厚さが比較的厚い場合であっても、ホストバスシステムとのインターフェースとホストシステムのコマンドを解析してフラッシュ不揮発性メモリを制御することが可能なインテリジェントなコントローラとを含むどのような不揮発性記憶装置にも適用可能なことは言うまでもない。
長期間に記憶されるデータはこの不揮発性の記憶装置に記憶される一方、ホストCPUによって処理されて頻繁に変更されるデータは揮発性メモリのRAMに格納される。
カードはシステムバスと接続されるシステムバスインターフェースを持ち、例えばATAシステムバスなどの標準バスインターフェースを可能とする。システムバスインターフェースに接続されたコントローラはシステムバスに接続されたホストやCPUや入出力装置のホストシステムからのコマンドとデータを受付ける。
コマンドがリード命令の場合は、コントローラは複数のフラッシュEEPROMの必要なひとつまたは複数をアクセスして読出しデータをホストシステムへ転送する。
コマンドがライト命令の場合は、コントローラは複数のフラッシュEEPROMの必要なひとつまたは複数をアクセスしてホストシステムからの書込みデータをその内部に格納する。この格納動作はフラッシュメモリの必要なブロックやセクタやメモリセルへのプログラム動作とベリファイ動作を含んでいる。
コマンドが消去命令の場合は、コントローラは複数のフラッシュEEPROMの必要なひとつまたは複数をアクセスして、その内部に記憶されるデータを消去する。この消去動作は、フラッシュメモリの必要なブロック,セクタまたはメモリセルへの消去動作とベリファイ動作とを含んでいる。
本発明の実施例によるフラッシュ不揮発性メモリは、1つのメモリセルにデジタルデータの1ビットを記憶させるためメモリセルに2値のしきい値電圧を持たせる技術ばかりではなく、1つのメモリセルにデジタルデータの多ビットを記憶させるためメモリセルに4値あるいはそれ以上の多値のしきい値電圧を持たせる技術にも適用可能であることは言うまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において変更可能であることは勿論である。
例えば、本発明は、不揮発性半導体記憶素子を有するメモリセルアレイ部を備えたワンチップマイクロコンピュータ(半導体装置)に適用してもよい。
本発明によれば、不揮発性半導体記憶装置の書込み速度または消去速度の向上が図れる、また、不揮発性半導体記憶装置の消費電力を低減することができる。
【図面の簡単な説明】
図1は、本発明の原理を説明するための、フラッシュメモリの断面図である。図2は、前記フラッシュメモリの書込み動作を説明するための図である。図3は、前記フラッシュメモリの課題および解決方法を説明するための図である。図4は、本発明の実施例1を説明するための回路図である。図5は、前記回路図におけるタイミング図である。図6は、実施例1を詳細に説明するためのメモリアレイ構成である。図7は、実施例1の書込み動作を説明するためのタイミング図である。図8は、実施例2の書込み動作を説明するためのタイミング図である。図9は、本発明の実施例1を説明するための回路図である。図10は、前記回路図におけるタイミング図である。図11は、実施例3の書込み動作を説明するためのタイミング図である。図12は、実施例4の書込み動作を説明するためのタイミング図である。図13は、本発明の実施例5を説明するための回路図である。図14は、前記回路図におけるタイミング図である。図15は、実施例5を実現する図13とは別の回路構成である。図16は、本発明の実施例6を説明するための、不揮発性メモリの断面図である。図17は、前記フラッシュメモリの動作電圧条件を説明するための図である。図18は、実施例6を説明するための回路図である。図19は、前記回路図におけるタイミング図である。図20は、実施例6を実現する図18とは別の回路構成である。図21は、実施例7を説明するためのしきい値分布図である。図22は、実施例7を説明する、書込み方式のフローチャートである。図23は、実施例8の書込み動作を説明するためのタイミング図である。図24は、実施例8の書込み動作を説明するためのタイミング図である。図25は、実施例1〜8の書込み方式を説明するフローチャートである。図26は、本発明の実施例9を説明する、書込み方式のフローチャートである。図27は、本発明の実施例10を説明するためのしきい値分布図である。図28は、従来の多値フラッシュメモリ書込み方式を説明するフローチャートである。図29は、本発明の実施例10を説明する書込み方式のフローチャートである。図30は、本発明の実施例10を説明するタイミング図である。図31は、本発明の実施例10を説明するタイミング図である。図32は、本発明の実施例11を説明する書込み方式のフローチャートである。図33は、本発明の実施例12を説明するための回路図である。図34は、本発明の実施例12を説明する書込み方式のフローチャートである。図35は、本発明の実施例13を説明するシステム構成図である。
Claims (15)
- 容量に蓄積しておいた電荷をメモリセルを介して放電し、その際発生するホットエレクトロンをメモリセルの電荷蓄積部に注入することにより、書込みまたは消去を行うことを特徴とする不揮発性半導体記憶装置。
- 前記電荷蓄積部が浮遊ゲートであることを特徴とする請求の範囲第1項に記載の不揮発性半導体記憶装置。
- 前記電荷蓄積部がシリコン窒化膜であることを特徴とする請求の範囲第1項に記載の不揮発性半導体記憶装置。
- 前記容量がビット線の寄生容量であることを特徴とする請求の範囲第1項に記載の不揮発性半導体記憶装置。
- 前記寄生容量の一部が前記メモリセルの拡散層のpn接合容量からなることを特徴とする請求の範囲第4項に記載の不揮発性半導体記憶装置。
- 前記電荷蓄積部に電荷を注入する際、ビット線に印加する電圧を発生させるための内部電源回路を不活性状態とすることを特徴とする請求の範囲第1項に記載の不揮発性半導体記憶装置。
- 前記書込みまたは消去の動作を複数回繰り返した後に、前記メモリセルのしきい値検証動作を行なうことを特徴とする請求の範囲第1項に記載の不揮発性半導体記憶装置。
- 前記書込みまたは消去の動作の繰り返し回数を、前記しきい値検証動作毎に増加させることを特徴とする請求の範囲第7項に記載の不揮発性半導体記憶装置。
- メモリセルを介して容量に充電し、その際発生するホットエレクトロンをメモリセルの電荷蓄積部に注入することにより、書込みまたは消去を行うことを特徴とする不揮発性半導体記憶装置。
- 前記電荷蓄積部が浮遊ゲートであることを特徴とする請求の範囲第9項に記載の不揮発性半導体記憶装置。
- 前記電荷蓄積部がシリコン窒化膜であることを特徴とする請求の範囲第9項に記載の不揮発性半導体記憶装置。
- 前記容量がビット線の寄生容量であることを特徴とする請求の範囲第9項に記載の不揮発性半導体記憶装置。
- 前記寄生容量の一部が前記メモリセルの拡散層のpn接合容量からなることを特徴とする請求の範囲第12項に記載の不揮発性半導体記憶装置。
- 前記書込みまたは消去の動作を複数回繰り返した後に、前記メモリセルのしきい値検証動作を行なうことを特徴とする請求の範囲第9項に記載の不揮発性半導体記憶装置。
- 前記書込みまたは消去の動作の繰り返し回数を、前記しきい値検証動作毎に増加させることを特徴とする請求の範囲第14項に記載の不揮発性半導体記憶装置。
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