JP2002025279A

JP2002025279A - 不揮発性半導体メモリ装置の消去方法

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Publication number: JP2002025279A
Application number: JP2000203865A
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Inventors: Yasuaki Hirano; 恭章平野
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Filing date: 2000-07-05
Publication date: 2002-01-25
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Abstract

(57)【要約】【課題】閾値電圧分布がタイトで且つ２Ｖ以下の正常
な消去を行なう。【解決手段】第１の段階では「消去パルス印加」と「ベ
リファイ」を行って、ブロック内の全メモリセルの閾値
電圧を３Ｖ以下にする。こうして、閾値電圧が負のメモ
リセルが生じないようにし、正確なベリファイを行って
ブロック内の全メモリセルを確実に消去状態にする。第
２の段階では、「消去パルス印加」を行って、最もイレー
ススローなメモリセルの閾値電圧を１.５Ｖ以下にす
る。この場合、ベリファイは行わない代りに、印加回数
を第１の段階のＮ倍にする。第３の段階では、「プログ
ラムパルス印加」と「ベリファイ」とを行い、チャネル書
き込みを行う。こうして、ブロック内の全メモリセルの
閾値電圧を確実に０.５Ｖ以上にし、全メモリセルの閾
値電圧の分布をタイトに且つ２Ｖ以下にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
メモリ装置の消去方法に関し、特にチャネルホットエレ
クトロンによる書き込み方法を用いる不揮発性半導体メ
モリ装置における消去後の閾値電圧分布を改善できる不
揮発性半導体メモリ装置の消去方法に関する。

【０００２】

【従来の技術】従来、最も一般的に用いられているフラ
ッシュメモリとして、ＥＴＯＸ(EPROMTHIN OXIDE：イン
テル社の商標)がある。このＥＴＯＸ型フラッシュメモ
リセルの模式的な断面図を図９に示す。図９から分るよ
うに、ソース１とドレイン２とソース‐ドレイン間の基
板(ウェル)３との上に、トンネル酸化膜４を介してフロ
ーティングゲート５が形成されている。さらに、上記フ
ローティングゲート５の上に、層間絶縁膜６を介してコ
ントロールゲート７が形成されている。

【０００３】上記ＥＴＯＸ型フラッシュメモリの動作原
理について述べる。表１に示すように、書き込み時に
は、上記コントロールゲート７に電圧Ｖpp(例えば１０
Ｖ)を印加し、ソース１に基準電圧Ｖss(例えば０Ｖ)を
印加し、ドレイン２に６Ｖの電圧を印加する。これによ
って、チャネル層には多くの電流が流れ、ドレイン２側
の電界が高い部分でホットエレクトロンが発生し、フロ
ーティングゲート５に電子が注入される。その結果、閾
値電圧が上昇して当該メモリセルへの書き込みが行われ
る。図１０は、書き込み状態と消去状態とにおける閾値
電圧分布を示す。図１０に示すように、書き込まれたメ
モリセルの閾値電圧は５Ｖ以上となる。

【０００４】また、消去時は、図１１に示すように、コ
ントロールゲート７に電圧Ｖnn(例えば−９Ｖ)を印加
し、ソース１に電圧Ｖpe(例えば４Ｖ)を印加し、ドレイ
ン２をオープンにして、ソース１側に電子を引き抜いて
閾値電圧を低下させる。その結果、図１０に示すよう
に、消去されたメモリセルの閾値電圧は０.５Ｖ〜３Ｖ
となる。この場合、上記ソース１から基板(ウェル)３へ
ＢＴＢＴ(Band To BandTunneling)電流が流れる。この
電流が発生すると同時にホットホールとホットエレクト
ロンとが発生する。このうち、上記ホットエレクトロン
はドレイン２に流れてしまうのであるが、上記ホットホ
ールはトンネル酸化膜４側へ引かれてトンネル酸化膜４
内にトラップされる。この現象が、一般的に、信頼性を
悪化させると言われている。

【０００５】また、読み出し時には、上記ドレイン２に
電圧１Ｖを印加し、コントロールゲート７に電圧５Ｖを
印加する。ここで、当該メモリセルが消去状態で閾値電
圧が低い場合は、当該メモリセルに電流が流れて状態
「１」と判定される。一方、当該メモリセルが書き込み状
態で閾値電圧が高い場合は、当該メモリセルに電流が流
れず状態「０」と判定される。

【０００６】上述したように、表１に示す印加電圧によ
る動作の問題点としては、上記消去時に発生するＢＴＢ
Ｔ電流によってメモリセルの信頼性が劣化することがあ
る。これを解決する方法の１つとして、消去時に、ＢＴ
ＢＴ電流が発生しないチャネル消去動作を行う方法があ
る。ここで、上述したソース１側に電子を引き抜く消去
動作を「ソースサイド消去動作」と言う。尚、チャネル消
去動作を行う場合における書き込み動作と読み出し動作
は、上述のソースサイド消去動作を行う場合と同様であ
る。

【０００７】以下、上記チャネル消去動作について説明
する。表２に、チャネル消去動作を行うＥＴＯＸ型フラ
ッシュメモリセルに対する書き込み,消去,読み出しの各
モードにおける電圧印加条件を示す。

【０００８】上記チャネル消去においては、図１２に示
すように、コントロールゲート７に電圧Ｖnn(例えば−
９Ｖ)を印加し、ソース１と第１のウェル(ｐウェル)８
とには電圧Ｖesc(例えば＋７Ｖ)を印加する。これによ
って、チャネル層とフローティングゲート５との間のト
ンネル酸化膜４に強い電界が印加され、ＦＮ(ファウラ
ー−ノルドハイム)トンネル現象によって、フローティ
ングゲート５から上記チャネル側に電子が引き抜かれて
閾値電圧が低下する。尚、書き込み状態と消去状態とに
おける閾値電圧分布は上記ソースサイド消去動作の場合
と略同じであり、図１０に示すようになる。

【０００９】この場合、上記ソース１と第１のウェル
(ｐウェル：チャネル領域)８との電位は等しいので、ソ
ース１と第１のウェル８との境界部では電界が集中せ
ず、上記ＢＴＢＴ電流は発生しない。結果として、ホッ
トホールのトラップはなく、メモリセルの信頼性は向上
するのである。

【００１０】しかしながら、上述したようなチャネル消
去を行った場合は、「Comparison ofCurrent Flash EEPR
OM Erasing Methods: Stability and How to contro
l」，IEDM Tech. Dig 1992 IDEM 92-595（文献１）に示
されているように、チャネル長のばらつきによる消去後
の閾値電圧分布のばらつきが、上記ソースサイド消去動
作時に比して大きい。したがって、チャネル消去動作を
行った場合は、消去後の閾値電圧のばらつきを抑制する
必要がある。

【００１１】これを解決する方法の１つとして、「２段
階消去法によるフラッシュメモリ消去しきい値制御」，
電気通信学会信学技報 SDM93-27 1993（文献２）で発
表されている方法がある。この方法を、図１２のメモリ
セル構造に適用すると、その印加電圧波形は図１３に示
すようになる。図１３から分るように、上記２段階消去
法は第１の段階と第２の段階との２段階からなる。上記
第１の段階においては、コントロールゲート７に電圧Ｖ
nn(例えば−９Ｖ)を印加し、ソース１及び第１のウェル
(チャネル領域)８に電圧Ｖesc(例えば＋７Ｖ)を印加す
る。また、第２の段階においては、コントロールゲート
７に電圧Ｖpcg(例えば１０Ｖ)を印加し、ソース１およ
び第１のウェル(チャネル領域)８に電圧Ｖpsc(例えば−
７Ｖ)を印加する。上記第１の段階の動作は、図１２に
示す通常のチャネル消去動作と同じであり、消去によっ
て閾値電圧を低下させる動作である。一方、上記第２の
段階の動作は、図１４に示すように、チャネル層１０か
らフローティングゲート５に電子を注入して、閾値電圧
を高める動作である。つまり、若干の書き込みを行うこ
とによって、メモリセルの閾値電圧のばらつきを低減す
るのである。以下、図１４に示す書き込み動作を「チャ
ネル書き込み動作」という。

【００１２】上記２段階消去動作における閾値電圧分布
の変化を図１５に示す。図１５と、図１０に示す通常の
チャネル消去動作における閾値電圧分布の変化とを比較
すると、２段階消去法では消去状態の閾値電圧分布の広
がりが狭くタイトであることが分る。すなわち、上記２
段階消去法は、消去後の閾値電圧分布をタイトにするの
に有効な方法であると言える。

【００１３】以下、図１５に示す現象のメカニズムを、
図１６および図１７とＦＮトンネル電流のモデル式を用
いて説明する(詳細は文献２を参照)。ＦＮトンネル電流
Ｊ_FNは式(１) で表わされる。但し、ｑは単位電荷量,ｍは電子の質量,
Ｅは酸化膜に加わる電界強度,ｈはプランク定数,φは障
壁の高さ,ｍ'はトンネル酸化膜４中の電子の有効質量で
ある。

【００１４】上記フラッシュメモリにおいて、ＦＮトン
ネル現象を用いる場合、フローティングゲート５とチャ
ネル領域との電荷のやり取りは式(１)の電流式で表わす
ことができ、消去後および書き込み後の閾値電圧のばら
つきは、このＦＮトンネル電流Ｊ_FNのばらつきに依存す
る。したがって、このＦＮトンネル電流Ｊ_FNのばらつき
が大きい程消去や書き込み後の閾値電圧の分布がばらつ
くことを示している。

【００１５】また、図１６は、図９に示すメモリセル構
造(チャネルを基板３上に形成)に対する上記チャネル消
去動作時のエネルギーバンドギャップの状態を示す。ま
た、図１７は、図９に示すメモリセル構造に対する上記
チャネル書き込み動作時のエネルギーバンドギャップの
状態を示す。夫々、フローティングゲート５のエネルギ
ー障壁(高さφ_FG)または基板３のエネルギー障壁(高さ
φ_sub)を電子がトンネリングして電子の放出および注入
が行なわれる。すなわち、式(１)中のφは、チャネル消
去時はφ_FGであり、チャネル書き込み時はφ_subであ
る。文献２には、それらの具体的値は φ_FG＝２.３〜２.９５(実験値) φ_sub＝２.７〜２.８(実験値) であり、このようにエネルギー障壁の高さφとばらつき
の程度とが異なる理由が述べられている。それによる
と、フローティングゲート５はポリシリコンで形成され
ているため、フローティングゲート５とトンネル酸化膜
４との界面では粒界位置にリン原子が偏析してエネルギ
ー障壁の高さφ_FGを低下させる。その結果、閾値電圧が
ばらつくのである。これに対して、基板３では、エネル
ギー障壁の高さφ_subの低下は起きない。したがって、
上記閾値電圧のばらつきは小さいのである。

【００１６】以上のことから、上述した２段階消去にお
いては、閾値電圧のばらつきが大きいチャネル消去を行
った後に、閾値電圧のばらつきが小さいチャネル書き込
みを行うので、閾値電圧をタイトに制御できるのであ
る。

【００１７】

【発明が解決しようとする課題】しかしながら、上記従
来の２段階消去によるＥＴＯＸ型フラッシュメモリセル
の消去方法には、以下のような問題がある。すなわち、
文献２に開示されている２段階消去は、数百Ｋビットの
レベルのフラッシュメモリに対するものであり、実際の
フラッシュメモリＬＳＩ(大規模集積回路)に適応するた
めには、閾値電圧検証動作が必要となる。

【００１８】図１８に、従来のフラッシュメモリＬＳＩ
に適用される通常の消去動作のアルゴリズムを示す。一
般的に、消去動作はブロック単位で行われる。消去動作
がスタートすると、ステップＳ1で、消去前プログラム
が行なわれる。その結果、消去対象のブロック内におけ
るメモリセルの閾値電圧が総て５Ｖ以上になる。ステッ
プＳ2で、消去対象ブロック内の全メモリセルに消去パ
ルスが印加される。ここで、上記消去パルスの印加条件
は表２に示す通りであり、コントロールゲート７には電
圧Ｖnn(例えば−９Ｖ)が印加され、ソース１およびチャ
ネル領域には電圧Ｖesc(例えば＋７Ｖ)が印加されて、
閾値電圧が３Ｖ以下まで低下される。ステップＳ3で、
消去すべきブロック内のメモリセルの閾値電圧が全て３
Ｖ以下になったかを検証する閾値電圧検証(ベリファイ)
が行われる。ステップＳ4で、上記閾値電圧検証の結
果、全ビット(メモリセル)の閾値電圧が３Ｖ以下である
か否かが判別される。その結果、全ビットが３Ｖ以下で
なければステップＳ2にリターンして消去パルスの印加
が繰り返される。一方、全ビットの閾値電圧が３Ｖ以下
であれば、当該ブロックに対する消去動作を終了する。
こうして、全ビットの閾値電圧が３Ｖ以下になるまで、
消去パルスの印加とベリファイとを交互に行って消去動
作を行うのである。このような消去方法は、特開平９‐
３２０２８２号公報にも開示されている。

【００１９】次に、図１８に示すフラッシュメモリＬＳ
Ｉに対する通常の消去動作に、上記２段階消去法を適用
した場合について述べる。図１９に、上記通常の消去動
作に２段階消去法を適用した場合のアルゴリズムを示
す。この場合、２段階消去時の最終的な閾値分布の目標
は、図１５に示すように０.５Ｖ〜２Ｖの範囲である。

【００２０】ステップＳ11で、消去前プログラムが行な
われて、消去対象ブロック内の全メモリセルの閾値電圧
が５Ｖ以上になる。ステップＳ12で、消去パルスが印加
される(第１の段階)。ステップＳ13で、閾値電圧検証
(ベリファイ)が行われる。ステップＳ14で、閾値電圧検
証の結果、全ビットの閾値電圧が１.５Ｖ以下であるか
否かが判別される。その結果、全ビットが１.５Ｖ以下
であればステップＳ15に進み、そうでなければステップ
Ｓ12にリターンして消去パルスの印加が繰り返される。
こうして、当該ブロック内の全メモリセルの閾値電圧が
１.５Ｖ以下であると判別されるまで消去パルスの印加
とベイファイとが繰り返される。

【００２１】ステップＳ15で、プログラムパルスが印加
される(上記第２の段階)。ステップＳ16で、閾値電圧検
証(ベリファイ)が行われる。ステップＳ17で、閾値電圧
検証の結果、全ビットの閾値電圧が０.５Ｖ以上である
か否かが判別される。その結果、全ビットが０.５Ｖ以
上でなければステップＳ15にリターンしてプログラムパ
ルスの印加が繰り返される。一方、全ビットが０.５Ｖ
以上であれば、当該ブロックに対する消去動作を終了す
る。こうして、全ビットの閾値電圧が０.５Ｖ以上にな
るまで、プログラムパルスの印加とベリファイとを交互
に行って消去動作を行うのである。

【００２２】以下、図１９に示す消去動作の問題につい
て述べる。図２０に、ＮＯＲタイプフラッシュメモリに
おける１本のビット線ＢＬに接続されたメモリセルアレ
イの概略を示す。Ｍ０,Ｍ１,Ｍ２,Ｍ３はメモリセルで
あり、メモリセルアレイを構成している。各メモリセル
Ｍ０,Ｍ１,Ｍ２,Ｍ３のドレインは、共通にビット線Ｂ
Ｌに接続されている。一方、ソースは、共通ソース線Ｓ
に接続されいる。そして、これらのメモリセルＭ０,Ｍ
１,Ｍ２,Ｍ３は同一のブロックに属しており、一括して
消去されるものとする。また、メモリセルＭ０のコント
ロールゲートはワード線ＷＬ０に接続されている。以
下、同様に、各メモリセルＭ１,Ｍ２,Ｍ３のコントロー
ルゲートはワード線ＷＬ１,ＷＬ２,ＷＬ３に接続されて
いる。

【００２３】上記ビット線ＢＬは、センスアンプＳＡの
一方の入力端子に接続されている。また、センスアンプ
ＳＡの他方の入力端子には、参照電圧Ｖrefが入力され
ている。そして、センスアンプＳＡは、参照電圧Ｖref
に対してビット線ＢＬの電位が高いか低いかを判定し、
判定結果を表す電圧Ｖoutを出力端子から出力するので
ある。

【００２４】尚、図２０は、消去時のベリファイ動作を
説明するためのものであり、簡略化して表現している。
実際は、メモリセルＭに対して書き込みや読み出しを行
うために，ビット線ＢＬには、書き込み電圧や読み出し
電圧を印加する電圧供給回路が接続されている。また、
消去時にはビット線ＢＬをハイインピーダンス状態にす
る手段も必要である。何れも、図２０においては省略し
ている。

【００２５】図２０において、先ず、ブロック内のメモ
リセルＭ０〜Ｍ３に対して、図１９の消去動作アルゴリ
ズムに従って、消去前プログラム(消去前書き込み)が行
われる。そして、メモリセルＭ０〜Ｍ３の閾値電圧が５
Ｖ以上に設定される。次に、消去パルスが印加された後
にベリファイが行われ、全メモリセルＭ０〜Ｍ３の閾値
電圧が１.５Ｖ以下になったかが検証される。以後、消
去パルスの印加とベリファイとが繰り返され、ブロック
内の全メモリセルＭ０〜Ｍ３の閾値電圧が１.５Ｖ以下
になれば消去動作の第１の段階を終了する。以上の動作
によって、図１５における第１の段階後の状態に示され
る閾値電圧分布になるはずである。

【００２６】ところが、上記メモリセルＭの消去特性に
はばらつきがあり、同じ消去パルスを印加しても早く閾
値電圧が引き下げられるメモリセル(イレースファース
トメモリセル)と、遅く閾値電圧が引き下げられるメモ
リセル(イレーススローメモリセル)とが、同一ブロック
内に混在することになる。ここで、図２０におけるメモ
リセルＭ３は最もイレースファーストなメモリセルであ
り、メモリセルＭ０は逆に最もイレーススローなメモリ
セルであると仮定する。

【００２７】図１５から分かるように、上記第１の段階
によってブロック内で一括消去されたメモリセルＭの閾
値電圧の分布幅は約２.５Ｖである。したがって、第１
の段階において消去パルスを１回あるいは複数回印加し
た結果、最もイレーススローなメモリセルＭ０の閾値電
圧が２.３Ｖに到達したとすると、最もイレースファー
ストなメモリセルＭ３の閾値電圧は−０.２Ｖ(＝２.３
Ｖ−２.５Ｖ)と負の閾値電圧を持つことになる。

【００２８】次に、この状態でベリファイを行うことに
なるが、ベリファイ時にはワード線ＷＬが順次選択さ
れ、選択されたワード線ＷＬには１.５Ｖが印加される
一方選択されないワード線ＷＬには０Ｖが印加される。
ここで、本来は、ワード線ＷＬ０が選択されて１.５Ｖ
が印加され、非選択のワードＷＬ１〜ＷＬ３に０Ｖが印
加されると、上述のごとくメモリセルＭ０の閾値電圧は
２.３Ｖであるためセル電流は流れず、センスアンプＳ
Ａの出力電圧ＶoutからメモリセルＭ０の閾値電圧は１.
５Ｖ以上であると判定されるはずである。

【００２９】ところが、実際には、上記メモリセルＭ３
の閾値電圧は−０.２Ｖになっているため、ワード線Ｗ
Ｌ３は非選択(印加電圧０Ｖ)であるにも拘らずセル電流
が流れてしまう。そのために、メモリセルＭ０の閾値電
圧は２.３Ｖであるにも拘らず、１.５Ｖ以下であると間
違って判定されてしまうことになる。その結果、第１の
段階が終了したと誤判定される。

【００３０】この場合には、上記閾値電圧が２.３Ｖの
メモリセルＭ０が残っている状態で第２の段階に移行し
て、プログラムパルスが印加されることになる。その結
果、第２の段階後において、閾値電圧が２Ｖ以上のメモ
リセルＭが存在することになり、正常な消去ができない
ことになる。尚、正常な２段階消去が行なわれた場合に
は、閾値電圧の分布は０.５Ｖ〜２Ｖの範囲内にあり、
同一ブロック内の全メモリセルＭ０〜Ｍ３の閾値電圧は
２Ｖ以下となる。

【００３１】そこで、この発明の目的は、閾値電圧分布
がタイトで且つ２Ｖ以下である正常な消去を行なうこと
ができる不揮発性半導体メモリ装置の消去方法を提供す
ることにある。

【００３２】

【課題を解決するための手段】上記目的を達成するた
め、この発明は、制御ゲート,浮遊ゲート,ドレインおよ
びソースを有して電気的に情報の書き込みおよび消去が
可能な浮遊ゲート電界効果トランジスタが基板あるいは
ウェル上にマトリクス状に配置され,行方向に配列され
た各浮遊ゲート電界効果トランジスタの制御ゲートに接
続された複数の行線と,列方向に配列された各浮遊ゲー
ト電界効果トランジスタのドレインに接続された複数の
列線を有すると共に,ブロックを構成する各浮遊ゲート
電界効果トランジスタのソースが共通に接続された不揮
発性半導体メモリ装置の消去方法であって、上記消去
は、上記ブロック単位で,ＦＮトンネル現象を用いて行
なわれると共に、上記ブロック内の全浮遊ゲート電界効
果トランジスタの閾値電圧を,零よりも高く且つ消去状
態である第１所定電圧以下の電圧まで低下させる第１の
段階と,上記閾値電圧を上記第１所定電圧よりも低い第
２所定電圧以下の電圧まで低下させる第２の段階と,上
記閾値電圧を零よりも高い電圧まで高める第３の段階を
備えていることを特徴としている。

【００３３】上記構成によれば、消去に際して、先ず、
第１の段階で、ブロック内の全浮遊ゲート電界効果トラ
ンジスタの閾値電圧が、零よりも高く且つ消去状態であ
る第１所定電圧以下の電圧まで低下される。その際に、
各閾値電圧は零よりも高くなっているため、ドレインが
同一列線に接続されると共にソースが共通に接続された
複数の浮遊ゲート電界効果トランジスタに対しても、ベ
リファイ動作によって全閾値電圧が消去状態になったこ
とを正確に検証することが可能になる。また、第２の段
階で、上記閾値電圧が上記第１所定電圧よりも低い第２
所定電圧以下の電圧まで十分に低下される。したがっ
て、次の第３の段階において、上記閾値電圧が零よりも
高い電圧まで高められることによって、上記閾値電圧分
布がタイトで且つ２Ｖ以下である正常な消去を行なうこ
とが可能になる。

【００３４】その際に、上記第２の段階においては、既
に上記第１の段階において全閾値電圧が消去状態になっ
ているので、上記ベリファイ動作は省略することが可能
になる。したがって、イレースファーストな浮遊ゲート
電界効果トランジスタの閾値電圧が負の温度まで低下さ
れたとしても、従来のような上記ベリファイに伴う誤判
定の問題は生じない。

【００３５】また、この発明の不揮発性半導体メモリ装
置の消去方法では、上記第１の段階に、上記閾値電圧を
低下させるための第１消去パルスの印加動作と、低下さ
れた閾値電圧の検証を行なうためのベリファイ動作を含
むことが望ましい。

【００３６】上記構成によれば、上記各浮遊ゲート電界
効果トランジスタに第１消去パルスが印加される毎に上
記ベリファイ動作が行われ、各閾値電圧が上記第１所定
電圧以下の電圧になったと確認されるまで、上記第１消
去パルスの印加が繰り返される。

【００３７】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記ベリファイ動作時に用いられる参
照電圧を、上記消去によって最終的に得られる上記閾値
電圧の分布の上限電圧よりも高い電圧にすることが望ま
しい。

【００３８】上記構成によれば、上記第１の段階におい
て、上記閾値電圧の分布の上限電圧が本消去動作によっ
て最終的に得られる上記閾値電圧分布の上限電圧よりも
高く設定されることによって、下限電圧が負の電圧にな
らないように設定される。こうして、ドレインが同一列
線に接続されると共にソースが共通に接続された複数の
浮遊ゲート電界効果トランジスタに対する上記ベリファ
イ動作が正確に行われる。

【００３９】また、この発明の不揮発性半導体メモリ装
置の消去方法では、上記第２の段階に、上記閾値電圧を
低下させるための第２消去パルスの印加動作を含み、低
下された閾値電圧の検証を行なうためのベリファイ動作
は含まないことが望ましい。

【００４０】上記構成によれば、上記第２の段階では、
上記第１の段階で低下された上記閾値電圧が、第２消去
パルスの印加によって更に低下される。そのため、イレ
ースファーストな浮遊ゲート電界効果トランジスタの閾
値電圧が負の温度まで低下されたとしても、従来のよう
な上記ベリファイに伴う誤判定の問題は生じない。

【００４１】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第２消去パルスの印加回数を上記
第１消去パルスの印加回数のＮ(正の整数)倍とし、上記
第２の段階終了後における上記閾値電圧を,上記消去に
よって最終的に得られる上記閾値電圧の分布の上限電圧
よりも低い電圧にすることが望ましい。

【００４２】上記構成によれば、上記第２の段階におい
ては、上記第１消去パルスのＮ倍の回数の第２消去パル
スが印加されて、上記閾値電圧が本消去動作によって最
終的に得られる上記閾値電圧分布の上限電圧よりも低く
設定される。その際に、上記Ｎの値を最適に選定するこ
とによって、ベリファイ動作を行わなくとも、上記閾値
電圧が、次の第３の段階で上記閾値電圧が高められた際
に所望の閾値電圧分布になるように設定される。

【００４３】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第１消去パルスの印加回数をｉと
して、上記第２消去パルスの合計印加時間を上記第１消
去パルスのパルス幅の(ｉ×Ｎ)倍にすることが望まし
い。

【００４４】上記構成によれば、上記第２の段階におい
て、上記第１消去パルスのＮ倍の回数の第２消去パルス
が印加された場合と同じ効果が得られる。

【００４５】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第２の段階におけるパルスの合計
印加時間を、１つ若しくは複数の第２消去パルスのパル
ス幅で分割することが望ましい。

【００４６】上記構成によれば、上記第２の段階におい
て、上記パルスの合計印加時間の分割数を少なくするこ
とによって、上記第２消去パルスの印加回数が少なくな
り、ウェル電圧,ソース電圧およびゲート電圧の充放電
による時間と消費電力との無駄が解消される。

【００４７】また、この発明の不揮発性半導体メモリ装
置の消去方法では、上記第３の段階に、上記閾値電圧を
高めるための書き込みパルスの印加動作と、上昇された
閾値電圧の検証を行なうためのベリファイ動作を含むこ
とが望ましい。

【００４８】上記構成によれば、上記各浮遊ゲート電界
効果トランジスタに書き込みパルスが印加される毎に上
記ベリファイ動作が行われ、各閾値電圧が零よりも高い
電圧になったと確認されるまで上記書き込みパルスの印
加が繰り返される。

【００４９】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記ベリファイ動作時に用いられる参
照電圧を、上記消去によって最終的に得られる上記閾値
電圧の分布の下限電圧にすることが望ましい。

【００５０】上記構成によれば、上記第３の段階におい
て、上記閾値電圧の分布の下限電圧が、本消去動作によ
って最終的に得られる上記閾値電圧分布の下限電圧以上
になるように正確に設定される。

【００５１】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第１消去パルスおよび第２消去パ
ルスの少なくとも一方におけるパルス電圧の絶対値を、
印加される毎に、所定電圧の絶対値ずつ高めるように成
すことが望ましい。

【００５２】上記構成によれば、上記消去パルスのパル
ス電圧の絶対値が、印加される毎に所定電圧の絶対値ず
つ高められる。したがって、一定電圧の消去パルスを印
加する場合に比して、上記閾値電圧が所定電圧まで低下
される時間、延いては消去時間が短縮される。

【００５３】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第１消去パルスおよび第２消去パ
ルスのパルス電圧の絶対値が,印加される毎に高められ
るようになっており、上記第２の段階で最初に印加され
る第２消去パルスのパルス電圧の絶対値を,上記第１の
段階で最後に印加された第１消去パルスのパルス電圧の
絶対値に上記所定電圧の絶対値を加算した値にすること
が望ましい。

【００５４】上記構成によれば、上記第１の段階から第
２の段階まで同一手順を繰り返す簡単な処理で、上記各
閾値電圧が上記第２所定電圧以下の電圧まで低下される
時間が短縮される。

【００５５】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第１の段階および第２の段階にお
ける上記閾値電圧の低下を、上記ブロック内の全浮遊ゲ
ート電界効果トランジスタの上記浮遊ゲートからチャネ
ル側に電子を引き抜くことによって行うことが望まし
い。

【００５６】上記構成によれば、上記第１の段階および
第２の段階では、所謂チャネル消去が行われる。したが
って、上記浮遊ゲートからソース側に電子を引抜く所謂
ソースサイド消去を行う場合のように、ソース‐ウェル
間に発生するＢＴＢＴ電流に起因するホットホールのト
ラップは発生せず、上記浮遊ゲート電界効果トランジス
タでなるメモリセルの信頼性が向上される。

【００５７】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第３の段階における上記閾値電圧
の上昇を、上記ブロック内の全浮遊ゲート電界効果トラ
ンジスタの上記浮遊ゲートにチャネル側から電子を注入
することによって行なうことが望ましい。

【００５８】上記構成によれば、上記第１の段階および
第２の段階におけるチャネル消去によって生じた上記閾
値電圧分布のばらつきが、上記第３の段階で上記チャネ
ル側から浮遊ゲートに電子を注入する所謂チャネル書き
込みが行われることによって低減される。こうして、上
記閾値電圧分布をタイトにする消去が行われる。

【００５９】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。図１は、本実施の形態におけ
る不揮発性半導体メモリ装置の消去方法が適用されるフ
ラッシュメモリ装置のブロック図である。このフラッシ
ュメモリ装置は、通常のフラッシュメモリ装置に対し
て、パルス回数カウンタが付加されている点において異
なる。このパルス回数カウンタ１１は、後に詳述する
が、消去動作時における上記第１の段階で制御回路１２
から出力される消去パルス用信号ＥＳＰやリセット信号
に基づいて印加された消去パルスの回数をカウントし、
そのカウント結果を制御回路１２に出力するものであ
る。尚、１３はメモリセルアレイである。１４は、制御
回路１２からの制御信号を受けて各ビット線に電圧を印
加する駆動回路を含むＹデコーダと各ビット線に接続さ
れたセンスアンプとが搭載されたソースドライバであ
る。１５は、制御回路１２からの制御信号を受けて各ワ
ード線に印加する駆動回路を含むＸデコーダが搭載され
たゲートドライバである。１６は、制御回路１２からの
上記制御信号を、書き込みや消去や読み出し用の電圧
(例えば、１０Ｖ)にレベル変換して出力するレベルシフ
タである。１７は、共通ソース線を選択するソーススイ
ッチである。

【００６０】本実施の形態のフラッシュメモリ装置にお
ける書き込み,消去,読み出しの各モードにおける印加電
圧条件は、表３に示す通りである。

【００６１】上記メモリセルアレイ１３を構成する各メ
モリセルの構造は、図１２に示すような第１のウェル
(ｐウェル)と第２のウェル(ｎウェル)との２重ウェル構
造である(一般に、このような構造をトリプルウェル構
造と呼ぶ)。表３に示すように、消去(第１の段階)で
は、メモリセルのコントロールゲートにワード線を介し
て電圧Ｖnn(例えば−９Ｖ)が印加され、ソースと第１の
ウェル(チャネル領域)に電圧Ｖerc(例えば＋７Ｖ)が印
加される。その際に、第１の段階での消去はチャネル消
去であるため、ドレインはオープンにしてブロック内を
一括して消去する。

【００６２】図２に、図１に示すフラッシュメモリ装置
によって実行される消去動作のアルゴリズムを示す。以
下、図２に従って、本実施の形態における消去動作につ
いて詳細に説明する。ステップＳ21で、上記パルス回数
カウンタ１１のカウント値ｉが、制御回路１２からのリ
セット信号によって「０」に初期化される。ステップＳ22
で、消去対象ブロック内の全メモリセルに対して、消去
前プログラムが行われる。その結果、全メモリセルの閾
値電圧が５Ｖ以上になる。

【００６３】ステップＳ23で、消去対象ブロック内の全
メモリセルに対して消去パルスが印加される(第１の段
階)。ここで、上記消去パルスとは、コントロールゲー
ト印加パルス,ソース印加パルス及び第１のウェル印加
パルスの総称である。ステップＳ24で、パルス回数カウ
ンタ１１のカウント値ｉがインクリメントされる。ステ
ップＳ25で、閾値電圧の検証が行われる。ステップＳ26
で、上記閾値電圧検証の結果、消去対象ブロック内の全
メモリセルの閾値電圧が３Ｖ以下であるか否かが判別さ
れる。その結果、全メモリセルが３Ｖ以下であればステ
ップＳ27に進み、そうでなければステップＳ23にリター
ンして消去パルスの印加が繰り返される。こうして、当
該ブロック内の全メモリセルの閾値電圧が３Ｖ以下であ
ると判別されるまで消去パルスの印加とベイファイとが
繰り返されて、当該ブロック内の全メモリセルの閾値電
圧を３Ｖ以下にする。

【００６４】ここで、上記第１の段階におけるメモリセ
ルに対する閾値電圧の検証レベルを３Ｖに設定したの
は、次の理由による。すなわち、上述したごとく、図２
０に示すようなＮＯＲタイプフラッシュメモリにおいて
は、同一ビット線ＢＬにドレインが接続される一方共通
ソース線Ｓにソースが接続されたメモリセルＭ０,Ｍ１,
Ｍ２,Ｍ３の中に一つでも閾値電圧が負のメモリセルが
あると、セル電流が流れてしまうために正常なベリファ
イを行うことができない。一方において、メモリセルの
消去特性から閾値電圧の分布幅は２.５Ｖとなる。した
がって、検証レベルを３Ｖに設定しておけば、最もイレ
ースファーストなメモリセルの閾値電圧でも負の値を取
らないようにできる。そうすれば、同一ビット線ＢＬお
よび共通ソース線Ｓに接続された複数のメモリセルに対
する正常なベリファイを行うことができるのである。

【００６５】尚、本実施の形態においては検証レベルを
３Ｖに設定しているが、特にこれに限定されるものでは
なく、閾値電圧のばらつき等メモリセルの消去特性を勘
案して適宜変更しても差し支えない。

【００６６】図３に、上記メモリセルの消去特性を示
す。本フラッシュメモリ装置で消去の際に用いられる消
去パルスの幅を１０msとすれば、最もイレーススローな
メモリセルの閾値電圧が３Ｖ以下になるためには全印加
時間が２０ms必要であり、２回の消去パルス(合計印加
時間＝２０ms)印加が必要であることが分かる。したが
って、この場合における上記第１の段階での消去パルス
印加回数は２となる。つまり、ステップＳ27において
は、パルス回数カウンタ１１のカウント値ｉは、通常で
は「２」となるのである。

【００６７】こうして、第２の段階に移行する。ステッ
プＳ27で、消去パルスが印加される(第２の段階)。その
場合における印加回数は、上記第１の段階における上記
カウント値ｉのＮ倍(例えば７倍：メモリセルの構造や
カップリング比等によって異なる)である。尚、本例の
場合には、上述のごとく、カウント値ｉは「２」となって
いるので、既に、２０ms(＝１０ms×２)だけ消去パルス
が印加されている。そして、第２の段階において印加す
る消去パルスの回数は１４(２×７)回であり、第１,第
２の段階での総パルス印加時間はｌ６０msとなる。した
がって、図３から、最もイレーススローなメモリセルで
も閾値電圧が所望の１.５Ｖになっていることが分る。
そこで、第２の段階の消去では、ベリファイを行わず、
消去パルスの(ｉ×Ｎ)回の印加で終了するのである。
尚、表３に示すように、第２の段階における印加電圧条
件は、第１の段階と同一である。

【００６８】ここで、Ｎの値は、メモリセルの構造やカ
ップリング比やメモリセルの消去特性等を勘案して、第
１,第２の段階での総パルス印加時間が、イレーススロ
ーなメモリセルも含めて消去対象ブロック内の全メモリ
セルの閾値電圧が１.５Ｖ以下になるように決めればよ
い。

【００６９】その場合、上述のごとく、上記閾値電圧分
布の幅は２.５Ｖであるために、イレースファーストな
メモリセルの閾値電圧は負の閾値電圧値となる。しかし
ながら、第２の段階においてはベリファイを行わないの
で、閾値電圧が負のメモリセルがあると正常なベリファ
イを行うことができないという不都合は起きないのであ
る。

【００７０】こうして、第３の段階に移行する。ステッ
プＳ28で、プログラムパルスが印加される。ここで、上
記プログラムパルスとは、コントロールゲート印加パル
ス,ソース印加パルスおよび第１のウェル印加パルスの
総称である。この第３の段階では、若干の書き込みを行
うことでメモリセルの閾値電圧を高めて、ブロック内の
メモリセルにおける閾値電圧のばらつきを抑制して閾値
電圧の分布幅を狭くするのである。すなわち、チャネル
書き込みを行うのである。尚、その場合における印加電
圧条件は表３に示す通りであり、コントロールゲートに
はワード線を介して電圧Ｖpcg(例えば、１０Ｖ)が印加
され、ソースと第１のウェル(チャネル領域)には電圧Ｖ
psc(例えば、−７Ｖ)が印加される。一方、ドレインは
オープン状態である。これによって、ブロック内のメモ
リセルに一括して書き込みを行う。こうして、フローテ
ィングゲートにチャネル領域から電子が注入されて閾値
電圧が若干高められる。

【００７１】ステップＳ29で、上記閾値電圧の検証が行
われる。ステップＳ30で、上記閾値電圧検証の結果、消
去対象ブロック内の全ビット(メモリセル)の閾値電圧が
０.５Ｖ以上であるか否かが判別される。その結果、全
メモリセルが０.５Ｖ以上でなければステップＳ28にリ
ターンしてプログラムパルスの印加が繰り返される。一
方、全メモリセルが０.５Ｖ以上であれば、当該ブロッ
クに対する消去動作を終了する。こうして、全メモリセ
ルの閾値電圧が０.５Ｖ以上になるまでプログラムパル
スの印加とベイファイとを交互に行うのである。

【００７２】図４に、本実施の形態における消去動作時
の各段階での閾値電圧変化の状態を示す。図４から分る
ように、第１,第２の段階後では２.５Ｖの範囲でばらつ
いていた閾値電圧が、第３の段階後では１.５Ｖの範囲
内に収まる。このように、上記チャネル書き込みによっ
て閾値電圧がタイトになる理由については、従来の技術
で述べた通りである。

【００７３】このように、本実施の形態においては、フ
ラッシュメモリ装置にパルス回数カウンタ１１を設け
て、消去動作時における上記第１の段階で印加された消
去パルスの回数をカウントするようにする。そして、第
１の段階では「消去パルス印加」と「ベリファイ」とを行っ
て、消去対象ブロック内の全メモリセルの閾値電圧を３
Ｖ以下にする。こうして、全メモリセルの閾値電圧を消
去レベルである３Ｖ以下にすることと、同一ブロック内
に閾値電圧が負であるメモリセルを生じさせないことと
を両立させて、正確なベリファイを行って当該ブロック
内の全メモリセルを確実に消去状態にするのである。

【００７４】さらに、第２の段階では、「消去パルス印
加」を行って、最もイレーススローなメモリセルの閾値
電圧を１.５Ｖ以下にする。この場合には、イレースフ
ァーストなメモリセルの閾値電圧は負になるためベリフ
ァイは行わないのである。その代わり、上記第１の段階
での消去パルス印加回数のＮ倍の消去パルスを印加する
ことによって、全メモリセルの閾値電圧を確実に１.５
Ｖ以下にするのである。その場合の整数値Ｎは、図３と
消去パルスのパルス幅とから予め求めておく。

【００７５】さらに、第３の段階では、「プログラムパ
ルス印加」と「ベリファイ」とでチャネル書き込みを行
い、消去対象ブロック内の全メモリセルの閾値電圧を確
実に０.５Ｖ以上にする。こうして、全メモリセルの閾
値電圧の分布をタイトに且つ２Ｖ以下にするのである。

【００７６】すなわち、本実施の形態によれば、従来の
２段消去法では一つの段階で行っていたチャネル消去
を、上記第１の段階と第２の段階との二つの段階で行う
ことによって、同一ブロック内の全メモリセルの閾値電
圧を確実に１.５Ｖ以下にすることができる。したがっ
て、従来通りのチャネル書き込みによって、閾値電圧分
布がタイトで且つ２Ｖ以下である正常な消去を行なうこ
とができるのである。

【００７７】＜第２実施の形態＞上記第１実施の形態に
おいては、上記第２の段階で消去パルスを印加する際に
は、第１の段階での消去パルス印加回数ｉのＮ倍(例え
ば７倍)を印加している。ところが、その場合は、１回
の消去パルス印加毎にウェル電圧,ソース電圧およびゲ
ート電圧の充放電を行なうことになる。第１実施の形態
の場合、パルス印加回数は１４回であるから１４回充放
電を繰り返すことになる。そして、この充放電は、消費
電力の点と充放電に要する時間の点から非常に無駄であ
る。本実施の形態は、そのような無駄を無くす場合の例
である。

【００７８】図５に、本実施の形態における消去動作の
アルゴリズムを示す。図５に示すアルゴリズムの基本構
成は、第１実施の形態における図２に示す消去動作のア
ルゴリズムと同じである。但し、本実施の形態における
アルゴリズムは、上記第２の段階に内容において、上記
第１実施の形態とは異なる。

【００７９】因みに、上記第１の段階の消去(ステップ
Ｓ33)では、パルス幅Ｔsが１０msの消去パルスを回数ｉ
だけ印加して、合計印加時間を、最もイレーススローな
メモリセルの閾値電圧が３Ｖになる印加時間である２０
msにする。従って、通常は、第１の段階を終了した時点
でパルス回数カウンタ１１のカウント値ｉは「２」とな
る。

【００８０】次に、本実施の形態での特徴である第２の
段階での消去(ステップＳ37)を行うのであるが、第２の
段階では、第１の段階での消去パルスとは異なるパルス
幅の消去パルスを印加するのである。ここで、第１実施
の形態の場合と同様に、第１の段階と同じパルス幅Ｔs
(＝１０ms)の消去パルスを第１の段階での印加回数ｉ
（＝２)のＮ(＝７)倍回印加するとすると、第２の段階
における消去パルスの合計印加時間はＴsの(ｉ×Ｎ)倍
となる。つまり、１０ms×(２×７)＝１４０msとなり、
図３から、最もイレーススローなメモリセルの閾値電圧
でも１.５Ｖにできることが分る。そして、その場合、
合計印加時間が１４０msであればその印加回数は問わな
い。

【００８１】そこで、本実施の形態では、上記消去パル
スのパルス幅Ｔsを上記第１の段階の１０msよりも広く
して、印加回数の低減を図るのである。ここで、第２の
段階での印加回数Ｎは、Ｎ＝１４０ms/Ｔs'で表され
る。尚、Ｔs'は第２の段階でのパルス幅である。その結
果、パルス幅Ｔs'が１４０msの消去パルスを印加すれば
１回の印加で、第１実施の形態における第２の段階と同
様に、消去対象ブロック内の全メモリセルの閾値電圧を
１.５Ｖ以下にできる。その場合、ベリファイは第１実
施の形態と同様に行わない。また、パルス幅Ｔs'が７０
msの消去パルスを印加すれば印加回数は２回となる。
尚、パルス幅Ｔs'と印加回数Ｎとの選択は、回路構成等
を勘案して実現し易い値を選択すればよい。

【００８２】本実施の形態における第３の段階は、第１
実施の形態の場合と同じであり、表３の印加電圧条件で
チャネル書き込みを行う。その結果、同一ブロック内の
全メモリセルの閾値分布は０.５Ｖ〜２Ｖの範囲とタイ
トになる。同時に、閾値電圧分布が２Ｖ以下となり、正
常な消去動作を行なうことができるのである。

【００８３】上述したように、本実施の形態によれば、
第１実施の形態の場合と同様に、チャネル消去を上記第
１の段階と第２の段階との二つの段階で行うことによっ
て、閾値電圧分布がタイトで且つ２Ｖ以下である正常な
消去を行なうことができるのである。

【００８４】さらに、上記第２の段階における消去パル
スの印加回数を、上記第１実施の形態の場合よりも少な
くでき、充放電による時間と消費電力との無駄を解消す
ることができるのである。

【００８５】＜第３実施の形態＞上記第１,第２実施の
形態においては、上記第１の段階において印加される消
去パルスのトータル印加時間が２０msであるのに対し
て、第２の段階で印加される消去パルスのトータル印加
時間は１４０msであり、第２の段階では第１の段階の７
倍の印加時間が必要である。したがって、高速消去の実
現を考慮した場合、消去パルスの印加時間が長すぎる
(総印加時間は１６０ms)。このような問題を解決する方
法として、電圧インクリメントイレース方法がある。本
実施の形態は、この電圧インクリメントイレース方法を
上記第１,第２の段階の消去に適用するものである。

【００８６】本実施の形態における書き込み,消去,読み
出しの各モードにおける印加電圧条件は、表４に示す通
りである。

【００８７】また、図６に、上記電圧インクリメントイ
レース方法によるコントロールゲート印加パルスのパル
ス電圧の１例を示す。図６において、パルス幅Ｗは、第
１実施の形態と同様に例えば１０msとする。そして、先
ず、最初に印加するパルスの電圧をＶnn＝−６.５Ｖと
する。以後、印加する毎に、例えば−０.５Ｖずつ電圧
を下げて行くことで消去を行うのである。こうして、コ
ントロールゲートヘの印加電圧の絶対値を第１,第２実
施の形態の場合よりも増加させて、消去パルスの印加時
間を短縮し、メモリセルの消去動作の高速化を図るので
ある。その場合、電圧Ｖnnの最初の値を、第１実施の形
態の場合の−７Ｖよりも低い値とすることによって、ト
ンネル酸化膜等へのストレスを低減でき、信頼性を向上
できるという効果をも奏する。尚、その場合、他の消去
パルスの電圧条件は、表４に示す通りである。

【００８８】また、上記電圧Ｖnnの下限を絶縁膜等の耐
圧に悪影響を及ぼさない電圧(例えば−１２Ｖ)とし、こ
の下限電圧−１２Ｖに至ると、以後は印加パルスの電圧
を変えずにパルス幅を２Ｗに広げて印加を繰り返すので
ある。こうして、上記耐圧以上の電圧を印加しないよう
にして信頼性の低下を極力抑えるようにしている。この
場合の消去特性を図７に示す。図７から分るように、閾
値電圧は、パルスを１回印加する毎に０.５Ｖずつ低く
なって行く。

【００８９】図８は、本実施の形態における消去動作の
アルゴリズムを示す。以下、図８に従って、本実施の形
態における消去動作について詳細に説明する。ステップ
Ｓ41で、パルス回数カウンタ１１のカウント値ｉが「０」
に、コントロールゲート印加パルスの電圧Ｖnnが「−６.
５Ｖ」に、コントロールゲート印加パルスのパルス幅Ｗ
が「１０ms」に初期化される。また、カウント値ｉの最大
値Ｉが「１１」に設定される。ここで、最大値Ｉの値「１
１」は、図７から最もイレーススローなメモリセルの閾
値電圧が１.５Ｖになるまでの印加回数から得られる。

【００９０】ステップＳ42で、消去対象ブロック内の全
メモリセルに対して、消去前プログラムが行われて、全
メモリセルの閾値電圧が５Ｖ以上になる。ステップＳ43
で、消去対象ブロック内の全メモリセルに対して消去パ
ルスが印加される(第１の段階)。ステップＳ44で、上記
カウント値ｉがインクリメントされる。ステップＳ45
で、上記電圧Ｖnnが−０.５Ｖだけ低下される。その場
合、コントロールゲート印加パルス以外の消去パルスの
電圧はそのままである。ステップＳ46で、閾値電圧の検
証が行われる。ステップＳ47で、上記閾値電圧検証の結
果、消去対象ブロック内の全メモリセルの閾値電圧が３
Ｖ以下であるか否かが判別される。その結果、全メモリ
セルが３Ｖ以下であればステップＳ48に進み、そうでな
ければステップＳ43にリターンして消去パルスの印加が
繰り返される。こうして、当該ブロック内の全メモリセ
ルの閾値電圧が３Ｖ以下であると判別されるまで消去パ
ルスの印加とベイファイとが繰り返されて、当該ブロッ
ク内の全メモリセルの閾値電圧を３Ｖ以下にする。

【００９１】尚、その際に、上記コントロールゲートヘ
の印加電圧Ｖnnは、図６に示すように−０.５Ｖずつ順
次低下される。また、ソースと第１のウェル(チャネル
領域)とには電圧Ｖesc(例えば＋７Ｖ)を印加する。その
場合、図７からコントロールゲートヘの印加パルスは８
回の印加で全セルの閾値電圧は３Ｖ以下になることが分
る。また、図６からその場合のパルス電圧Ｖnnは−１０
Ｖである。ここで、パルス幅は１０msであるから、第１
の段階におけるトータル印加時間は８０msである。

【００９２】こうして、第２の段階に移行する。ステッ
プＳ48で、消去パルスが印加される(第２の段階)。ステ
ップＳ49で、上記カウント値ｉがインクリメントされ
る。ステップＳ50で、上記電圧Ｖnnが−０.５Ｖだけ低
下される。ステップＳ51で、上記カウント値ｉが上記最
大値Ｉ以上であるか否かが判別される。その結果、最大
値Ｉ以上であればステップＳ52に進み、そうでなければ
ステップＳ48にリターンして消去パルスの印加が繰り返
される。本実施の形態の場合も、上記第１,第２実施の
形態の場合と同様にベリファイは行なわない。

【００９３】上述したように、上記第１の段階は、上記
コントロールゲート印加パルスの電圧Ｖnnが−１０Ｖで
終了している。したがって、第２の段階におけるコント
ロールゲートヘの印加パルスは、電圧Ｖnn＝−１０.５
Ｖ(９回目)からスタートすることになり、以後３回の印
加で上記カウント値ｉが最大値Ｉ(＝１１)に至ることに
なる。その場合におけるソースと第１のウェル(チャネ
ル領域)への印加電圧はＶesc(例えば＋７Ｖ)であり、図
７から消去対象ブロック内の全メモリセルの閾値電圧が
１.５Ｖ以下になっていることが分る。ここで、コント
ロールゲート印加パルスのパルス幅は１０msのままであ
るから、第２の段階におけるトータル印加時間は３０ms
(＝１０ms×３)である。

【００９４】以上の結果、上記第１の段階と第２の段階
との総印加時間は１１０msとなり、上記第１,第２実施
の形態の１６０msよりも５０ms(３０％)だけ短縮するこ
とができる。

【００９５】ここで、説明を簡単にするために図８では
省略しているが、実際には、第１の段階のルーチンおよ
び第２段階のルーチンにおいて、コントロールゲート印
加パルスの電圧Ｖnnが上記下限値(例えば−１２Ｖ)に至
ったか否かの判定と、上記下限値に至った場合のパルス
幅の増加とを行う必要がある。そして、製造ばらつきや
特性の変化等によってメモリセルの消去速度が非常に遅
く、上記第１の段階や第２の段階の途中でコントロール
ゲート印加パルスの電圧Ｖnnが上記下限値(例えば−１
２Ｖ)に至った場合、以後は印加パルスの電圧Ｖnnを変
えずに、図６に示すように、パルス幅を２０ms,４０ms,
８０ms,…と増加するのである。

【００９６】こうして、第３の段階に移行する。ステッ
プＳ52〜ステップＳ54で、第１実施の形態の図２におけ
るステップＳ28〜ステップＳ30と同様にして、プログラ
ムパルスの印加(チャネル書き込み),閾値電圧の検証お
よび上記閾値電圧検証の結果判別が行われる。そして、
消去対象ブロック内の全メモリセルが０.５Ｖ以上であ
れば、当該ブロックに対する消去動作を終了するのであ
る。

【００９７】その結果、同一ブロック内の全メモリセル
の閾値電圧分布は０.５Ｖ〜２Ｖの範囲をとり、閾値電
圧の分布をタイトにすると同時に閾値電圧を２Ｖ以下に
して正常な消去動作を行うことができるのである。

【００９８】上述したように、本実施の形態によれば、
上記第１,第２実施の形態の場合と同様に、チャネル消
去を上記第１の段階と第２の段階との二つの段階で行う
ことによって、閾値電圧分布がタイトで且つ２Ｖ以下で
ある正常な消去を行なうことができるのである。

【００９９】さらに、本実施の形態においては、上記第
１の段階及び第２の段階を通して、コントロールゲート
ヘの印加電圧Ｖnnを−６.５Ｖの初期値から印加毎に−
０.５Ｖずつ低下していく。その場合、絶縁膜等の耐圧
に悪影響を及ぼさないように上記電圧Ｖnnの下限値を設
定する。また、予め、メモリセルの消去特性から、最も
イレーススローなメモリセルの閾値電圧が１.５Ｖ以下
になるまでの電圧インクリメントイレース方法によるコ
ントロールゲート印加パルスの総印加回数Ｉを求めてお
く。

【０１００】そして、上記第１の段階においては、電圧
インクリメントイレース方法によるコントロールゲート
印加パルスを含む消去パルスの印加とベリファイとを行
い、当該ブロック内の全メモリセルの閾値電圧を３Ｖ以
下にする。さらに、第２の段階における消去パルスの印
加の際には、上記第１の段階における電圧インクリメン
トイレース方法によるコントロールゲートへのパルス印
加の続きを、回数Ｉになるまで行うのである。

【０１０１】したがって、全メモリセルの閾値電圧を消
去レベルである３Ｖ以下にすることと、同一ブロック内
に閾値電圧が負であるメモリセルを生じさせないことと
を両立させる第１の段階と、ベリファイは行わずに全メ
モリセルの閾値電圧を確実に１.５Ｖ以下にする第２の
段階とを、上記第１,第２実施の形態の場合よりも短い
消去パルス印加時間で行うことができるのである。

【０１０２】尚、上述においては、第１の段階から第２
の段階ヘ移行する際に、電圧インクリメントイレース方
法によるコントロールゲートへのパルス印加を連続して
行う場合を例に説明したが、この発明は、特にこれに限
定されるものではない。すなわち、メモリセルの消去特
性に応じて、第１の段階と第２の段階とで印加電圧の変
更幅や開始時電圧を変えてもよい。また、第１の段階と
第２の段階とでパルス幅を変えてもよい。

【０１０３】さらに、上記第１の段階および第２の段階
の何れか一方のみに、電圧インクリメントイレース方法
を適用してもよい。また、ソースあるいは第１のウェル
への印加パルスに電圧インクリメントイレース方法を適
用してもよい。

【０１０４】

【発明の効果】以上より明らかなように、この発明の不
揮発性半導体メモリ装置の消去方法では、制御ゲート,
浮遊ゲート,ドレイン及びソースを有して上記ドレイン
が同一列線に接続されると共に上記ソースが共通に接続
された複数の浮遊ゲート電界効果トランジスタを含む一
つのブロックに対する消去を、全浮遊ゲート電界効果ト
ランジスタの閾値電圧を零よりも高く且つ消去状態であ
る第１所定電圧以下の電圧まで低下させる第１の段階
と、上記閾値電圧を上記第１所定電圧よりも低い第２所
定電圧以下の電圧まで低下させる第２の段階と、上記閾
値電圧を零よりも高い電圧まで高める第３の段階で行う
ので、各閾値電圧が零よりも高くなっている上記第１の
段階では、ベリファイ動作によって全閾値電圧が消去状
態になったことを正確に検証することができる。さら
に、第２の段階で、上記閾値電圧を上記第１所定電圧よ
りも低い第２所定電圧以下の電圧まで十分に低下でき
る。したがって、次の第３の段階において、上記閾値電
圧を零よりも高い電圧まで高めることによって、上記閾
値電圧分布をタイトで且つ２Ｖ以下にすることが可能に
なる。

【０１０５】その際に、上記第２の段階では、既に上記
第１の段階において全閾値電圧が消去状態になっている
ので上記ベリファイ動作は省略することができる。した
がって、イレースファーストな浮遊ゲート電界効果トラ
ンジスタの閾値電圧が負の温度まで低下されたとして
も、従来生じた上記ベリファイに伴う誤判定の問題を解
消できる。

【０１０６】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第１の段階において、上記閾値電
圧を低下させるための第１消去パルスの印加動作とベリ
ファイ動作を行うようにすれば、上記各浮遊ゲート電界
効果トランジスタに上記第１消去パルスを印加する毎
に、低下された閾値電圧の検証を行うことができる。し
たがって、全閾値電圧を確実に消去状態にできる。

【０１０７】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記ベリファイ動作時に用いられる参
照電圧を、上記消去によって最終的に得られる上記閾値
電圧の分布の上限電圧よりも高い電圧にすれば、上記第
１の段階によって、上記閾値電圧の分布の上限電圧を最
終的に得られる上記閾値電圧分布の上限電圧よりも高く
設定して、下限電圧を負の電圧にならないように設定で
きる。したがって、上記複数の浮遊ゲート電界効果トラ
ンジスタに対する上記ベリファイ動作を正確に行うこと
ができる。

【０１０８】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第２の段階において、上記閾値電
圧を低下させるための第２消去パルスの印加動作を行
い、上記ベリファイ動作は行わないようにすれば、上記
第２の段階では、上記閾値電圧が更に低下される際に、
イレースファーストな浮遊ゲート電界効果トランジスタ
の閾値電圧が負の温度まで低下されたとしても、従来の
ように上記ベリファイに伴って誤判定が生ずることはな
い。

【０１０９】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第２消去パルスの印加回数を上記
第１消去パルスの印加回数のＮ(正の整数)倍とし、上記
第２の段階終了後における上記閾値電圧を上記消去によ
って最終的に得られる上記閾値電圧の分布の上限電圧よ
りも低い電圧にすれば、上記Ｎの値を最適に選定するこ
とによって、上記第２の段階において、ベリファイ動作
を行うことなく、上記閾値電圧を、次の第３の段階で上
記閾値電圧を高めた際に所望の閾値電圧分布になるよう
に設定することができる。したがって、上記閾値電圧分
布を容易にタイトで且つ所望する上限値よりも低くでき
るのである。

【０１１０】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第１消去パルスの印加回数をｉと
した際に、上記第２消去パルスの合計印加時間を上記第
１消去パルスのパルス幅の(ｉ×Ｎ)倍にすれば、上記第
２の段階において、上記第１消去パルスのＮ倍の回数の
第２消去パルスを印加したと同じ効果を得ることができ
る。

【０１１１】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第２の段階におけるパルスの合計
印加時間を、１つ若しくは複数の第２消去パルスのパル
ス幅で分割すれば、上記第２の段階において、上記第２
消去パルスの印加回数を少なくして、ウェル電圧,ソー
ス電圧およびゲート電圧の充放電による時間と消費電力
との無駄を解消することができる。

【０１１２】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第３の段階において、上記閾値電
圧を高めるための書き込みパルスの印加動作とベリファ
イ動作を行うようにすれば、上記各浮遊ゲート電界効果
トランジスタに上記書き込みパルスを印加する毎に、上
昇された閾値電圧の検証を行なうことができる。したが
って、全閾値電圧を確実に零よりも高くできる。

【０１１３】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記ベリファイ動作時に用いられる参
照電圧を、上記消去によって最終的に得られる上記閾値
電圧の分布の下限電圧にすれば、上記第３の段階によっ
て、上記閾値電圧の分布の下限電圧を最終的に得られる
上記閾値電圧分布の下限電圧以上の近傍値になるよう
に、延いては上限電圧を所望の電圧(例えば２Ｖ)の近傍
値になるように正確に設定できる。

【０１１４】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第１消去パルス及び第２消去パル
スの少なくとも一方におけるパルス電圧の絶対値を、印
加される毎に、所定電圧の絶対値ずつ高めるようにすれ
ば、一定電圧の消去パルスを印加する場合に比して、上
記閾値電圧を所定電圧まで低下する時間を短縮でき、延
いては消去時間全体を短縮できる。

【０１１５】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第１消去パルスおよび第２消去パ
ルスのパルス電圧の絶対値を印加する毎に高めるように
し、上記第２の段階で最初に印加される第２消去パルス
のパルス電圧の絶対値を、上記第１の段階で最後に印加
された第１消去パルスのパルス電圧の絶対値に上記所定
電圧の絶対値を加算した値にすれば、上記第１の段階か
ら第２の段階まで同一の手順を繰り返す簡単な処理で、
上記各閾値電圧を上記第２所定電圧以下の電圧まで低下
する時間を短縮できる。

【０１１６】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第１の段階および第２の段階にお
ける上記閾値電圧の低下を、上記ブロック内の全浮遊ゲ
ート電界効果トランジスタの上記浮遊ゲートからチャネ
ル側に電子を引き抜く所謂チャネル消去で行えば、ソー
ス側に引抜く所謂ソースサイド消去の場合のように、ソ
ースからウェルにＢＴＢＴ電流が流れることを防止でき
る。したがって、上記ＢＴＢＴ電流に起因するホットホ
ールのトラップは発生せず、上記浮遊ゲート電界効果ト
ランジスタでなるメモリセルの信頼性を向上できる。

【０１１７】また、この発明の不揮発性半導体メモリ装
置の消去方法は、上記第３の段階における上記閾値電圧
の上昇を、上記ブロック内の全浮遊ゲート電界効果トラ
ンジスタの上記浮遊ゲートにチャネル側から電子を注入
する所謂チャネル書き込みで行えば、上記第１の段階お
よび第２の段階におけるチャネル消去によって生じた上
記閾値電圧分布のばらつきを、上記第３の段階で上記チ
ャネル側から浮遊ゲートへ電子を注入することによって
低減できる。こうして、上記消去終了時における上記閾
値電圧分布をタイトにできる。

【図面の簡単な説明】

【図１】この発明の不揮発性半導体メモリ装置の消去
方法が適用されるフラッシュメモリ装置のブロック図で
ある。

【図２】図１に示すフラッシュメモリ装置によって実
行される消去動作のフローチャートである。

【図３】図１におけるメモリセルの消去パルス印加時
間に対する消去特性を示す図である。

【図４】図２による消去動作時における閾値電圧分布
の変化を示す図である。

【図５】図２とは異なる消去動作のフローチャートで
ある。

【図６】電圧インクリメントイレース方法によるパル
ス電圧の１例を示す図である。

【図７】図６に示すパルス電圧による消去パルスの印
加回数に対するメモリセルの消去特性を示す図である。

【図８】図２および図５とは異なる消去動作のフロー
チャートである。

【図９】ＥＴＯＸ型フラッシュメモリセルの模式的な
断面図である。

【図１０】図９のメモリセルに対する通常の書き込み
状態と消去状態における閾値電圧分布の変化を示す図で
ある。

【図１１】従来のソースサイド消去時における動作説
明図である。

【図１２】従来のチャネル消去時における動作説明図
である。

【図１３】図１２のメモリセル構造に２段階消去法を
適用した場合の印加電圧波形を示す図である。

【図１４】図１２のメモリセル構造に２段階消去法を
適用した場合のチャネル書き込み時における動作説明図
である。

【図１５】図１２のメモリセル構造に２段階消去法を
適用した場合における閾値電圧分布の変化を示す図であ
る。

【図１６】図９に示すメモリセル構造に対するチャネ
ル消去動作時のエネルギーバンドギャップの状態を示す
図である。

【図１７】図９に示すメモリセル構造に対するチャネ
ル書き込み動作時のエネルギーバンドギャップの状態を
示す図である。

【図１８】従来のフラッシュメモリＬＳＩに対する通
常の消去動作のフローチャートである。

【図１９】図１８に示す通常の消去動作に２段階消去
法を適用した場合のフローチャートである。

【図２０】ＮＯＲタイプフラッシュメモリのメモリセ
ルアレイの概略図である。

【符号の説明】

１１…パルス回数カウンタ、１２…制御回路、１３…メモリセルアレイ、１４…ソースドライバ、１５…ゲートドライバ、１６…レベルシフタ、１７…ソーススイッチ。

Claims

【特許請求の範囲】

【請求項１】制御ゲート,浮遊ゲート,ドレインおよび
ソースを有して電気的に情報の書き込みおよび消去が可
能な浮遊ゲート電界効果トランジスタが基板あるいはウ
ェル上にマトリクス状に配置され、行方向に配列された
各浮遊ゲート電界効果トランジスタの制御ゲートに接続
された複数の行線と、列方向に配列された各浮遊ゲート
電界効果トランジスタのドレインに接続された複数の列
線を有すると共に、ブロックを構成する各浮遊ゲート電
界効果トランジスタのソースが共通に接続された不揮発
性半導体メモリ装置の消去方法であって、上記消去は、上記ブロック単位で、ファウラー‐ノルドハイムトンネ
ル現象を用いて行なわれると共に、上記ブロック内の全浮遊ゲート電界効果トランジスタの
閾値電圧を、零よりも高く且つ消去状態である第１所定
電圧以下の電圧まで低下させる第１の段階と、上記閾値
電圧を上記第１所定電圧よりも低い第２所定電圧以下の
電圧まで低下させる第２の段階と、上記閾値電圧を零よ
りも高い電圧まで高める第３の段階を備えていることを
特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項２】請求項１に記載の不揮発性半導体メモリ
装置の消去方法において、上記第１の段階には、上記閾値電圧を低下させるための
第１消去パルスの印加動作と、低下された閾値電圧の検
証を行なうためのベリファイ動作が含まれていることを
特徴する不揮発性半導体メモリ装置の消去方法。
【請求項３】請求項２に記載の不揮発性半導体メモリ
装置の消去方法において、上記ベリファイ動作時に用いられる参照電圧は、上記消
去によって最終的に得られる上記閾値電圧の分布の上限
電圧よりも高い電圧であることを特徴とする不揮発性半
導体メモリ装置の消去方法。
【請求項４】請求項１乃至請求項３の何れか一つに記
載の不揮発性半導体メモリ装置の消去方法において、上記第２の段階には、上記閾値電圧を低下させるための
第２消去パルスの印加動作が含まれ、低下された閾値電
圧の検証を行なうためのベリファイ動作は含まれていな
いことを特徴する不揮発性半導体メモリ装置の消去方
法。
【請求項５】請求項４に記載の不揮発性半導体メモリ
装置の消去方法において、上記第２消去パルスの印加回数は、上記第１消去パルス
の印加回数のＮ(正の整数)倍であり、上記第２の段階終了後における上記閾値電圧は、上記消
去によって最終的に得られる上記閾値電圧の分布の上限
電圧よりも低い電圧であることを特徴とする不揮発性半
導体メモリ装置の消去方法。
【請求項６】請求項５に記載の不揮発性半導体メモリ
装置の消去方法において、上記第１消去パルスの印加回数をｉとすると、上記第２
消去パルスの合計印加時間は、上記第１消去パルスのパ
ルス幅の(ｉ×Ｎ)倍であることを特徴とする不揮発性半
導体メモリ装置の消去方法。
【請求項７】請求項６に記載の不揮発性半導体メモリ
装置の消去方法において、上記第２の段階におけるパルスの合計印加時間を、１つ
若しくは複数の第２消去パルスのパルス幅で分割するこ
とを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項８】請求項７に記載の不揮発性半導体メモリ
装置の消去方法において、上記第２の段階におけるパルスの合計印加時間を分割す
る上記第２消去パルスのパルス幅は、上記第１消去パル
スのパルス幅のＮ倍であり、当該第２消去パルスの個数はｉであることを特徴とする
不揮発性半導体メモリ装置の消去方法。
【請求項９】請求項１乃至請求項８の何れか一つに記
載の不揮発性半導体メモリ装置の消去方法において、上記第３の段階には、上記閾値電圧を高めるための書き
込みパルスの印加動作と、上昇された閾値電圧の検証を
行なうためのベリファイ動作が含まれていることを特徴
する不揮発性半導体メモリ装置の消去方法。
【請求項１０】請求項９に記載の不揮発性半導体メモ
リ装置の消去方法において、上記ベリファイ動作時に用いられる参照電圧は、上記消
去によって最終的に得られる上記閾値電圧の分布の下限
電圧であることを特徴とする不揮発性半導体メモリ装置
の消去方法。
【請求項１１】請求項２乃至請求項４,請求項９およ
び請求項１０の何れか一つに記載の不揮発性半導体メモ
リ装置の消去方法において、上記第１消去パルスおよび第２消去パルスの少なくとも
一方におけるパルス電圧の絶対値は、印加される毎に、
所定電圧の絶対値ずつ高められることを特徴とする不揮
発性半導体メモリ装置の消去方法。
【請求項１２】請求項１１に記載の不揮発性半導体メ
モリ装置の消去方法において、上記第１消去パルスおよび第２消去パルスのパルス電圧
の絶対値が、印加される毎に高められるようになってお
り、上記第２の段階で最初に印加される第２消去パルスのパ
ルス電圧の絶対値は、上記第１の段階で最後に印加され
た第１消去パルスのパルス電圧の絶対値に上記所定電圧
の絶対値を加算した値であることを特徴とする不揮発性
半導体メモリ装置の消去方法。
【請求項１３】請求項１乃至請求項１２の何れか一つ
に記載の不揮発性半導体メモリ装置の消去方法におい
て、上記第１の段階および第２の段階における上記閾値電圧
の低下は、上記ブロック内の全浮遊ゲート電界効果トラ
ンジスタの上記浮遊ゲートからチャネル側に電子を引き
抜くことによって行なわれることを特徴とする不揮発性
半導体メモリ装置の消去方法。
【請求項１４】請求項１乃至請求項１３の何れか一つ
に記載の不揮発性半導体メモリ装置の消去方法におい
て、上記第３の段階における上記閾値電圧の上昇は、上記ブ
ロック内の全浮遊ゲート電界効果トランジスタの上記浮
遊ゲートにチャネル側から電子を注入することによって
行なわれることを特徴とする不揮発性半導体メモリ装置
の消去方法。