CN1505154A - 半导体存储器件 - Google Patents
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Abstract
本发明公开了一种半导体存储器件，包含分别能对信息进行电改写，并且行方向地址连续的第一、第二、第三存储单元晶体管。第一、第二、第三传输晶体管的电流通路的一端分别与第一、第二、第三存储单元晶体管的控制电极连接。在第一、第二、第三传输晶体管的电流通路的另一端上分别外加写入电压、通过电压、第一电压。通过电压比写入电压低，第一电压比通过电压低。第一控制部在第一、第二传输晶体管的栅极上外加用于使第一、第二传输晶体管导通的第一导通电压。第二控制部在第三传输晶体管的栅极上外加用于使第三传输晶体管导通的、与第一导通电压不同的第二导通电压。
Description
技术领域
本发明涉及半导体存储器件，具体地说，涉及在能写入多值信息的与非型闪速存储器的写入动作中，外加高电压的部分和外加低电压的部分相邻的行解码器。
背景技术
作为非易失性半导体存储器件的一种，众所周知的有与非(NAND)型闪速存储器EEPROM(Electrically ErasableProgrammable Read Only Memory)。图18是概略表示与非型闪速存储器EEPROM(半导体存储器件)一般构造的功能框图。如图18所示，设置有存储单元阵列MCA、行解码器RD。行解码器RD具有用于向存储单元MC外加电压的传输门部TG和传输门控制部TCa、TCb。
图19概略地表示图18的存储单元阵列MCA。如图19所示，存储单元阵列MCA的第一单元块CB1具有m条与非列。各与非列入图20所示，具有串联的存储晶体管MT1～MT2n、选择晶体管ST1、ST2。各存储晶体管使用闪速存储器中应用的公开的晶体管构造、MONOS(Metal Oxide Nitride Oxide Semiconductor)晶体管等。在写入时，电荷注入电荷存储膜(浮栅电极)中。属于各与非列内的相同行的晶体管的栅极通过控制栅CGa1～CGa2n、SGa1、SGa2相互连接。第二单元块CB2也是同样的结构。各与非列的各选择晶体管的一方与位线BL1～BLm彼此连接，另一方与源线SL连接。
图21概略表示图18的传输门部TG。如图21所示，传输门晶体管TRa1～TRa2n、传输门晶体管TRb1～TRb2n各自的第一端由连接部N1～N2n连接。传输门晶体管TRa1～TRa2n、传输门晶体管TRb1～TRb2n各自的第二端由控制栅CGa1～CGa2n、CGb1～CGb2n分别连接。a1～a2n、b1～b2n与行地址对应。
在所述结构的半导体存储器件中，当向控制栅CGa4和位线BL2交叉的位置的存储单元MC1写入信息时，首先在位线BL2上外加低电平，对其他位线外加高电平。
在记录双值信息时通常使用的SB(Self Boost)方式中，在控制栅CG4a上外加程序电压Vpg(例如，约18V)，在其他控制栅上外加通过电压Vps(例如约10V)。其结果，信息被写入存储单元MC1中。
为了向各控制栅上外加所述电压，在连接部N4上外加编程电压Vpg，在其他连接部外加通过电压Vps。接着，在栅布线TCa上外加导通电压Vpgh(＝Vpg+晶体管的阈值电压)。结果，传输门晶体管TRa1～TRa2n导通，各连接部N1～Nn的电压传输给控制栅CGa1～CGan。此时，在栅布线TCb上外加0V，连接部N1～Nn的电压不传输给控制栅CGb1～CGbn。
通过在各连接部和字布线上外加电压，在传输门晶体管TRa4～TRa3(或TRa5)之间，形成在源极、漏极、栅极之间分别外加通过电压Vps、编程电压Vpg、导通电压Vpgh的寄生晶体管。但是，在这样的电压组合中，由于所谓的反馈偏压效应，抑制流过寄生晶体管内的泄漏电流。
近来，向存储单元中记录多值信息。此时，使用LSB(LocalSelf Boost)方式进行写入。在LSB方式下，在控制栅CGa4上外加编程电压Vpg，在CGa3和CGa5上外加0V，在其他控制栅上外加通过电压Vps。外加这样的电压时，在传输门晶体管TRa4和TRa3(或TRa5)之间，形成在源极上外加0V，在漏极上外加编程电压Vpg，在栅极上外加导通电压Vpgh的寄生晶体管。这样，在传输门部中，适当决定了各传输门晶体管的排列方式。
另外，代替LSB方式，也使用EASB(Erased Area SelfBoost)方式。在EASB方式中，在靠近控制栅CG4的源线一侧相邻的控制栅CG5上外加0V，在其他控制栅上外加通过电压Vps。
如上所述，当LSB方式或EASB方式时，通过调整配置，能避免分别外加0V和编程电压Vpg的传输门晶体管相邻。但是，此时无法避免外加0V和通过电压Vps的传输门晶体管相邻。因此，在这些晶体管之间形成在源极上外加0V，在漏极上外加通过电压Vps，在栅极上外加导通电压Vpgh的寄生晶体管。其结果，该部分的元件分离绝缘膜的导电性反向，产生大的泄漏电流。
为了抑制流过寄生晶体管的泄漏电流(为了提高反向耐压)，考虑提高传输门晶体管彼此间的元件分离绝缘膜下的区域的杂质浓度。但是，如果提高该区域的杂质浓度，则传输门晶体管的结耐压降低。
另一方面，通过增大晶体管彼此间的元件分离绝缘膜，能使泄漏电流减小。但是，增大元件分离绝缘膜的结果是传输门部的面积增大，阻碍了使用LSB方式或EASB方式的半导体存储器件的微细化。
发明内容
本发明第一视点的半导体存储器件包括：分别能对信息进行电改写，并且行方向地址连续的第一、第二、第三存储单元晶体管；电流通路的一端与所述第一存储单元晶体管的控制电极连接，并且在另一端上外加写入电压的第一传输晶体管；电流通路的一端与所述第二存储单元晶体管的控制电极连接，并且在另一端外加比所述写入电压低的通过电压的第二传输晶体管；电流通路的一端与所述第三存储单元晶体管的控制电极连接，并且在另一端上外加比通过电压低的第一电压的第三传输晶体管；在所述第一、第二传输晶体管的栅极上外加用于使第一、第二传输晶体管导通的第一导通电压的第一控制部；在所述第三传输晶体管的栅极上外加用于使所述第三传输晶体管导通的第二导通电压的第二控制部；所述第二导通电压与所述第一导通电压不同。
附图说明
下面简要说明附图。
图1是概略表示本发明实施例1的半导体存储器件的图。
图2是概略表示图1的传输门部TG1的图。
图3是表示传输门晶体管和外加电压的图。
图4A、图4B是表示传输门晶体管的划分方法的例子的图。
图5A、图5B是表示图4A、图4B的具体例的图。
图6A、图6B是表示图4A、图4B的具体例的图。
图7是概略表示本发明实施例2的半导体存储器件的图。
图8是概略表示图7的传输门部TG1的图。
图9是概略表示图7的传输门部TG2的图。
图10是概略表示本发明实施例2的半导体存储器件的图。
图11是概略表示图10的传输门部TG1的图。
图12是概略表示图10的传输门部TG2的图。
图13是概略表示本发明实施例3的半导体存储器件的图。
图14是概略表示本发明实施例4的半导体存储器件的图。
图15是概略表示实施例4的变形例的半导体存储器件的图。
图16是概略表示本发明实施例5的半导体存储器件的图。
图17是概略表示本发明实施例5的半导体存储器件的图。
图18是概略表示半导体存储器件的一般构造的图。
图19是概略表示图18的存储单元阵列MCA的图。
图20是概略表示与非列的电路图。
图21是概略表示图18的传输门部TG的图。
具体实施方式
下面，参照附图来说明本发明的实施例。须指出的是，在以下的说明中，关于具有大致同一的功能和结构的构成要素，付与同一符号，只在必要时进行重复说明。
(实施例1)
图1是概略表示本发明实施例1的半导体存储器件的功能框图。如图1所示，半导体存储器件M包含形成多个记录信息的存储单元MC的存储单元阵列MCA。存储单元阵列MCA与行解码器RD以及列解码器CD连接。行解码器RD以及列解码器CD与控制部C连接。控制部C按照供给的地址信号控制行解码器RD和列解码器CD，向给定地址的存储单元MC写入信息，或从存储单元MC读出信息。
行解码器RD包括：用于在存储单元MC上外加给定电压的传输门部TG1、控制传输门部TG1的传输门控制部TCa1、Tca2、TCb1、TCb2。
存储单元阵列MCA的构造与图19所示构造相同。图2概略表示图1的传输门部TG1。如图2所示，传输门部TG1具有第一群GP1和第二群GP2。第一群GP1具有传输门晶体管TRa1和TRb1。传输门晶体管TRa1和TRb1各自的电流通路的第一端(晶体管的第一端)彼此由连接部N1连接。在连接部N上，通过未图示的接点外加电压。以下，把这样的结构的两个晶体管称作第一晶体管组。第一群GP1具有与第一晶体管组同样结构的第三、第五、…、第2n-3、第2n-1晶体管组。
传输门晶体管TRa1～TRa2n-1、TRb1～TRb2n-1的各自的电流通路的第二端(晶体管的第二端)与图19的各控制栅连接。即晶体管TRa1和控制栅CGa1、晶体管TRa3和控制栅CGa3、…晶体管TRa2n-1和控制栅CGa2n-1连接。同样，晶体管TRb1和控制栅CGb1、晶体管TRb3和控制栅CGb3、…晶体管TRb2n-1和控制栅CGb2n-1连接。
晶体管TRa1～TRa2n-1的各栅极与栅布线Ga1连接，晶体管TRb1～TRb2n-1的各栅极与栅布线Gb1连接。栅布线Ga1、Gb1与各图1的传输门控制部TCa1、TCb1连接。
第二群GP2具有第二、第四、第六、第八、…、第2n-2、第2n晶体管组。传输门晶体管TRa2～TRa2n、TRb2～TRb2n的各电流通路的第二端与图19的各控制栅，与第一群GP1同样连接。
晶体管TRa2～TRa2n的各栅极与栅布线Ga2连接，晶体管TRb2～TRb2n的各栅极与栅布线Gb2连接。栅布线Ga2、Gb2与各图1的传输门控制部TCa2、TCb2连接。
晶体管SGa1、SGb1、晶体管SGa2、SGb2的各自的电流通路的第一端彼此连接，各第二端与图19的对应的选择晶体管连接。须指出的是，这些晶体管SGA1、SGA2、SGB1、SGB2可以设置在第一群、第二群的任意一个中。
下面，以LSB方式为例说明所述结构的半导体存储器件的动作。例如，考虑向控制栅CGa4和位线BL2交叉的位置的存储单元MC1写入信息的情形。首先，在位线BL2外加低电平，在另外的位线上外加高电平。
接着，向对应的传输门晶体管的第一端(连接部)和栅极提供给定的电压，以便在控制栅CGa4上外加编程电压Vpg，在控制栅CGa3、CGa5上外加0V，在另外的控制栅上外加通过电压Vps。即在第一群中，在晶体管TRa3、TRa5上外加0V，在其他晶体管上外加Vps。接着，在栅布线TCa1上外加第二导通电压Vpsh(＝Vps+晶体管的阈值电压)，在栅布线TCb1上外加0V。
而在第二群中，在晶体管TRa4上外加编程电压Vpg，在另外的晶体上外加Vps。接着，在栅布线TCa2外加第一导通电压Vpgh，在栅布线TCb2上外加0V。通过以上的动作，信息写入存储单元MC1中。
接着，说明所述结构的半导体存储器件的效果。首先，观察在传输门部的第二群GP2中形成的寄生晶体管。当由晶体管TRa4、与它相邻的晶体管TRa6或TRa8形成寄生晶体管时，在源极、漏极、栅极上分别外加通过电压Vps、编程电压Vpg、导通电压Vpgh。该组合与SB方式的组合相同，因此，通过反馈偏压效应，把泄漏电流抑制到很低。
而在用第一群GP1形成的寄生晶体管中，产生分别在源极、漏极、栅极外加Vps、0V(或0V、Vps)的组合。但是，为了传输通过电压Vps而必要的栅电压如上所述，可以是第二导通电压Vpsh。第二导通电压Vpsh比第一导通电压Vpgh小，所以与在栅极上外加第一导通电压Vpgh时相比，必要的耐压小。因此，没必要提高该区域的元件分离绝缘膜下的衬底的杂质浓度。当EASB方式时，外加0V的传输门晶体管比LSB方式时至少少一个，所以取得同样的效果。
下面，说明把传输门晶体管划分为第一群和第二群的方法一般化的例子。图3表示传输门晶体管、外加在传输门晶体管上的电压。图3中的各数字表示传输门TRa1～TRa2n中从TRa1开始数是第几个传输门晶体管。另外，m表示从外加编程电压Vpg的传输门晶体管开始数是在第几个传输门晶体管上外加0V。这是因为根据存储单元的特性，在从外加编程电压Vpg的传输门隔开给定给数的晶体管上外加0V比在相邻的晶体管上外加更好。须指出的是，在LSB方式、EASB方式下，一般m＝1。另外，在图示编号以外的传输门晶体管上外加通过电压Vs。
如果以第一行为例，则表示当在传输门晶体管TRa1上外加编程电压Vpg时，在传输门晶体管TRa1+m上外加0V。
参照图3，把传输门晶体管TRa1～Tran划分为第一群GP1、第二群GP2，以便不形成在相邻的两个传输门晶体管的各自的连接部上外加通过电压Vps、0V，在栅极上外加第一导通电压Vpgh的组合。图4A表示m为奇数时的传输门晶体管的划分方法，图4B表示m为偶数时的传输门晶体管的划分方法。
图5A表示m为奇数时的具体例，各与非列的存储单元的数为32即2n＝32，并且m＝5时。图5B使用图5A，表示把传输门晶体管划分为第一群GP1、第二群GP2的例子。同样，图6A、图6B表示m为偶数时的具体例，2n＝32，m＝2。
根据本发明实施例1，把行解码器具有的多个传输门晶体管划分为2群的与行地址连续的存储单元晶体管连接的传输门晶体管划分到彼此不同的群。因此，能避免在由相邻的传输门晶体管形成的寄生晶体管的源极上外加0V，在漏极上外加通过电压Vps，在栅极上外加第一导通电压Vpgh。因此，没必要为了减少流过寄生晶体管的泄漏电流而提高形成寄生晶体管的区域的元件分离绝缘膜下的衬底的杂质浓度。因此，能防止传输门的结耐压下降。
另外，没必要为了减少泄漏电流而增大传输门晶体管相互间的距离。因此，使用LSB方式和EASB方式时，半导体存储器件的小型化成为可能。
须指出的是，各群GP1、GP2的各传输门晶体管的排列顺序并不局限于所述例子。
(实施例2)
在实施例1中，行解码器RD设置在存储单元阵列MCA的左右的任意一方。而在实施例2中，行解码器RD设置在存储单元阵列MCA的左右两方，传输门晶体管交替配置在左右。
图7是概略表示本发明实施例2的半导体存储器件的框图，表示m为奇数时的情形。须指出的是，如图7所示，在存储单元阵列MCA的例如左侧设置行解码器RD1，例如在右侧设置行解码器RD2。当然，行解码器RD1、RD2的位置并不局限于图8所示的结构，也可以是左右颠倒的结构。行解码器RD1具有传输门部TG1、传输门控制部TCa1、TCa2。行解码器RD2具有传输门部TG2、传输门控制部TCa2、TCb2。
图8、图9分别概略表示图7的传输门部TG1、TG2。如图8所示，传输门部TG1具有排列序号为奇数的传输门组，是与图2所示的传输门的第一群GP1相同的结构。而如图9所示，传输门部TG2具有排列序号为偶数的传输门组，是与图2所示的传输门的第二群GP2相同的结构。关于这样的结构的半导体存储器件的动作，与实施例1同样，所以省略。
下面，表示m为偶数时。图10是概略表示本发明实施例2的半导体存储器件M的框图，表示m为偶数时。与图7的不同之处在于：行解码器RD1、RD2具有传输门控制部TCa1、TCa2、TCb1、TCb2。
图11、12分别概略表示图10的传输门部TG1、TG2。如图11、图12所示，排列序号为奇数传输门晶体管组配置到传输门部TG1，排列序号为偶数传输门晶体管组配置到传输门部TG2。但是，m为偶数时，参照图4B，把传输门部TG1、TG2再分类为第一群GP1、第二群GP2，以便不形成在寄生晶体管的源极外加0V，在漏极外加通过电压Vps，在栅极外加导通电压Vpgh的组合。
具体地说，如图11所示，传输门部TG1的第一群GP1具有第1、5、…、2n-1晶体管组。传输门晶体管TRa1、TRa5、…、TRa2n-1的栅极通过栅布线Ga1连接。另外，传输门晶体管TRb1、TRb5、…、TRb2n-1的各栅极通过栅布线Gb1连接。栅布线TCa1、TCb1分别连接在传输门控制部TCa1、TCb1上。
而第二群GP2具有第3、7、…、2n-3晶体管组。传输门晶体管TRa3、TRa7、…、TRa2n-3的栅极通过栅布线Ga2连接。另外，传输门晶体管TRb3、TRb7、…、TRb2n-3的各栅极通过栅布线Gb2连接。栅布线Ga2、Gb2分别连接在传输门控制部TCa2、TCb2上。
同样，如图12所示，传输门部TG2的第一群GP1具有第4、8、…、2n-2晶体管组。传输门晶体管TRa4、TRa8、…、TRa2n-2的栅极通过栅布线Ga1连接。另外，传输门晶体管TRb4、TRb8、…、TRb2n-2的各栅极通过栅布线Gb1连接。栅布线Gb1、Gb2分别连接在传输门控制部TCa1、TCb1上。
而第二群GP2具有第2、6、…、2n晶体管组。传输门晶体管TRa2、TRa6、…、TRa2n的栅极通过栅布线Ga2连接。另外，传输门晶体管TRb2、TRb6、…、TRb2n的栅极通过栅布线Gb2连接。栅布线Ga2、Gb2分别连接在传输门控制部TCa2、TCb2上。
m为偶数时的动作与m为奇数时相同。即不形成在由相邻的传输门晶体管形成的寄生晶体管的源极上外加0V，在漏极上外加通过电压Vps，在栅极上外加第一导通电压Vpgh的组合。
根据本发明实施例2，在实施例1的结构的基础上，在存储单元阵列MCA的左右设置行解码器RD1、RD2，传输门的组按顺序分配给行解码器RD1、RD2。根据实施例2，能取得与实施例1同样的效果。
须指出的是，当m为偶数时，能采用在一个行解码器内设置传输门晶体管TG1、TG2的各自的第一群GP1，在另一行解码器内设置第二群GP2的结构。据此，能在排列序号为奇数传输门晶体管组和排列序号为偶数传输门晶体管组之间共有传输门控制部。因此，能减少传输门控制部的个数。
(实施例3)
图13是概略表示本发明实施例3的半导体存储器件的图。全体的功能框图与图18相同。在图13中，传输门晶体管的组与实施例1同样划分为第一群GP1和第二群GP2。不同之处在于：栅布线Ga1、Gb2与公共的传输门控制部TCb连接；栅布线Gb1、Ga2与公共的传输门控制部TCa连接。
在所述结构的半导体存储器件中，考虑例如把信息写入与实施例1相同位置的存储单元MC1中，而且，虽然下面对LSB方式进行说明，但如同在实施例1中说明的那样，在EASB方式的情况下也能用几乎相同的动作取得相同的效果。
在第一群中，在连接部N3、N5上外加0V，在另外的连接部外加通过电压Vps。而在第二群中，在连接部N4上外加编程电压Vpg，在另外的连接部上外加通过电压Vps。在该状态下，通过传输门控制部TCa，在字布线Ga1和Ga2上外加第一导通电压Vpgh，通过传输门控制部TCb，在字布线Ga1和Gb2上外加第二导通电压Vpsh。
在第二群GP2中，在字布线Ga2上外加第一导通电压Vpgh，所以传输门晶体管TRa4导通，输送编程电压Vpg。另外，用传输门晶体管TRa4以外的晶体管转送Vps。而在字布线Gb2上外加导通电压Vpgh，但是在该电压下，传输门晶体管TRa4不导通，不传输编程电压Vpg。即对半导体存储器件的动作不产生障碍。另外，在传输门晶体管TRa4以外的晶体管转送Vpsh左右的电压，据此，不发生信息的错误写入。
在第一群GP1中，在布线Ga1、Gb1上分别外加通过电压Vps、第一导通电压Vpgh。因此，传输各连接部N1、N3、…、N2n-1的电压。
根据本发明实施例3，把传输门划分为两群，使外加0V、通过电压Vps的传输门不相邻。因此，取得与实施例1同样的效果。
另外，分别外加在栅布线Ga1、Gb1(或Ga2、Gb2)上的电压为第一导通电压Vpgh、第二导通电压Vpsh等两个。因此，与把传输门划分为两个群，在栅布线上外加第一导通电压Vpgh、第二导通电压Vpsh、0V的结构相比，能减少传输门控制部的数量。
(实施例4)
实施例4不是对全部的存储单元MC使用LSB方式或EASB方式，而同时使用LSB方式或EASB方式和SB(Self Boost)方式。下面，以LSB方式为例进行说明，只记载LSA方式，但是此时为也包含EASB方式。
当SB方式时，在由相邻的传输门晶体管形成的寄生晶体管的源极、漏极、栅极上分别外加通过电压Vps、编程电压Vpg、第一导通电压Vpgh。当为这样的组合时，通过上述的反馈偏压效应，把泄漏电流抑制在很低。因此，在实施例4中，与LSB方式的存储单元连接的传输门晶体管相互间的元件分离绝缘膜比SB方式的它大。
图14概略地表示本发明实施例4的半导体存储器件。全体的功能框图与图18相同。如图14所示，第一群GP1例如具有第1～第n-3的传输门组。这些传输门组相互间的距离是与SB方式的它相同的W1。把该W1设定为：能把电压Vps、编程电压Vpg、第一导通电压Vpgh分别外加在源极、漏极、栅极上的寄生晶体管的泄漏电流抑制得足够低的宽度。
第二群GP2例如具有第n-2、第n-1…第n的传输门晶体管组。这些传输门组晶体管相互间的距离是比W1大的W2。该W2设定为把分别在源极、漏极、栅极上外加0V、通过电压Vps、第一导通电压Vpgh的寄生晶体管的泄漏电流抑制得充分低的宽度。
在所述结构的半导体存储器件中，第一群GP1的传输门晶体管与SB方式的存储单元晶体管的栅极连接。而第二群GP2的传输门晶体管与LSB方式的存储单元晶体管的栅极连接。在图14中，第n-3的传输门晶体管组成为第一群GP1、第二群GP2的边界，但是并不局限于此。
图15概略表示本发明实施例4的变形例。如图15所示，传输门晶体管TRa1～TRa2n例如划分为具有传输门晶体管TRa1～TRan-1的列、具有传输门晶体管TRan～TRa2n的列。同样，传输门晶体管TRb1～TRb2n例如划分为具有传输门晶体管TRb1～TRbn-1的列、具有传输门晶体管TRbn～Trb2n的列。而且，例如TRa1～TRan-1分别与TRb1～TRbn-1连接。
传输门晶体管TRa1～TRan-1设置在与传输门晶体管TRa2n～Tran分别在上下方向对应的位置。传输门晶体管TRb1～TRb2n也是同样。
这样，把形成纵向4列的晶体管列在适当的位置划分为第一群GP1、第二群GP2。在图15中，例如在传输门晶体管TRan-2、TRbn-2的位置形成边界。另外，当然纵向的列能为5列以上。
根据本发明的实施例4，把多个传输门晶体管划分为第一群GP1和第二群GP2，传输门晶体管相互间的距离在第一群GP1、第二群GP2中不同。因此，减小一群的传输门晶体管相互间的距离，增大另一群的该距离，各群的传输门晶体管连接在写入方式不同的存储单元晶体管上使用。结果，能把应该增大传输门晶体管相互间的距离的区域抑制在最小限度。因此，使用LSB方式或EASB方式时，能使面积增大的比率最小，能实现取得充分的反向耐压的半导体存储器件。
(实施例5)
近来，非易失性半导体存储器件在例如存储卡等IC卡的主存储部中使用。在典型的存储卡中，包含主存储部和控制该主存储部的控制部。实施例5是把本发明应用于此种IC卡中的例子。
图16、图17是概略表示本发明实施例5的半导体存储器件的功能框图。如图16所示，IC芯片1包括：主存储部即存储部2；控制该存储部2，并且控制存储部2和IC芯片外部之间的信息收发的控制部3。作为存储部2起作用的存储器4使用所述实施例1～4中的半导体存储器件M。在本图中，只说明控制部3中包含的几个电路块中与主存储部有关的电路块。
作为与主存储部有关的电路块，IC芯片1包括：例如串行/并行和并行/串行接口5、页缓存器6、存储器接口7。
串行/并行和并行/串行接口5在向存储器4写入数据时，例如把串行的输入数据DATA变换为并行的内部数据。变换的内部数据输入到页缓存器6中，存储在在此。存储的内部数据通过存储器接口7写入存储器4中。
另外，从IC芯片1读出数据时，从存储器4读出的数据通过存储器接口7输入到页缓存器6中，存储在在此。存储的内部数据输入到串行/并行和并行/串行接口5中，在在此变换为串行的输出数据，变换的输出数据DATA输出到芯片之外。
这样的IC芯片1如图17所示，通过与卡型封装8一体形成，例如作为存储卡等IC卡起作用。具体地说，通过在卡型封装8中收藏或搭载或粘贴IC芯片1，把这些一体化。
根据本发明的实施例5，例如在把控制部和存储器一芯片化的IC芯片1中，使用实施例1～4中的半导体存储器件M作为存储器4。因此，在近来使用的IC芯片、IC卡等中也能取得与实施例1～4所示的效果同样的效果。
另外，在实施例1～5中，虽然说明了与多值信息的写入对应的半导体存储器件，但也能把这些实施例应用于与2值信息对应的半导体存储器件中。此时也能取得同样的效果。
对本领域技术人员来说，对本发明进行修改，通过本发明获得附加利益是很容易的。因此，本发明并不局限于在此所表示和描述的特殊细节及代表性实施例。凡是在不脱离本发明主旨的前提下进行的各种修改都应视为包含在本发明之中。
本申请根据2002年11月29日提出的日本专利申请No.2002-347800并要求其优先权，通过参照该申请而并入了它的全部内容。
Claims (15)
1.一种半导体存储器件，其特征在于：包括：
分别能对信息进行电改写，并且行方向的地址连续的第一、第二、第三存储单元晶体管；
电流通路的一端与所述第一存储单元晶体管的控制电极连接，并且在另一端上外加写入电压的第一传输晶体管；
电流通路的一端与所述第二存储单元晶体管的控制电极连接，并且在另一端上外加比所述写入电压低的通过电压的第二传输晶体管；
电流通路的一端与所述第三存储单元晶体管的控制电极连接，并且在另一端上外加比所述通过电压低的第一电压的第三传输晶体管；
在所述第一、第二传输晶体管的栅极上外加用于使第一、第二传输晶体管导通的第一导通电压的第一控制部；
在所述第三传输晶体管的栅极上外加用于使所述第三传输晶体管导通的第二导通电压的第二控制部；
所述第二导通电压与所述第一导通电压不同。
2.根据权利要求1所述的半导体存储器件，其特征在于：
所述第一、第二、第三存储单元晶体管包括：电流通路；隔着绝缘膜配置在所述电流通路上方的电荷存储膜；和隔着绝缘膜配置在所述电荷存储膜上方的所述控制电极。
3.根据权利要求2所述的半导体存储器件，其特征在于：
所述写入电压是用于使电荷注入所述电荷存储膜中的电压；
所述通过电压是用于使所述第一、第二、第三存储单元晶体管导通的电压；
所述第一电压实质上是0V。
4.根据权利要求1所述的半导体存储器件，其特征在于：
所述半导体存储器件包括：
具有包含所述第一、第二传输晶体管的多个传输晶体管的第一群；和
具有包含所述所述第三传输晶体管的多个传输晶体管的第二群。
5.根据权利要求4所述的半导体存储器件，其特征在于：
所述半导体存储器件包括：具有包含所述第一、第二、第三存储单元晶体管的多个存储单元晶体管的存储单元阵列部；
所述第一群和所述第二群面向所述存储单元阵列部的同一边。
6.根据权利要求4所述的半导体存储器件，其特征在于：
所述第一群和所述第二群隔着所述存储单元阵列部相对。
7.根据权利要求1所述的半导体存储器件，其特征在于：还包括：
电流通路的一端与所述第四存储单元晶体管的控制电极连接，并且另一端与所述第一存储单元晶体管的所述另一端连接的第四传输晶体管；
电流通路的一端与所述第五存储单元晶体管的控制电极连接，并且另一端与所述第五存储单元晶体管的所述另一端连接的第五传输晶体管；和
电流通路的一端与所述第六存储单元晶体管的控制电极连接，并且另一端与所述第六存储单元晶体管的所述另一端连接的第六传输晶体管；
所述第一控制部向所述第一、第二、第四、第五传输晶体管的栅极上外加所述第一导通电压；
所述第二控制部向所述第三、第六传输晶体管的栅极上外加所述第二导通电压。
8.根据权利要求1所述的半导体存储器件，其特征在于：
所述第一导通电压比所述第二导通电压大。
9.根据权利要求1所述的半导体存储器件，其特征在于：包括：支撑构件；
与所述支撑构件一体化形成的、权利要求1所述的半导体存储器件；
与所述半导体存储器件连接，并且在所述半导体存储器件和所述支撑构件外部之间控制信息收发的控制部。
10.一种半导体存储器件，具有用于在分别能对信息进行电改写的多个存储单元晶体管的一个控制电极上外加电压的多个传输晶体管，其特征在于：包括：
电流通路的一端与所述多个存储单元晶体管的一个控制电极连接，并且与相邻的传输晶体管隔开第一宽度而配置的第一传输晶体管；
电流通路的一端与所述多个存储单元晶体管的一个控制电极连接，并且与相邻的传输晶体管隔开第二宽度而配置的第二传输晶体管；所述第二宽度与所述第一宽度不同；
把用于使所述第一、第二传输晶体管导通的导通电压外加到所述第一、第二传输晶体管的栅极上的控制部。
11.根据权利要求10所述的半导体存储器件，其特征在于：
所述第二宽度比所述第一宽度大。
12.根据权利要求10所述的半导体存储器件，其特征在于：
与所述第一传输晶体管连接的所述存储单元晶体管，与实质上使用两个不同的电压把信息写入该存储单元晶体管的第一写入方式对应；
与所述第二传输晶体管连接的所述存储单元晶体管，与实质上使用三个不同的电压把信息写入该存储单元晶体管的第二写入方式对应。
13.根据权利要求12所述的半导体存储器件，其特征在于：
所述第一写入方式是SB方式；
所述第二写入方式是从由LSB方式和EASB方式构成的群中选择的方式。
14.根据权利要求8所述的半导体存储器件，其特征在于：
所述第一导通电压比所述第二导通电压大。
15.根据权利要求8所述的半导体存储器件，其特征在于：包括：支撑构件；
与所述支撑构件一体形成的、权利要求8所述的半导体存储器件；和
与所述半导体存储器件连接，并且在所述半导体存储器件和所述支撑构件外部之间控制信息收发的控制部。
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