JP2005064455A - 半導体集積回路及び信号送受信システム - Google Patents

Abstract

【課題】周波数特性とＤＣ特性との双方が良好な終端抵抗を内蔵する信号送信用又は信号受信用の半導体集積回路を提供する。
【解決手段】信号送信用又は信号受信用の半導体集積回路に内蔵される終端抵抗は、周波数特性の良いポリシリコン抵抗素子１と、Ｐ型ＭＯＳトランジスタ２との並列回路で構成される。ポリシリコン抵抗素子１の抵抗値は、接続される伝送路の特性インピーダンスにほぼ等しい抵抗値に設定される。Ｐ型ＭＯＳトランジスタ２のゲート電圧はゲートバイアス電圧調整回路３により制御され、Ｐ型ＭＯＳトランジスタ２の抵抗値を可変に調整される。ポリシリコン抵抗素子１の抵抗値の製造ばらつきの変動は、前記Ｐ型ＭＯＳトランジスタ２の抵抗値の可変調整によって吸収され、ポリシリコン抵抗素子１とＰ型ＭＯＳトランジスタ２との合成抵抗は前記伝送路の特性インピーダンスに高精度に調整される。
【選択図】 図２

Description

本発明は、信号送信用又は信号受信用の半導体集積回路に関し、特に、信号伝送路の送信端や受信端に終端抵抗を配置する場合の構造に関する。

従来、信号の送受信システムでは、送信側と受信側とを伝送路で接続する場合に、この伝送路の信号送信端や受信端に終端抵抗を接続し、その抵抗値を伝送路の特性インピーダンスに応じた値に設定して、信号の送信端や受信端での反射を低減するように対策される。

昨今、信号の高速伝送に伴い、信号の送信端や受信端の終端抵抗の抵抗値をより一層精度良く設定して、信号の反射をより一層に低減することが望まれている。

しかし、前記従来の終端抵抗では、伝送路の信号送信端や受信端に配置されるものの、信号送信回路から信号送信側終端抵抗の配置位置まで、及び信号受信側終端抵抗の配置位置から信号受信回路までには、実際上、ある程度の距離の伝送経路が存在し、このため、伝送信号が送信回路から信号送信側終端抵抗の位置まで伝送される間や、信号受信側終端抵抗の位置から受信回路で受信されるまでの間に寄生容量が存在して、受信回路での波形品質が低下するという問題がある。また、終端抵抗を伝送路の送信端や受信端に外付けで配置する構成では、製造コストが高くつくという欠点もある。

そこで、従来、例えば、非特許文献１では、半導体ＬＳＩの内部に終端抵抗を内蔵する内蔵型終端抵抗を備えている。この内蔵型終端抵抗は、前記非特許文献１では、終端抵抗をＭＯＳトランジスタで構成している。このＭＯＳトランジスタは、半導体ＬＳＩとして内部に備えるべき多数のトランジスタ素子などと同一の製造プロセスで同時に作り込まれるものである。
IEEE JSSC VOL.30 NO.4 APRIL 1995 p353〜363 「A CMOS Serial Link for Fully Duplexed Data Communication」Kyeongho Lee et al.

前記のように内蔵ＭＯＳトランジスタを終端抵抗として使用する場合には、その製造プロセス、周囲温度、印加電圧等によって、その抵抗値は大きく変動するが、そのＭＯＳトランジスタのゲートバイアス電圧を調整すれば、ＭＯＳトランジスタの抵抗値を所定の一定値に保持することが可能である。

ところで、信号の一層の高速伝送化が要求される今日では、信号の送信端や受信端の終端抵抗としては、その周波数特性が良好であることが望まれる。

しかし、この周波数特性の観点から前記内蔵型終端抵抗をみると、ＭＯＳトランジスタで構成されるために、抵抗としての非線形性やＭＯＳトランジスタの寄生成分に起因して、周波数特性が劣化して、期待するほど良好な周波数特性を得ることが困難である。また、リニア領域（非飽和領域）で動作させる関係上、動作範囲が狭くなるという問題もある。

そこで、例えば、半導体基板上にポリシリコンや拡散層を用いて抵抗素子を形成し、この抵抗素子を終端抵抗として使用することが考えられる。この抵抗素子は、本発明者等が実験したところ、周波数特性は良好であった。しかし、この抵抗素子は、ＭＯＳトランジスタと同様に、その製造プロセス、周囲温度、印加電圧等によって、その抵抗値は大きく変動する傾向があるため、所望抵抗値としての高精度な抵抗素子を得ることは困難である。

本発明は斯かる点に鑑み、その目的は、信号送信用や信号受信用の半導体ＬＳＩ内に備えられる内蔵型終端抵抗として、所望抵抗値となる高精度な抵抗であってＤＣ特性が良く、しかも、周波数特性も良好な終端抵抗を得ることにある。

以上の目的を達成するため、本発明では、信号送信用又は信号受信用の半導体ＬＳＩ内の内蔵型終端抵抗として、周波数特性が良好なポリシリコンや拡散層を用いて半導体基板上に形成された抵抗素子と、トランジスタとの組合せを使用することとして、そのようなポリシリコン等を用いて半導体基板上に形成された抵抗素子により周波数特性を良好に確保しつつ、そのポリシリコン等を用いて半導体基板上に形成された抵抗素子のバラツキを、トランジスタの制御端子のバイアス調整により微調整して、期待抵抗値に設定し、これにより、伝送信号の送信端や受信端での反射が効果的に少ない半導体ＬＳＩを提供する。

また、本発明は、終端抵抗として、良好な周波数特性と良好なＤＣ特性とを併せ持つことが前記の目的であるが、この両特性が良好な抵抗素子であれば、終端抵抗だけでなく、定抵抗素子として広く利用可能である関係から、定抵抗素子として他の用途にも適用することも本発明の更なる目的である。

すなわち、請求項１記載の発明の半導体集積回路は、伝送路を介して信号を送信又は受信する半導体集積回路であって、内部には、前記伝送路の送信側又は受信側の終端抵抗が内蔵されていて、前記終端抵抗は、第１の抵抗素子及び、この第１の抵抗素子に接続された第２の抵抗素子を備え、前記第１の抵抗素子は、半導体基板上に形成された抵抗素子で構成され、前記半導体基板上に形成された抵抗素子の抵抗値は前記伝送路の特性インピーダンスにほぼ等しい抵抗値に設定され、前記第２の抵抗素子は、トランジスタで構成され、前記トランジスタの制御端子には、この制御端子のバイアス電圧を調整するバイアス電圧調整回路が接続され、前記バイアス電圧調整回路により前記トランジスタの抵抗値を調整して、前記第１及び第２の抵抗素子の合成抵抗値を前記特性インピーダンスに調整することを特徴とする。

請求項２記載の発明は、請求項１記載の半導体集積回路において、前記半導体基板上に形成された抵抗素子と前記トランジスタとは並列に接続されることを特徴とする。

請求項３記載の発明は、請求項２記載の半導体集積回路において、前記半導体基板上に形成された抵抗素子の抵抗値のばらつき下限値は、前記第１及び第２の抵抗素子の合成抵抗値の期待値のばらつき下限値以上の抵抗値に設定されることを特徴とする。

請求項４記載の発明は、請求項１記載の半導体集積回路において、前記半導体基板上に形成された抵抗素子と前記トランジスタとは直列に接続されることを特徴とする。

請求項５記載の発明は、請求項４記載の半導体集積回路において、前記半導体基板上に形成された抵抗素子の抵抗値は、前記トランジスタの抵抗値よりも大きく設定されることを特徴とする。

請求項６記載の発明は、請求項１記載の半導体集積回路において、前記半導体基板上に形成された抵抗素子は、第１及び第２の部分抵抗素子を有し、前記第１の部分抵抗素子と前記トランジスタとが直列に接続された直列回路を構成し、前記第２の部分抵抗素子は前記直列回路と並列に接続されることを特徴とする。

請求項７記載の発明は、請求項６記載の半導体集積回路において、前記第２の部分抵抗素子の抵抗値のばらつき下限値は、前記第１及び第２の抵抗素子の合成抵抗値の期待値のばらつき下限値以上の抵抗値に設定されることを特徴とする。

請求項８記載の発明は、請求項１記載の半導体集積回路において、前記バイアス電圧調整回路は、前記終端抵抗の構成と同一構成のレプリカ回路と、前記レプリカ回路に所定の一定電流を与える定電流源と、オペアンプとを備え、前記オペアンプは、前記レプリカ回路で発生した電圧降下量を所定の参照電位にするように、前記トランジスタの制御端子のバイアス電圧をフィードバック制御することを特徴とする。

請求項９記載の発明の信号送受信システムは、請求項１記載の半導体集積回路を信号送信用と信号受信用とに２つ備えると共に、前記信号送信用半導体集積回路と信号受信用半導体集積回路とに接続された伝送路とを備えたことを特徴とする。

請求項１０記載の発明の半導体集積回路は、半導体素子により生成された定抵抗素子を内蔵する半導体集積回路であって、前記定抵抗素子は、第１の抵抗素子及び、この第１の抵抗素子に接続された第２の抵抗素子を備え、前記第１の抵抗素子は、半導体基板上に形成された抵抗素子で構成され、前記半導体基板上に形成された抵抗素子の抵抗値は期待値にほぼ等しい抵抗値に設定され、前記第２の抵抗素子は、トランジスタで構成され、前記トランジスタの制御端子には、この制御端子のバイアス電圧を調整するバイアス電圧調整回路が接続され、前記バイアス電圧調整回路により前記トランジスタの抵抗値を調整して、前記第１及び第２の抵抗素子の合成抵抗値を前記期待値に調整することを特徴とする。

請求項１１記載の発明は、請求項１又は１０記載の半導体集積回路において、前記半導体基板上に形成された抵抗素子は、ポリシリコン抵抗素子であることを特徴とする。

請求項１２記載の発明は、請求項１又は１０記載の半導体集積回路において、前記半導体基板上に形成された抵抗素子は、拡散抵抗素子であることを特徴とする。

以上により、請求項１〜１２記載の発明では、第１の抵抗素子が周波数特性の良いポリシリコン抵抗素子や拡散抵抗素子などのように半導体基板に形成された抵抗素子で構成されていて、且つ、その抵抗値が期待値、例えば伝送路の特性インピーダンスにほぼ等しい値に設定されているので、周波数特性が良好な内蔵型終端抵抗が得られる。しかも、前記ポリシリコン抵抗素子や拡散抵抗素子などのような半導体基板に形成された抵抗素子は、その抵抗値が製造プロセスや周囲温度に応じて変動するものの、その変動分が第２の抵抗素子であるトランジスタの制御端子のバイアス電圧が調整されて、このトランジスタの抵抗値が微調整され、その結果、前記ポリシリコン抵抗素子などのような半導体基板に形成された抵抗素子の抵抗値の変動分が、前記トランジスタの抵抗値の微調整によって吸収されるので、ポリシリコン抵抗素子などのような半導体基板に形成された抵抗素子とトランジスタとの合成抵抗値が期待値（伝送路の特性インピーダンス）に精度良く一致し、良好なＤＣ特性が得られる。従って、内蔵型終端抵抗として、周波数特性とＤＣ特性との双方が良好な終端抵抗が得られる。

以上説明したように、請求項１〜９、１１及び１２記載の発明によれば、ほぼ期待抵抗値に設定されたポリシリコン抵抗素子や拡散抵抗素子などのような半導体基板に形成された抵抗素子と、抵抗値が微調整可能なトランジスタとの組合せにより内蔵終端抵抗を構成したので、周波数特性が良く且つＤＣ特性の良い信号送信側又は信号受信側の内蔵型終端抵抗を内蔵する信号の送信用又は受信用の半導体集積回路を得ることができる。

また、請求項１０〜１２記載の発明によれば、周波数特性とＤＣ特性の双方が良い定抵抗素子を内蔵する半導体集積回路を得ることができる。

以下、本発明の実施の形態を説明する。

図１は、本発明の実施の形態に係る信号送受信システムの全体構成を示す。同図において、Ａは信号送信用半導体集積回路、Ｂは信号受信用半導体集積回路、Ｃは前記信号送信用及び信号受信用の両半導体集積回路Ａ、Ｂを接続する伝送路であって、差動ケーブルや、プリント基板に形成された配線など（以下、ケーブルで代表する）で構成される。そして、信号送信用半導体集積回路Ａに備える出力ドライバａから信号を伝送路Ｃに伝送して、信号受信用半導体集積回路Ｂのレシーバｂでその信号を受信する。

前記信号送信用半導体集積回路Ａには、出力ドライバａの後段に、前記伝送路Ｃの差動ケーブルを構成する２本のケーブルｃ１、ｃ２別に内蔵型終端抵抗ＺＲｔ１、ＺＲｔ２が配置される。また、前記信号受信用半導体集積回路Ｂには、レシーバｂの前段に、前記伝送路Ｃの差動ケーブルを構成する２本のケーブルｃ１、ｃ２別に内蔵型終端抵抗ＺＲｒ１、ＺＲｒ２が配置される。これらの内蔵型終端抵抗ＺＲｔ１、ＺＲｔ２、ＺＲｒ１、ＺＲｒ２は、内蔵される出力ドライバａやレシーバｂなどを構成する内蔵半導体素子と同一の製造プロセスで同時に製造される。

前記内蔵型終端抵抗ＺＲｔ１、ＺＲｔ２、ＺＲｒ１、ＺＲｒ２の各抵抗値をＺＲとし、伝送路Ｃの特性インピーダンスをＺとすると、抵抗値ＺＲが特性インピーダンスＺに等しくない場合（ＺＲ≠Ｚ）、伝送路Ｃを伝搬した信号は、その受信端で、次式に示す反射係数Γの割合で反射する。

Γ＝（ＺＲ−Ｚ）／（ＺＲ＋Ｚ）
前記４つの内蔵型終端抵抗ＺＲｔ１、ＺＲｔ２、ＺＲｒ１、ＺＲｒ２は同一の内部構造を有するので、以下、信号受信用半導体集積回路Ｂ内の内蔵型終端抵抗ＺＲｒ１を代表して、その内部構成を説明する。

図２は、前記内蔵型終端抵抗ＺＲｒ１の内部構成を示す。同図において、１はポリシリコンで形成されたポリシリコン抵抗素子（第１の抵抗素子）、２はＰ型ＭＯＳトランジスタ（第２の抵抗素子）である。前記ポリシリコン抵抗素子１は、図３に示すように、例えばｎ型半導体基板１０の上方に酸化膜１１を介して形成されたポリシリコンＰＳにより構成されていて、その抵抗値Ｒｐｓは、前記伝送路Ｃの特性インピーダンスＺにほぼ等しい抵抗値に設定される。このポリシリコンＰＳには、２つの接続ノード１ａ、１ｂが設けられている。また、前記Ｐ型ＭＯＳトランジスタ２は、図４に示すように、ｎ型半導体基板１０の上部に形成されたソースＳ及びドレインＤと、このソースＳ及びドレインＤ間のチャネルｃｈの上方にゲート酸化膜１２を介して配置されたゲート（制御端子）Ｇとを備えており、前記チャネルｃｈを抵抗として使用される。

図２において、ポリシリコン抵抗素子１は、一端が電源Ｖttに接続されており、他端がノードｎ１に接続される。また、前記Ｐ型ＭＯＳトランジスタ２は、そのソースノードが電源Ｖttに接続され、そのドレインノードが前記ノードｎ１に接続されて、前記ポリシリコン抵抗素子１と並列接続される。また、前記Ｐ型ＭＯＳトランジスタ２のゲートノードは、ゲートバイアス電圧調整回路３の出力ノードに接続されている。前記ゲートバイアス電圧調整回路３は、前記Ｐ型ＭＯＳトランジスタ２のゲートバイアス電圧を調整して、このＰ型ＭＯＳトランジスタ２の抵抗値を調整する。

前記ポリシリコン抵抗素子１は、半導体の製造プロセスの変動に起因して、抵抗値が大きくばらつくため、それ自身でその抵抗値を伝送路Ｃの特性インピーダンスＺに高精度に等しいように製造することは困難である。このため、ポリシリコン抵抗素子１に並列に接続されたＰ型ＭＯＳトランジスタ２のゲートバイアス電圧をその調整回路３により制御することにより、ポリシリコン抵抗素子１の抵抗値を微調整して、電源Ｖttとノードｎ１間の抵抗値、即ち、並列接続されたポリシリコン抵抗素子１とＰ型ＭＯＳトランジスタ２との合成抵抗値を前記伝送路Ｃの特性インピーダンスＺ（期待値）に高精度に調整する。

次に、図２に示したゲートバイアス電圧調整回路３の内部構成を図５に示す。同図において、２０は前記図２に示したポリシリコン抵抗素子１とＰ型ＭＯＳトランジスタ２との並列回路より成る内蔵型終端抵抗と同一構成を持つレプリカ回路である。従って、このレプリカ回路２０には、ポリシリコン抵抗素子２１とＰ型ＭＯＳトランジスタ２２との並列回路を有すると共に、前記終端抵抗の図２に示したノードｎ１と同様のノードＤを有する。これらのポリシリコン抵抗素子２１及びＰ型ＭＯＳトランジスタ２２は、前記終端抵抗を構成するポリシリコン抵抗素子１及びＰ型ＭＯＳトランジスタ２と同一の製造プロセスで同時に製造され、望ましくはこれら素子１、２の近傍に作られる。このポリシリコン抵抗素子２１の抵抗値Ｒｐｓは前記終端抵抗の一部を構成するポリシリコン抵抗素子１の抵抗値Ｒｐｓとほぼ同一値であり、Ｐ型ＭＯＳトランジスタ２２の抵抗値Ｒｔｒは前記終端抵抗の一部を構成するＰ型ＭＯＳトランジスタ２の抵抗値Ｒｔｒとほぼ同一値である。

更に、図５のゲートバイアス電圧調整回路３において、２３はオペアンプ、２４は定電流源である。定電流源２４は、電源Ｖttから前記ポリシリコン抵抗素子２１及びＰ型ＭＯＳトランジスタ２２の並列回路及びノードＤを通ってグランドに定電流Ｉｒｅｆを流す。前記オペアンプ２３は、その−ノードに参照電位Ｖｒｅｆが入力され、その＋ノードに前記ノードＤの電位が入力され、その出力ノードがレプリカ回路２０のＰ型ＭＯＳトランジスタ２２のゲートノードに接続されていて、ノードＤの電位、即ち、レプリカ回路２０で発生した電圧降下量が参照電位Ｖｒｅｆと等しくなるように、Ｐ型ＭＯＳトランジスタ２２のゲートバイアス電圧をフィードバック制御している。このとき、電源ＶttとノードＤとの間の合成抵抗値Ｒｔは、Ｒｔ = (Ｖtt - Ｖｒｅｆ)/Ｉｒｅｆ となり、期待値Ｒｔｏを得るためには、電源電圧Ｖtt、参照電位Ｖｒｅｆ、定電流Ｉｒｅｆの値を適切に与えれば良いことが判る。また、ゲートバイアス電圧調整回路３の出力ノードは、前記図２の終端抵抗の一部を構成するＰ型ＭＯＳトランジスタ２のゲートノードにも接続されているので、図２に示した電源Ｖttとノードｎ１との間の合成抵抗値も期待値Ｒｔｏとなる。このような構成により、内蔵型終端抵抗の抵抗値を自動で期待値Ｒｔｏに調整することが可能となる。

一例として、実際の抵抗値を本実施の形態に当てはめて例示する。内蔵型終端抵抗の期待する抵抗値Ｒｔｏを５０Ω±１０％、ポリシリコン抵抗素子１の製造プロセス変動を±１５％とした場合、ポリシリコン抵抗素子１の抵抗値を５３Ω（ばらつき範囲（５３Ω±１５％）とすると、Ｐ型ＭＯＳトランジスタ２の抵抗値を２７７Ω〜∞の範囲内で調整可能になるように、Ｐ型ＭＯＳトランジスタ２のサイズとゲートバイアス電圧調整回路３の動作範囲を設定すれば、期待の抵抗値Ｒｔｏを実現できる。また、期待の抵抗値Ｒｔｏが５０Ω±５％の場合、ポリシリコン抵抗素子１の抵抗値を５６Ω（ばらつき範囲（５６Ω±１５％）とすると、Ｐ型ＭＯＳトランジスタ２の抵抗値を２１７Ω〜∞の範囲内に設定にすれば良い。

以上の例示の場合に、ポリシリコン抵抗素子１とＰ型ＭＯＳトランジスタ２とでは、期待の抵抗値５０Ωに対して、ポリシリコン抵抗素子１の抵抗値の方が支配的であるので、Ｐ型ＭＯＳトランジスタ２単体で終端抵抗を実現した場合に比べて、Ｐ型ＭＯＳトランジスタ２の寄生成分の影響が抑制されるので、内蔵型終端抵抗ＺＲｒ１の周波数特性が向上する。更に、Ｐ型ＭＯＳトランジスタ２の抵抗値を調整することにより、デバイス抵抗の製造プロセスの変動の影響を吸収することが可能である。加えて、ポリシリコン抵抗素子１のばらつき下限値が、期待の抵抗値Ｒｔｏのばらつき下限値の付近以上になるようにポリシリコン抵抗素子１の抵抗値を設計しているので、Ｐ型ＭＯＳトランジスタ２のサイズを小さくすることができる。よって、Ｐ型ＭＯＳトランジスタ２の影響が少なくなり、終端抵抗の周波数特性が更に向上する。

（内蔵型終端抵抗の第１の変形例）
続いて、内蔵型終端抵抗の第１の変形例を図６を用いて詳細に説明する。

同図は、本変形例の内蔵型終端抵抗を示す。同図において、３１はポリシリコン抵抗素子、３２はＰ型ＭＯＳトランジスタ、３３は前記Ｐ型ＭＯＳトランジスタ３２のゲートバイアス電圧を調整制御するゲートバイアス電圧調整回路である。

前記Ｐ型ＭＯＳトランジスタ３２は、そのソースノードが電源Ｖttに接続され、そのドレインノードがポリシリコン抵抗素子３１の一端に接続され、そのゲートノードがゲートバイアス電圧調整回路３の出力ノードに接続されている。前記ポリシリコン素子３１の他端は、ノードｎ２に接続されている。前記ゲートバイアス電圧調整回路３３は、電源Ｖttとノードｎ２との間の抵抗値を、期待抵抗値Ｒｔｏにするように、Ｐ型ＭＯＳトランジスタ３２のゲートバイアス電圧を制御する。前記実施の形態と同様に、ポリシリコン抵抗素子３１の抵抗値が製造プロセスの変動に起因してばらつくため、Ｐ型ＭＯＳトランジスタ３２のゲートバイアス電圧をその調整回路３３により制御して、Ｐ型ＭＯＳトランジスタ３２の抵抗値を調整する。ここで、ゲートバイアス電圧調整回路３３は、図５に示した調整回路３と同様の構成のもので実現できる。但し、レプリカ回路２０は、図６に示した終端抵抗を構成するポリシリコン抵抗素子３１とＰ型ＭＯＳトランジスタ３２との直列回路に置換される。

例えば、終端抵抗としての期待の抵抗値が５０Ω±１０％、ポリシリコン抵抗素子３１の製造プロセスの変動が１５％であるとすると、ポリシリコン抵抗素子３１を４０Ω（ばらつき範囲４０Ω±１５％）に設定すると、Ｐ型ＭＯＳトランジスタ３２の抵抗値を最低９Ω〜１６Ωの範囲で制御可能なように、Ｐ型ＭＯＳトランジスタ３２のサイズとゲートバイアス電圧調整回路３３の動作範囲とを設計すれば良い。また、ゲートバイアス電圧調整回路３３の製造プロセスの変動を考慮に入れて、終端抵抗の期待抵抗値を５０Ω±５％とした場合には、Ｐ型ＭＯＳトランジスタ３２の抵抗値の制御可能範囲を６．５Ω〜１６Ωに設定すれば良く、設計可能な範囲である。

本変形例においては、期待抵抗値Ｒｔｏに対して、ポリシリコン抵抗素子３１の抵抗値をＰ型ＭＯＳトランジスタ３２の抵抗値よりも大きく設定することにより、ポリシリコン抵抗素子３１の抵抗値が終端抵抗の抵抗値の全体に対して支配的となるので、Ｐ型ＭＯＳトランジスタ単体で終端抵抗を実現した場合に比べて、Ｐ型ＭＯＳトランジスタ３２の寄生成分の影響を抑制できる。従って、終端抵抗の周波数特性が向上すると共に、Ｐ型ＭＯＳトランジスタ３２の抵抗値を調整することにより、デバイス抵抗の製造プロセスの変動の影響を吸収することが可能となる。

また、前記実施の形態の内蔵型終端抵抗と比較して、Ｐ型ＭＯＳトランジスタ３２のソース-ドレイン間にかかる電圧が小さくなるので、Ｐ型ＭＯＳトランジスタ３２が飽和領域になり難く、ＤＣ的なＶ-Ｉ特性（抵抗値の線形性）が改善する。しかし、期待の抵抗値が数十Ωの場合には、Ｐ型ＭＯＳトランジスタ３２の抵抗値を数Ω程度と低くする必要があって、そのトランジスタサイズを大きくする必要があるため、面積の増加が発生する。また、ＡＣ的な特性の劣化が発生する可能性もある。

（内蔵型終端抵抗の第２の変形例）
次に、内蔵型終端抵抗の第２の変形例を図７を用いて詳細に説明する。

同図は、本変形例の内蔵型終端抵抗を示す。同図において、４１及び４２は第１及び第２のポリシリコン抵抗素子（第１の抵抗素子を構成する第１及び第２の部分抵抗素子）、４３はＰ型ＭＯＳトランジスタ（第２の抵抗素子）、４４は前記Ｐ型ＭＯＳトランジスタ４３のゲートバイアス電圧を調整制御するゲートバイアス電圧調整回路である。前記Ｐ型ＭＯＳトランジスタ４３は、そのソースノードが電源Ｖttに接続され、そのドレインノードが第１のポリシリコン抵抗素子４１の一端に接続されて第１のポリシリコン抵抗素子４１と直列に接続され、そのゲートノードが前記ゲートバイアス電圧調整回路４４の出力ノードに接続される。前記第１のポリシリコン素子４１の他端はノードｎ３に接続されている。また、第２のポリシリコン抵抗素子４２は、その一端が電源Ｖttに接続され、その他端はノードｎ３に接続されていて、前記Ｐ型ＭＯＳトランジスタ４３と前記第１のポリシリコン抵抗素子４１との直列回路に対して並列に接続される。また、前記ゲートバイアス電圧調整回路４４は、電源Ｖttとノードｎ３との間の抵抗値が期待の抵抗値Ｒｔｏ（即ち、特性インピーダンスＺ）になるように、Ｐ型ＭＯＳトランジスタ４３のゲートバイアス電圧を調整制御する。

前記実施の形態と同様に、２つのポリシリコン抵抗素子４１、４２の各抵抗値がその製造プロセスの変動に起因してばらつくため、Ｐ型ＭＯＳトランジスタ４３のゲートバイアス電圧を調整回路４４で調整制御することにより、Ｐ型ＭＯＳトランジスタ４３の抵抗値を調整して、電源Ｖttとノードｎ３との間の抵抗値を期待値Ｒｔｏに高精度に調整する。本第２の変形例におけるゲートバイアス電圧調整回路４４も、前記実施の形態のバイアス電圧制御回路３（図５参照）と同様の構成で実現される。但し、レプリカ回路２０は、図７に示した内蔵型終端抵抗と同一の構成、即ち、Ｐ型ＭＯＳトランジスタ４３と第１のポリシリコン抵抗素子４１との直列回路に対して第２のポリシリコン抵抗素子４２が並列に接続された構成に置換される。

本変形例では、例えば、内蔵型終端抵抗の期待する抵抗値が５０Ω±１０％、ポリシリコン抵抗素子４１、４２の製造プロセスの変動が±１５％である場合を考えると、第２のポリシリコン抵抗素子４２の抵抗値を５３Ω（ばらつき範囲（５３Ω±１５％）とすると、Ｐ型ＭＯＳトランジスタ４３と第１のポリシリコン抵抗素子４１との直列抵抗値を２７７Ω〜∞で調整可能になるように、前記第１の変形例と同様な方法により、第１のポリシリコン抵抗素子４１の抵抗値と、Ｐ型ＭＯＳトランジスタ４３のサイズと、ゲートバイアス電圧調整回路４４の動作範囲とを適切に設定すれば、期待の抵抗値を実現できる。

また、期待の抵抗値が５０Ω±５％の場合には、第２のポリシリコン抵抗素子４２の抵抗値を５６Ω（ばらつき範囲（５６Ω±１５％））とすると、Ｐ型ＭＯＳトランジスタ４３と第１のポリシリコン抵抗素子４１との直列抵抗値を２７３Ω〜∞に設定すれば良い。

前記の例では、期待の抵抗値５０Ωに対して第２のポリシリコン抵抗素子４２の抵抗値が支配的であるので、Ｐ型ＭＯＳトランジスタ４３単体で終端抵抗を実現する場合に比べて、Ｐ型ＭＯＳトランジスタ４３の寄生成分の影響が抑制されるので、終端抵抗の周波数特性が向上する。また、Ｐ型ＭＯＳトランジスタ４３の抵抗値を調整することにより、デバイス抵抗の製造プロセスの変動の影響を吸収することが可能となる。更に、第２のポリシリコン抵抗素子４２のばらつき下限値が、期待の抵抗値Ｒｔｏのばらつき下限値の付近になるように、第２のポリシリコン抵抗素子４２の抵抗値を設計することにより、Ｐ型ＭＯＳトランジスタ４３の抵抗値可変範囲を小範囲に制限できて、そのトランジスタサイズを小さくすることができる。従って、Ｐ型ＭＯＳトランジスタ４３の影響が少なくなり、終端抵抗の周波数特性が向上する。

特に、本第２の変形例では、前記実施の形態と比べて、Ｐ型ＭＯＳトランジスタ４３のサイズが若干大きくなるものの、前記第１の変形例で説明したように、ＤＣ的なＶ-Ｉ特性（抵抗値の線形性）が改善される。

尚、以上の説明では、抵抗値を微調整できるトランジスタ（第２の抵抗素子）として、Ｐ型ＭＯＳトランジスタを採用したが、Ｎ型ＭＯＳトランジスタで構成しても良いのは勿論のこと、ＭＯＳ型でなくても良いのは言うまでもない。

また、以上の説明では、半導体基板１０上に形成される第１の抵抗素子として、ポリシリコン抵抗素子１、３１、４１、４２を使用したが、これ等のポリシリコン抵抗素子は、その抵抗値を低減するためにその材料であるポリシリコンＰＳに金属シリサイドを蒸着したシリサイド化ポリシリコン抵抗素子であっても良いし、そのように金属シリサイドを蒸着しない非シリサイド化ポリシリコン抵抗素子であっても良い。更に、ポリシリコン抵抗素子１、３１、４１、４２は、トランジスタに比べて周波数特性が良好な抵抗素子であるため、このポリシリコン抵抗素子の良好な周波数特性と同等の周波数特性を持つ抵抗素子、例えば拡散抵抗素子など、半導体基板１０上に形成される他の抵抗素子と均等であり、置換可能である。

また、本実施の形態では、信号の送信用及び受信用の両半導体集積回路Ａ、Ｂに対して本発明を適用したが、何れか一方のみに適用しても良いのは勿論である。

更に、本実施の形態では、本発明を信号の送信用及び受信用の両半導体集積回路Ａ、Ｂに適用した場合を例示したが、本発明は、内蔵型終端抵抗の抵抗値を高精度に期待値に調整できるので、その内蔵型終端抵抗をＬＳＩ内蔵型定抵抗回路として応用し、このような定抵抗回路を内蔵する半導体集積回路にも同様に適用できる。

以上説明したように、本発明は、ほぼ期待抵抗値に設定されたポリシリコン抵抗素子や拡散抵抗素子などのような半導体基板に形成された抵抗素子と、抵抗値が微調整可能なＭＯＳトランジスタとを組合せて、内蔵型終端抵抗を構成したので、周波数特性及びＤＣ特性の良い内蔵終端抵抗を得ることができ、このような終端抵抗を内蔵する信号送信用又は信号受信用の半導体集積回路や、このような構成の終端抵抗を定抵抗素子として内蔵する半導体集積回路に適用すると、有用である。

本発明の実施の形態の信号送受信システムの全体概略構成を示す回路図である。 内蔵型終端抵抗の具体的構成を示す回路図である。 ポリシリコン抵抗素子の構成の縦断面図である。 Ｐ型ＭＯＳトランジスタの構成の縦断面図である。 ゲートバイアス電圧調整回路の内部構成を示す回路図である。 内蔵型終端抵抗の第１の変形例の具体的構成を示す回路図である。 内蔵型終端抵抗の第２の変形例の具体的構成を示す回路図である。

符号の説明

Ａ 信号送信用半導体集積回路
ａ ドライバ
Ｂ 信号受信用半導体集積回路
ｂ レシーバ
Ｃ 伝送路
ｃ１、ｃ２ ケーブル
ＺＲｔ１、ＺＲｔ２
ＺＲｒ１、ＺＲｒ２ 内蔵型終端抵抗
１、３１ ポリシリコン抵抗素子（第１の抵抗素子）
２、３２、４３ Ｐ型ＭＯＳトランジスタ（第２の抵抗素子）
３、３３、４４ ゲートバイアス電圧調整回路
１０ 半導体基板
２０ レプリカ回路
２３ オペアンプ
２４ 定電流源
４１ 第１のポリシリコン抵抗素子
（第１の部分抵抗素子）
４２ 第２のポリシリコン抵抗素子
（第２の部分抵抗素子）

Claims (12)

1. 伝送路を介して信号を送信又は受信する半導体集積回路であって、
   内部には、前記伝送路の送信側又は受信側の終端抵抗が内蔵されていて、
   前記終端抵抗は、第１の抵抗素子及び、この第１の抵抗素子に接続された第２の抵抗素子を備え、
   前記第１の抵抗素子は、半導体基板上に形成された抵抗素子で構成され、前記半導体基板上に形成された抵抗素子の抵抗値は前記伝送路の特性インピーダンスにほぼ等しい抵抗値に設定され、
   前記第２の抵抗素子は、トランジスタで構成され、
   前記トランジスタの制御端子には、この制御端子のバイアス電圧を調整するバイアス電圧調整回路が接続され、
   前記バイアス電圧調整回路により前記トランジスタの抵抗値を調整して、前記第１及び第２の抵抗素子の合成抵抗値を前記特性インピーダンスに調整する
   ことを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記半導体基板上に形成された抵抗素子と前記トランジスタとは並列に接続される
   ことを特徴とする半導体集積回路。
3. 請求項２記載の半導体集積回路において、
   前記半導体基板上に形成された抵抗素子の抵抗値のばらつき下限値は、前記第１及び第２の抵抗素子の合成抵抗値の期待値のばらつき下限値以上の抵抗値に設定される
   ことを特徴とする半導体集積回路。
4. 請求項１記載の半導体集積回路において、
   前記半導体基板上に形成された抵抗素子と前記トランジスタとは直列に接続される
   ことを特徴とする半導体集積回路。
5. 請求項４記載の半導体集積回路において、
   前記半導体基板上に形成された抵抗素子の抵抗値は、前記トランジスタの抵抗値よりも大きく設定される
   ことを特徴とする半導体集積回路。
6. 請求項１記載の半導体集積回路において、
   前記半導体基板上に形成された抵抗素子は、第１及び第２の部分抵抗素子を有し、
   前記第１の部分抵抗素子と前記トランジスタとが直列に接続された直列回路を構成し、
   前記第２の部分抵抗素子は前記直列回路と並列に接続される
   ことを特徴とする半導体集積回路。
7. 請求項６記載の半導体集積回路において、
   前記第２の部分抵抗素子の抵抗値のばらつき下限値は、前記第１及び第２の抵抗素子の合成抵抗値の期待値のばらつき下限値以上の抵抗値に設定される
   ことを特徴とする半導体集積回路。
8. 請求項１記載の半導体集積回路において、
   前記バイアス電圧調整回路は、
   前記終端抵抗の構成と同一構成のレプリカ回路と、
   前記レプリカ回路に所定の一定電流を与える定電流源と、
   オペアンプとを備え、
   前記オペアンプは、前記レプリカ回路で発生した電圧降下量を所定の参照電位にするように、前記トランジスタの制御端子のバイアス電圧をフィードバック制御する
   ことを特徴とする半導体集積回路。
9. 請求項１記載の半導体集積回路を信号送信用と信号受信用とに２つ備えると共に、
   前記信号送信用半導体集積回路と信号受信用半導体集積回路とに接続された伝送路とを備えた
   ことを特徴とする信号送受信システム。
10. 半導体素子により生成された定抵抗素子を内蔵する半導体集積回路であって、
    前記定抵抗素子は、第１の抵抗素子及び、この第１の抵抗素子に接続された第２の抵抗素子を備え、
    前記第１の抵抗素子は、半導体基板上に形成された抵抗素子で構成され、前記半導体基板上に形成された抵抗素子の抵抗値は期待値にほぼ等しい抵抗値に設定され、
    前記第２の抵抗素子は、トランジスタで構成され、
    前記トランジスタの制御端子には、この制御端子のバイアス電圧を調整するバイアス電圧調整回路が接続され、
    前記バイアス電圧調整回路により前記トランジスタの抵抗値を調整して、前記第１及び第２の抵抗素子の合成抵抗値を前記期待値に調整する
    ことを特徴とする半導体集積回路。
11. 請求項１又は１０記載の半導体集積回路において、
    前記半導体基板上に形成された抵抗素子は、ポリシリコン抵抗素子である
    ことを特徴とする半導体集積回路。
12. 請求項１又は１０記載の半導体集積回路において、
    前記半導体基板上に形成された抵抗素子は、拡散抵抗素子である
    ことを特徴とする半導体集積回路。

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