JP2015008034A - 半導体装置 - Google Patents

Abstract

【課題】予備の貫通電極を用いて貫通電極の不良を救済する場合に、置換の前後における信号パスの長さの差を短縮する。
【解決手段】ドライバ回路１０１〜１０８を有する半導体チップＩＦと、レシーバ回路２０１〜２０８を有する半導体チップＣＣと、半導体チップＣＣに設けられた貫通電極３０１〜３０９とを備える。半導体チップＩＦは、ｉ番（ｉは１〜ｎの整数）のドライバ回路の出力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに排他的に接続する出力切り替え回路１２０を有し、半導体チップＣＣは、ｉ番（ｉは１〜ｎの整数）のレシーバ回路の入力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに排他的に接続する入力切り替え回路２２０を有する。これにより、置換前の信号パスと置換後の信号パスとの間にほとんど配線長差が生じないことから、信号品質が高められる。
【選択図】図５

Description

本発明は半導体装置に関し、特に、貫通電極によって電気的に接続された複数の半導体チップを含む半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に要求される記憶容量は年々増大している。近年においては、この要求を満たすため複数のメモリチップを積層し、シリコン基板に設けられた貫通電極を介してこれらを電気的に接続する方法が提案されている（特許文献１参照）。

特に、インターフェース回路などのフロントエンド部が集積されたインターフェースチップと、メモリコアなどのバックエンド部が集積されたコアチップとを積層したタイプの半導体記憶装置においては、メモリコアからパラレルに読み出されたリードデータがシリアル変換されることなくそのままインターフェースチップに供給されることから、多数の貫通電極（多い場合には４０００個程度）が必要となる。しかしながら、貫通電極に１つでも不良が存在すると当該チップ全体が不良となり、しかも、積層後においては全てのチップが不良となってしまう。このため、この種の半導体記憶装置においては、貫通電極の不良によって全体が不良となることを防止するため、予備の貫通電極が設けられることがある。

特許文献１に記載された半導体装置では、複数の貫通電極（例えば８個の貫通電極）からなる群に対して予備の貫通電極が１つ割り当てられる。そして、貫通電極の１つに不良が発生している場合には、この貫通電極の代わりにこの群に割り当てられた予備の貫通電極が用いられ、これによって不良が救済される。

特開２００７−１５８２３７号公報

しかしながら、不良のある貫通電極を単純に予備の貫通電極に置換する方法では、不良のある貫通電極の位置によって、置換前の信号パスと置換後の信号パスとの間に無視できない配線長差が生じることがある。つまり、予備の貫通電極に近い位置に配置された貫通電極に不良が発生した場合であれば、置換の前後における信号パスの長さの変動は僅かであるが、予備の貫通電極から遠い位置に配置された貫通電極に不良が発生した場合においては、予備の貫通電極への迂回が生じる分、置換後の信号パスが長くなってしまう。このため、これら貫通電極を介して入出力される信号にスキューが生じてしまい。信号品質が劣化することがあった。

尚、上記の問題は、ＤＲＡＭなどの半導体記憶装置に限らず、貫通電極を介して電気的に接続される複数の半導体チップを有する全ての半導体装置において生じ得る問題である。

本発明による半導体装置は、それぞれ１番〜ｎ番（ｎは自然数）の番号が割り当てられたｎ個のドライバ回路を有する第１の半導体チップと、前記１番〜ｎ番のドライバ回路にそれぞれ対応して設けられ、それぞれ１〜ｎ番の番号が割り当てられたｎ個のレシーバ回路を有する第２の半導体チップと、前記第１の半導体チップ又は前記第２の半導体チップに設けられ、それぞれ１番〜ｎ＋ｍ番（ｍは自然数）の番号が割り当てられたｎ＋ｍ個の貫通電極と、を備え、前記第１の半導体チップは、ｉ番（ｉは１〜ｎの整数）のドライバ回路の出力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに接続することによって、前記ｎ個のドライバ回路をそれぞれ異なる貫通電極に接続する出力切り替え回路を有し、前記第２の半導体チップは、ｉ番（ｉは１〜ｎの整数）のレシーバ回路の入力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに接続することによって、前記ｎ個のレシーバ回路をそれぞれ異なる貫通電極に接続する入力切り替え回路を有することを特徴とする。

本発明によれば、不良のある貫通電極を単純に予備の貫通電極に置き換えるのではなく、ドライバ回路及びレシーバ回路と貫通電極との対応関係を柔軟に切り替え可能に構成していることから、置換前の信号パスと置換後の信号パスとの間にほとんど配線長差が生じない。このため、置換によるスキューもほとんど生じないことから、信号品質を高めることが可能となる。

本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられたＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。 本発明の第１の実施形態を示す模式的な回路図であり、貫通電極に不良が存在しない場合を示している。 本発明の第１の実施形態を示す模式的な回路図であり、貫通電極３０６に不良が発生している場合を示している。 出力切り替え回路１２０の一部をより詳細に示す回路図である。 インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との接続関係を立体的に示す模式図である。 本発明の第２の実施形態を示す模式的な回路図であり、貫通電極３０２，３０４に不良が発生している場合を示している。 出力切り替え回路１３０，１４０の一部をより詳細に示す回路図である。 半導体記憶装置１０の回路構成を示すブロック図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。

図１に示すように、本実施形態による半導体記憶装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。

コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。

インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。

インターポーザＩＰは、半導体記憶装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。

図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。

コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。

これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。

さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。

このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。

図３は、図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。

図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。

シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。

次に、貫通電極に不良が発生した場合の救済方法について説明する。以下に説明する救済方法は、上述したいずれのタイプのＴＳＶ１〜ＴＳＶ３に対しても適用可能である。

図４は、本発明の第１の実施形態におけるインターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との接続関係を説明するための模式的な回路図であり、貫通電極に不良が存在しない場合を示している。

図４には、一例として、インターフェースチップＩＦから８ビットのデータＤ１〜Ｄ８を各コアチップＣＣ０〜ＣＣ７に供給する部分が示されている。これらデータＤ１〜Ｄ８はインターフェースチップＩＦから同時に出力され、各コアチップＣＣ０〜ＣＣ７にて同時に入力されるべき信号であり、アドレス信号やライトデータなどが該当する。

図４に示すように、インターフェースチップＩＦには各データＤ１〜Ｄ８に対応する８個のドライバ回路１０１〜１０８が設けられ、各コアチップＣＣ０〜ＣＣ７には各データＤ１〜Ｄ８に対応する８個のレシーバ回路２０１〜２０８が設けられている。これに対し、本実施形態では、これらドライバ回路１０１〜１０８とレシーバ回路２０１〜２０８を接続するための貫通電極３０１〜３０９が９個（＝８個＋１個）設けられている。これら貫通電極３０１〜３０９のうち、貫通電極３０９は予備の貫通電極であり、他の貫通電極３０１〜３０８に不良がない場合には使用されない。

具体的に説明すると、インターフェースチップＩＦには、ドライバ回路１０１〜１０８の出力端を、ドライバ回路１１１〜１１９を介して対応する２つの貫通電極のいずれかに接続する出力切り替え回路１２０が設けられている。ここで、対応する２つの貫通電極とは、ドライバ回路１０１〜１０８の符号の末尾をｉ番（ｉは１〜８）とした場合、ｉ番及びｉ＋１番の貫通電極を指す。例えば、ドライバ回路１０１には１番及び２番の貫通電極３０１，３０２が対応し、ドライバ回路１０２には２番及び３番の貫通電極３０２，３０３が対応することになる。このため、一部の貫通電極３０２〜３０８については、それぞれ２つのドライバ回路に対応することになるが、１つの貫通電極に２つのドライバ回路が接続されることなく、各貫通電極への接続は排他的に行われる。対応する２つの貫通電極のいずれを選択するかは、救済信号Ｒ１〜Ｒ８によって定められる。

救済信号Ｒ１〜Ｒ８はそれぞれ貫通電極３０１〜３０８に割り当てられており、対応する貫通電極が不良である場合に活性化される。そして、活性化している救済信号をＲｘとすると、符号の末尾が１〜ｘ−１番であるドライバ回路についてはｉ番の貫通電極が選択され、符号の末尾がｘ〜８番であるドライバ回路についてはｉ＋１番の貫通電極が選択される。図４に示す例では救済信号Ｒ１〜Ｒ８がいずれも活性化しておらず、このため出力切り替え回路１２０は、ドライバ回路１０１〜１０８の出力端をそれぞれドライバ回路１１１〜１１８を介して貫通電極３０１〜３０８に接続する。

以上の接続関係は、コアチップＣＣ０〜ＣＣ７側においても同様である。つまり、各コアチップＣＣ０〜ＣＣ７には入力切り替え回路２２０が含まれており、図４に示す例のように、救済信号Ｒ１〜Ｒ８のいずれも活性化していない場合には、入力切り替え回路２２０は、レシーバ回路２０１〜２０８の入力端をそれぞれレシーバ回路２１１〜２１８を介して貫通電極３０１〜３０８に接続する。

このように、いずれの貫通電極３０１〜３０８にも不良が存在しない場合には、対応するドライバ回路とレシーバ回路は全てパスＰＡを介して接続されることになる。この場合、予備の貫通電極３０９は使用されない。

これに対し、貫通電極３０１〜３０８のいずれかに不良が発生している場合には、予備の貫通電極３０９が使用される。しかしながら、不良のある貫通電極が単純に予備の貫通電極３０９に置換されるのではなく、不良のある貫通電極を境として、ドライバ回路１０１〜１０８及びレシーバ回路２０１〜２０８と貫通電極３０１〜３０９との接続関係がシフトされる。

図５は、貫通電極３０６に不良が発生している場合における模式的な回路図である。

図５に示すように、貫通電極３０６に不良が発生している場合、救済信号Ｒ６が活性化する。これにより、出力切り替え回路１２０は、ドライバ回路１０１〜１０５の出力端をそれぞれドライバ回路１１１〜１１５を介して貫通電極３０１〜３０５に接続する一方、ドライバ回路１０６〜１０８の出力端をそれぞれドライバ回路１１７〜１１９を介して貫通電極３０７〜３０９に接続する。このように、不良のある貫通電極を境に、ドライバ回路１０１〜１０８と貫通電極３０１〜３０９との接続関係がシフトされる。

以上の接続関係は、コアチップＣＣ０〜ＣＣ７側においても同様であり、入力切り替え回路２２０は、救済信号Ｒ６の活性化に応答してレシーバ回路２０１〜２０５の入力端をそれぞれレシーバ回路２１１〜２１５を介して貫通電極３０１〜３０５に接続する一方、レシーバ回路２０６〜２０８の入力端をそれぞれレシーバ回路２１７〜２１９を介して貫通電極３０７〜３０９に接続する。このように、入力側においても、不良のある貫通電極を境に、レシーバ回路２０１〜２０８と貫通電極３０１〜３０９との接続関係がシフトされる。

このように、貫通電極３０６に不良が存在する場合、ドライバ回路１０１〜１０５とレシーバ回路２０１〜２０５についてはパスＰＡを介して接続される一方、ドライバ回路１０６〜１０８とレシーバ回路２０６〜２０８についてはパスＰＢを介して接続される。要するに、不良のある貫通電極を３０ｘとした場合、ドライバ回路１０１〜１０（ｘ−１）とレシーバ回路２０１〜２０（ｘ−１）についてはパスＰＡを介して接続され、ドライバ回路１０ｘ〜１０８とレシーバ回路２０ｘ〜２０８についてはパスＰＢを介して接続される。

つまり、不良のある貫通電極（図５に示す例では貫通電極３０６）を単純に予備の貫通電極（図５に示す例では貫通電極３０９）に置き換えるのではなく、不良のある貫通電極を境に、ドライバ回路１０１〜１０８及びレシーバ回路２０１〜２０８と貫通電極３０１〜３０９との接続関係がシフトされる。このように、置換後においてもより番号の大きいドライバ回路の出力端がより番号の大きい貫通電極に接続され、より番号の大きいレシーバ回路の出力端がより番号の大きい貫通電極に接続される。このため、貫通電極３０１〜３０９をこの順に配列するなど、ｉ番とｉ＋１番の貫通電極を隣接配置すれば、置換前の信号パスと置換後の信号パスとの間にほとんど配線長差が生じなくなる。これにより、置換によるスキューもほとんど生じないことから、信号品質を高めることが可能となる。

図６は、図４及び図５に示した出力切り替え回路１２０の一部をより詳細に示す回路図である。

図６に示すように、出力切り替え回路１２０は、ドライバ回路１０１〜１０８にそれぞれ対応して設けられた制御回路部１２１ａ〜１２８ａ及びスイッチ回路部１２１ｂ〜１２８ｂを含んでいる。制御回路部１２１ａ〜１２８ａは、救済信号Ｒｉ及びシフト信号ＳＨＩＦＴ（ｉ−１）を受ける排他的論理和回路（ＥＯＲ回路）であり、その出力である選択信号ＳＥＬ１〜ＳＥＬ８によって、対応するスイッチ回路部１２１ｂ〜１２８ｂが制御される。

具体的に説明すると、制御回路部１２１ａ〜１２８ａは、救済信号Ｒｉとシフト信号ＳＨＩＦＴ（ｉ−１）の論理レベルが異なる場合には、その出力である選択信号ＳＥＬｉをハイレベルとし、これらの論理レベルが一致する場合には、その出力である選択信号ＳＥＬｉをローレベルとする。ここで、救済信号Ｒ１〜Ｒ８は、対応する貫通電極が不良である場合にローレベルに活性化される信号であり、対応する貫通電極が正常である場合にはハイレベルとなる。救済信号Ｒ１〜Ｒ８は、それぞれ対応する置換制御回路１２１ｃ〜１２８ｃに保持され、電源を遮断するまで保持される。置換制御回路１２１ｃ〜１２８ｃを用いているのは、救済信号を伝送するための配線又は貫通電極の数を減らすためには、救済信号を符号化して転送したり時分割で転送するなどの工夫が必要であり、この場合、置換制御回路１２１ｃ〜１２８ｃによってデコード処理などを行う必要があるからである。

一方、シフト信号ＳＨＩＦＴ１〜ＳＨＩＦＴ７は、前段の（つまり番号が一つ少ない）制御回路部１２１ａ〜１２７ａから出力される選択信号ＳＥＬ１〜ＳＥＬ７を反転させた信号である。初段である制御回路部１２１ａに供給されるシフト信号ＳＨＩＦＴ０は、ローレベル（ＶＳＳ）に固定されている。

スイッチ回路部１２１ｂ〜１２８ｂは、排他的に導通する２つのトランスファゲートを有しており、対応する選択信号ＳＥＬｉがハイレベルであればｉ番の貫通電極側のトランスファゲートが選択され、対応する選択信号ＳＥＬｉがローレベルであればｉ＋１番の貫通電極側のトランスファゲートが選択される。

かかる構成により、救済信号Ｒ１〜Ｒ８が全てハイレベルであれば、つまり貫通電極３０１〜３０８が全て正常であれば、選択信号ＳＥＬ１〜ＳＥＬ８は全てハイレベルとなり、スイッチ回路部１２１ｂ〜１２８ｂはいずれもｉ番の貫通電極を選択する。これにより、ドライバ回路１０１〜１０８の出力端は、それぞれドライバ回路１１１〜１１８を介して貫通電極３０１〜３０８に接続されることになる。

これに対し、救済信号Ｒ１〜Ｒ８のいずれかがローレベルであれば、つまり貫通電極３０１〜３０８のいずれかが不良であれば、不良のある貫通電極に対応する選択信号ＳＥＬｘはローレベルとなる。これにより、当該スイッチ回路部１２ｘｂは、ｉ＋１番の貫通電極を選択する。また、選択信号ＳＥＬｘがローレベルになると、シフト信号ＳＨＩＦＴｘがハイレベルとなることから、以降のスイッチ回路部１２（ｘ＋１）ｂ〜１２８ｂはいずれもｉ＋１番の貫通電極を選択する。これにより、欠陥のある貫通電極を境としたシフト動作が実現される。

尚、シフト信号がハイレベルであり且つ救済信号がローレベルである入力は禁止である。このような信号の組み合わせは、予備の貫通電極数を超える不良が生じた場合に現れるパターンであり、このような信号の組み合わせが生じる場合には予備の貫通電極による救済は不能となる。

以上、出力切り替え回路１２０の回路構成及び動作について詳細に説明したが、入力切り替え回路２２０の回路構成及び動作についてもこれと同様であることから、重複する説明は省略する。

図７は、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との接続関係を立体的に示す模式図である。

図７には、コアチップＣＣ０〜ＣＣ７のうち、コアチップＣＣ０に含まれる貫通電極３０６に不良がある場合が示されている。図７に示すように、コアチップＣＣ０〜ＣＣ７に含まれる貫通電極のうちそれぞれ対応する貫通電極、つまり同じ番号が割り当てられた貫通電極は、全て短絡されている。そして、いずれかのコアチップＣＣ０〜ＣＣ７に含まれる貫通電極に不良があると、他のコアチップに含まれる対応する貫通電極も全て無効とされる。図７に示す例では、コアチップＣＣ０に含まれる貫通電極３０６に不良があることから、他のコアチップＣＣ１〜ＣＣ７に含まれる貫通電極３０６については、不良の有無にかかわらず無効とされる。つまり、ドライバ回路及びレシーバ回路と貫通電極との接続関係は、インターフェースチップＩＦ及び各コアチップＣＣ０〜ＣＣ７において共通とされる。

図８は、本発明の第２の実施形態におけるインターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との接続関係を説明するための模式的な回路図であり、貫通電極３０２，３０４に不良が存在する場合を示している。

図８に示すように、本実施形態では８個の貫通電極３０１〜３０８に対して２個の予備の貫通電極３０９，３１０が割り当てられている。したがって、貫通電極の総数は１０個である。

本実施形態では、インターフェースチップＩＦ側には２つの出力切り替え回路１３０，１４０が設けられ、コアチップＣＣ０〜ＣＣ７側には２つの入力切り替え回路２３０，２４０が設けられている。出力切り替え回路１３０及び入力切り替え回路２３０には、救済信号Ｒ１１〜Ｒ１８が供給され、これによって出力パス及び入力パスの切り替えが行われる。同様に、出力切り替え回路１４０及び入力切り替え回路２４０には、救済信号Ｒ２１〜Ｒ２９が供給され、これによって出力パス及び入力パスの切り替えが行われる。このような２つの出力切り替え回路１３０，１４０及び２つの入力切り替え回路２３０，２４０を備えることにより、ドライバ回路１０１〜１０８及びレシーバ回路２０１〜２０８と貫通電極３０１〜３１０との接続関係を最大で２個分シフト可能である。

救済信号Ｒ１１〜Ｒ１８は、８個の貫通電極３０１〜３０８に１個又は２個の不良が存在する場合に１ビットのみ活性化される信号である。具体的には、１個の貫通電極３０ｘが不良である場合にはこれに対応する救済信号Ｒｘが活性化し、２個の貫通電極３０ｘ，３０ｙ（ｘ＜ｙ）が不良である場合には、より番号の小さい貫通電極に対応する救済信号Ｒｘが活性化する。貫通電極３０１〜３０８に３個以上の不良が存在する場合は、本実施形態では救済不能である。一方、救済信号Ｒ２１〜Ｒ２９は、９個の貫通電極３０１〜３０９に２個の不良が存在する場合に１ビットのみ活性化される信号である。具体的には、２個の貫通電極３０ｘ，３０ｙ（ｘ＜ｙ）が不良である場合、より番号の大きい貫通電極に対応する救済信号Ｒｙが活性化する。上記の条件によれば救済信号Ｒ２１が活性化することはあり得ないため、救済信号Ｒ２１については非活性レベルに固定しても構わない。但し、各ドライバ回路と各貫通電極との間、並びに、各貫通電極と各レシーバ回路との間の論理段数を互いに一致させることが望ましいため、図８に示すように、救済信号Ｒ２１を用いた論理ゲートについては省略しないことが好ましい。

上記の構成により、８個の貫通電極３０１〜３０８に１個の不良が存在する場合には、上述した第１の実施形態と同様、不良のある貫通電極を境として接続が１個シフトされ、不良が救済される。さらに、９個の貫通電極３０１〜３０９に２個の不良が存在する場合には、不良のある貫通電極のうち、より番号の小さい貫通電極を境として接続がまず１個シフトされ、より番号の大きい貫通電極を境として接続がさらに１個シフトされて不良が救済される。

図８に示す例では、２つの貫通電極３０２，３０４が不良のある貫通電極であり、この場合、救済信号Ｒ１２と救済信号Ｒ２４が活性化する。これにより、まず貫通電極３０２を境として出力切り替え回路１３０によってシフト動作が行われるため、ドライバ回路１０２の出力端は貫通電極３０３に接続されることになる。さらに、貫通電極３０４を境として出力切り替え回路１４０によってシフト動作が行われるため、ドライバ回路１０３の出力端が貫通電極３０５に接続されることになる。入力側についても同様である。

図９は、図８に示した出力切り替え回路１３０，１４０の一部をより詳細に示す回路図である。

図９に示すように、出力切り替え回路１３０は、救済信号Ｒ１〜Ｒ８の代わりに救済信号Ｒ１１〜Ｒ１８が供給される他は、図６に示した出力切り替え回路１２０と同じ回路構成を有している。また、出力切り替え回路１４０は、出力切り替え回路１３０の後段に設けられ、救済信号Ｒ２２〜Ｒ２９が供給される他は、出力切り替え回路１３０と同じ回路構成を有している。これら出力切り替え回路１３０，１４０の具体的な回路構成及び動作については、出力切り替え回路１２０と同様であることから、重複する説明は省略する。また、入力切り替え回路２３０，２４０回路構成及び動作についてもこれと同様である。

このように、本実施形態では、２個の貫通電極に不良が存在する場合であっても、これらを救済することが可能となる。また図示しないが、３個以上の予備の貫通電極を設けることによって、３個以上の貫通電極不良を救済可能に構成することもできる。

以下、本発明の好ましい実施形態による半導体記憶装置１０の回路構成について説明する。

図１０は、半導体記憶装置１０の回路構成を示すブロック図である。

図１０に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。

まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。

クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。

また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。

コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。

アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。

データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。

キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。

入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。

このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。

更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。

電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。

層アドレスコントロール回路４５は、本実施形態による半導体記憶装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体記憶装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。

また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。

さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。

さらに、インターフェースチップＩＦには、救済情報保持回路４００が設けられている。救済情報保持回路４００は、上述した救済信号を例えばアンチヒューズ素子などによって記憶する回路であり、アセンブリ後の動作試験によって貫通電極に不良が発見された場合に、テスタから救済信号が書き込まれる。救済情報保持回路４００に保持された救済信号は電源投入時に読み出され、インターフェースチップＩＦ内の置換制御回路１２１ｃ〜１２８ｃに転送されるとともに、図２（ａ）に示すタイプのＴＳＶ１を用いてコアチップＣＣ０〜ＣＣ７内の置換制御回路にも転送される。

以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。

図１０に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１０においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。

ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。

カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。

カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。

コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われ、一致を検出すると一致信号ＨＩＴを活性化させる。

層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体記憶装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。

層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。

また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。

さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。

コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。

以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。

テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。

テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。

以上が本実施形態による半導体記憶装置１０の全体構成である。このように、本実施形態による半導体記憶装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。

上記の構成を有する半導体記憶装置１０は、電源投入時に救済情報保持回路４００に保持された救済信号が読み出され、インターフェースチップＩＦ内及び各コアチップＣＣ０〜ＣＣ７内の置換制御回路に転送される。そして、既に説明したとおり、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７においては、不良のある貫通電極を予備の貫通電極にそのまま置換するのではなく、接続関係をシフトすることによって不良のある貫通電極を避けていることから、置換の前後において信号パスにほとんど配線長差が生じない。このため、置換によるスキューもほとんど生じないことから、信号品質を高めることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７にデータを供給する場合を例に説明したが、これとは逆に、コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦにデータを供給する場合につても同様である。つまり、コアチップＣＣ０〜ＣＣ７側にドライバ回路が設けられ、インターフェースチップＩＦ側にレシーバ回路が設けられていても構わない。尚、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給されるライトデータと、コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦに供給されるリードデータは同じ貫通電極を用いて転送されるため、このような貫通電極に対しては、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７にドライバ回路とレシーバ回路の両方が設けられる。

例えば、上記実施形態では、チップ積層型のＤＲＡＭを例に説明したが、積層される半導体チップの種類については特に限定されず、ＳＲＡＭ，ＰＲＡＭ，ＭＲＡＭ，ＲＲＡＭ，フラッシュメモリなど他のメモリデバイスであっても構わないし、ＣＰＵやＤＳＰなどのロジック系デバイスであっても構わない。

１〜３ ＴＳＶ
４〜６ 内部回路
１０ 半導体記憶装置
１０１〜１０８，１１１〜１１８ ドライバ回路
１２０，１３０，１４０ 出力切り替え回路
１２１ａ〜１２８ａ 制御回路部
１２１ｂ〜１２８ｂ スイッチ回路部
１２１ｃ〜１２８ｃ 置換制御回路
２０１〜２０８，２１１〜２１８ レシーバ回路
２２０，２３０，２４０ 入力切り替え回路
３０１〜３１０ 貫通電極
４００ 救済情報保持回路
ＣＣ０〜ＣＣ７ コアチップ
ＩＦ インターフェースチップ

Claims (1)

1. それぞれ１番〜ｎ番（ｎは自然数）の番号が割り当てられたｎ個のドライバ回路を有する第１の半導体チップと、
   前記１番〜ｎ番のドライバ回路にそれぞれ対応して設けられ、それぞれ１〜ｎ番の番号が割り当てられたｎ個のレシーバ回路を有する第２の半導体チップと、
   前記第１の半導体チップ又は前記第２の半導体チップに設けられ、それぞれ１番〜ｎ＋ｍ番（ｍは自然数）の番号が割り当てられたｎ＋ｍ個の貫通電極と、を備え、
   前記第１の半導体チップは、ｉ番（ｉは１〜ｎの整数）のドライバ回路の出力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに接続することによって、前記ｎ個のドライバ回路をそれぞれ異なる貫通電極に接続する出力切り替え回路を有し、
   前記第２の半導体チップは、ｉ番（ｉは１〜ｎの整数）のレシーバ回路の入力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに接続することによって、前記ｎ個のレシーバ回路をそれぞれ異なる貫通電極に接続する入力切り替え回路を有し、
   前記出力切り替え回路は、１〜ｎ番の第１選択信号をそれぞれ生成するｎ個の第１制御回路部と、対応する前記第１選択信号に基づいて、ｉ番のドライバ回路の出力端をｉ番及びｉ＋１番の第１信号パスのいずれかに接続するｎ個の第１スイッチ回路部とを含み、
   ｊ番（ｊは２〜ｎの整数）の第１制御回路部は、それぞれ対応する第１救済信号及びｊ−１番の第１選択信号に基づいて、ｊ番の第１選択信号を生成し、
   前記出力切り替え回路は、１〜ｎ＋１番の第２選択信号をそれぞれ生成するｎ＋１個の第２制御回路部と、対応する前記第２選択信号に基づいて、ｋ番（ｋは１〜ｎ＋１の整数）の第１信号パスをｋ番及びｋ＋１番の第２信号パスのいずれかに接続するｎ＋１個の第２スイッチ回路部とを含むことを特徴とする半導体装置。

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