JP2013029448A - 半導体装置及び半導体装置の試験方法 - Google Patents

半導体装置及び半導体装置の試験方法 Download PDF

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Abstract

【課題】不良電流パスの選別に要する時間を短縮する。
【解決手段】半導体装置は、それぞれ少なくとも１つの貫通電極を含み、インターフェイスチップ内に第１のノードｎ１を有する複数の電流パス１０１Ｘと、互いに異なる複数の電圧値からなる比較電圧ＤＡＣＯＵＴを生成する比較電圧生成部１０２と、複数の電流パス１０１Ｘそれぞれの第１のノードｎ１の電圧ＴＳＶＣＸと、比較電圧ＤＡＣＯＵＴの上記複数の電圧値それぞれとを比較し、比較の結果を示す比較結果信号ＣＭＰＸを電流パス１０１Ｘごとに出力する比較部１０３と、比較結果信号ＣＭＰＸに応じて、複数の電流パス１０１Ｘのそれぞれが高抵抗化しているか否かを示す結果信号ＲＥＳＬＴＸを生成する結果信号生成部１０４とを備える。
【選択図】図５

Description

本発明は半導体装置及び半導体装置の試験方法に関し、特に、複数のコアチップとこれを制御するインターフェイスチップからなる半導体装置及び半導体装置の試験方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。
マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップである。したがって、各メモリチップには、外部（例えば、メモリコントローラ）とのインターフェイスを行う、いわゆるフロントエンド部が含まれている。このため、各メモリチップにおいてメモリコアに割り当て可能な占有面積が、チップ面積からフロントエンド部の占有面積を減じた面積に制限されることになるので、マルチチップパッケージでは、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。
また、フロントエンド部を構成する回路は、ロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製される。そのため、マルチチップパッケージでは、フロントエンド部のトランジスタを高速化することが困難である。
これらの問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体装置を構成する方法が提案されている。この方法によれば、バックエンド部が集積されたチップ（コアチップ）については、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なチップ（インターフェイスチップ）については、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェイスチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。
インターフェイスチップを用いるタイプの半導体装置において、隣接するチップ間は、コアチップの基板を貫通する多数の貫通電極(Through Silicon Via)によって、互いに電気的に接続される。これら貫通電極の大部分は、積層方向から見た平面視で同じ位置に設けられた他層の貫通電極と短絡されており、電気的に短絡された一群の貫通電極によって、インターフェイスチップと各コアチップとを結ぶ電流パスが形成されている。
ところで、貫通電極を含む電流パスでは、貫通電極間の接続不良や貫通電極そのものの高抵抗化により、その寄生抵抗が過大になってしまう場合がある。寄生抵抗が過大になった電流パスでは、信号ロスが大きくなり、場合によっては信号の損失が発生することになる。そこで、寄生抵抗値が大きくなってしまった電流パスを検出し、不良品として選別できるようにすることが望まれている。
特許文献１には、貫通電極と内部回路とを接続する内部端子の接続状態を確認するためのテスト技術が開示されている。この技術によれば、外部端子を通じて内部端子に−１Ｖの電圧を印加し、その結果として外部端子に現れる電流をテスターで測定することにより、上記内部端子が正しく接続されているかどうかを判定することが可能になる。
特開２００９−１３９２７３号公報
上記特許文献１に開示される構成によれば、外部端子に現れる電流は、内部端子を含む電流パスの寄生抵抗値によって変化する。したがって、測定結果としての電流値から、寄生抵抗値が大きくなってしまった電流パスを知ることが可能である。
しかしながら、上記特許文献１に開示される技術は、インターフェイスチップを用いるタイプの半導体装置には適用できない。インターフェイスチップを用いるタイプの半導体装置では、被測定対象である貫通電極を含む電流パスが必ずしも外部端子に接続されず、そのような電流パスについては、外部端子を通じた−１Ｖの電圧の印加や、外部端子に現れる電流の測定といった手法が使えないからである。なお、外部端子に接続されない電流パスについての外部信号の入出力は、インターフェイスチップ内に設けられる論理回路等による信号処理を介して行われる。
一方、本発明の発明者はこれまでに、インターフェイスチップを用いるタイプの半導体装置に好適な、電流パスの寄生抵抗値の測定法（四端子測定法）を開発している。この測定法では、インターフェイスチップ内に、定電流回路と電圧センスアンプとを設ける。定電流回路の出力端子は測定対象の電流パスのコアチップ側端部に接続され、測定対象の電流パスに定電流を流す。電圧センスアンプは、測定対象の電流パスのコアチップ側端部と、測定対象の電流パスのインターフェイスチップ側端部との間の電位差をセンス可能に構成される。以上の構成により、電圧センスアンプのセンス結果から、測定対象の電流パスの寄生抵抗値を知ることが可能になる。
しかしながら、上記四端子測定法には、高精度な測定を行える一方で、回路規模の観点から、多数の電流パスの測定をパラレルに行うことは難しいという難がある。そのため、試験対象の電流パスの数が多いほど、不良品の選別に要する時間が長くなってしまう。
また、近年は電源電圧の低電圧化が進展しているが、電源電圧が低いと電圧センスアンプの動作範囲が狭くなる。このため、電圧センスアンプの利得を小さくせざるを得ず、その結果、低抵抗である場合の寄生抵抗値の測定が難しくなっている。
本発明による半導体装置は、互いに積層されたインターフェイスチップ及びコアチップと、それぞれ前記インターフェイスチップに形成された回路と前記コアチップに形成された回路とを接続する複数の貫通電極と、それぞれ前記複数の貫通電極のうちの少なくとも１つを含み、前記インターフェイスチップ内に第１のノードを有する複数の電流パスと、互いに異なる複数の電圧値からなる比較電圧を生成する比較電圧生成部と、前記複数の電流パスそれぞれの前記第１のノードの電圧と、前記比較電圧の前記複数の電圧値それぞれとを比較し、比較の結果を示す比較結果信号を前記電流パスごとに出力する比較部と、前記比較結果信号に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを示す結果信号を生成する結果信号生成部とを備えることを特徴とする。
本発明の他の一側面による半導体装置は、互いに積層されたインターフェイスチップ及びコアチップと、それぞれ前記インターフェイスチップに形成された回路と前記コアチップに形成された回路とを接続する複数の貫通電極と、それぞれ前記複数の貫通電極のうちの少なくとも１つを含み、前記インターフェイスチップ内に第１のノードを有する複数の電流パスと、前記複数の電流パスの前記貫通電極を除く部分の配線抵抗と実質的に同一の配線抵抗を有し、かつ前記インターフェイスチップ内に第１のノードを有するレプリカ電流パスと、クロック信号に応じて段階的に降下する比較電圧を生成する比較電圧生成部と、前記比較電圧が降下を開始した後、前記比較電圧が前記第１のノードの電圧を下回ったことに応じて活性化する比較結果信号を、前記レプリカ電流パスを含む前記電流パスごとに出力する比較部と、前記比較電圧が降下を開始し、かつ前記レプリカ電流パスに対応する前記比較結果信号が活性化した後の経過クロック数に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを判定し、判定の結果を示す結果信号を生成する結果信号生成部とを備えることを特徴とする。
本発明による半導体装置の試験方法は、互いに積層されたインターフェイスチップ及びコアチップと、それぞれ前記インターフェイスチップに形成された回路と前記コアチップに形成された回路とを接続する複数の貫通電極と、それぞれ前記複数の貫通電極のうちの少なくとも１つを含み、前記インターフェイスチップ内に第１のノードを有する複数の電流パスとを備える半導体装置の試験方法であって、クロック信号に応じて段階的に降下する比較電圧を生成しながら、該比較電圧と、前記複数の電流パスそれぞれの前記第１のノードの電圧とを比較するステップと、前記比較電圧が降下を開始したときから、前記比較電圧が、対応する前記第１のノードの電圧を下回ったときまでの経過クロック数に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを判定するステップとを備えることを特徴とする。
本発明によれば、第１のノードの電圧と比較電圧とを比較するという手法を用いて電流パスの寄生抵抗値を測定するので、背景技術に比べて小さな回路規模で、複数の電流パスの寄生抵抗値をパラレルに測定できる。したがって、背景技術に比べて多数の電流パスの測定をパラレルに行うことが可能になるので、不良品の選別に要する時間を短縮することが可能になる。
また、本発明では電圧の比較によって寄生抵抗値を測定することから、電源電圧に影響されずに電流パスの寄生抵抗値を測定することが可能になっている。
本発明の好ましい実施の形態による半導体装置の構造を説明するための模式的な断面図である。 コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。 本発明の好ましい実施の形態による半導体装置の回路構成を示すブロック図である。 （ａ）は、本発明の好ましい第１の実施の形態による半導体装置の試験回路構成を示す回路図である。（ｂ）は、（ａ）に示した各信号のタイムチャートを示す図である。 本発明の好ましい第２の実施の形態による半導体装置の試験回路構成を示す回路図である。 図６に示した各信号のタイムチャートを示す図である。 本発明の好ましい第２の実施の形態によるコンパレータの内部回路構成を示す図である。 本発明の好ましい第３の実施の形態による半導体装置の試験回路構成を示す回路図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施の形態による半導体装置１０の構造を説明するための模式的な断面図である。
図１に示すように、本実施の形態による半導体装置１０は、互いに同一の機能、構造を持ち、互いに同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７と、コアチップとは異なる製造マスクで製作された１枚のインターフェイスチップＩＦ及び１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェイスチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極（Through Silicon Via）ＴＳＶによって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェイスを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェイスを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。バックエンド部に含まれる回路ブロックとしては、情報を記憶するメモリセルアレイなどが挙げられる。フロントエンド部が削除されていることから、コアチップの集積度は、一般的な単体チップの記憶集積度よりも高くなっている。
インターフェイスチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェイスチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェイスチップＩＦが必要である。
インターフェイスチップＩＦは、外部と第１の動作周波数で通信するフロントエンド機能を有し、コアチップＣＣ０〜ＣＣ７はそれぞれ、インターフェイスチップＩＦとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。コアチップＣＣ０〜ＣＣ７のそれぞれからインターフェイスチップＩＦへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりのリードデータのビット数は、インターフェイスチップＩＦから各コアチップへ与える一回のリードコマンドに関連している。ここでいうリードデータのビット数は、周知のプリフェッチデータ数に対応する。
インターフェイスチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部（８枚のコアチップＣＣ０〜ＣＣ７と通信する信号の処理回路、外部から／外部への信号の処理回路）として機能する。したがって、外部からのアクセスは全てインターフェイスチップＩＦを介して行われ、データの入出力もインターフェイスチップＩＦを介して行われる。本実施の形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェイスチップＩＦが配置されているが、インターフェイスチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェイスチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェイスチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェイスチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われている。また、コアチップＣＣ０〜ＣＣ７及びインターフェイスチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、その周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の電流パス（内部信号線）が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェイスチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェイスチップＩＦに入力される。
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されており、貫通電極ＴＳＶ２によって構成される電流パス（内部信号線）は、途中に内部回路５を含むものとなっている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
さらに他の一部の貫通電極ＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。貫通電極ＴＳＶ３によって構成される各電流パス（内部信号線）は、それぞれいずれか１つのコアチップのみの内部回路６と接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶには、図２（ａ）〜（ｃ）に示す３タイプ（貫通電極ＴＳＶ１〜貫通電極ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェイスチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェイスチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，貫通電極ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。なお、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
図４は、半導体装置１０の回路構成を示すブロック図である。
図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェイスチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
まず、これら外部端子とフロントエンド機能であるインターフェイスチップＩＦとの接続関係、並びに、インターフェイスチップＩＦの回路構成について説明する。
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェイスチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェイスチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
また、インターフェイスチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェイスチップＩＦに含まれる入出力バッファ回路２３に供給される。インターフェイスチップＩＦにＤＬＬ機能を設けるのは、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御する必要があるからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェイスチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェイスチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェイスチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェイスチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェイスチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェイスチップＩＦ内で行われるためである。
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェイスチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施の形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェイスチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なる貫通電極ＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を半分（３２個）に削減しても構わない。
さらに、データラッチ回路２５には、インターフェイスチップ単位で試験を行える機能が付加されている。インターフェイスチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェイスチップの動作試験を行うことができなくなってしまう。これは、インターフェイスチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェイスチップを試験することを意味する。インターフェイスチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施の形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェイスチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェイスチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
層アドレスコントロール回路４５は、本実施の形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施の形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
また、インターフェイスチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
さらに、インターフェイスチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
また、インターフェイスチップＩＦにはプロセスモニタ回路７２及びＴＳＶ救済回路７３も設けられている。プロセスモニタ回路７２は、各コアチップのデバイス特性を測定してコード化する回路である。このコードによって、各コアチップのタイミング調整をする。具体的には、インターフェイスチップＩＦとコアチップに段数可変のインバータのチェーン回路を設けて、その遅延時間を等しくなるように段数調整を行い、その段数の違いをコード化する。ＴＳＶ救済回路７３については後述する。
以上が外部端子とインターフェイスチップＩＦとの接続関係、並びに、インターフェイスチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、各バンクは、互いに排他制御で独立に動作し得る。半導体装置１０外部からは、各バンクに独立にアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより、それぞれ対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係を有している。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、さらにバンク２をアクティブに制御することができる。ただし、半導体装置の外部端子（例えば、複数の制御電極、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、貫通電極ＴＳＶを介してインターフェイスチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。貫通電極ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、貫通電極ＴＳＶを介してインターフェイスチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェイスチップＩＦとの間は貫通電極ＴＳＶを介してパラレルに接続される。
コントロールロジック回路６３は、貫通電極ＴＳＶを介してインターフェイスチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、貫通電極ＴＳＶを介してインターフェイスチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプの貫通電極ＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）が貫通電極ＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
層アドレス発生回路４６には、貫通電極ＴＳＶを介してインターフェイスチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェイスチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、貫通電極ＴＳＶを介してインターフェイスチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。貫通電極ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェイスを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェイスチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施の形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェイスチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
以上が本実施の形態による半導体装置１０の全体構成である。このように、本実施の形態による半導体装置１０は、１ＧＢのコアチップが８枚積層された構成を有していることから、合計で８ＧＢのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８ＧＢである単一のＤＲＡＭとして認識される。
以下、不良電流パス（寄生抵抗値が大きくなってしまった電流パス）を検出するための試験回路の具体的な構成について説明する。以下の説明では、図２（ａ）に示すタイプの貫通電極ＴＳＶ１によって構成される電流パスを取り上げて説明するが、本発明は他のタイプの貫通電極ＴＳＶによって構成される電流パスにも適用可能である。
図５（ａ）は、本発明の第１の実施の形態による半導体装置１０の試験回路構成を示す回路図である。なお、同図に示す試験回路を構成する回路要素の多くは、上述したＴＳＶ救済回路７３に含まれる。また、図５（ｂ）は、図５（ａ）に示した各信号のタイムチャートを示す図である。
図５（ａ）に示すように、半導体装置１０は、電流パス１０１０，１０１１、比較電圧生成部１０２、比較部１０３、及び結果信号生成部１０４を備えている。このうち電流パス１０１０，１０１１は、それぞれ少なくとも１本の貫通電極ＴＳＶを含み、本実施の形態での試験対象である。以下では、電流パス１０１Ｘなどのように構成要素の添え字にＸを用いる場合があるが、この添え字Ｘは、本実施の形態では０及び１を代表している。
なお、図５（ａ）では簡略化した記載を採用しているが、本実施の形態による各電流パス１０１Ｘは実際には、それぞれ複数の貫通電極ＴＳＶ１を含んでいる。つまり、貫通電極ＴＳＶ１を含む電流パスは、図２（ａ）に示したように、コアチップＣＣ０〜ＣＣ７のそれぞれに設けられた合計８個の貫通電極ＴＳＶ１によって形成される。したがって、本実施の形態による各電流パス１０１Ｘは、それぞれ８個の貫通電極ＴＳＶ１を含んで構成される。
各電流パス１０１Ｘはそれぞれ、最上層のコアチップＣＣ０（インターフェイスチップＩＦから最も遠いコアチップ。図１を参照。）内で、電源電位ＶＤＤ（第１の電源電圧）が供給される第１の電源配線に接続される。また、インターフェイスチップＩＦ内で、接地電位（第２の電源電圧）が供給される第２の電源配線に接続される。
各電流パス１０１Ｘと第１及び第２の電源配線それぞれとの間は、チップ表面に形成された配線によって接続される。また、各電流パス１０１Ｘは、その他にも、チップ表面に形成された配線によって構成される部分を含んでいてよい。これらの配線はいわゆる配線抵抗を有するが、各電流パス１０１Ｘは、この配線抵抗が電流パス間で互いに実質的に同一とみなせるように設計されることが好ましい。なお、本明細書において「実質的に同一」とは、電流パスの良品と不良品の寄生抵抗値の差に比べて十分に無視できる程度の違いしかないことを意味する。
また、各電流パス１０１Ｘはそれぞれ、図５（ａ）に示すように、インターフェイスチップＩＦ内のノードｎ１（第１のノード）と第２の電源配線との間に抵抗Ｒを有して構成される。抵抗Ｒの抵抗値は、電流パス間で互いに実質的に同一とみなせるように設計される。
抵抗Ｒを設けたことにより、ノードｎ１の電圧ＴＳＶＣＸは、次の式（１）に示すように、電源電圧ＶＤＤを、抵抗ＲＸ＋ＲＷと抵抗Ｒとで分圧した電圧となる。ただし、ＲＸは電流パス１０１Ｘのうち貫通電極ＴＳＶ部分の抵抗値であり、ＲＷは、第１の電源配線からノードｎ１に至るまでの部分（貫通電極ＴＳＶ部分を除く。）の配線抵抗である。したがって、電流パス１０１Ｘの寄生抵抗値はＲＸ＋ＲＷとなる。なお、ここでは、Ｒ及びＲＷは電流パス間で同一であるとしている。また、ノードｎ１から第２の電源配線に至るまでの部分の配線抵抗は無視している。式（１）から理解されるように、電圧ＴＳＶＣＸは、対応する電流パス１０１Ｘの寄生抵抗値ＲＸ＋ＲＷが大きいほど小さくなるという性質を有する。
Figure 2013029448
各電圧ＴＳＶＣＸはそれぞれ、図５（ａ）に示すように、比較部１０３に供給される。詳しくは後述するが、比較部１０３及び結果信号生成部１０４は、こうして供給される電圧ＴＳＶＣＸの上記性質（対応する電流パス１０１Ｘの寄生抵抗値ＲＸ＋ＲＷが大きいほど小さくなるという性質）を利用して、不良電流パスを検出する。
比較電圧生成部１０２は、互いに異なる複数の電圧値からなる比較電圧ＤＡＣＯＵＴを生成する回路である。より具体的な比較電圧ＤＡＣＯＵＴは、図５（ｂ）に示したように、電源電位ＶＤＤから、クロック信号ＩＣＬＫに応じて段階的に降下する電圧である。これは、比較電圧生成部１０２が、クロック信号ＩＣＬＫに応じて段階的にその出力電圧を降下させることによって実現される。なお、図５（ｂ）では、比較電圧ＤＡＣＯＵＴが降下を開始してからの経過クロック数（９まで）を、クロック信号ＩＣＬＫに重ねて記している。
比較部１０３は、電圧ＴＳＶＣＸと比較電圧ＤＡＣＯＵＴとを比較し、比較の結果を示す比較結果信号ＣＭＰＸを電流パス１０１Ｘごとに出力する回路である。具体的には、比較電圧ＤＡＣＯＵＴの降下が開始されたことを契機として電圧ＴＳＶＣＸと比較電圧ＤＡＣＯＵＴの比較を開始し、比較電圧ＤＡＣＯＵＴが電圧ＴＳＶＣＸを下回ったときに、電流パス１０１Ｘに対応する比較結果信号ＣＭＰＸを活性化する。
図５（ｂ）の例を参照しながら説明すると、比較電圧ＤＡＣＯＵＴは、降下を開始してからの経過クロック数が５となったときに、まず電圧ＴＳＶＣ０を下回っている。したがって、比較部１０３は、経過クロック数が５となったタイミングで、電流パス１０１０に対応する比較結果信号ＣＭＰ０を活性化する。さらに、比較電圧ＤＡＣＯＵＴは、降下を開始してからの経過クロック数が９となったときに、電圧ＴＳＶＣ１も下回っている。したがって、比較部１０３は、経過クロック数が９となったタイミングで、電流パス１０１１に対応する比較結果信号ＣＭＰ１を活性化する。なお、比較結果信号ＣＭＰＸは、図５（ｂ）に示すようなワンショットパルス信号とすることが好適である。
結果信号生成部１０４は、比較部１０３から出力される比較結果信号ＣＭＰＸに応じて、各電流パス１０１Ｘが高抵抗化しているか否かを示す結果信号ＲＥＳＬＴＸを生成する回路である。高抵抗化しているか否かの判定は、比較結果信号ＣＭＰＸが活性化したときの経過クロック数（本実施の形態では、比較電圧ＤＡＣＯＵＴが降下を開始したときからの経過クロック数。以下、「活性化時経過クロック数」という。）に基づいて行われる。結果信号生成部１０４は、活性化時経過クロック数が所定値以上となっている電流パス１０１Ｘについて、高抵抗化していると判定する。
判定基準として「活性化時経過クロック数」を用いるのは、上述したように、電圧ＴＳＶＣＸが、電流パス１０１Ｘの寄生抵抗値が大きいほど小さくなるという性質を有していることによるものである。この性質によれば、活性化時経過クロック数が大きいほど寄生抵抗値大きいことになるので、上記のようにすることで、電流パス１０１Ｘの高抵抗化を判定することが可能になる。
結果信号生成部１０４は、初期状態では各結果信号ＲＥＳＬＴＸを非活性状態に維持している。そして、個々の電流パス１０１Ｘについて、高抵抗化していると判定できた時点で結果信号ＲＥＳＬＴＸを活性化し、別途リセットされるまで活性状態を維持する。これにより、試験終了後に結果信号ＲＥＳＬＴＸを参照することで、各電流パス１０１Ｘが不良電流パスであるか否かを知ることが可能になる。実際の処理では、図４に示したＴＳＶ救済回路７３が、試験終了後に結果信号ＲＥＳＬＴＸが活性化されている電流パスについて、予備の電流パスへの置換を行うことになる。
図５（ｂ）を再度参照すると、この例では、判定基準となる活性化時経過クロック数の閾値を「６」としている。したがって、結果信号生成部１０４は、電流パス１０１０（活性化時経過クロック数＝５）は高抵抗化していないと判定し、電流パス１０１１（活性化時経過クロック数＝９）は高抵抗化していると判定する。図示した結果信号ＲＥＳＬＴＸには、この判定結果が反映されている。
以上説明したように、本実施の形態による半導体装置１０によれば、ノードｎ１の電圧と比較電圧ＤＡＣＯＵＴとを比較するという手法を用いて電流パス１０１Ｘの寄生抵抗値を測定するので、背景技術に比べて小さな回路規模で、複数の電流パス１０１Ｘの寄生抵抗値をパラレルに測定できる。したがって、背景技術に比べて多数の電流パス１０１Ｘの測定をパラレルに行うことが可能になるので、不良品の選別に要する時間を短縮することが可能になる。
また、電圧の比較によって寄生抵抗値を測定していることから、電源電圧ＶＤＤに影響されずに、電流パス１０１Ｘの寄生抵抗値を測定することが可能になっている。
図６は、本発明の第２の実施の形態による半導体装置１０の試験回路構成を示す回路図である。なお、同図に示す試験回路を構成する回路要素の多くも、上述したＴＳＶ救済回路７３に含まれる。また、図７は、図６に示した各信号のタイムチャートを示す図である。
図６に示すように、半導体装置１０は、電流パス１０１０〜１０１ｎ、レプリカ電流パス１０１Ｒ、比較電圧生成部１０２、比較部１０３、結果信号生成部１０４、及び基準電流源１０５を備えている。このうち電流パス１０１０〜１０１ｎは、それぞれ少なくとも１本の貫通電極ＴＳＶを含み、本実施の形態での試験対象である。本実施の形態でも、電流パス１０１Ｘなどのように構成要素の添え字にＸを用いる場合があるが、この添え字Ｘは、本実施の形態では０〜ｎを代表している。
上記各構成のうち、比較電圧生成部１０２、比較部１０３、結果信号生成部１０４の基本的な機能は、第１の実施の形態で説明したものと同様である。すなわち、比較電圧生成部１０２は、クロック信号ＩＣＬＫに応じて段階的に降下する比較電圧ＤＡＣＯＵＴを生成する回路である。また、比較部１０３は、電圧ＴＳＶＣＸと比較電圧ＤＡＣＯＵＴとを比較し、その結果を示す比較結果信号ＣＭＰＸを出力する回路である。結果信号生成部１０４は、比較部１０３から出力される比較結果信号ＣＭＰＸに応じて、各電流パス１０１Ｘが高抵抗化しているか否かを示す結果信号ＲＥＳＬＴＸを生成する回路である。一方、第１の実施の形態との主な違いは、次のとおりである。すなわち、本実施の形態による比較部１０３は、電圧ＴＳＶＣＲについても比較電圧ＤＡＣＯＵＴと比較し、その結果を示す比較結果信号ＣＭＰＲを出力する機能も有する。また、本実施の形態による結果信号生成部１０４は、第１の実施の形態で説明した「活性化時経過クロック数」のカウントを一時的に抑止する機能を有している。本実施の形態では、これらの違いを含め、各回路についてのより詳細な説明を与える。
さて、各電流パス１０１Ｘは、基本的には、第１の実施の形態と同様の構成を有している。すなわち、各電流パス１０１Ｘは、最上層のコアチップＣＣ０（インターフェイスチップＩＦから最も遠いコアチップ。図１を参照。）内で、電源電位ＶＤＤ（第１の電源電圧）が供給される第１の電源配線に接続される。また、インターフェイスチップＩＦ内で、接地電位（第２の電源電圧）が供給される第２の電源配線に接続される。
さらに、第１の実施の形態でも説明したように、各電流パス１０１Ｘは、チップ表面に形成された配線によって構成される部分を含んで構成される。図６では、コアチップ内の配線抵抗１１１と、インターフェイスチップＩＦ内の配線抵抗１１２とを明示している。同図に示すように、各電流パス１０１Ｘはそれぞれ、コアチップ内に配線抵抗ＲｗｃＸ、インターフェイスチップＩＦ内に配線抵抗ＲｗｉＸを有する。各電流パス１０１Ｘは、これらの配線抵抗が電流パス間で互いに実質的に同一とみなせるように設計されることが好ましい。
各電流パス１０１Ｘはそれぞれ、図６に示すように、最上層のコアチップＣＣ０内の端部と第１の電源配線との間に、Ｐチャンネル型ＭＯＳトランジスタ１１３Ｘを有して構成される。各トランジスタ１１３Ｘの制御電極には、半導体装置１０の外部から、試験中に非活性となるテスト信号ＴＥＳＴＥＮＢが供給される。したがって、各トランジスタ１１３Ｘは試験中オン状態に維持され、各電流パス１０１Ｘに電源電位ＶＤＤが供給される。
また、各電流パス１０１Ｘはそれぞれ、図６に示すように、インターフェイスチップＩＦ内のノードｎ１（第１のノード）と第２の電源配線との間に、Ｎチャンネル型ＭＯＳトランジスタ１１４Ｘを有して構成される。このトランジスタ１１４Ｘのオン抵抗は、第１の実施の形態で示した抵抗Ｒ（図５（ａ））としての役割を担っている。詳しくは後述するが、各トランジスタ１１４Ｘは、上述した比較信号ＤＡＣＯＵＴが降下している間、オン状態となるように構成される。したがって、この間のノードｎ１の電圧ＴＳＶＣＸは、第１の実施の形態と同様、上述した式（１）で表される。ただし、この場合の抵抗Ｒはトランジスタ１１４Ｘのオン抵抗であり、ＲＷは、配線抵抗ＲｗｃＸ、配線抵抗ＲｗｉＸ、及びトランジスタ１１３Ｘのオン抵抗の合成抵抗である。ここでも、Ｒ及びＲＷは電流パス間で同一であるとし、ノードｎ１から第２の電源配線に至るまでの部分の配線抵抗は無視している。
本実施の形態では、各ノードｎ１は、それぞれキャパシタ１１７Ｘ（第１のキャパシタ）を介して比較部１０３に接続される。したがって、各電圧ＴＳＶＣＸは、このキャパシタ１１７Ｘを介して、比較部１０３に供給される。キャパシタ１１７Ｘは、電流パス１０１Ｘの寄生抵抗値が小さい場合（電圧ＴＳＶＣＸが電源電位ＶＤＤに近い値を有する場合）であっても、電圧ＴＳＶＣＸと比較電圧ＤＡＣＯＵＴとの比較を好適に行えるようにするために設けられているものである。詳しくは、比較部１０３の説明と併せて説明する。
レプリカ電流パス１０１Ｒは、インターフェイスチップＩＦ内に設けられる電流パスであり、各電流パス１０１Ｘの貫通電極ＴＳＶ以外の部分のレプリカとなっている。つまり、レプリカ電流パス１０１Ｒは、オン抵抗の抵抗値がトランジスタ１１３Ｘと実質的に同一であるＰチャンネル型ＭＯＳトランジスタ１１３Ｒと、配線抵抗ＲｗｃＸと実質的に同一の抵抗値を有する抵抗ＲｗｃＲと、配線抵抗ＲｗｉＸと実質的に同一の抵抗値を有する抵抗ＲｗｉＲと、オン抵抗の抵抗値がトランジスタ１１４Ｘと実質的に同一であるＮチャンネル型ＭＯＳトランジスタ１１４Ｒとが、インターフェイスチップＩＦ内においてこの順で、第１の電源配線と第２の電源配線との間に直列に接続された構成を有している。なお、以下の説明では、電流パス１０１Ｙなどのように構成要素の添え字にＹを用いる場合があるが、この添え字Ｙは０〜ｎ及びＲを代表している。
レプリカ電流パス１０１Ｒのノードｎ１（抵抗ＲｗｉＲとトランジスタ１１４Ｒの接続点）の電圧ＴＳＶＣＲは、式（１）でＲＸ＝０とした値となる。つまり、電圧ＴＳＶＣＲの電圧値は、貫通電極部分の抵抗を０とした場合の各電圧ＴＳＶＣＸの電圧値に等しくなる。
レプリカ電流パス１０１Ｒのノードｎ１も、電流パス１０１Ｘのノードｎ１と同じように、キャパシタ１１７Ｒ（第１のキャパシタ）を介して比較部１０３に接続される。したがって、電圧ＴＳＶＣＲは、キャパシタ１１７Ｒを介して比較部１０３に供給される。キャパシタ１１７Ｒを設ける目的は、キャパシタ１１７Ｘを設ける目的と同じである。
比較電圧生成部１０２は、図６に示すように、ボルテージフォロア１０２ａ、分圧回路１０２ｂ、カウンタ１０２ｃ、及びデコーダ１０２ｄを有して構成される。ボルテージフォロア１０２ａの出力電圧は、比較電圧生成部１０２の出力電圧である比較電圧ＤＡＣＯＵＴとなる。
分圧回路１０２ｂは、同図に示すように、電源電位ＶＤＤと接地電位との間に設けられた複数の分圧点と、これらの分圧点それぞれに対応するスイッチとを含んで構成される。これらのスイッチは、いずれか１つがオンとなるよう、デコーダ１０２ｄによって制御される。ボルテージフォロア１０２ａには、オンとなっているスイッチに対応する分圧が供給される。したがって、比較電圧ＤＡＣＯＵＴの電圧値は、オンとなっているスイッチに対応する分圧に等しい値となる。なお、分圧回路１０２ｂの各スイッチのオンオフ状態は、外部から入力するコマンドによっても制御可能に構成される。
分圧回路１０２ｂの分圧点は、できるだけ多く設定することが好ましい。つまり、できるだけ細かく、電源電位ＶＤＤを分圧することが好ましい。分圧点を多くすることで寄生抵抗値測定の分解能を向上できるので、高精度な測定を行うことが可能になる。
カウンタ１０２ｃにはクロック信号ＩＣＬＫが供給される。図示していないが、カウンタ１０２ｃは、外部から供給されるコマンドに応じてクロック信号ＩＣＬＫのカウントを開始するように構成される。カウンタ１０２ｃのカウント値は、デコーダ１０２ｄに供給される。
デコーダ１０２ｄは、カウンタ１０２ｃのカウント値に応じて分圧回路１０２ｂのスイッチを制御し、分圧回路１０２ｂの出力電圧を段階的に下げる。デコーダ１０２ｄの出力電圧がこのように降下することで、比較電圧ＤＡＣＯＵＴも段階的に降下する。
比較部１０３は、図６に示すように、各電流パス１０１Ｙのそれぞれに対応して、コンパレータ１１５Ｙ及びワンショットパルス生成回路１１６Ｙを有している。
コンパレータ１１５Ｙは、２つの入力端子（第１及び第２の入力端子）を有する。一方の入力端子は、対応するキャパシタ１１７Ｙを介して、対応する電流パス１０１Ｙのノードｎ１に接続される。したがって、コンパレータ１１５Ｙの一方の入力端子に供給される電圧をＣＳＹ、キャパシタ１１７Ｙに蓄積される電荷によって発生する電位差をＶ１１７Ｙとすると、ＣＳＹ＝ＴＳＶＣＹ＋Ｖ１１７Ｙとなる。
コンパレータ１１５Ｙの他方の入力端子は、キャパシタ１１８Ｙ（第２のキャパシタ）を介して、比較電圧生成部１０２の出力端子に接続される。したがって、コンパレータ１１５Ｙの他方の入力端子には、キャパシタ１１８Ｙを介して、比較電圧ＤＡＣＯＵＴが供給される。コンパレータ１１５Ｙの他方の入力端子に供給される電圧をＣＲＹ、キャパシタ１１８Ｙに蓄積される電荷によって発生する電位差をＶ１１８Ｙとすると、ＣＲＹ＝ＤＡＣＯＵＴ＋Ｖ１１８Ｙとなる。
コンパレータ１１５Ｙの出力電圧は、電圧ＣＳＹが電圧ＣＲＹより大きい場合と、電圧ＣＳＹが電圧ＣＲＹより小さい場合とで異なる値となる。一例では、電圧ＣＳＹが電圧ＣＲＹより大きい場合、コンパレータ１１５Ｙの出力電圧は電源電位ＶＤＤに等しくなり、電圧ＣＳＹが電圧ＣＲＹより小さい場合、コンパレータ１１５Ｙの出力電圧は接地電位に等しくなる。コンパレータ１１５Ｙの出力電圧は、対応するワンショットパルス生成部１１６Ｙに供給される。
ここで、コンパレータ１１５Ｙの構成について、より詳しく説明する。
図８は、コンパレータ１１５Ｙの内部回路構成を示す図である。同図に示すように、コンパレータ１１５Ｙは、Ｐチャンネル型ＭＯＳトランジスタ１３０，１３１によって構成されるカレントミラー部と、Ｎチャンネル型ＭＯＳトランジスタ１３２〜１３４によって構成される差動増幅部と、Ｐチャンネル型ＭＯＳトランジスタ１３５〜１３７及びＮチャンネル型ＭＯＳトランジスタ１３８〜１４０によって構成される出力部とを有して構成される。
トランジスタ１３０，１３１の制御電極は、互いに短絡される。また、トランジスタ１３１では制御電極と一方の被制御電極とが短絡されており、これによってトランジスタ１３１はダイオード接続されている。トランジスタ１３１の一方の被制御電極は、トランジスタ１３３の一方の被制御電極にも接続される。また、トランジスタ１３０の一方の被制御電極は、トランジスタ１３２の一方の被制御電極に接続される。トランジスタ１３０，１３１それぞれの他方の被制御電極は、電源電位ＶＤＤが供給される第１の電源配線に接続される。
トランジスタ１３２（第１の入力トランジスタ）の制御電極はコンパレータ１１５Ｙの一方の入力端子を構成しており、したがって電圧ＣＳＹが供給される。同様に、トランジスタ１３３（第２の入力トランジスタ）の制御電極はコンパレータ１１５Ｙの他方の入力端子を構成しており、したがって電圧ＣＲＹが供給される。トランジスタ１３２，１３３それぞれの他方の被制御電極は、トランジスタ１３４を介して、接地電位が供給される第２の電源配線に接続される。トランジスタ１３４の制御電極には、定電流源とダイオード接続されたトランジスタとによって構成される定電圧源１５０から、定電圧ＣＭＰＢＩＡＳが供給される。この定電圧ＣＭＰＢＩＡＳによって、トランジスタ１３４は飽和状態に維持されている。
トランジスタ１３５，１３８は、この順で第１の電源配線と第２の電源配線の間に直列接続される。トランジスタ１３５の制御電極は、トランジスタ１３０の一方の被制御電極に接続される。また、トランジスタ１３８の制御電極には、定電圧源１５０から定電圧ＣＭＰＢＩＡＳが供給される。これにより、トランジスタ１３８も飽和状態に維持されている。
トランジスタ１３６，１３９，１４０は、この順で第１の電源配線と第２の電源配線の間に直列接続される。トランジスタ１３６，１４０それぞれの制御電極は、トランジスタ１３５とトランジスタ１３８の接続点に接続される。また、トランジスタ１３７は、第１の電源配線と、トランジスタ１３６とトランジスタ１３９の接続点に接続される。トランジスタ１３６とトランジスタ１３９の接続点は、コンパレータ１１５Ｙの出力端子を構成する。
図８に示すように、コンパレータ１１５Ｙには初期化信号ＩＮＩＴが供給される。初期化信号ＩＮＩＴは、外部から入力されるコマンドに応じて半導体装置１０の内部で生成される信号である。トランジスタ１３７，１３９の制御電極には、この初期化信号ＩＮＩＴの反転信号が供給される。したがって、トランジスタ１３７は、初期化信号ＩＮＩＴが活性化されているときにオン（導通）となり、初期化信号ＩＮＩＴが非活性とされているときにオフ（非導通）となる。一方、トランジスタ１３９は、初期化信号ＩＮＩＴが活性化されているときにオフ（非導通）となり、初期化信号ＩＮＩＴが非活性とされているときにオン（導通）となる。
コンパレータ１１５Ｙはさらに、トランスファーゲート１４３（第１のスイッチ）を介してトランジスタ１３２の制御電極とトランジスタ１３２の一方の被制御電極とを接続する第１の配線１４１と、トランスファーゲート１４４（第２のスイッチ）を介してトランジスタ１３３の制御電極とトランジスタ１３３の一方の被制御電極とを接続する第２の配線１４２とを有している。トランスファーゲート１４３，１４４はそれぞれ、並列接続されたＮチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタとによって構成され、それぞれのＮチャンネル型ＭＯＳトランジスタの制御電極には初期化信号ＩＮＩＴが、それぞれのＰチャンネル型ＭＯＳトランジスタの制御電極には初期化信号ＩＮＩＴの反転信号が、供給される。したがって、トランスファーゲート１４３，１４４は、初期化信号ＩＮＩＴが活性化されているときにオン（導通）となり、初期化信号ＩＮＩＴが非活性とされているときにオフ（非導通）となる。
コンパレータ１１５Ｙが以上の構成を有していることにより、出力端子に現れる電圧ＯＵＴは、まず初期化信号ＩＮＩＴが活性化されている場合、トランジスタ１３７が導通し、トランジスタ１３９が非導通となるため、電圧ＣＳＹ，ＣＲＹによらず電源電位ＶＤＤに等しくなる。
この場合、トランスファーゲート１４３，１４４は、上述したようにオン（導通）となる。したがって、トランジスタ１３２，１３３は強制的にバランスされた状態となり、電圧ＴＳＶＣＹ及び比較電圧ＤＡＣＯＵＴによらず、電圧ＣＳＹと電圧ＣＲＹとが等しくなる。電圧ＴＳＶＣＹ及び比較電圧ＤＡＣＯＵＴとが異なる場合には、キャパシタ１１７Ｙ，１１８Ｙに蓄積される電荷によって、電圧の違いが補填される。本実施の形態では、比較電圧ＤＡＣＯＵＴが降下を始める直前の段階で初期化信号ＩＮＩＴを活性化し、さらに、意図的に電圧ＴＳＶＣＹを電源電位ＶＤＤとし、一方で比較電圧ＤＡＣＯＵＴを電源電位ＶＤＤより少し低い値ＶＤＤ−αとすることで、キャパシタ１１７Ｙ，１１８Ｙに電位差α分の電荷を蓄積するようにしている。こうすることで、初期化信号ＩＮＩＴを非活性化した後、電圧ＣＲＹが電圧ＣＳＹに対してα分だけ嵩上げされるようになるので、電流パス１０１Ｙの寄生抵抗値が小さい場合（電圧ＴＳＶＣＹが電源電位ＶＤＤに近い値を有する場合）であっても、電圧ＴＳＶＣＹと比較電圧ＤＡＣＯＵＴとの比較を行えるようになる。この点についての詳細は、後ほど図７を参照しながら、再度より詳しく説明する。
初期化信号ＩＮＩＴが非活性とされている場合には、コンパレータ１１５Ｙの出力端子に現れる電圧ＯＵＴは、電圧ＣＳＹ，ＣＲＹの差に応じた電圧となる。具体的には、電圧ＣＳＹが電圧ＣＲＹより大きい場合には接地電位に、電圧ＣＳＹが電圧ＣＲＹより小さい場合には電源電位ＶＤＤに、それぞれ等しくなる。
図６に戻る。ワンショットパルス生成回路１１６Ｙは、コンパレータ１１５Ｙの出力電圧を受け、比較結果信号ＣＭＰＹを生成する回路である。具体的には、コンパレータ１１５Ｙの出力電圧が電源電位ＶＤＤから接地電位に変化したタイミングで、ごく短い一定期間にわたって出力電圧を活性化することで、比較結果信号ＣＭＰＹを生成する。したがって、比較結果信号ＣＭＰＹはワンショットパルス信号となる。
次に、結果信号生成部１０４は、図６に示すように、各電流パス１０１Ｘに対応するフリップフロップ１１９Ｘと、フリップフロップ１０４ａ、アンド回路１０４ｂ、カウンタ１０４ｃ、及び判定部１０４ｄとを有して構成される。本実施の形態による結果信号生成部１０４は、上述したように、第１の実施の形態で説明した「活性化時経過クロック数」のカウントを一時的に抑止する機能を有している。以下、詳しく説明する。
フリップフロップ１０４ａには、ワンショットパルス生成回路１１６Ｒから比較結果信号ＣＭＰＲ（レプリカ比較結果信号）が供給される。フリップフロップ１０４ａの出力電圧は初期状態では非活性状態に固定されており、比較結果信号ＣＭＰＲが活性化したことに応じて活性状態に変化し、以降、活性状態が維持される。フリップフロップ１０４ａの出力電圧は、アンド回路１０４ｂの一方の入力端子に供給される。
アンド回路１０４ｂは、フリップフロップ１０４ａの出力電圧とクロック信号ＩＣＬＫの積信号を生成する回路である。したがって、アンド回路１０４ｂの出力電圧は、比較結果信号ＣＭＰＲが活性化する前にはロウに固定される一方、比較結果信号ＣＭＰＲが活性化した後にはクロック信号ＩＣＬＫに等しい電圧信号となる。
カウンタ１０４ｃは、アンド回路１０４ｂの出力信号をカウントする回路である。アンド回路１０４ｂの出力信号がクロック信号ＩＣＬＫに等しい電圧信号になるのは、上述したように比較結果信号ＣＭＰＲが活性化した後であることから、カウンタ１０４ｃのカウント値ＣＮＴは、比較結果信号ＣＭＰＲが活性化した後の経過クロック数に等しい値となる。
カウンタ１０４ｃのカウント値ＣＮＴは、第１の実施の形態で説明した「活性化時経過クロック数」に相当する。第１の実施の形態での「活性化時経過クロック数」は、比較電圧ＤＡＣＯＵＴが降下を開始したときからの経過クロック数であった。これに対し、本実施の形態での「活性化時経過クロック数」（＝カウント値ＣＮＴ）は、比較結果信号ＣＭＰＲが活性化した後（電圧ＣＲＲが電圧ＣＳＲを下回った後）の経過クロック数となっている。つまり、本実施の形態では、フリップフロップ１０４ａ及びアンド回路１０４ｂが、比較電圧ＤＡＣＯＵＴが降下を開始した後、比較結果信号ＣＭＰＲが活性化するまでの間、カウンタ１０４ｃのカウント動作を抑止するカウント抑止部として機能している。
判定部１０４ｄは、カウンタ１０４ｃのカウント値ＣＮＴが所定値を超えた場合に活性化されるフラグ信号ＦＬＧを生成し、各フリップフロップ１１９Ｘに供給する回路である。この所定値は、図示しない記憶部に記憶されており、判定部１０４ｄは、カウンタ１０４ｃのカウント値ＣＮＴと、この記憶部に記憶される所定値とを比較することにより、フラグ信号ＦＬＧを生成する。出力信号ＦＬＧの活性状態は、試験終了まで維持される。
フリップフロップ１１９Ｘは、対応するワンショットパルス生成回路１１６Ｘから供給される比較結果信号ＣＭＰＸと、判定部１０４ｄから供給されるフラグ信号ＦＬＧとに基づいて、結果信号ＲＥＳＬＴＸを生成する回路である。具体的に説明すると、フリップフロップ１１９Ｘは、フラグ信号ＦＬＧが活性状態となっている場合にのみ、対応する比較結果信号ＣＭＰＸが活性化したことに応じて、対応する結果信号ＲＥＳＬＴＸを活性状態に変化させる。一方、フラグ信号ＦＬＧが非活性状態となっている場合には、対応する比較結果信号ＣＭＰＸが活性化したとしても、対応する結果信号ＲＥＳＬＴＸを非活性状態に維持する。これにより、第１の実施の形態と同様、活性化時経過クロック数（＝カウント値ＣＮＴ）が所定値以上となっている電流パス１０１Ｘについて、結果信号ＲＥＳＬＴＸを活性状態に変化させることが実現される。
結果信号ＲＥＳＬＴＸの活性状態は、別途リセットされるまでの間、維持される。したがって、第１の実施の形態と同じように、試験終了後に結果信号ＲＥＳＬＴＸを参照することで、各電流パス１０１Ｘが不良電流パスであるか否かを知ることが可能になっている。
次に、基準電流源１０５は、図６に示すように、分圧回路１０５ａ、定電流回路１０５ｂ、カレントミラー回路１０５ｃ、ダイオード接続されたＮチャンネル型ＭＯＳトランジスタ１０５ｄ、トランスファーゲート１０５ｅ、及びＮチャンネル型ＭＯＳトランジスタ１０５ｆを有している。
分圧回路１０５ａ、定電流回路１０５ｂ、カレントミラー回路１０５ｃ、及びトランジスタ１０５ｄは、トランジスタ１０５ｄの制御電極（ノードｎ２）の電圧が一定値となるよう動作する定電圧回路として機能する。ノードｎ２は、トランスファーゲート１０５ｅを介して、基準電流源１０４の出力端子と接続されている。基準電流源１０４は、この出力端子から基準電圧ＶＢＬＡＳを出力する。
トランスファーゲート１０５ｅは並列に接続されたＮチャンネル型ＭＯＳトランジスタ及びＰチャンネル型ＭＯＳトランジスタからなり、Ｎチャンネル型ＭＯＳトランジスタの制御電極には上述した初期化信号ＩＮＩＴの反転信号が、Ｐチャンネル型ＭＯＳトランジスタの制御電極には初期化信号ＩＮＩＴが、それぞれ供給される。また、トランジスタ１０５ｆは、基準電流源１０４の出力端子と接地電位が供給される第１の電源配線の間に接続され、その制御電極には初期化信号ＩＮＩＴが供給される。したがって、初期化信号ＩＮＩＴが活性化されている場合、トランスファーゲート１０５ｅがオフ、トランジスタ１０５ｆがオンとなることから、基準電圧ＶＢＬＡＳは接地電位に固定される。一方、初期化信号ＩＮＩＴが非活性となっている場合、トランスファーゲート１０５ｅがオン、トランジスタ１０５ｆがオフとなることから、基準電圧ＶＢＬＡＳはノードｎ２の電位に固定される。
基準電圧ＶＢＬＡＳは、各トランジスタ１１４Ｙそれぞれの制御電極に共通に供給される。各トランジスタ１１４Ｙはそれぞれ、基準電圧ＶＢＬＡＳが接地電位に等しい場合にオフとなり、基準電圧ＶＢＬＡＳがノードｎ２の電位に等しい場合にオンとなるよう構成される。したがって、各トランジスタ１１４Ｙはそれぞれ、初期化信号ＩＮＩＴが活性化されている場合にオフ、初期化信号ＩＮＩＴが非活性とされている場合にオンとなる。これにより、上述したように、比較電圧ＤＡＣＯＵＴが降下を始める直前の段階で意図的に電圧ＴＳＶＣＹを電源電位ＶＤＤとすることが実現される。
以下、図７を参照しながら、本実施の形態による半導体装置１０における各電流パス１０１Ｘの試験の流れについて、詳しく説明する。
試験を開始する際には、まず初めに、外部から分圧回路１０２ｂの各スイッチを制御することにより、比較電圧ＤＡＣＯＵＴを電源電位ＶＤＤより少し低い値ＶＤＤ−αとしておく。これは、後ほど、キャパシタ１１７Ｙ，１１８Ｙに電位差α分の電荷を蓄積するための処置である。
次に、外部から所定のコマンドを供給することにより、テスト信号ＴＥＳＴＥＮＢを接地状態とする。これにより、各トランジスタ１１３Ｙがオンとなり、各電流パス１０１Ｙはそれぞれ第１の電源配線と接続される。
次に、外部から所定のコマンドを供給することにより、初期化信号ＩＮＩＴを活性状態とする。これにより、基準電圧ＶＢＬＡＳが接地電位となるので、各トランジスタ１１４Ｙがすべてオフとなり、各電流パス１０１Ｙそれぞれのノードｎ１が第２の電源配線から切り離される。したがって、各電位ＴＳＶＣＹは、いずれも電源電位ＶＤＤに等しくなる。
このとき、初期化信号ＩＮＩＴが活性化していることから、コンパレータ１１５の内部Ｙでは、図８に示したトランスファーゲート１４３，１４４がともにオン（導通）となっている。したがって、この時点での電位ＴＳＶＣＹと比較電圧ＤＡＣＯＵＴとの電位差α分の電荷が、キャパシタ１１７Ｙ，１１８Ｙに蓄積される。こうして蓄積された電荷は、初期化信号ＩＮＩＴが後に非活性化された後、再度活性化されるまでの間維持される。したがって、その間、電圧ＣＲＹが電圧ＣＳＸに対して電圧α分だけ嵩上げされることになる。これにより、電流パス１０１Ｙの寄生抵抗値が小さい場合（電圧ＴＳＶＣＹが電源電位ＶＤＤに近い値を有する場合）であっても、電圧ＴＳＶＣＹと比較電圧ＤＡＣＯＵＴとの比較を行えるようになる。
次に、外部から所定のコマンドを供給することにより、初期化信号ＩＮＩＴを非活性状態に戻す。これにより、基準電圧ＶＢＬＡＳがノードｎ２の電位に等しくなり、各トランジスタ１１４Ｙがすべてオンとなるとともに、コンパレータ１１５Ｙから電圧ＣＳＸ，ＣＲＸの差に応じた電圧が出力されるようになる。
次に、外部から所定のコマンドを供給することにより、カウンタ１０２ｃ（図６）にカウント動作を開始させる。これにより、図７に示すように、比較電圧ＤＡＣＯＵＴが降下を開始する。その結果、まず最初に電圧ＣＳＲが電圧ＣＲＲを上回り、それに応じて比較結果信号ＣＭＰＲが活性化する。そして、これに応じてカウンタ１０４ｃがカウント動作を開始し、カウント値が所定値（図７では「５」としている。）に達したところで、判定部１０４ｄがフラグ信号ＦＬＧを活性化する。
一方、これらと並行し、比較電圧ＤＡＣＯＵＴの降下に伴って電圧ＣＳＸが電圧ＣＲＸを上回るようになる。図７の例では、電圧ＣＳ０，ＣＳ１，ＣＳｎの順に対応する電圧ＣＲＸを下回っている。なお、電圧ＣＳ２〜ＣＳｎ−１については省略している。電圧ＣＳＸが電圧ＣＲＸを下回ると、図７にも示すように、対応する比較結果信号ＣＭＰＸが活性化する。
図７の例では、電圧ＣＳ０，ＣＳ１，ＣＳｎが対応する電圧ＣＲＸを上回るタイミングは、カウンタ１０４ｃのカウント値で、それぞれ２，４，６のときとなっている。したがって、電圧ＣＳ０，ＣＳ１はフラグ信号ＦＬＧが活性化する前に電圧ＣＲＸを上回り、電圧ＣＳｎはフラグ信号ＦＬＧが活性化した後に電圧ＣＲＸを上回っていることになるので、結果信号生成部１０４は、電圧ＣＳ０，ＣＳ１に対応する結果信号ＲＥＳＬＴ０，ＲＥＳＬＴ１を非活性のまま維持する一方、電圧ＣＳｎに対応する結果信号ＲＥＳＬＴｎを活性化する。こうして、各電流パス１０１Ｘが高抵抗化しているか否かを示す結果信号ＲＥＳＬＴＸが生成される。
以上説明したように、本実施の形態による半導体装置１０によっても、ノードｎ１の電圧と比較電圧ＤＡＣＯＵＴとを比較するという手法を用いて電流パス１０１Ｘの寄生抵抗値を測定するので、背景技術に比べて小さな回路規模で、複数の電流パス１０１Ｘの寄生抵抗値をパラレルに測定できる。したがって、背景技術に比べて多数の電流パス１０１Ｘの測定をパラレルに行うことが可能になるので、不良品の選別に要する時間を短縮することが可能になる。
また、電圧の比較によって寄生抵抗値を測定していることから、電源電圧ＶＤＤに影響されずに、電流パス１０１Ｘの寄生抵抗値を測定することが可能になっている。
さらに、本実施の形態では、各コンパレータ１１５Ｙの２つの入力端子それぞれにキャパシタを設け、降下を開始する直前に比較電圧ＤＡＣＯＵＴを一旦電源電位ＶＤＤより少し下げる一方、各ノードｎ１の電位を電源電位ＶＤＤとしていることから、電流パス１０１Ｙの寄生抵抗値が小さい場合（電圧ＴＳＶＣＹが電源電位ＶＤＤに近い値を有する場合）であっても、電圧ＴＳＶＣＹと比較電圧ＤＡＣＯＵＴとの比較を行えるようになる。
また、本実施の形態では、レプリカ電流パス１０１Ｒを用い、さらに比較結果信号ＣＭＰＲが活性化するまでカウンタ１０４ｃのカウント動作を抑止しているので、電流パス１０１Ｘの配線抵抗分（トランジスタ１１３Ｘ，１１４Ｘのオン抵抗を含む。）や、コンパレータ１１５Ｘのディレイによる誤差を排除し、純粋に貫通電極ＴＳＶ部分での寄生抵抗値に基づいて、不良電流パスの選別を行うことが可能になっている。
図９は、本発明の第３の実施の形態による半導体装置１０の試験回路構成を示す回路図である。なお、同図に示す試験回路を構成する回路要素の多くも、上述したＴＳＶ救済回路７３に含まれる。また、図９では、第２の実施の形態による半導体装置１０と同一の要素には同一の符号を付している。
図９と図６とを比較すると理解されるように、本実施の形態による半導体装置１０は、寄生抵抗値記憶部１０７が追加されている点で第２の実施の形態と異なる。それ以外の点では第２の実施の形態と同様であるので、詳細な説明は省略する。
図９に示すように、寄生抵抗値記憶部１０７は、電流パス１０１Ｘごとのラッチ回路１２０Ｘによって構成される。各ラッチ回路１０１Ｘには、対応するワンショットパルス生成回路１１６Ｘから比較結果信号ＣＭＰＸが供給されるとともに、カウンタ１０４ｃからカウント値ＣＮＴが供給される。
各ラッチ回路１２０Ｘは、供給される比較結果信号ＣＭＰＸ（ワンショットパルス信号）が活性化されたときのカウント値ＣＮＴを記憶するよう構成される。こうして記憶されるカウント値ＣＮＴは、対応する電流パス１０１Ｘの貫通電極ＴＳＶ部分の寄生抵抗値を反映した値となるので、各ラッチ回路１２０Ｘに記憶されるデータを外部に読み出すことで、各電流パス１０１Ｘの貫通電極ＴＳＶ部分の寄生抵抗値を具体的に知ることが可能になる。
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施の形態では、比較電圧ＤＡＣＯＵＴがクロック信号ＩＣＬＫに応じて段階的に降下する電圧であるとして説明したが、段階的に上昇する電圧であってもよい。この場合、比較部１０３は、比較電圧ＤＡＣＯＵＴの上昇が開始されたことを契機として電圧ＴＳＶＣＸと比較電圧ＤＡＣＯＵＴの比較を開始し、比較電圧ＤＡＣＯＵＴが電圧ＴＳＶＣＸを上回ったときに、電流パス１０１Ｘに対応する比較結果信号ＣＭＰＸを活性化することになる。より一般的に言えば、比較電圧ＤＡＣＯＵＴはクロック信号ＩＣＬＫに応じて段階的に変化する電圧であればよく、比較部１０３は、比較電圧ＤＡＣＯＵＴの変化が開始されたことを契機として電圧ＴＳＶＣＸと比較電圧ＤＡＣＯＵＴの比較を開始し、比較電圧ＤＡＣＯＵＴが電圧ＴＳＶＣＸに対して所定の関係となったときに、電流パス１０１Ｘに対応する比較結果信号ＣＭＰＸを活性化すればよい。
また、上記各実施の形態においては、コアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明はこれに限定されるものではない。コアチップをＤＤＲ３型以外のＤＲＡＭによって構成しても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＰＲＡＭ（フェースチェンジランダムアクセスメモリ）、ＭＲＡＭ（マグネティックランダムアクセスメモリ）、フラッシュメモリなど）で構成してもよい。さらに、コアチップは、半導体メモリ以外の機能を有する半導体チップであっても良い。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。
また、本発明による複数のコアチップは、互いに同一の機能を有していてもよいし、異なる機能を有していてもよい。例えば、すべてのコアチップが同一機能のＤＳＰチップであることとしてもよいし、ＤＲＡＭチップ，ＳＲＡＭチップ，不揮発性メモリチップ，ＤＳＰチップを積層して、本発明による複数のコアチップとしてもよい。
また、本発明による複数のコアチップは、同一マスクによって製造されてもよいし、互いに異なるマスクによって製造されてもよい。なお、同一マスクによって製造される場合であっても、同一ウェハ内における面内分布、ウェハの相違、ロットの相違などに起因して、製造後の特性が異なる可能性はある。
また、本発明は、貫通電極ＴＳＶを使用した構造のＣＯＣ（チップオンチップ）であれば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、適用できる。また本発明を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置にも適用できる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであってもよく、これらが混在していてもよい。ＦＥＴである場合について、上記各実施の形態ではＭＯＳ（Metal Oxide Semiconductor）であるとしたが、ＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の他の種類のＦＥＴであってもよい。また、表面にトランジスタが形成される半導体基板は、Ｐチャンネル型のシリコン基板であっても、Ｎチャンネル型のシリコン基板であってもよく、これら以外の半導体基板であっても良い。
また、上記各実施の形態に示した各種試験回路（比較電圧生成部１０２、比較部１０３、基準電流源１０５など）の回路形式は、本明細書で開示した回路形式に限られるものではない。同様に、貫通電極ＴＳＶの構造も、本明細書で開示したものに限られるものではない。
ＣＣ０〜ＣＣ７ コアチップ
ＩＦ インターフェイスチップ
ＩＰ インターポーザ
ｎ１，ｎ２ ノード
ＴＨ１〜ＴＨ３，９２ スルーホール電極
ＴＳＶ，ＴＳＶ１〜ＴＳＶ３ 貫通電極
４〜６ 内部回路
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５ データラッチ回路
３１ コマンド入力バッファ
３２ コマンドデコーダ
３３ 不良チップ情報保持回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３，７１ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４７ 層アドレス比較回路
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５５ 入出力回路
６１ ロウ制御回路
６２ カラム制御回路
６３ コントロールロジック回路
６４ モードレジスタ
６５ コマンドデコーダ
７０ 内部電圧発生回路
７２ プロセスモニタ回路
７３ ＴＳＶ救済回路
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８６ 貫通電極の端部
８４ 裏面バンプ
８５ 表面バンプ
９１ 電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１０１０〜１０１ｎ 電流パス
１０１Ｒ レプリカ電流パス
１０２ 比較電圧生成部
１０２ａ ボルテージフォロア
１０２ｂ 分圧回路
１０２ｃ カウンタ
１０２ｄ デコーダ
１０３ 比較部
１０４ 結果信号生成部
１０４ａ フリップフロップ
１０４ｂ アンド回路
１０４ｃ カウンタ
１０４ｄ 判定部
１０５ 基準電流源
１０５ａ 分圧回路
１０５ｂ 定電流回路
１０５ｃ カレントミラー回路
１０５ｄ，１０５ｆ Ｎチャンネル型ＭＯＳトランジスタ
１０５ｅ トランスファーゲート
１０７ 寄生抵抗値記憶部
１１１，１１２ 配線抵抗
１１３０〜１１３ｎ，１１３Ｒ Ｐチャンネル型ＭＯＳトランジスタ
１１４０〜１１４ｎ，１１４Ｒ Ｎチャンネル型ＭＯＳトランジスタ
１１５０〜１１５ｎ，１１５Ｒ コンパレータ
１１６０〜１１６ｎ，１１６Ｒ ワンショットパルス生成回路
１１７０〜１１７ｎ，１１７Ｒ キャパシタ
１１８０〜１１８ｎ，１１８Ｒ キャパシタ
１１９０〜１１９ｎ フリップフロップ
１２００〜１２０ｎ ラッチ回路
１３０，１３１，１３５，１３６，１３７ Ｐチャンネル型ＭＯＳトランジスタ
１３２，１３３，１３４，１３８，１３９，１４０ Ｎチャンネル型ＭＯＳトランジスタ
１４１，１４２ 配線
１４３，１４４ トランスファーゲート
１５０ 定電圧源

Claims (20)

  1. 互いに積層されたインターフェイスチップ及びコアチップと、
    それぞれ前記インターフェイスチップに形成された回路と前記コアチップに形成された回路とを接続する複数の貫通電極と、
    それぞれ前記複数の貫通電極のうちの少なくとも１つを含み、前記インターフェイスチップ内に第１のノードを有する複数の電流パスと、
    互いに異なる複数の電圧値からなる比較電圧を生成する比較電圧生成部と、
    前記複数の電流パスそれぞれの前記第１のノードの電圧と、前記比較電圧の前記複数の電圧値それぞれとを比較し、比較の結果を示す比較結果信号を前記電流パスごとに出力する比較部と、
    前記比較結果信号に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを示す結果信号を生成する結果信号生成部と
    を備えることを特徴とする半導体装置。
  2. 前記比較電圧は、クロック信号に応じて段階的に降下する電圧であり、
    前記比較結果信号は、前記比較電圧が降下を開始した後、前記比較電圧が、対応する前記第１のノードの電圧を下回ったことに応じて活性化する信号であり、
    前記結果信号生成部は、前記出力電圧が降下を開始してから、前記比較結果信号が活性化されたときまでの経過クロック数に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを判定する
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の電流パスの前記貫通電極を除く部分の配線抵抗と実質的に同一の配線抵抗を有し、かつ前記インターフェイスチップ内に第１のノードを有するレプリカ電流パスをさらに備え、
    前記比較部は、前記比較電圧が降下を開始した後、前記レプリカ電流パスの前記第１のノードの電圧が前記比較電圧を下回ったことに応じて活性化するレプリカ比較結果信号を出力し、
    前記結果信号生成部は、前記クロック信号をカウントするカウンタを有し、該カウンタのカウント値を前記経過クロック数として用いることにより、前記複数の電流パスのそれぞれが高抵抗化しているか否かを判定し、
    前記結果信号生成部は、前記比較電圧が降下を開始した後、前記レプリカ比較結果信号が活性化するまでの間、前記カウンタのカウント動作を抑止するカウント抑止部を有する
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記電流パスごとに、対応する前記比較結果信号が活性化したときの前記カウンタのカウント値を記憶する寄生抵抗値記憶部をさらに備える
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記比較部は、前記電流パスごとのコンパレータを有し、
    前記各コンパレータは、対応する前記第１のノードの電圧が供給される第１の入力端子と、前記比較電圧が供給される第２の入力端子と、前記第１の入力端子と前記第２の入力端子の電位差に応じた電圧を出力する出力端子とを含み、
    前記比較部は、前記各コンパレータの前記出力端子に現れる電圧に基づいて、前記電流パスごとの前記比較結果信号を生成する
    ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記各コンパレータそれぞれの前記第１の入力端子と、対応する前記第１のノードとの間に挿入された第１のキャパシタと、
    前記各コンパレータそれぞれの前記第２の入力端子と、前記比較電圧生成部との間に挿入された第２のキャパシタと
    を備えることを特徴とする請求項５に記載の半導体装置。
  7. 前記各コンパレータはそれぞれ、制御電極が前記第１の入力端子を構成する第１の入力トランジスタ、及び、制御電極が前記第２の入力端子を構成する第２の入力トランジスタを含む差動増幅部を含み、
    前記各コンパレータはさらに、前記第１の入力トランジスタの前記制御電極と前記第１の入力トランジスタの前記一方の被制御電極とを第１のスイッチを介して接続する第１の配線と、前記第２の入力トランジスタの前記制御電極と前記第２の入力トランジスタの一方の被制御電極とを第２のスイッチを介して接続する第２の配線とを有する
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記複数の電流パスはそれぞれ、第１の電源電位が供給される第１の電源配線に前記コアチップ内で接続されるとともに、第２の電源電位が供給される第２の電源配線に前記インターフェイスチップ内で接続される
    ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 前記複数の電流パスはそれぞれ、前記第１のノードと前記第２の電源配線の間に挿入されたトランジスタを含む
    ことを特徴とする請求項８に記載の半導体装置。
  10. 互いに積層されたインターフェイスチップ及びコアチップと、
    それぞれ前記インターフェイスチップに形成された回路と前記コアチップに形成された回路とを接続する複数の貫通電極と、
    それぞれ前記複数の貫通電極のうちの少なくとも１つを含み、前記インターフェイスチップ内に第１のノードを有する複数の電流パスと、
    前記複数の電流パスの前記貫通電極を除く部分の配線抵抗と実質的に同一の配線抵抗を有し、かつ前記インターフェイスチップ内に第１のノードを有するレプリカ電流パスと、
    クロック信号に応じて段階的に変化する比較電圧を生成する比較電圧生成部と、
    前記比較電圧が変化を開始した後、前記比較電圧が前記第１のノードの電圧に対して所定の関係となったことに応じて活性化する比較結果信号を、前記レプリカ電流パスを含む前記電流パスごとに出力する比較部と、
    前記比較電圧が変化を開始し、かつ前記レプリカ電流パスに対応する前記比較結果信号が活性化した後の経過クロック数に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを判定し、判定の結果を示す結果信号を生成する結果信号生成部と
    を備えることを特徴とする半導体装置。
  11. 前記比較電圧は、クロック信号に応じて段階的に降下する電圧であり、
    前記比較部は、前記比較電圧が降下を開始した後、前記比較電圧が前記第１のノードの電圧を下回ったことに応じて活性化する比較結果信号を、前記レプリカ電流パスを含む前記電流パスごとに出力する
    ことを特徴とする請求項１０に記載の半導体装置。
  12. 前記比較部は、前記レプリカ電流パスを含む前記電流パスごとのコンパレータを有し、
    前記各コンパレータは、対応する前記第１のノードの電圧が供給される第１の入力端子と、前記比較電圧が供給される第２の入力端子と、前記第１の入力端子と前記第２の入力端子の電位差に基づく電圧を出力する出力端子とを含み、
    前記比較部は、前記各コンパレータの前記出力端子に現れる電圧に基づいて、前記レプリカ電流パスを含む前記電流パスごとの前記比較結果信号を生成する
    ことを特徴とする請求項１０又は１１に記載の半導体装置。
  13. 前記各コンパレータそれぞれの前記第１の入力端子と、対応する前記第１のノードとの間に挿入された第１のキャパシタと、
    前記各コンパレータそれぞれの前記第２の入力端子と、前記比較電圧生成部との間に挿入された第２のキャパシタと
    を備えることを特徴とする請求項１２に記載の半導体装置。
  14. 前記各コンパレータはそれぞれ、制御電極が前記第１の入力端子を構成する第１の入力トランジスタ、及び、制御電極が前記第２の入力端子を構成する第２の入力トランジスタを含む差動増幅部を含み、
    前記各コンパレータはさらに、前記第１の入力トランジスタの前記制御電極と前記第１の入力トランジスタの前記一方の被制御電極とを第１のスイッチを介して接続する第１の配線と、前記第２の入力トランジスタの前記制御電極と前記第２の入力トランジスタの一方の被制御電極とを第２のスイッチを介して接続する第２の配線とを有する
    ことを特徴とする請求項１３に記載の半導体装置。
  15. 前記複数の電流パスはそれぞれ、第１の電源電位が供給される第１の電源配線に前記コアチップ内で接続されるとともに、第２の電源電位が供給される第２の電源配線に前記インターフェイスチップ内で接続される
    ことを特徴とする請求項１０乃至１４のいずれか一項に記載の半導体装置。
  16. 前記複数の電流パスはそれぞれ、前記第１のノードと前記第２の電源配線の間に挿入されたトランジスタを含む
    ことを特徴とする請求項１５に記載の半導体装置。
  17. 互いに積層されたインターフェイスチップ及びコアチップと、
    それぞれ前記インターフェイスチップに形成された回路と前記コアチップに形成された回路とを接続する複数の貫通電極と、
    それぞれ前記複数の貫通電極のうちの少なくとも１つを含み、前記インターフェイスチップ内に第１のノードを有する複数の電流パスとを備える半導体装置の試験方法であって、
    クロック信号に応じて段階的に変化する比較電圧を生成しながら、該比較電圧と、前記複数の電流パスそれぞれの前記第１のノードの電圧とを比較するステップと、
    前記比較電圧が変化を開始したときから、前記比較電圧が、対応する前記第１のノードの電圧に対して所定の関係となったときまでの経過クロック数に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを判定するステップと
    を備えることを特徴とする半導体装置の試験方法。
  18. 前記比較電圧は、クロック信号に応じて段階的に降下する電圧であり、
    前記判定するステップは、前記比較電圧が降下を開始したときから、前記比較電圧が、対応する前記第１のノードの電圧を下回ったときまでの経過クロック数に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを判定する
    ことを特徴とする請求項１７に記載の半導体装置の試験方法。
  19. 前記半導体装置は、前記複数の電流パスの前記貫通電極を除く部分の配線抵抗と実質的に同一の配線抵抗を有し、かつ前記インターフェイスチップ内に第１のノードを有するレプリカ電流パスをさらに備え、
    前記経過クロック数は、前記レプリカ電流パスの前記第１のノードの電圧が前記比較電圧を上回ったときからカウントされる
    ことを特徴とする請求項１８に記載の半導体装置の試験方法。
  20. 前記半導体装置は、前記電流パスごとのコンパレータをさらに備え、
    前記各コンパレータは、対応する前記第１のノードの電圧が供給される第１の入力端子と、前記比較電圧が供給される第２の入力端子とを含み、
    前記半導体装置は、前記各コンパレータの前記第１の入力端子に設けられた第１のキャパシタと、前記各コンパレータの前記第２の入力端子に設けられた第２のキャパシタとをさらに備え、
    前記半導体装置の試験方法は、
    前記複数の電流パスそれぞれの前記第１のノードの電圧を第１の電源電位に設定するとともに、前記比較電圧を前記第１の電源電位より低い電圧に設定することにより、前記第１の電源電位と前記第１の電圧との差に相当する電荷を前記第１及び第２のキャパシタに蓄積するステップをさらに備え、
    前記比較するステップは、前記蓄積するステップの後に行われる
    ことを特徴とする請求項１７乃至１９のいずれか一項に記載の半導体装置の試験方法。
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