JP2003177827A - 異常信号禁止回路及び電源装置 - Google Patents

Abstract

(57)【要約】 【課題】 装置の異常信号の禁止状態の解除を確実に行
うこと。 【解決手段】 禁止回路５のスイッチ５３の押下によっ
て、異常信号の禁止状態が確定される。禁止状態の確定
と同時に、タイマー回路５２はＣＰＵ６から設定された
時間に基づいて計時を開始し、計時が終了したら、ＡＮ
Ｄ回路５６に信号を出力する。そしてＡＮＤ回路５６の
出力信号がＦ／Ｆ回路５２に入力されることによって禁
止状態が強制的に解除される。また、ＣＰＵ６からイン
バータ５７を経由した信号Ｓ２、スイッチ５８の押下信
号である信号Ｓ３及び電源リセット信号の入力によるＡ
ＮＤ回路５６の出力信号がＦ／Ｆ回路５２に入力される
ことによって禁止状態が解除される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部入力される異
常信号と、内部生成する禁止状態信号との論理演算によ
り電源断信号を出力する異常信号禁止回路、及び異常信
号生成回路を具備する電源装置に関する。

【０００２】

【従来の技術】図２は、ＣＰＵ６に接続された半導体試
験装置等における従来の電源装置２００の構成の一例を
示した図である。電源装置２００は、電源部１０及び異
常信号禁止回路（以下、「禁止回路」と言う。）９等に
よって構成される。電源部１０は、電源回路１、入力電
圧２、バッファ３、電源コントロール回路４等によって
構成される。

【０００３】電源回路１は、入力電圧２によって入力さ
れる電圧を半導体試験装置全体に供給するための回路で
ある。

【０００４】電源コントロール回路４は、フリップフロ
ップ回路（以下、「Ｆ／Ｆ回路」と言う。）４１、ＡＮ
Ｄ回路４２を有して構成され、電源回路１のオン／オフ
を制御する信号をバッファ３を介して電源回路１に入力
する回路である。ＡＮＤ回路４２には、禁止回路９の出
力信号、電源リセット信号及びＣＰＵ６から電源オフ信
号が入力される。Ｆ／Ｆ回路４１には、ＣＰＵ６から制
御信号とＡＮＤ回路４２の出力信号が入力され、出力信
号はバッファ３を介して電源回路１へ入力される。電源
リセット信号は、半導体試験装置の立ち上げ時に装置内
をリセットする初期リセット信号であり、通常状態では
“Ｈｉ”レベルである。

【０００５】禁止回路９は、ＯＲ回路９１、バッファ９
２及びトグルスイッチ９３を有して構成され、半導体試
験装置内に異常が発生したとき、異常信号を入力して、
電源回路１を強制的にオフするための信号を電源コント
ロール回路４に出力する回路である。トグルスイッチ９
３の出力信号は、バッファ９２を介して異常信号と共に
ＯＲ回路９１へ入力され、ＯＲ回路９１の出力信号は電
源コントロール回路４へ出力される。

【０００６】異常信号は、半導体試験装置内で電圧や気
温等が規格外の状態になった時に発生する信号であり、
信号のレベルはフェールセーフの為、通常状態が“Ｈ
ｉ”レベル、異常時が“Ｌｏｗ”レベルである。

【０００７】ＣＰＵ６は、電源コントロール回路４に制
御信号及び電源オフ信号を入力する等、電源装置２００
の各回路の動作を制御する。制御信号は、電源回路１を
オンにするための信号であり、電源オフ信号は、電源回
路１をオフにするための信号である。制御信号及び電源
オフ信号は、通常状態では“Ｈｉ”レベルであり、電源
回路１がオフの状態からオンの状態にするときは、制御
信号を“Ｌｏｗ”にし、電源回路１がオンの状態からオ
フの状態にするときは、電源オフ信号を“Ｌｏｗ”にす
る。

【０００８】次に電源装置２００の動作を説明する。半
導体試験装置の立ち上げ時、電源リセット信号が“Ｌｏ
ｗ”レベルとなるため、ＡＮＤ回路４２の出力が“Ｌｏ
ｗ”レベルとなり、Ｆ／Ｆ回路４１がリセットされる。
即ち、Ｆ／Ｆ回路４１の出力が“Ｌｏｗ”レベルとなっ
て電源回路１に入力され、電源回路１は停止状態とな
る。

【０００９】次に半導体試験装置を通常状態とするた
め、電源リセット信号を“Ｈｉ”レベルとする。この
時、トグルスイッチ９３は“Ｈｉ”レベルに接点を接続
して、バッファ９２を介してＯＲ回路９１に“Ｌｏｗ”
レベルが入力されるため、異常信号のレベルがＯＲ回路
９１から出力される。即ち、通常状態では異常信号は
“Ｈｉ”レベルであるため、ＯＲ回路９１の出力は“Ｈ
ｉ”レベルとなり、ＡＮＤ回路４２に入力される。電源
オフ信号も通常状態では“Ｈｉ”レベルにあるため、Ａ
ＮＤ回路４２の出力は“Ｈｉ”レベルとなり、Ｆ／Ｆ回
路４１のリセット端子に入力される。

【００１０】そして、ＣＰＵ６が制御信号を“Ｌｏｗ”
レベルにすると、Ｆ／Ｆ回路４１の出力は“Ｈｉ”レベ
ルとなって電源回路１に入力され、電源回路１は半導体
試験装置全体へ電源を供給する。

【００１１】一方、電源オフ信号及び電源リセット信号
の何れかが“Ｌｏｗ”レベルになったとき、ＡＮＤ回路
４２の出力は“Ｌｏｗ”レベルとなり、Ｆ／Ｆ回路４１
はリセットされて出力が“Ｌｏｗ”レベルとなる。この
信号は電源回路１に入力され、電源回路１の半導体試験
装置全体への電源の供給は停止する。

【００１２】また、半導体試験装置内に異常が発生し
て、異常信号が“Ｌｏｗ”レベルとなった時、ＯＲ回路
９１の出力も“Ｌｏｗ”レベルとなって、ＡＮＤ回路４
２の出力が“Ｌｏｗ”レベルとなる。このため、Ｆ／Ｆ
回路４１はリセットされて出力が“Ｌｏｗ”レベルとな
る。この信号は電源回路１に入力され、電源回路１の半
導体試験装置全体への電源の供給は停止する。

【００１３】このように、半導体試験装置内に異常が発
生した場合、半導体試験装置全体の電源供給が停止する
と、異常信号の状態を把握することが不可能になり、異
常発生時に異常信号が規定した規格通りに発生している
か否かを確認できない。そこで、トグルスイッチ９３を
“Ｌｏｗ”レベルにして、ＯＲ回路９１に“Ｈｉ”レベ
ルを入力する。これにより、ＯＲ回路９１の出力は常時
“Ｈｉ”レベルとなり、異常信号のレベルが変化して
も、ＯＲ回路９１の出力は“Ｈｉ”レベルのままとなる
ため、電源回路１の電源供給が停止せず、異常信号は禁
止状態となり、システムのチェックを行うことができ
る。

【００１４】

【発明が解決しようとする課題】しかしながら、電源装
置２００では、異常信号の動作確認の後にトグルスイッ
チ９３の設定を“Ｌｏｗ”レベルにしたまま放置する
と、異常信号は禁止状態のままであるため、半導体試験
装置に異常が発生したときに異常信号が電源コントロー
ル回路４に出力されず、電源回路１の動作を停止できな
い。これにより、半導体試験装置が稼働し続けると、発
生した不良箇所が増大し、場合によっては半導体試験装
置の焼損等に発展する恐れがある。

【００１５】本発明の課題は、半導体試験装置の異常信
号の禁止状態の解除を確実に行うことである。

【００１６】

【課題を解決するための手段】以上の課題を解決するた
め、請求項１記載の発明は、外部入力される異常信号
（例えば、図１の異常信号）と、内部生成する禁止状態
信号（例えば、図１のＦ／Ｆ回路５２の出力信号）との
論理演算により電源断信号（例えば、図１のＯＲ回路５
１の出力信号）を出力する異常信号禁止回路において、
指示信号を出力する指示手段（例えば、図１のＦ／Ｆ回
路５２）と、前記指示信号の入力から計時を開始して、
所定時間経過時に経過信号を出力するタイマー手段（例
えば、図１のタイマー回路５４）と、前記禁止状態信号
を許可状態又は禁止状態として該状態を保持して当該信
号を出力するとともに、前記経過信号を入力した場合に
は前記禁止状態信号を強制的に許可状態とする状態変更
手段（例えば、図１のＡＮＤ回路５６及びＦ／Ｆ回路５
２）と、を備えることを特徴としている。

【００１７】この請求項１記載の発明によれば、タイマ
ー手段への指示信号の入力と同時に計時を開始して、所
定時間経過後に禁止状態信号を強制的に許可状態に切り
替えることにより、禁止状態を自動的に解除できる。

【００１８】また、請求項２記載の発明のように、請求
項１記載の異常信号禁止回路における状態変更手段を、
前記指示信号を入力した場合には前記禁止状態信号を禁
止状態とするように構成してもよい。

【００１９】この請求項２記載の発明によれば、１つの
指示信号によって、禁止状態信号を禁止状態に設定で
き、かつ所定時間経過後に禁止状態信号を強制的に許可
状態に切り替えることができ、禁止状態を自動的に解除
できる。

【００２０】更に、請求項３記載の発明のように、請求
項１又は２記載の異常信号禁止回路におけるタイマー手
段は、前記所定時間を可変する可変手段を有するように
構成してもよい。

【００２１】この請求項３記載の発明によれば、タイマ
ー手段の計時する時間を可変できるため、タイマー手段
に指示信号が入力してから、任意の時間経過後に禁止状
態を解除できる。

【００２２】また、請求項４記載の発明の電源装置（例
えば、図１の電源回路１００）は、請求項１〜３の何れ
かに記載の異常信号禁止回路と、前記異常信号禁止回路
から前記電源断信号を入力した場合には強制的に電源供
給を停止する電源部（例えば、図１の電源コントロール
回路４及び電源回路１）と、を具備することを特徴とし
ている。

【００２３】この請求項４記載の発明によれば、異常信
号の発生によって、異常信号禁止回路から電源部へ電源
断信号が入力されると、電源装置は電源供給を停止す
る。これにより、異常発生時の半導体試験装置全体の焼
損等を防げる。

【００２４】更にこの場合、請求項５記載の発明のよう
に、請求項４記載の電源装置において、前記電源部は、
前記電源断信号又は外部入力される電源リセット信号
（例えば、図１の電源リセット信号）を入力した場合に
は強制的に電源供給を停止し、前記異常信号禁止回路の
状態変更手段は、前記電源リセット信号を入力した場合
には前記禁止状態信号を許可状態とするように構成して
もよい。

【００２５】この請求項５記載の発明によれば、異常信
号禁止回路への電源リセット信号の入力に従って、禁止
状態信号を強制的に許可状態に切り替えることにより、
禁止状態を自動的に解除できる。

【００２６】

【発明の実施の形態】以下、図１を参照して本発明を適
用した電源装置１００の、実施の形態を説明する。ＣＰ
Ｕ６に接続された電源装置１００は半導体試験装置全体
に電源を供給する装置であって、電源部１０及び異常信
号禁止回路（以下、「禁止回路」と言う。）５等によっ
て構成される。電源部１０は、電源回路１、入力電圧
２、バッファ３、電源コントロール回路４によって構成
される。以後、電源装置１００のブロック構成において
図２と相違する機能ブロックについて説明し、同一の機
能ブロックについては同一の符号を付し、詳細な説明は
省略する。

【００２７】禁止回路５は、ＯＲ回路５１、Ｆ／Ｆ回路
５２、スイッチ５３、タイマー回路５４、インバータ５
５・５７、ＡＮＤ回路５６及びスイッチ５８によって構
成される。タイマー回路５４は、信号の入力後に計時を
開始し、所定時間経過時に信号を出力する回路である。

【００２８】ＡＮＤ回路５６には、信号Ｓ１・Ｓ２・Ｓ
３及び電源リセット信号が入力される。信号Ｓ１は、タ
イマー回路５４の出力信号がインバータ５５を経由した
信号であり、信号Ｓ２は、ＣＰＵ６から出力された信号
がインバータ５７を経由した信号であり、信号Ｓ３は、
スイッチ５８の出力信号である。

【００２９】そして、Ｆ／Ｆ回路５２のリセット端子に
はＡＮＤ回路５６の出力信号が入力され、クロック端子
にはスイッチ５３の出力信号が入力される。Ｆ／Ｆ回路
５２の出力信号はＯＲ回路５１とタイマー回路５４に入
力され、その他にＯＲ回路５１には異常信号が入力され
る。ＯＲ回路５１の出力信号は、電源コントロール回路
４へ出力される。

【００３０】次に、電源装置１００の動作を説明する。
半導体試験装置の立ち上げ時、電源リセット信号が“Ｌ
ｏｗ”レベルとなるため、ＡＮＤ回路４２の出力が“Ｌ
ｏｗ”レベルとなり、Ｆ／Ｆ回路４１がリセットされ
る。即ち、Ｆ／Ｆ回路４１の出力が“Ｌｏｗ”レベルと
なって電源回路１に入力され、電源回路１は停止状態と
なる。また、ＡＮＤ回路５６の出力も“Ｌｏｗ”レベル
となり、Ｆ／Ｆ回路５２の出力は“Ｌｏｗ”レベルとな
る。

【００３１】次に半導体試験装置を通常状態とするた
め、電源リセット信号を“Ｈｉ”レベルとする。この
時、Ｆ／Ｆ回路５２は出力を“Ｌｏｗ”レベルに保持し
ているため、異常信号のレベルがＯＲ回路５１から出力
される。即ち、通常状態では異常信号は“Ｈｉ”レベル
であるため、ＯＲ回路５１の出力は“Ｈｉ”レベルとな
り、ＡＮＤ回路４２に入力される。電源オフ信号も通常
状態では“Ｈｉ”レベルにあるため、ＡＮＤ回路４２の
出力は“Ｈｉ”レベルとなり、Ｆ／Ｆ回路４１のリセッ
ト端子に入力される。

【００３２】そして、ＣＰＵ６が制御信号を“Ｌｏｗ”
レベルすると、Ｆ／Ｆ回路４１の出力は“Ｈｉ”レベル
となって電源回路１に入力され、電源回路１は半導体試
験装置全体へ電源を供給する。

【００３３】一方、電源オフ信号及び電源リセット信号
の何れかが“Ｌｏｗ”レベルになったとき、ＡＮＤ回路
４２の出力は“Ｌｏｗ”レベルとなり、Ｆ／Ｆ回路４１
はリセットされて出力が“Ｌｏｗ”レベルとなる。この
信号は電源回路１に入力され、電源回路１の半導体試験
装置全体への電源の供給は停止する。

【００３４】また、半導体試験装置内に異常が発生し
て、異常信号が“Ｌｏｗ”レベルとなった時、ＯＲ回路
５１の出力も“Ｌｏｗ”レベルとなって、ＡＮＤ回路４
２の出力が“Ｌｏｗ”レベルとなる。このため、Ｆ／Ｆ
回路４１はリセットされて出力が“Ｌｏｗ”レベルとな
る。この信号は電源回路１に入力され電源回路１の半導
体試験装置全体への電源の供給は停止する。

【００３５】このように半導体試験装置内に異常が発生
した場合、半導体試験装置全体の電源供給が停止する
と、異常信号の状態を把握することが不可能になり、異
常発生時に異常信号が規定した規格通りに発生している
か否かを確認できない。そこで、異常信号を禁止状態に
するために、スイッチ５３を押下する。これにより、Ｆ
／Ｆ回路５２のクロック端子に“Ｌｏｗ”レベルが入力
され、Ｄ端子のレベルが出力される。即ち、Ｆ／Ｆ回路
５２の出力は“Ｈｉ”レベルとなり、この信号がＯＲ回
路５１に入力される。これにより、ＯＲ回路５１の出力
は常時“Ｈｉ”レベルとなり、異常信号のレベルが変化
しても、ＯＲ回路５１の出力は“Ｈｉ”レベルのままと
なるため、電源回路１の電源供給が停止せず、異常信号
は禁止状態となる。

【００３６】禁止状態を解除するためには、信号Ｓ２が
“Ｌｏｗ”レベルとなるような信号をＣＰＵ６が出力す
るか、スイッチ５８の押下によって信号Ｓ３を“Ｌｏ
ｗ”レベルとするか、電源リセット信号を“Ｌｏｗ”レ
ベルとしてＡＮＤ回路５６の出力を“Ｌｏｗ”レベルと
する。これにより、Ｆ／Ｆ回路５２のリセット端子に
“Ｌｏｗ”レベルが入力され、Ｆ／Ｆ回路５２は“Ｌｏ
ｗ”レベルを出力する。そして、ＯＲ回路５１は異常信
号のレベルを出力するため、異常信号の禁止状態が解除
される。

【００３７】一方、Ｆ／Ｆ回路５２の出力信号が“Ｈ
ｉ”レベルとなる様に、異常信号の禁止状態が設定され
た時、タイマー回路５４には“Ｈｉ”レベルが入力され
て、ＣＰＵ６によって設定された時間に従ってタイマー
が作動する。所定時間が経過すると、タイマー回路５４
は“Ｈｉ”レベルを出力し、信号Ｓ１は“Ｌｏｗ”レベ
ルとなる。従って、ＡＮＤ回路は“Ｌｏｗ”レベルを出
力するため、Ｆ／Ｆ回路５２がリセットされる。即ち、
Ｆ／Ｆ回路５２の出力は“Ｌｏｗ”レベルとなり、異常
信号の禁止状態が解除される。

【００３８】以上のように、異常信号が禁止状態になる
と、ＣＰＵ６によって設定された時間に従ってタイマー
回路５４は計時を開始し、計時が終了したらＡＮＤ回路
５６に信号を出力する。そしてＡＮＤ回路５６の出力信
号によって、異常信号の禁止状態は解除される。これに
より、異常信号が禁止状態に設定された場合、所定時間
後に禁止状態が強制的に解除されるため、禁止状態の解
除の忘却を防げる。また、タイマー回路５４に設定され
る計時時間は設定可能であるため、異常信号の禁止状態
の継続時間を任意に設定できる。

【００３９】

【発明の効果】請求項１記載の発明によれば、タイマー
手段への指示信号の入力と同時に計時を開始して、所定
時間経過後に禁止状態信号を強制的に許可状態に切り替
えることにより、禁止状態を自動的に解除できる。

【００４０】請求項２記載の発明によれば、１つの指示
信号によって、禁止状態信号を禁止状態に設定でき、か
つ所定時間経過後に禁止状態信号を強制的に許可状態に
切り替えることができ、禁止状態を自動的に解除でき
る。

【００４１】請求項３記載の発明によれば、タイマー手
段の計時する時間を可変できるため、タイマー手段に指
示信号が入力してから、任意の時間経過後に禁止状態を
解除できる。

【００４２】請求項４記載の発明によれば、異常信号の
発生によって、異常信号禁止回路から電源部へ電源断信
号が入力されると、電源装置は電源供給を停止する。こ
れにより、異常発生時の装置全体の焼損等を防げる。

【００４３】請求項５記載の発明によれば、異常信号禁
止回路への電源リセット信号の入力に従って、禁止状態
信号を強制的に許可状態に切り替えることにより、禁止
状態を自動的に解除できる。

【図面の簡単な説明】

【図１】本発明を適用した電源装置のブロック図。

【図２】従来の電源装置のブロック図。

【符号の説明】

１００・２００ 電源装置 １０ 電源部 １ 電源回路 ２ 入力電圧 ３ バッファ ４ 電源コントロール回路 ５・９ 禁止回路 ６ ＣＰＵ

Claims (5)

【特許請求の範囲】
1. 【請求項１】外部入力される異常信号と、内部生成する
   禁止状態信号との論理演算により電源断信号を出力する
   異常信号禁止回路において、 指示信号を出力する指示手段と、 前記指示信号の入力から計時を開始して、所定時間経過
   時に経過信号を出力するタイマー手段と、 前記禁止状態信号を許可状態又は禁止状態として該状態
   を保持して当該信号を出力するとともに、前記経過信号
   を入力した場合には前記禁止状態信号を強制的に許可状
   態とする状態変更手段と、 を備えることを特徴とする異常信号禁止回路。
2. 【請求項２】前記状態変更手段は、前記指示信号を入力
   した場合には前記禁止状態信号を禁止状態とすることを
   特徴とする請求項１記載の異常信号禁止回路。
3. 【請求項３】前記タイマー手段は、前記所定時間を可変
   する可変手段を有することを特徴とする請求項１又は２
   記載の異常信号禁止回路。
4. 【請求項４】請求項１〜３の何れかに記載の異常信号禁
   止回路と、 前記異常信号禁止回路から前記電源断信号を入力した場
   合には強制的に電源供給を停止する電源部と、 を具備することを特徴とする電源装置。
5. 【請求項５】前記電源部は、前記電源断信号又は外部入
   力される電源リセット信号を入力した場合には強制的に
   電源供給を停止し、 前記異常信号禁止回路の状態変更手段は、前記電源リセ
   ット信号を入力した場合には前記禁止状態信号を許可状
   態とすることを特徴とする請求項４記載の電源装置。